JP2869995B2 - 高抵抗半導体層埋め込み型半導体レーザの製造方法 - Google Patents
高抵抗半導体層埋め込み型半導体レーザの製造方法Info
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- JP2869995B2 JP2869995B2 JP2799089A JP2799089A JP2869995B2 JP 2869995 B2 JP2869995 B2 JP 2869995B2 JP 2799089 A JP2799089 A JP 2799089A JP 2799089 A JP2799089 A JP 2799089A JP 2869995 B2 JP2869995 B2 JP 2869995B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光通信光源として用いられる、高性能な半
導体レーザ及びその製造方法に関する。
導体レーザ及びその製造方法に関する。
高度情報化社会の構築に伴ない光通信システムの大容
量化および通信ネットワークの高度化が進められてい
る。光通信システムの大容量化に有力な１つの手段とし
て変調速度の高速化が挙げられる。光源を超高速変調し
て高速化を図った光通信システムにおいては、高速応答
性に優れた半導体レーザが要求される。一方、通信ネッ
トワークの高度化に伴ない、加入者系光通信システムに
対しては、低価格の半導体レーザが要求される。半導体
レーザの活性領域だけに電流を有効に閉じ込め、光も屈
折率差により活性領域に有効に閉じ込めるための埋め込
み層として、近年、半導体中の深い準位を利用した高抵
抗半導体層を用いることが注目され、この構造の半導体
レーザの研究及び開発が盛んになされている。高抵抗半
導体層を埋め込み層に用いた半導体レーザではｐ−ｎ接
合電流ブロック層を活性領域への電流狭さくに用いてい
ないから寄生容量が小さく高速変調が可能である。しか
も、ｐ−ｎ接合電流ブロック層を有する半導体レーザで
は、ｐ−ｎ接合面の位置が漏れ電流に大きく左右する
が、高抵抗半導体層を埋め込み層に用いた半導体レーザ
では、高抵抗埋め込み層が再現性よく得られれば高い良
品素子歩留まりが期待できる。
量化および通信ネットワークの高度化が進められてい
る。光通信システムの大容量化に有力な１つの手段とし
て変調速度の高速化が挙げられる。光源を超高速変調し
て高速化を図った光通信システムにおいては、高速応答
性に優れた半導体レーザが要求される。一方、通信ネッ
トワークの高度化に伴ない、加入者系光通信システムに
対しては、低価格の半導体レーザが要求される。半導体
レーザの活性領域だけに電流を有効に閉じ込め、光も屈
折率差により活性領域に有効に閉じ込めるための埋め込
み層として、近年、半導体中の深い準位を利用した高抵
抗半導体層を用いることが注目され、この構造の半導体
レーザの研究及び開発が盛んになされている。高抵抗半
導体層を埋め込み層に用いた半導体レーザではｐ−ｎ接
合電流ブロック層を活性領域への電流狭さくに用いてい
ないから寄生容量が小さく高速変調が可能である。しか
も、ｐ−ｎ接合電流ブロック層を有する半導体レーザで
は、ｐ−ｎ接合面の位置が漏れ電流に大きく左右する
が、高抵抗半導体層を埋め込み層に用いた半導体レーザ
では、高抵抗埋め込み層が再現性よく得られれば高い良
品素子歩留まりが期待できる。
高抵抗半導体層を埋め込み層に用いた半導体レーザの
従来例を第３図に示す。第３図（Ａ）は側面に（111）
Ａ面をもつ逆メサのチャンネル部を高抵抗半導体層38で
埋め込んだ構造である（KATO:The 19th Confevence on
Solid State Devices and Materials,Tokyo 1987,pp 95
-98）。
従来例を第３図に示す。第３図（Ａ）は側面に（111）
Ａ面をもつ逆メサのチャンネル部を高抵抗半導体層38で
埋め込んだ構造である（KATO:The 19th Confevence on
Solid State Devices and Materials,Tokyo 1987,pp 95
-98）。
第３図（Ｂ）は高抵抗半導体層38を半導体基板31上に
有機金属気相成長法（MOVPE）等により成長した後、矢
じり状の溝を基板に到達する深さまで形成し、ｎ型クラ
ッド層36、活性層37、ｐ型クラッド層32を溝内に液相成
長法（LPE）により成長し、三日月状の活性層37を形成
するものである（W.H.Cheng etal Applied Physics Let
ter 51,20July 1987 PP155〜157）。
有機金属気相成長法（MOVPE）等により成長した後、矢
じり状の溝を基板に到達する深さまで形成し、ｎ型クラ
ッド層36、活性層37、ｐ型クラッド層32を溝内に液相成
長法（LPE）により成長し、三日月状の活性層37を形成
するものである（W.H.Cheng etal Applied Physics Let
ter 51,20July 1987 PP155〜157）。
第３図（Ａ），（Ｂ）の構造ともに、ｐ型クラッド層
32に高抵抗半導体層38が直接接している。一般に、高抵
抗半導体層としては、禁制帯中に深い準位を形成する不
純物として、砒化ガリウム（GaAs）燐化やインジウム
（InP）の半導体に対して鉄（Fe）やチタン（Ti）等が
用いられる。しかし、これらの不純物が形成する深い準
位は、電子トラップであり、正孔トラップではない。そ
れゆえに、高抵抗半導体層がｐ型クラッド層に直接接し
ていると、ｐ型クラッド層中の多数キャリアである正孔
は、高抵抗半導体層の深い準位に捕獲された電子と容易
に再結合する。この過程は非発光再結合過程であり、こ
れにより電流が流れる。この電流は活性領域以外を流れ
る漏れ電流となり、しきい値電流の上昇、外部微分量子
効率の低下、最大光出力の低下という、半導体レーザの
特性の劣化を招いていた。
32に高抵抗半導体層38が直接接している。一般に、高抵
抗半導体層としては、禁制帯中に深い準位を形成する不
純物として、砒化ガリウム（GaAs）燐化やインジウム
（InP）の半導体に対して鉄（Fe）やチタン（Ti）等が
用いられる。しかし、これらの不純物が形成する深い準
位は、電子トラップであり、正孔トラップではない。そ
れゆえに、高抵抗半導体層がｐ型クラッド層に直接接し
ていると、ｐ型クラッド層中の多数キャリアである正孔
は、高抵抗半導体層の深い準位に捕獲された電子と容易
に再結合する。この過程は非発光再結合過程であり、こ
れにより電流が流れる。この電流は活性領域以外を流れ
る漏れ電流となり、しきい値電流の上昇、外部微分量子
効率の低下、最大光出力の低下という、半導体レーザの
特性の劣化を招いていた。
以上に述べたように従来の技術では、性能に優れた高
抵抗半導体層を電流ブロック層に用いた半導体レーザを
得ることが困難であった。そこで、本発明の目的は、上
記従来の技術の欠点を改善し、高性能な高抵抗半導体層
埋め込み型半導体レーザ及びその製造方法を提供するこ
とにある。
抵抗半導体層を電流ブロック層に用いた半導体レーザを
得ることが困難であった。そこで、本発明の目的は、上
記従来の技術の欠点を改善し、高性能な高抵抗半導体層
埋め込み型半導体レーザ及びその製造方法を提供するこ
とにある。
前述の課題を解決するために本発明が提供する高抵抗
半導体層埋め込み型半導体レーザは、ｎ型半導体基板上
に活性層とｐ型クラッド層とを少なくとも含んでなる２
重ヘテロ構造半導体レーザにおいて、活性層を含むスト
ライプ状の活性領域と、この活性領域の両側に設けた電
流ブロック層とを少くとも有し、電流ブロック層が、電
子を捕獲する深い準位を有した高抵抗半導体層とｎ型半
導体層の２層より成り、該ｐ型クラッド層は該ｎ型半導
体層により、該高抵抗半導体層と分離され、該ｐ型クラ
ッド層と該高抵抗半導体層の接触部分が存在しないこと
を特徴とする構成となっている。また、前述の課題を解
決するために本発明が提供する高抵抗半導体層埋め込み
型半導体レーザの製造方法は２つあり、その１つは、ｎ
型半導体基板上、または、ｎ型半導体基板上にエピタキ
シャル成長したｎ型半導体層上に、該ｎ型半導体よりも
狭い禁制帯幅を有する活性層をエピタキシャル成長する
工程と、該ヘテロエピタキシャル層に選択的エッチング
を施し、該活性層の両脇が凹状になったメサストライプ
を形成する工程と、該活性層の両脇の凹部分に、該メサ
ストライプの高さよりも薄い厚みもしくは同等の厚みの
電子を捕獲する深い準位を有した高抵抗半導体層を選択
的に埋め込み成長する行程と、該高抵抗半導体層上にｎ
型半導体層を選択的に埋め込み成長する工程と、該活性
層上、及び該ｎ型半導体層上に、該活性層よりも広い禁
制帯幅を有するｐ型半導体層をエピタキシャル成長する
工程とを少くとも含むことを特徴とする構成になってい
る。この方法に該活性層の上に、活性層よりも広い禁制
帯幅を有するｐ型半導体層を0.1〜0.2μｍ薄くエピタキ
シャル成長する工程を含んでいても本発明の主旨に変わ
りはない。
半導体層埋め込み型半導体レーザは、ｎ型半導体基板上
に活性層とｐ型クラッド層とを少なくとも含んでなる２
重ヘテロ構造半導体レーザにおいて、活性層を含むスト
ライプ状の活性領域と、この活性領域の両側に設けた電
流ブロック層とを少くとも有し、電流ブロック層が、電
子を捕獲する深い準位を有した高抵抗半導体層とｎ型半
導体層の２層より成り、該ｐ型クラッド層は該ｎ型半導
体層により、該高抵抗半導体層と分離され、該ｐ型クラ
ッド層と該高抵抗半導体層の接触部分が存在しないこと
を特徴とする構成となっている。また、前述の課題を解
決するために本発明が提供する高抵抗半導体層埋め込み
型半導体レーザの製造方法は２つあり、その１つは、ｎ
型半導体基板上、または、ｎ型半導体基板上にエピタキ
シャル成長したｎ型半導体層上に、該ｎ型半導体よりも
狭い禁制帯幅を有する活性層をエピタキシャル成長する
工程と、該ヘテロエピタキシャル層に選択的エッチング
を施し、該活性層の両脇が凹状になったメサストライプ
を形成する工程と、該活性層の両脇の凹部分に、該メサ
ストライプの高さよりも薄い厚みもしくは同等の厚みの
電子を捕獲する深い準位を有した高抵抗半導体層を選択
的に埋め込み成長する行程と、該高抵抗半導体層上にｎ
型半導体層を選択的に埋め込み成長する工程と、該活性
層上、及び該ｎ型半導体層上に、該活性層よりも広い禁
制帯幅を有するｐ型半導体層をエピタキシャル成長する
工程とを少くとも含むことを特徴とする構成になってい
る。この方法に該活性層の上に、活性層よりも広い禁制
帯幅を有するｐ型半導体層を0.1〜0.2μｍ薄くエピタキ
シャル成長する工程を含んでいても本発明の主旨に変わ
りはない。
また、もう１つの製造方法は、（100）ｎ型半導体基
板上、または、ｎ型半導体基板上にエピタキシャル成長
したｎ型半導体層上に、該ｎ型半導体よりも狭い禁制帯
幅を有する活性層をエピタキシャル成長する工程と該ヘ
テロエピタキシャル層に選択的エッチングを施し、該活
性層の両脇が凹状になったメサストライプを〈011〉方
向に形成する行程と、該活性層の両脇の凹部分に該メサ
ストライプの高さを上回る厚みの電子を捕獲する深い準
位を有した高抵抗半導体層を選択的に埋め込み成長する
工程と、該埋め込み成長によって現れた該高抵抗半導体
層上の（111）Ｂ面を化学エッチングにより高次の面に
変える行程と、該高抵抗半導体層上、及び高次の面が現
われた該高抵抗半導体層上にｎ型半導体層を選択的にエ
ピタキシャル成長する工程と、該活性層よりも広い禁制
帯幅を有するｐ型半導体層を該活性層上、及び該ｎ型半
導体層上に表面が平坦になるまでエピタキシャル成長す
る工程とを少くとも含むことを特徴とする構成である。
また、この製造方法も該活性層の上に、活性層よりも広
い禁制帯幅を有するｐ型半導体層を0.1〜0.2μｍ薄くエ
ピタキシャル成長する工程を含んでいても本発明の主旨
に変わりはない。
板上、または、ｎ型半導体基板上にエピタキシャル成長
したｎ型半導体層上に、該ｎ型半導体よりも狭い禁制帯
幅を有する活性層をエピタキシャル成長する工程と該ヘ
テロエピタキシャル層に選択的エッチングを施し、該活
性層の両脇が凹状になったメサストライプを〈011〉方
向に形成する行程と、該活性層の両脇の凹部分に該メサ
ストライプの高さを上回る厚みの電子を捕獲する深い準
位を有した高抵抗半導体層を選択的に埋め込み成長する
工程と、該埋め込み成長によって現れた該高抵抗半導体
層上の（111）Ｂ面を化学エッチングにより高次の面に
変える行程と、該高抵抗半導体層上、及び高次の面が現
われた該高抵抗半導体層上にｎ型半導体層を選択的にエ
ピタキシャル成長する工程と、該活性層よりも広い禁制
帯幅を有するｐ型半導体層を該活性層上、及び該ｎ型半
導体層上に表面が平坦になるまでエピタキシャル成長す
る工程とを少くとも含むことを特徴とする構成である。
また、この製造方法も該活性層の上に、活性層よりも広
い禁制帯幅を有するｐ型半導体層を0.1〜0.2μｍ薄くエ
ピタキシャル成長する工程を含んでいても本発明の主旨
に変わりはない。
ｐ型半導体層、深い電子捕獲準位を有する高抵抗半導
体層、ｎ型半導体層が接触しており、順方向のバイアス
電圧がかけられたときのエネルギーバンド図を第４図に
示す。第３図に示した従来の高抵抗半導体層埋め込み型
半導体レーザでは、ｐ型クラッド層と高抵抗半導体層と
ｎ型クラッド層が直接つながっており、半導体レーザ駆
動時には、順方向にバイアス電圧がかかり、第４図に示
すエネルギーダイアグラム図と等価となり、ｐ型クラッ
ド層と高抵抗半導体層の界面付近において電子と正孔が
再結合し、再結合電流が流れる。
体層、ｎ型半導体層が接触しており、順方向のバイアス
電圧がかけられたときのエネルギーバンド図を第４図に
示す。第３図に示した従来の高抵抗半導体層埋め込み型
半導体レーザでは、ｐ型クラッド層と高抵抗半導体層と
ｎ型クラッド層が直接つながっており、半導体レーザ駆
動時には、順方向にバイアス電圧がかかり、第４図に示
すエネルギーダイアグラム図と等価となり、ｐ型クラッ
ド層と高抵抗半導体層の界面付近において電子と正孔が
再結合し、再結合電流が流れる。
一方、本発明の高抵抗半導体層埋め込み型半導体レー
ザは、高抵抗半導体層がｎ型半導体層で囲まれているゆ
え、高抵抗半導体層の深い準位に捕獲された電子にホー
ルが再結合することはない。さらに、高抵抗半導体層上
に設けられたｎ型半導体層とｐ型クラッド層において
は、広い面積で接しているが、ｎ型半導体層はｎ型クラ
ッド層もしくはｎ型基板と高抵抗半導体層をはさんでい
るため、電子がｎ型半導体層へ供給されることはなく、
このｐ−ｎ接合において電流が流れることはない。以上
述べたように、本発明による高抵抗層埋め込み型半導体
レーザにおいては、漏れ電流がほとんどなく、注入電流
が有効に活性層において光に変換されるため、低しきい
値電流、高い外部微分量子効率、高い光出力を期待する
ことができる。
ザは、高抵抗半導体層がｎ型半導体層で囲まれているゆ
え、高抵抗半導体層の深い準位に捕獲された電子にホー
ルが再結合することはない。さらに、高抵抗半導体層上
に設けられたｎ型半導体層とｐ型クラッド層において
は、広い面積で接しているが、ｎ型半導体層はｎ型クラ
ッド層もしくはｎ型基板と高抵抗半導体層をはさんでい
るため、電子がｎ型半導体層へ供給されることはなく、
このｐ−ｎ接合において電流が流れることはない。以上
述べたように、本発明による高抵抗層埋め込み型半導体
レーザにおいては、漏れ電流がほとんどなく、注入電流
が有効に活性層において光に変換されるため、低しきい
値電流、高い外部微分量子効率、高い光出力を期待する
ことができる。
次に本発明が提供する高抵抗半導体層埋め込み型半導
体レーザの製造方法に関して、その作用を説明する。本
発明の製造方法においては、ｎ型半導体基板上、また
は、ｎ型半導体基板上にエピタキシャル成長したｎ型半
導体層上に、活性層をエピタキシャル成長し、発光領域
外の活性層、及び一部のｎ型半導体層を選択的にエッチ
ングし、活性領域の上部を除いた部分を高抵抗半導体層
で選択的に、その厚みがメサストライプの高さ以下にな
る様、埋め込み成長する。メサストライプの側面は、埋
め込み成長の際、露出しているため、活性領域の両脇も
含めて、完全に高抵抗半導体層により覆われる。さら
に、高抵抗半導体層上に選択的にｎ型半導体層を成長す
ることにより、高抵抗半導体層はｎ型半導体層で囲ま
れ、高抵抗半導体層中の深い準位に捕獲された電子は、
正孔と再結合することはほとんどない。また、活性領域
と高抵抗半導体層上に設けられたｎ型半導体層とは、直
接接していることがないため、活性領域へ注入された電
子は、有効に活性領域において誘導放出に寄与し、高性
能な高抵抗半導体層埋め込み型半導体レーザが実現でき
る。また、活性層のエピタキシャル成長後、0.1〜0.2μ
ｍ程度の薄いｐ型半導体層を連続的にエピタキシャル成
長し、活性領域外を選択的にエッチングすることによ
り、加工による活性層表面の汚染や、活性層への破損を
必要最小限に抑えることができ、より高性能、高信頼な
高抵抗半導体層埋め込み型半導体レーザが期待できる。
ｐ型半導体層を活性層上に薄くエピタキシャル成長した
後、メサストライプに加工して、活性領域外に高抵抗半
導体層を埋め込み成長すると、わずかにｐ型半導体層と
高抵抗半導体層が接触するが、その接触面積を考えると
この部分に流れる電流量は無視し得る。
体レーザの製造方法に関して、その作用を説明する。本
発明の製造方法においては、ｎ型半導体基板上、また
は、ｎ型半導体基板上にエピタキシャル成長したｎ型半
導体層上に、活性層をエピタキシャル成長し、発光領域
外の活性層、及び一部のｎ型半導体層を選択的にエッチ
ングし、活性領域の上部を除いた部分を高抵抗半導体層
で選択的に、その厚みがメサストライプの高さ以下にな
る様、埋め込み成長する。メサストライプの側面は、埋
め込み成長の際、露出しているため、活性領域の両脇も
含めて、完全に高抵抗半導体層により覆われる。さら
に、高抵抗半導体層上に選択的にｎ型半導体層を成長す
ることにより、高抵抗半導体層はｎ型半導体層で囲ま
れ、高抵抗半導体層中の深い準位に捕獲された電子は、
正孔と再結合することはほとんどない。また、活性領域
と高抵抗半導体層上に設けられたｎ型半導体層とは、直
接接していることがないため、活性領域へ注入された電
子は、有効に活性領域において誘導放出に寄与し、高性
能な高抵抗半導体層埋め込み型半導体レーザが実現でき
る。また、活性層のエピタキシャル成長後、0.1〜0.2μ
ｍ程度の薄いｐ型半導体層を連続的にエピタキシャル成
長し、活性領域外を選択的にエッチングすることによ
り、加工による活性層表面の汚染や、活性層への破損を
必要最小限に抑えることができ、より高性能、高信頼な
高抵抗半導体層埋め込み型半導体レーザが期待できる。
ｐ型半導体層を活性層上に薄くエピタキシャル成長した
後、メサストライプに加工して、活性領域外に高抵抗半
導体層を埋め込み成長すると、わずかにｐ型半導体層と
高抵抗半導体層が接触するが、その接触面積を考えると
この部分に流れる電流量は無視し得る。
〈011〉方向に活性層を含むメサストライプを形成し
た後、メサストライプの高さを上回る厚みの高抵抗半導
体層を活性領域外に選択的に成長する製造方法において
は、高抵抗半導体層を有機金属気相成長法（MOVPE）ま
たは、ハイドライド気相成長法によりエピタキシャル成
長すると、選択成長用マスクの付近において（111）Ｂ
面が現われる。しかし、（111）Ｂ面は結晶成長上、最
も成長し難い結晶面であることが知られている。したが
って、高抵抗半導体層をｎ型半導体層で覆うためには、
（111）Ｂ面以外の面を出し、ｎ型半導体層を傾斜面に
成長させなければならない。（111）Ｂ面は化学エッチ
ングにより高次の面に変えることができる。これによ
り、ｎ型半導体層を高抵抗半導体層の傾斜面に成長させ
ることができ、高抵抗半導体層はｎ型半導体層に囲まれ
た構造を実現できる。
た後、メサストライプの高さを上回る厚みの高抵抗半導
体層を活性領域外に選択的に成長する製造方法において
は、高抵抗半導体層を有機金属気相成長法（MOVPE）ま
たは、ハイドライド気相成長法によりエピタキシャル成
長すると、選択成長用マスクの付近において（111）Ｂ
面が現われる。しかし、（111）Ｂ面は結晶成長上、最
も成長し難い結晶面であることが知られている。したが
って、高抵抗半導体層をｎ型半導体層で覆うためには、
（111）Ｂ面以外の面を出し、ｎ型半導体層を傾斜面に
成長させなければならない。（111）Ｂ面は化学エッチ
ングにより高次の面に変えることができる。これによ
り、ｎ型半導体層を高抵抗半導体層の傾斜面に成長させ
ることができ、高抵抗半導体層はｎ型半導体層に囲まれ
た構造を実現できる。
また、活性層のエピタキシャル成長後、0.1〜0.2μｍ
程度の薄いｐ型半導体層を連続的にエピタキシャル成長
し、活性領域外を選択的にエッチングすることにより、
加工による活性層表面の汚染や、活性層への破損を必要
最小限に抑えることができ、より高性能、高信頼な高抵
抗半導体層埋め込み型半導体レーザが期待できる。ｐ型
半導体層を活性層上に薄くエピタキシャル成長した後、
メサストライプに加工して、活性領域外に高抵抗半導体
層を埋め込み成長すると、わずかにｐ型半導体層と高抵
抗半導体層が接触するが、その接触面積を考えると、こ
の部分に流れる電流量は無視し得る。
程度の薄いｐ型半導体層を連続的にエピタキシャル成長
し、活性領域外を選択的にエッチングすることにより、
加工による活性層表面の汚染や、活性層への破損を必要
最小限に抑えることができ、より高性能、高信頼な高抵
抗半導体層埋め込み型半導体レーザが期待できる。ｐ型
半導体層を活性層上に薄くエピタキシャル成長した後、
メサストライプに加工して、活性領域外に高抵抗半導体
層を埋め込み成長すると、わずかにｐ型半導体層と高抵
抗半導体層が接触するが、その接触面積を考えると、こ
の部分に流れる電流量は無視し得る。
次に本発明の実施例について図面を参照して説明す
る。第１図，第２図は本発明の高抵抗半導体層埋め込み
型半導体レーザの実施例を示す断面図である。実施例に
おいては、長波長系材料である燐化インジウム（InP）
系材料の例を説明する。まず、（100）面の出た硫黄
（Ｓ）ドーピングｎ型InP基板11上にハイドライド気相
成長法（VPE）を用いて硫黄（Ｓ）ドーピングｎ型InP層
17〔ｎ＝１×1018cm-3〕を厚さ１μｍ、発光波長1.3μ
ｍのバンドギャップを有するInGaAsP活性層18を厚さ0.1
5μｍ、亜鉛（Zn）ドーピングＰ型InP層16〔Ｐ＝１×10
18cm-3〕を厚さ0.1μｍ、それぞれ連続的にエピタキシ
ャル成長する。次にCVD技術、及びフォトリソグラフィ
ーの手法により、〈011〉方向に厚み約2000Å、幅２μ
ｍのSiO2ストライプ状マスクを300μｍ間隔で形成す
る。次に、化学的エッチングにより、厚み0.1μｍのｐ
型InP層16、InGaAsP活性層18、ｎ型InP層17,11をメサス
トライブの高さが2.5μｍとなる様にエッチングする。
さらに、SiO2ストライプ状マスクを残したままメサスト
ライブの凹部分に、鉄（Fe）ドーピング高抵抗InP層12
を厚み２μｍ、ハイドライド気相成長法（VPE）により
選択的にエピタキシャル成長する。さらに、硫黄（Ｓ）
ドーピングｎ型InP層13〔ｎ＝１×1018cm-3〕を、鉄ド
ーピング高抵抗InP層上に厚さ１μｍエピタキシャル成
長する。SiO2ストライプ状マスクを弗化アンモニウムに
より除去した後、厚さ0.1μｍのｐ型InP層16上、及び厚
さ１μｍのｎ型InP層13上に、厚さ1.5μｍの亜鉛（Zn）
ドーピング型InP層14を表面が平坦になる様、ハイドラ
イド気相成長法（VPE）により、エピタキシャル成長
し、続いて、亜鉛（Zn）ドーピングｐ型InGaAsPコンタ
クト層15〔ｐ＝１×1019cm-3〕を厚さ0.5μｍ、ハイド
ライド気相成長法によりエピタキシャル成長する。最後
に全体の厚さが120μｍ程度になるまで研磨し、ｐ型半
導体側及びｎ型半導体基板側の電極10を真空蒸着法によ
り形成し、アニーリングした後、個々の半導体レーザに
へき開、分離して全加工を終了し、第１図に示す半導体
レーザが出来上る。
る。第１図，第２図は本発明の高抵抗半導体層埋め込み
型半導体レーザの実施例を示す断面図である。実施例に
おいては、長波長系材料である燐化インジウム（InP）
系材料の例を説明する。まず、（100）面の出た硫黄
（Ｓ）ドーピングｎ型InP基板11上にハイドライド気相
成長法（VPE）を用いて硫黄（Ｓ）ドーピングｎ型InP層
17〔ｎ＝１×1018cm-3〕を厚さ１μｍ、発光波長1.3μ
ｍのバンドギャップを有するInGaAsP活性層18を厚さ0.1
5μｍ、亜鉛（Zn）ドーピングＰ型InP層16〔Ｐ＝１×10
18cm-3〕を厚さ0.1μｍ、それぞれ連続的にエピタキシ
ャル成長する。次にCVD技術、及びフォトリソグラフィ
ーの手法により、〈011〉方向に厚み約2000Å、幅２μ
ｍのSiO2ストライプ状マスクを300μｍ間隔で形成す
る。次に、化学的エッチングにより、厚み0.1μｍのｐ
型InP層16、InGaAsP活性層18、ｎ型InP層17,11をメサス
トライブの高さが2.5μｍとなる様にエッチングする。
さらに、SiO2ストライプ状マスクを残したままメサスト
ライブの凹部分に、鉄（Fe）ドーピング高抵抗InP層12
を厚み２μｍ、ハイドライド気相成長法（VPE）により
選択的にエピタキシャル成長する。さらに、硫黄（Ｓ）
ドーピングｎ型InP層13〔ｎ＝１×1018cm-3〕を、鉄ド
ーピング高抵抗InP層上に厚さ１μｍエピタキシャル成
長する。SiO2ストライプ状マスクを弗化アンモニウムに
より除去した後、厚さ0.1μｍのｐ型InP層16上、及び厚
さ１μｍのｎ型InP層13上に、厚さ1.5μｍの亜鉛（Zn）
ドーピング型InP層14を表面が平坦になる様、ハイドラ
イド気相成長法（VPE）により、エピタキシャル成長
し、続いて、亜鉛（Zn）ドーピングｐ型InGaAsPコンタ
クト層15〔ｐ＝１×1019cm-3〕を厚さ0.5μｍ、ハイド
ライド気相成長法によりエピタキシャル成長する。最後
に全体の厚さが120μｍ程度になるまで研磨し、ｐ型半
導体側及びｎ型半導体基板側の電極10を真空蒸着法によ
り形成し、アニーリングした後、個々の半導体レーザに
へき開、分離して全加工を終了し、第１図に示す半導体
レーザが出来上る。
次に、他の実施例について第２図を用いて説明する。
（100）面の出た硫黄（Ｓ）ドーピングｎ型InP基板21上
に、ハイドライド気相成長法（VPE）を用いて硫黄
（Ｓ）ドーピングｎ型InP層27〔ｎ＝１×1018cm-3〕を
厚さ１μｍ、発光波長1.3μｍのバンドギャップを有す
るInGaAsP活性層26を厚さ0.15μｍ、亜鉛（Zn）ドーピ
ングｐ型InP層28〔ｐ＝１×1018cm-3〕を厚さ0.1μｍ、
それぞれ連続的にエピタキシャル成長する。
（100）面の出た硫黄（Ｓ）ドーピングｎ型InP基板21上
に、ハイドライド気相成長法（VPE）を用いて硫黄
（Ｓ）ドーピングｎ型InP層27〔ｎ＝１×1018cm-3〕を
厚さ１μｍ、発光波長1.3μｍのバンドギャップを有す
るInGaAsP活性層26を厚さ0.15μｍ、亜鉛（Zn）ドーピ
ングｐ型InP層28〔ｐ＝１×1018cm-3〕を厚さ0.1μｍ、
それぞれ連続的にエピタキシャル成長する。
次に、CVD技術、及びフォトリソグラフィーの手法に
より、〈011〉方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。次に、化
学的エッチングにより、厚み0.1μｍのｐ型InP層28、In
GaAsP層26、ｎ型InP層27,21をメサストライプの高さが
0.5μｍとなる様にエッチングする。さらに、SiO2スト
ライプ状マスクを残したまま、メサストライプの凹部分
に、鉄（Fe）ドーピング高抵抗InP層22を厚さ2.5μｍと
なる様に、ハイドライド気相成長法（VPE）により、メ
サストライブの高さを上回るまで選択成長する。〔作
用〕の項で述べた通りハイドライド気相成長法（VPE）
により、選択成長をすると、〈011〉方向のSiO2ストラ
イプマスクに沿った壁面は（111）Ｂ面が現われ、その
ままでは、この面上にエピタキシャル成長しない。そこ
で、塩酸（HCl）水溶液により、わずかに化学エッチン
グを施すと、SiO2ストライプマスクに沿った壁面は、高
次の面を有する曲面28となり、側面の結晶上にもエピタ
キシャル成長するようになる。この状態でさらに、硫黄
（Ｓ）ドーピングｎ型InP層23〔ｎ＝１×1018〕を鉄ド
ーピング高抵抗InP層22の（100）面上、及び壁面29上に
厚さ0.5μｍエピタキシャル成長する。
より、〈011〉方向に厚み約2000Å、幅２μｍのSiO2ス
トライプ状マスクを300μｍ間隔で形成する。次に、化
学的エッチングにより、厚み0.1μｍのｐ型InP層28、In
GaAsP層26、ｎ型InP層27,21をメサストライプの高さが
0.5μｍとなる様にエッチングする。さらに、SiO2スト
ライプ状マスクを残したまま、メサストライプの凹部分
に、鉄（Fe）ドーピング高抵抗InP層22を厚さ2.5μｍと
なる様に、ハイドライド気相成長法（VPE）により、メ
サストライブの高さを上回るまで選択成長する。〔作
用〕の項で述べた通りハイドライド気相成長法（VPE）
により、選択成長をすると、〈011〉方向のSiO2ストラ
イプマスクに沿った壁面は（111）Ｂ面が現われ、その
ままでは、この面上にエピタキシャル成長しない。そこ
で、塩酸（HCl）水溶液により、わずかに化学エッチン
グを施すと、SiO2ストライプマスクに沿った壁面は、高
次の面を有する曲面28となり、側面の結晶上にもエピタ
キシャル成長するようになる。この状態でさらに、硫黄
（Ｓ）ドーピングｎ型InP層23〔ｎ＝１×1018〕を鉄ド
ーピング高抵抗InP層22の（100）面上、及び壁面29上に
厚さ0.5μｍエピタキシャル成長する。
SiO2ストライプ状マスクを弗化アンモニウムにより除
去した後、厚さ、0.1μｍのｐ型インジウム燐層28上、
及び厚さ0.5μｍのｎ型InP層23上に、活性層からの厚み
が４μｍとなる様に、亜鉛（Zn）ドーピングｐ型InP層2
4〔Ｐ＝１×1018cm-3〕をハイドライド気相成長法によ
りエピタキシャル成長する。引き続いて、亜鉛（Zn）ド
ーピングｐ型InGaAsPコンタクト層25〔ｐ＝１×1019cm
-3〕を厚さ0.5μｍハイドライド気相成長法によりエピ
タキシャル成長する。最後に、全体の厚さが120μｍ程
度になるまで研磨し、ｐ型半導体側、及びｎ型半導体基
板側の電極20を真空蒸着法により形成し、アニーリング
した後、個々の半導体レーザにへき開・分離して全加工
を終了し、第２図に示す半導体レーザが出来上る。
去した後、厚さ、0.1μｍのｐ型インジウム燐層28上、
及び厚さ0.5μｍのｎ型InP層23上に、活性層からの厚み
が４μｍとなる様に、亜鉛（Zn）ドーピングｐ型InP層2
4〔Ｐ＝１×1018cm-3〕をハイドライド気相成長法によ
りエピタキシャル成長する。引き続いて、亜鉛（Zn）ド
ーピングｐ型InGaAsPコンタクト層25〔ｐ＝１×1019cm
-3〕を厚さ0.5μｍハイドライド気相成長法によりエピ
タキシャル成長する。最後に、全体の厚さが120μｍ程
度になるまで研磨し、ｐ型半導体側、及びｎ型半導体基
板側の電極20を真空蒸着法により形成し、アニーリング
した後、個々の半導体レーザにへき開・分離して全加工
を終了し、第２図に示す半導体レーザが出来上る。
以上に説明した高抵抗半導体層埋め込み型半導体レー
ザにおいては、InP系長波長半導体レーザに適用すれ
ば、活性層以外を流れる無効漏れ電流がほとんど無く、
ｐ−ｎ接合を電流ブロック層に用いたVSB型（V-grooved
Substrate Buried Heterostructure Lasers）やDC-PBH
型（Double Channel Planar Buried Hetevostructure L
asers）と同程度の10mA前後のしきい値電流、及び30％
前後の片面外部微分量子効率が得られる。
ザにおいては、InP系長波長半導体レーザに適用すれ
ば、活性層以外を流れる無効漏れ電流がほとんど無く、
ｐ−ｎ接合を電流ブロック層に用いたVSB型（V-grooved
Substrate Buried Heterostructure Lasers）やDC-PBH
型（Double Channel Planar Buried Hetevostructure L
asers）と同程度の10mA前後のしきい値電流、及び30％
前後の片面外部微分量子効率が得られる。
さらに、厚さ２〜３μｍの高抵抗半導体層を電流ブロ
ック層に用いているゆえ、寄生容量は４〜5pFと考えら
れ、数ギガビット毎秒（Gb/sec）クラスの光通信システ
ム用光源として実用的に十分使用できる。
ック層に用いているゆえ、寄生容量は４〜5pFと考えら
れ、数ギガビット毎秒（Gb/sec）クラスの光通信システ
ム用光源として実用的に十分使用できる。
以上に説明したように、本発明によれば、低しきい値
電流、高い外部微分量子効率、超高速変調特性を有する
高抵抗半導体層埋め込み型半導体レーザを歩留まりよく
製造することができる。
電流、高い外部微分量子効率、超高速変調特性を有する
高抵抗半導体層埋め込み型半導体レーザを歩留まりよく
製造することができる。
第１図は、本発明による高抵抗半導体層埋め込み型半導
体レーザの実施例の１つの構造を示す断面図である。第
２図は本発明による高抵抗半導体層埋め込み型半導体レ
ーザの他の実施例の構造を示す断面図である。第３図
（Ａ），（Ｂ）は従来の高抵抗電流ブロック層を有する
半導体レーザの構造を示す断面図である。第４図は、ｎ
型半導体層、深い準位を有する高抵抗半導体層、ｐ型半
導体層が接し、これに順バイアスがかけられたときのバ
ンド構造を示す図である。 10……電極、11……ｎ型半導体基板、12……高抵抗半導
体層、13……ｎ型半導体層、14……ｐ型半導体層、15…
…ｐ型コンタクト層、16……ｐ型半導体層、17……ｎ型
半導体層、18……活性層、20……電極、21……ｎ型半導
体基板、22……高抵抗半導体層、23……ｎ型半導体層、
24……ｐ型半導体層、25……ｐ型コンタクト層、26……
活性層、27……ｎ型半導体層、28……ｐ型半導体層、29
……高次の面方位を有した壁面、31……ｎ型半導体基
板、32……ｐ型半導体層、36……ｎ型半導体層、37……
活性層、38……高抵抗半導体層。
体レーザの実施例の１つの構造を示す断面図である。第
２図は本発明による高抵抗半導体層埋め込み型半導体レ
ーザの他の実施例の構造を示す断面図である。第３図
（Ａ），（Ｂ）は従来の高抵抗電流ブロック層を有する
半導体レーザの構造を示す断面図である。第４図は、ｎ
型半導体層、深い準位を有する高抵抗半導体層、ｐ型半
導体層が接し、これに順バイアスがかけられたときのバ
ンド構造を示す図である。 10……電極、11……ｎ型半導体基板、12……高抵抗半導
体層、13……ｎ型半導体層、14……ｐ型半導体層、15…
…ｐ型コンタクト層、16……ｐ型半導体層、17……ｎ型
半導体層、18……活性層、20……電極、21……ｎ型半導
体基板、22……高抵抗半導体層、23……ｎ型半導体層、
24……ｐ型半導体層、25……ｐ型コンタクト層、26……
活性層、27……ｎ型半導体層、28……ｐ型半導体層、29
……高次の面方位を有した壁面、31……ｎ型半導体基
板、32……ｐ型半導体層、36……ｎ型半導体層、37……
活性層、38……高抵抗半導体層。
Claims (1)
- 【請求項１】（100）ｎ型半導体基板上、または（100）
ｎ型半導体基板上にエピタキシャル成長したｎ型半導体
層上に、該ｎ型半導体よりも狭い禁制帯幅を有する活性
層をエピタキシャル成長する工程と、該ヘテロエピタキ
シャル層に選択的エッチングを施し、該活性層の両脇が
凹状になったメサストライプを〈011〉方向に形成する
工程と、該活性層の両脇の凹部分に該メサストライプの
高さを上回る厚みの電子を捕獲する深い準位を有した高
抵抗半導体層を選択的に埋め込み成長する工程と、該埋
め込み成長によって現れた該高抵抗半導体層上の（11
1）Ｂ面を化学エッチングにより、高次の面に変える工
程と、該高抵抗半導体層上、及び高次の面が現れた該高
抵抗半導体層側面上にｎ型半導体層を選択的にエピタキ
シャル成長する工程と、該活性層よりも広い禁制帯幅を
有するｐ型半導体層を該活性層上、及び該ｎ型半導体層
上に表面が平坦になるまでエピタキシャル成長する工程
とを少なくとも含むことを特徴とした高抵抗半導体層埋
め込み型半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799089A JP2869995B2 (ja) | 1989-02-06 | 1989-02-06 | 高抵抗半導体層埋め込み型半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799089A JP2869995B2 (ja) | 1989-02-06 | 1989-02-06 | 高抵抗半導体層埋め込み型半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206192A JPH02206192A (ja) | 1990-08-15 |
| JP2869995B2 true JP2869995B2 (ja) | 1999-03-10 |
Family
ID=12236265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2799089A Expired - Fee Related JP2869995B2 (ja) | 1989-02-06 | 1989-02-06 | 高抵抗半導体層埋め込み型半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869995B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722691A (ja) * | 1993-06-30 | 1995-01-24 | Mitsubishi Electric Corp | 半導体レーザとその製造方法 |
| JP2010010622A (ja) | 2008-06-30 | 2010-01-14 | Sumitomo Electric Ind Ltd | 半導体光素子 |
| JP2011091108A (ja) | 2009-10-20 | 2011-05-06 | Sumitomo Electric Ind Ltd | 半導体レーザ |
-
1989
- 1989-02-06 JP JP2799089A patent/JP2869995B2/ja not_active Expired - Fee Related
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|---|---|
| JPH02206192A (ja) | 1990-08-15 |
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