JP2839084B2 - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、III-Ｖ族半導体を
用いた光半導体素子の製造方法に関し、特に光通信用に
用いられる半導体レーザおよび光検出器の製造方法に関
するものである。
用いた光半導体素子の製造方法に関し、特に光通信用に
用いられる半導体レーザおよび光検出器の製造方法に関
するものである。
【０００２】
【従来の技術】光ファイバ通信システムは近年めざまし
い発展を遂げ、４００Ｍｂ／ｓ、１．６Ｇｂ／ｓ等の大
容量の光通信システムが日本国内をはじめ、海底ケーブ
ルを通じて外国との間にも導入されている。この光通信
システム用の主たるデバイスとしては、III-Ｖ族半導体
により形成された半導体レーザ、光検出器等が挙げられ
る。
い発展を遂げ、４００Ｍｂ／ｓ、１．６Ｇｂ／ｓ等の大
容量の光通信システムが日本国内をはじめ、海底ケーブ
ルを通じて外国との間にも導入されている。この光通信
システム用の主たるデバイスとしては、III-Ｖ族半導体
により形成された半導体レーザ、光検出器等が挙げられ
る。
【０００３】これらのデバイスは、将来の１０Ｇｂ／
ｓ、４０Ｇｂ／ｓ等の超高速大容量光伝送システムの実
現のため、より高性能化、低消費電力化の研究開発が進
められている。また近年、マルチメディア社会の到来を
控え、大容量の情報を伝達できる通信方式が強く望ま
れ、光ファイバを各家庭まで、あるいはそのごく近傍ま
で敷設する光加入者通信システムが注目され、このシス
テムに適用する光半導体素子の開発が望まれている。
ｓ、４０Ｇｂ／ｓ等の超高速大容量光伝送システムの実
現のため、より高性能化、低消費電力化の研究開発が進
められている。また近年、マルチメディア社会の到来を
控え、大容量の情報を伝達できる通信方式が強く望ま
れ、光ファイバを各家庭まで、あるいはそのごく近傍ま
で敷設する光加入者通信システムが注目され、このシス
テムに適用する光半導体素子の開発が望まれている。
【０００４】上記の背景を基に、まず半導体レーザの従
来例について説明する。光加入者系の半導体レーザとし
ては、温度調整の不要な、高温度の環境においても安定
に動作する素子が必要となる。現在多くの機関で、高温
特性に優れた半導体レーザの開発が進められており、近
年、従来からのＩｎＧａＡｓＰ系の材料を用いた全ＭＯ
ＶＰＥ（有機金属気相成長）選択成長による１．３μｍ
帯歪ＭＱＷ−ＢＨ（Multi Quantum Well−Buried Heter
ostructure）レーザが電子情報通信学会の光波量子エレ
クトロニクス研究会の技術報告；ＬＱＥ９５−８８、ｐ
ｐ．３９−４４に報告されている。この素子において
は、特性温度として７２Ｋ（２５−８５℃）の良好な特
性を実現している。しかし、更なる特性改善のために、
伝導帯不連続エネルギーを大きくとれる材料であるＩｎ
ＡｌＧａＡｓ系を用いることも検討されている。
来例について説明する。光加入者系の半導体レーザとし
ては、温度調整の不要な、高温度の環境においても安定
に動作する素子が必要となる。現在多くの機関で、高温
特性に優れた半導体レーザの開発が進められており、近
年、従来からのＩｎＧａＡｓＰ系の材料を用いた全ＭＯ
ＶＰＥ（有機金属気相成長）選択成長による１．３μｍ
帯歪ＭＱＷ−ＢＨ（Multi Quantum Well−Buried Heter
ostructure）レーザが電子情報通信学会の光波量子エレ
クトロニクス研究会の技術報告；ＬＱＥ９５−８８、ｐ
ｐ．３９−４４に報告されている。この素子において
は、特性温度として７２Ｋ（２５−８５℃）の良好な特
性を実現している。しかし、更なる特性改善のために、
伝導帯不連続エネルギーを大きくとれる材料であるＩｎ
ＡｌＧａＡｓ系を用いることも検討されている。
【０００５】このＩｎＡｌＧａＡｓ系の材料を用いたリ
ッジ導波構造の半導体レーザが、アイ・イー・イー・イ
ー ジャーナル オブ クオンタム エレクトロニクス
（IEEE J. OF QUANTUM ELECTRONICS）３０巻、ｐｐ．５
１１−５２３ (1994) に発表されている。この素子にお
いては、高温動作特性の一般的な性能指標である、８５
℃−５ｍＷ光出力条件の動作電流として４０ｍＡ程度の
優れた性能が得られ、ほぼ十分な信頼性が確認されてい
る。
ッジ導波構造の半導体レーザが、アイ・イー・イー・イ
ー ジャーナル オブ クオンタム エレクトロニクス
（IEEE J. OF QUANTUM ELECTRONICS）３０巻、ｐｐ．５
１１−５２３ (1994) に発表されている。この素子にお
いては、高温動作特性の一般的な性能指標である、８５
℃−５ｍＷ光出力条件の動作電流として４０ｍＡ程度の
優れた性能が得られ、ほぼ十分な信頼性が確認されてい
る。
【０００６】次に、光検出器の従来例について説明す
る。次世代の１０Ｇｂ／ｓ用のアバランシェフォトダイ
オード（ＡＰＤ）として、増倍層に超格子層あるいは、
組成傾斜多重層（鋸歯状のバンド構造もつ多重層）を用
いた素子が報告されている（超格子ＡＰＤは、オプトエ
レクトロニクス（OPTOELECTRONICS)１０巻、ｐｐ．９７
−１０８(1995)にて報告され、また組成傾斜多重層を用
いたステアケースＡＰＤ（staircase ＡＰＤ）は、ジャ
パニーズ ジャーナル オブ アプライド フィジック
ス(Japan.J.Appl.Phys.)３３巻、ｐｐ．Ｌ３２−３４(1
994)にて報告されている）。これらの素子は、増倍層の
伝導帯不連続エネルギーを利用して電子の衝突イオン化
を促進し、素子の雑音指数を低減することを目的として
おり、利得帯域幅積で１００ＧＨｚ以上の特性を実証し
ている。
る。次世代の１０Ｇｂ／ｓ用のアバランシェフォトダイ
オード（ＡＰＤ）として、増倍層に超格子層あるいは、
組成傾斜多重層（鋸歯状のバンド構造もつ多重層）を用
いた素子が報告されている（超格子ＡＰＤは、オプトエ
レクトロニクス（OPTOELECTRONICS)１０巻、ｐｐ．９７
−１０８(1995)にて報告され、また組成傾斜多重層を用
いたステアケースＡＰＤ（staircase ＡＰＤ）は、ジャ
パニーズ ジャーナル オブ アプライド フィジック
ス(Japan.J.Appl.Phys.)３３巻、ｐｐ．Ｌ３２−３４(1
994)にて報告されている）。これらの素子は、増倍層の
伝導帯不連続エネルギーを利用して電子の衝突イオン化
を促進し、素子の雑音指数を低減することを目的として
おり、利得帯域幅積で１００ＧＨｚ以上の特性を実証し
ている。
【０００７】その一方で素子の動作電圧の低減も望まれ
ている。上記素子の動作電圧は２０Ｖ以上であり、シス
テム化する場合にＡＰＤ専用の電源電圧を確保する必要
がある。この動作電圧を５Ｖ以下にすることができれ
ば、ＩＣ電源と共通化でき、回路の簡素化が可能とな
る。このため、導波路構造ＡＰＤの検討もなされてい
る。この例は、第７回ＩｎＰおよび関連材料国際会議(7
th International Conference on Indium Phosphide an
d Related Materials)の予稿集ｐｐ．３６９−３７２(1
995) に記載されている。この報告では、動作電圧は７
Ｖ程度と低電圧化がなされているが、プロセス工程にお
いて導波構造をウエットエッチングで形成しているた
め、ＩｎＡｌＡｓが酸化し素子端面の品質が劣化し、そ
のため過剰暗電流が多く、暗電流１μＡ時の光電流増倍
は２−３倍程度にとどまる。
ている。上記素子の動作電圧は２０Ｖ以上であり、シス
テム化する場合にＡＰＤ専用の電源電圧を確保する必要
がある。この動作電圧を５Ｖ以下にすることができれ
ば、ＩＣ電源と共通化でき、回路の簡素化が可能とな
る。このため、導波路構造ＡＰＤの検討もなされてい
る。この例は、第７回ＩｎＰおよび関連材料国際会議(7
th International Conference on Indium Phosphide an
d Related Materials)の予稿集ｐｐ．３６９−３７２(1
995) に記載されている。この報告では、動作電圧は７
Ｖ程度と低電圧化がなされているが、プロセス工程にお
いて導波構造をウエットエッチングで形成しているた
め、ＩｎＡｌＡｓが酸化し素子端面の品質が劣化し、そ
のため過剰暗電流が多く、暗電流１μＡ時の光電流増倍
は２−３倍程度にとどまる。
【０００８】
【発明が解決しようとする課題】まず、半導体レーザに
ついて説明する。従来の技術の項で述べたように、Ｉｎ
ＡｌＧａＡｓ系のレーザは、従来からの材料であるＩｎ
ＧａＡｓＰ系のレーザ特性を凌駕する可能性を有してい
る。これは、ＩｎＡｌＧａＡｓ系材料の方が、伝導帯不
連続エネルギーを大きくできることによる。しかしなが
ら、上述のリッジ導波構造では注入キャリアが活性層の
横方向に漏れるために、動作電流の低減には限度があ
る。レーザ駆動回路をより簡便なものにするためには、
ＡＰＣフリー動作や、無バイアス駆動できることが必要
となり、上記動作電流としては、２５ｍＡ程度、あるい
はそれ以下が望まれ、そのため選択成長を用いた埋め込
み構造が望まれる。
ついて説明する。従来の技術の項で述べたように、Ｉｎ
ＡｌＧａＡｓ系のレーザは、従来からの材料であるＩｎ
ＧａＡｓＰ系のレーザ特性を凌駕する可能性を有してい
る。これは、ＩｎＡｌＧａＡｓ系材料の方が、伝導帯不
連続エネルギーを大きくできることによる。しかしなが
ら、上述のリッジ導波構造では注入キャリアが活性層の
横方向に漏れるために、動作電流の低減には限度があ
る。レーザ駆動回路をより簡便なものにするためには、
ＡＰＣフリー動作や、無バイアス駆動できることが必要
となり、上記動作電流としては、２５ｍＡ程度、あるい
はそれ以下が望まれ、そのため選択成長を用いた埋め込
み構造が望まれる。
【０００９】ＩｎＡｌＧａＡｓ系の選択成長を行う場
合、ＩｎＧａＡｓＰ系にはない問題点が生じる。まず第
１は、選択成長を行った際にマスク上に多結晶が析出し
やすいという問題である。このため、ＩｎＡｌＡｓ系の
選択成長の例はほとんど報告されていない。本発明者ら
は、最近、成長条件等の最適化により、ＩｎＡｌＡｓ選
択成長においてもマスク上へ多結晶析出のない成長が可
能であることを実証した（第５６回応用物理学会学術講
演会予稿集No.1 26aZE5/I p.181 に報告されている）。
合、ＩｎＧａＡｓＰ系にはない問題点が生じる。まず第
１は、選択成長を行った際にマスク上に多結晶が析出し
やすいという問題である。このため、ＩｎＡｌＡｓ系の
選択成長の例はほとんど報告されていない。本発明者ら
は、最近、成長条件等の最適化により、ＩｎＡｌＡｓ選
択成長においてもマスク上へ多結晶析出のない成長が可
能であることを実証した（第５６回応用物理学会学術講
演会予稿集No.1 26aZE5/I p.181 に報告されている）。
【００１０】第２は、高活性なＡｌに起因して、選択成
長時にメサ端面（（１１１）Ｂ面）方向にも成長が行わ
れる点である。図７に従来の製造方法によって作製した
ＩｎＡｌＧａＡｓ系レーザの断面図を示す。製造方法
は、まず第１回目の選択成長として、ＩｎＰ基板上１に
ｎ型ＩｎＰバッファ層３、ｎ型ＩｎＡｌＧａＡｓ（波長
１．０６μｍ）層４、ｎ- 型ＩｎＡｌＧａＡｓ（波長
１．０６μｍ）層５、ｎ-型ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ ＭＱＷ層６、ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０
６μｍ）層７、ｎ- 型ＩｎＡｌＡｓ層８、ｐ型ＩｎＡｌ
Ａｓ層３１、ｐ型ＩｎＰ層３２を順次成長させる。ここ
で、ＩｎＡｌＧａＡｓ系ではメサ端面にも成長が生じる
ため、メサ端面のｐ型ＩｎＡｌＡｓ層３１が基板に接触
ないし近接することになる。
長時にメサ端面（（１１１）Ｂ面）方向にも成長が行わ
れる点である。図７に従来の製造方法によって作製した
ＩｎＡｌＧａＡｓ系レーザの断面図を示す。製造方法
は、まず第１回目の選択成長として、ＩｎＰ基板上１に
ｎ型ＩｎＰバッファ層３、ｎ型ＩｎＡｌＧａＡｓ（波長
１．０６μｍ）層４、ｎ- 型ＩｎＡｌＧａＡｓ（波長
１．０６μｍ）層５、ｎ-型ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ ＭＱＷ層６、ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０
６μｍ）層７、ｎ- 型ＩｎＡｌＡｓ層８、ｐ型ＩｎＡｌ
Ａｓ層３１、ｐ型ＩｎＰ層３２を順次成長させる。ここ
で、ＩｎＡｌＧａＡｓ系ではメサ端面にも成長が生じる
ため、メサ端面のｐ型ＩｎＡｌＡｓ層３１が基板に接触
ないし近接することになる。
【００１１】次に、基板上の誘電体膜を除去し、メサ頂
部に誘電体膜を形成して、ｐ型ＩｎＰ層１１、ｎ型Ｉｎ
Ｐ層１２、ｐ型ＩｎＰ層１３の３層からなる電流ブロッ
ク層を形成し、その後メサ頂部の誘電体膜を除去して、
全面にｐ型ＩｎＰ層１４、ｐ型ＩｎＧａＡｓキャップ層
１５を積層する。その後、ｎ側およびｐ側電極（図示な
し）を形成して素子構造を完成する。
部に誘電体膜を形成して、ｐ型ＩｎＰ層１１、ｎ型Ｉｎ
Ｐ層１２、ｐ型ＩｎＰ層１３の３層からなる電流ブロッ
ク層を形成し、その後メサ頂部の誘電体膜を除去して、
全面にｐ型ＩｎＰ層１４、ｐ型ＩｎＧａＡｓキャップ層
１５を積層する。その後、ｎ側およびｐ側電極（図示な
し）を形成して素子構造を完成する。
【００１２】上述したように、第１回目の成長で基板側
からｎ層／ｎ- 活性層／ｐ層を積層した場合、メサ端面
にｐ層が積層され基板まで接することになる。その上、
このメサ端面（（１１１）Ｂ面）の成長層の結晶品質
が、（１００）面上への成長層より劣化している（欠陥
を多く含む）ので、メサ端面におけるｐｎ接合およびメ
サ端面のｐ層と基板との界面のｐｎ接合が低品質とな
り、ビルトイン電圧以下でも電流が流れてしまう。よっ
て、第２回目の選択成長でｐｎｐ３層からなる電流ブロ
ック層を形成するにもかかわらず、ＭＱＷ活性層を回避
して電流が流れるパスが形成される。このように、メサ
端面に形成された低品質なｐ型導電層により電流パスが
形成されるので、従来の埋め込み選択成長方法をＩｎＡ
ｌＧａＡｓ系材料に適用した場合、電流がＭＱＷ活性層
に効率良く注入されず、十分な素子特性を得ることがで
きない。
からｎ層／ｎ- 活性層／ｐ層を積層した場合、メサ端面
にｐ層が積層され基板まで接することになる。その上、
このメサ端面（（１１１）Ｂ面）の成長層の結晶品質
が、（１００）面上への成長層より劣化している（欠陥
を多く含む）ので、メサ端面におけるｐｎ接合およびメ
サ端面のｐ層と基板との界面のｐｎ接合が低品質とな
り、ビルトイン電圧以下でも電流が流れてしまう。よっ
て、第２回目の選択成長でｐｎｐ３層からなる電流ブロ
ック層を形成するにもかかわらず、ＭＱＷ活性層を回避
して電流が流れるパスが形成される。このように、メサ
端面に形成された低品質なｐ型導電層により電流パスが
形成されるので、従来の埋め込み選択成長方法をＩｎＡ
ｌＧａＡｓ系材料に適用した場合、電流がＭＱＷ活性層
に効率良く注入されず、十分な素子特性を得ることがで
きない。
【００１３】次に、アバランシェフォトダイオード（Ａ
ＰＤ）について説明する。従来法では、導波路構造超格
子ＡＰＤは次のように作製される。図８に示されるよう
に、ＩｎＰ基板１上に、一対のストライプ状誘電体マス
ク（図示なし）を形成し、これをマスクに、ｎ型ＩｎＰ
バッファ層１９、ｎ型ＩｎＡｌＡｓ層２０、ｎ型ＩｎＡ
ｌＧａＡｓ層２１、ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓ
ＭＱＷ層２２、ｐ型ＩｎＡｌＧａＡｓ層２３、ｐ型Ｉｎ
ＡｌＡｓ層２４、ｐ型ＩｎＧａＡｓ層２５を順次積層す
る。しかし、上述したように、ＩｎＡｌＧａＡｓ系の選
択成長ではメサ端面にも成長が進むので、ｐ型層２３、
２４がメサ端面を介して基板と接触ないし近接すること
になり、バイアス印加時にこの点に電界が集中し、耐圧
劣化が生じてしまう。よって、従来の選択成長方法で
は、十分な素子特性を得ることができなかった。
ＰＤ）について説明する。従来法では、導波路構造超格
子ＡＰＤは次のように作製される。図８に示されるよう
に、ＩｎＰ基板１上に、一対のストライプ状誘電体マス
ク（図示なし）を形成し、これをマスクに、ｎ型ＩｎＰ
バッファ層１９、ｎ型ＩｎＡｌＡｓ層２０、ｎ型ＩｎＡ
ｌＧａＡｓ層２１、ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓ
ＭＱＷ層２２、ｐ型ＩｎＡｌＧａＡｓ層２３、ｐ型Ｉｎ
ＡｌＡｓ層２４、ｐ型ＩｎＧａＡｓ層２５を順次積層す
る。しかし、上述したように、ＩｎＡｌＧａＡｓ系の選
択成長ではメサ端面にも成長が進むので、ｐ型層２３、
２４がメサ端面を介して基板と接触ないし近接すること
になり、バイアス印加時にこの点に電界が集中し、耐圧
劣化が生じてしまう。よって、従来の選択成長方法で
は、十分な素子特性を得ることができなかった。
【００１４】したがって、本発明の解決すべき課題は、
ＩｎＰ基板上にＩｎＡｌＧａＡｓ系材料を用いた光半導
体素子を選択成長により形成する際に、メサ側面に成長
する半導体層が形成される光半導体素子に対し悪影響を
及ぼすことのないようにすることである。
ＩｎＰ基板上にＩｎＡｌＧａＡｓ系材料を用いた光半導
体素子を選択成長により形成する際に、メサ側面に成長
する半導体層が形成される光半導体素子に対し悪影響を
及ぼすことのないようにすることである。
【００１５】
【課題を解決するための手段】上記の課題は、第１導電
型のＩｎＰ基板上に、第１導電型ＩｎＡｌＧａＡｓクラ
ッド層、第１導電型（Ｉｎx Ａｌ1-x ）y Ｇａ1-y Ａｓ
（０≦ｘ，ｙ≦１）活性層、第１導電型ＩｎＡｌＧａＡ
ｓクラッド層を順次成長させることにより、すなわち第
１回目に選択成長を、すべて同一導電型の半導体層を結
晶成長させるようにすることにより解決することができ
る。
型のＩｎＰ基板上に、第１導電型ＩｎＡｌＧａＡｓクラ
ッド層、第１導電型（Ｉｎx Ａｌ1-x ）y Ｇａ1-y Ａｓ
（０≦ｘ，ｙ≦１）活性層、第１導電型ＩｎＡｌＧａＡ
ｓクラッド層を順次成長させることにより、すなわち第
１回目に選択成長を、すべて同一導電型の半導体層を結
晶成長させるようにすることにより解決することができ
る。
【００１６】あるいは、第１導電型のＩｎＰ基板上に、
第１導電型ＩｎＡｌＧａＡｓクラッド層、（Ｉｎx Ａｌ
1-x ）y Ｇａ1-y Ａｓ（０≦ｘ，ｙ≦１）活性層、第２
導電型ＩｎＡｌＧａＡｓクラッド層を順次成長させた
後、メサストライプの側面に形成された成長層をエッチ
ング除去し、そのメサ側面にパッシベーション膜となる
半導体層をエピタキシャル成長させることによって解決
することができる。
第１導電型ＩｎＡｌＧａＡｓクラッド層、（Ｉｎx Ａｌ
1-x ）y Ｇａ1-y Ａｓ（０≦ｘ，ｙ≦１）活性層、第２
導電型ＩｎＡｌＧａＡｓクラッド層を順次成長させた
後、メサストライプの側面に形成された成長層をエッチ
ング除去し、そのメサ側面にパッシベーション膜となる
半導体層をエピタキシャル成長させることによって解決
することができる。
【００１７】第１回の選択成長を全て基板と同一導電型
のクラッド層、活性層、クラッド層を成長させる方法に
よれば、メサ側面に成長する半導体層と基板間にｐｎ接
合が形成されることがなくなり、メサ頂部にｐ型層を形
成するこにより、注入される電流のほとんどを活性層に
流すことができるようになる。また、側面成長層をエッ
チング除去しパッシベーション膜をエピタキシャル成長
させる方法によれば、側面に成長したｐ型層と基板間の
電流路ないし高電界発生手段が除去されるため、ＩｎＡ
ｌＡｓ／ＩｎＧａＡｓＭＱＷ活性層や組成傾斜多重層の
特長を活かした良好特性の光半導体素子を得ることがで
きる。また、メサ側面がパッシベーション膜で被覆され
るため、良好な結晶状態を維持することができる。
のクラッド層、活性層、クラッド層を成長させる方法に
よれば、メサ側面に成長する半導体層と基板間にｐｎ接
合が形成されることがなくなり、メサ頂部にｐ型層を形
成するこにより、注入される電流のほとんどを活性層に
流すことができるようになる。また、側面成長層をエッ
チング除去しパッシベーション膜をエピタキシャル成長
させる方法によれば、側面に成長したｐ型層と基板間の
電流路ないし高電界発生手段が除去されるため、ＩｎＡ
ｌＡｓ／ＩｎＧａＡｓＭＱＷ活性層や組成傾斜多重層の
特長を活かした良好特性の光半導体素子を得ることがで
きる。また、メサ側面がパッシベーション膜で被覆され
るため、良好な結晶状態を維持することができる。
【００１８】
【発明の実施の形態】図１および図２は、本発明の第１
の実施の形態を説明するための、埋め込み型半導体レー
ザの各プロセスごとの断面図である。まず、（１００）
をもつｎ型のＩｎＰ基板１上に［０１１］方向に一対の
ＳｉＯ2 ストライプマスク２を形成する。このストライ
プマスクは、常圧気相堆積（ＣＶＤ）法を用いて１５０
ｎｍの厚さに堆積しフォトリソグラフィ法を用いてパタ
ーニングしたものである。その後、有機金属気相成長
（ＭＯＶＰＥ）法により、上記基板上に１回目の選択成
長として、ｎ型ＩｎＰバッファ層３（ｎ＝５×１０17ｃ
ｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＧａＡｓ（波長１．０
６μｍ）層４（ｎ＝５×１０17ｃｍ-3、５０ｎｍ）、ｎ
- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層５（ｎ＝
２×１０15ｃｍ-3、５０ｎｍ）、ｎ- 型ＩｎＡｌＡｓ／
ＩｎＧａＡｓＭＱＷ層６（ｎ＝２×１０15ｃｍ-3、障壁
層８ｎｍ／井戸層８ｎｍ×５周期)、ｎ- 型ＩｎＡｌＧ
ａＡｓ（波長１．０６μｍ）層７（ｎ＝２×１０15ｃｍ
-3、５０ｎｍ）、ｎ- 型ＩｎＡｌＡｓ層８（ｎ＝２×１
０15ｃｍ-3、５０ｎｍ）、ｎ型ＩｎＰ層９（ｎ＝１×１
０15ｃｍ-3、１０ｎｍ）を順次成長させる〔図１
（ａ）〕。
の実施の形態を説明するための、埋め込み型半導体レー
ザの各プロセスごとの断面図である。まず、（１００）
をもつｎ型のＩｎＰ基板１上に［０１１］方向に一対の
ＳｉＯ2 ストライプマスク２を形成する。このストライ
プマスクは、常圧気相堆積（ＣＶＤ）法を用いて１５０
ｎｍの厚さに堆積しフォトリソグラフィ法を用いてパタ
ーニングしたものである。その後、有機金属気相成長
（ＭＯＶＰＥ）法により、上記基板上に１回目の選択成
長として、ｎ型ＩｎＰバッファ層３（ｎ＝５×１０17ｃ
ｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＧａＡｓ（波長１．０
６μｍ）層４（ｎ＝５×１０17ｃｍ-3、５０ｎｍ）、ｎ
- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層５（ｎ＝
２×１０15ｃｍ-3、５０ｎｍ）、ｎ- 型ＩｎＡｌＡｓ／
ＩｎＧａＡｓＭＱＷ層６（ｎ＝２×１０15ｃｍ-3、障壁
層８ｎｍ／井戸層８ｎｍ×５周期)、ｎ- 型ＩｎＡｌＧ
ａＡｓ（波長１．０６μｍ）層７（ｎ＝２×１０15ｃｍ
-3、５０ｎｍ）、ｎ- 型ＩｎＡｌＡｓ層８（ｎ＝２×１
０15ｃｍ-3、５０ｎｍ）、ｎ型ＩｎＰ層９（ｎ＝１×１
０15ｃｍ-3、１０ｎｍ）を順次成長させる〔図１
（ａ）〕。
【００１９】次に、バッファードフッ酸を用いてＳｉＯ
2 ストライプマスクを除去し〔図１（ｂ）〕、改めてメ
サ頂部にＳｉＯ2 マスク１０を形成する。その後、この
マスクを用いて２回目の選択成長を行い、ｐ型ＩｎＰ層
１１（ｐ＝３×１０17ｃｍ-3、０．７５μｍ）、ｎ型Ｉ
ｎＰ層１２（ｎ＝１×１０18ｃｍ-3、０．７μｍ）、ｐ
型ＩｎＰ層１３（ｐ＝３×１０17ｃｍ-3、０．１μｍ）
を形成する〔図１（ｃ）〕。最後に、ＳｉＯ2 マスク１
０を除去し、全面にｐ型ＩｎＰ層１４（ｐ＝１×１０18
ｃｍ-3、１．５μｍ）、ｐ型ＩｎＧａＡｓキャップ層１
５（ｐ＝６×１０18ｃｍ-3、０．３μｍ）を形成する。
その後、素子分離のためにメサ形成を行いＳｉＯ2 膜１
６を全面に堆積し、基板側にｎ側電極１７としてＴｉ／
Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ）、エピ面側にｐ側電
極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）を形成し
て、図２（ｄ）に示す半導体レーザを得る。
2 ストライプマスクを除去し〔図１（ｂ）〕、改めてメ
サ頂部にＳｉＯ2 マスク１０を形成する。その後、この
マスクを用いて２回目の選択成長を行い、ｐ型ＩｎＰ層
１１（ｐ＝３×１０17ｃｍ-3、０．７５μｍ）、ｎ型Ｉ
ｎＰ層１２（ｎ＝１×１０18ｃｍ-3、０．７μｍ）、ｐ
型ＩｎＰ層１３（ｐ＝３×１０17ｃｍ-3、０．１μｍ）
を形成する〔図１（ｃ）〕。最後に、ＳｉＯ2 マスク１
０を除去し、全面にｐ型ＩｎＰ層１４（ｐ＝１×１０18
ｃｍ-3、１．５μｍ）、ｐ型ＩｎＧａＡｓキャップ層１
５（ｐ＝６×１０18ｃｍ-3、０．３μｍ）を形成する。
その後、素子分離のためにメサ形成を行いＳｉＯ2 膜１
６を全面に堆積し、基板側にｎ側電極１７としてＴｉ／
Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ）、エピ面側にｐ側電
極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）を形成し
て、図２（ｄ）に示す半導体レーザを得る。
【００２０】次に、図３および図４を参照して本発明の
第２の実施の形態について説明する。図３、図４は、本
発明により導波路型超格子ＡＰＤを製作する際の各プロ
セスごとの断面図である。まず、（１００）面を有する
ｎ型のＩｎＰ基板１上に［０１１］方向に一対のＳｉＯ
2 ストライプマスク２を形成する。このストライプマス
クは、常圧気相堆積法を用いて１５０ｎｍ程度の膜厚に
堆積し、フォトリソグラフィ法およびエッチング技術を
用いて形成されるものである。その後、有機金属気相成
長（ＭＯＶＰＥ）法により、上記基板上に１回目の選択
成長として、ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０
18ｃｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＡｓ層２０（ｎ＝
１×１０18ｃｍ-3、０．１μｍ）、ｎ型ＩｎＡｌＧａＡ
ｓ（波長１．２５μｍ）層２１（ｎ＝２×１０18ｃ
ｍ-3、０．１５μｍ）、ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ ＭＱＷ層２２（ｎ＝２×１０15ｃｍ-3、障壁層１
２ｎｍ／井戸層８ｎｍ×１０周期）、ｐ型ＩｎＡｌＧａ
Ａｓ（波長１．２５μｍ）層２３（ｐ＝７×１０17ｃｍ
-3、０．１５μｍ）、ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７
×１０17ｃｍ-3、０．１μｍ）、ｐ型ＩｎＧａＡｓ層２
５（ｐ＝２×１０18ｃｍ -3、０．４μｍ）を順次成長さ
せる〔図３（ａ）〕。
第２の実施の形態について説明する。図３、図４は、本
発明により導波路型超格子ＡＰＤを製作する際の各プロ
セスごとの断面図である。まず、（１００）面を有する
ｎ型のＩｎＰ基板１上に［０１１］方向に一対のＳｉＯ
2 ストライプマスク２を形成する。このストライプマス
クは、常圧気相堆積法を用いて１５０ｎｍ程度の膜厚に
堆積し、フォトリソグラフィ法およびエッチング技術を
用いて形成されるものである。その後、有機金属気相成
長（ＭＯＶＰＥ）法により、上記基板上に１回目の選択
成長として、ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０
18ｃｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＡｓ層２０（ｎ＝
１×１０18ｃｍ-3、０．１μｍ）、ｎ型ＩｎＡｌＧａＡ
ｓ（波長１．２５μｍ）層２１（ｎ＝２×１０18ｃ
ｍ-3、０．１５μｍ）、ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ ＭＱＷ層２２（ｎ＝２×１０15ｃｍ-3、障壁層１
２ｎｍ／井戸層８ｎｍ×１０周期）、ｐ型ＩｎＡｌＧａ
Ａｓ（波長１．２５μｍ）層２３（ｐ＝７×１０17ｃｍ
-3、０．１５μｍ）、ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７
×１０17ｃｍ-3、０．１μｍ）、ｐ型ＩｎＧａＡｓ層２
５（ｐ＝２×１０18ｃｍ -3、０．４μｍ）を順次成長さ
せる〔図３（ａ）〕。
【００２１】次に、炉内の温度を成長時の温度に維持し
たまま（ＡｓＨ3 ガス待機中）ＭＯＶＰＥ装置の炉内に
ＨＣｌガス（１０％Ｈ2 希釈）を流し、その場でメサ全
面をエッチングする。このときメサ側面の成長膜厚は、
（１００）面上への成長膜厚より薄いため、メサ端面の
ｐ型層は完全に除去できる。その後、ｎ- 型ＩｎＰ層２
６（ｎ＝１×１０15ｃｍ-3、０．２μｍ）、ｎ+ 型Ｉｎ
Ｐ層２７( ｎ＝１×１０18ｃｍ-3、８０ｎｍ）を、メサ
端面保護のためのパッシベーション膜としてエピタキシ
ャル成長させる。次に、レジスト膜２８を全面塗布によ
り形成しメサ頂部のレジスト膜のみを除去する〔図３
（ｂ）〕。さらに、メサ頂部のｎ+ 型ＩｎＰ層２７およ
びｎ- 型ＩｎＰ層２６を除去し、メサ端面をポリイミド
膜２９で埋めて平坦化し、基板側にｎ側電極１７として
Ｔｉ／Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ）を、エピ面側
にｐ側電極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）
を形成して、図４（ｃ）に示す導波路型超格子ＡＰＤを
得る。
たまま（ＡｓＨ3 ガス待機中）ＭＯＶＰＥ装置の炉内に
ＨＣｌガス（１０％Ｈ2 希釈）を流し、その場でメサ全
面をエッチングする。このときメサ側面の成長膜厚は、
（１００）面上への成長膜厚より薄いため、メサ端面の
ｐ型層は完全に除去できる。その後、ｎ- 型ＩｎＰ層２
６（ｎ＝１×１０15ｃｍ-3、０．２μｍ）、ｎ+ 型Ｉｎ
Ｐ層２７( ｎ＝１×１０18ｃｍ-3、８０ｎｍ）を、メサ
端面保護のためのパッシベーション膜としてエピタキシ
ャル成長させる。次に、レジスト膜２８を全面塗布によ
り形成しメサ頂部のレジスト膜のみを除去する〔図３
（ｂ）〕。さらに、メサ頂部のｎ+ 型ＩｎＰ層２７およ
びｎ- 型ＩｎＰ層２６を除去し、メサ端面をポリイミド
膜２９で埋めて平坦化し、基板側にｎ側電極１７として
Ｔｉ／Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ）を、エピ面側
にｐ側電極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）
を形成して、図４（ｃ）に示す導波路型超格子ＡＰＤを
得る。
【００２２】次に、図５および図６を参照して本発明の
第３の実施の形態について説明する。図５、図６は、本
発明により導波路型ステアケースＡＰＤを製作する際の
各プロセスごとの断面図である。まず、（１００）面を
有するＩｎＰ基板１上に［０１１］方向に一対のＳｉＯ
2 ストライプマスク２を形成する。このストライプマス
クは、常圧気相堆積法を用いて１５０ｎｍ程度の膜厚に
堆積し、フォトリソグラフィ法およびエッチング技術を
用いて形成されるものである。その後、有機金属気相成
長（ＭＯＶＰＥ）法により、上記基板上に１回目の選択
成長として、ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０
18ｃｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＡｓ層２０（ｎ＝
１×１０18ｃｍ-3、０．１μｍ）、ｎ型ＩｎＡｌＧａＡ
ｓ（波長１．２５μｍ）層２１（ｎ＝２×１０18ｃ
ｍ-3、０．１５μｍ）、ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａ
Ａｓ組成傾斜多重層（ｎ＝２×１０15ｃｍ-3、１周期厚
２０ｎｍ×１０周期）３０、ｐ型ＩｎＡｌＧａＡｓ（波
長１．２５μｍ）層２３（ｐ＝７×１０17ｃｍ-3、０．
１５μｍ）、ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17
ｃｍ-3、０．１μｍ）、ｐ型ＩｎＧａＡｓ層２５（ｐ＝
２×１０18ｃｍ-3、０．４μｍ）を順次成長させる〔図
５（ａ）〕。次に、炉内の温度を成長時の温度に維持し
たまま（ＡｓＨ3 ガス待機中）ＭＯＶＰＥ装置の炉内に
ＨＣｌガス（１０％Ｈ2 希釈）を流し、その場でメサ全
面をエッチングする。このときメサ側面の成長膜厚は、
（１００）面上への成長膜厚より薄いため、メサ端面の
ｐ型層は完全に除去できる。その後、ｎ- 型ＩｎＰ層２
６（ｎ＝１×１０15ｃｍ-3、０．２μｍ）、ｎ+ 型Ｉｎ
Ｐ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎｍ）を、メサ
端面保護のためのパッシベーション膜としてエピタキシ
ャル成長させる。次に、レジスト膜２８を全面塗布によ
り形成し、メサ頂部のレジスト膜のみを除去する〔図５
（ｂ）〕。さらに、メサ頂部のｎ+ 型ＩｎＰ層２７およ
びｎ- 型ＩｎＰ層２６を除去し、メサ端面をポリイミド
膜２９で埋めて平坦化し、基板側にｎ側電極１７として
Ｔｉ／Ｐｔ／Ａｕ電極（ｄ＝1 ５０ｎｍ）を、エピ面側
にｐ側電極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）
を形成して、図６（ｃ）に示す導波路型ステアケースＡ
ＰＤを得る。
第３の実施の形態について説明する。図５、図６は、本
発明により導波路型ステアケースＡＰＤを製作する際の
各プロセスごとの断面図である。まず、（１００）面を
有するＩｎＰ基板１上に［０１１］方向に一対のＳｉＯ
2 ストライプマスク２を形成する。このストライプマス
クは、常圧気相堆積法を用いて１５０ｎｍ程度の膜厚に
堆積し、フォトリソグラフィ法およびエッチング技術を
用いて形成されるものである。その後、有機金属気相成
長（ＭＯＶＰＥ）法により、上記基板上に１回目の選択
成長として、ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０
18ｃｍ-3、８０ｎｍ）、ｎ型ＩｎＡｌＡｓ層２０（ｎ＝
１×１０18ｃｍ-3、０．１μｍ）、ｎ型ＩｎＡｌＧａＡ
ｓ（波長１．２５μｍ）層２１（ｎ＝２×１０18ｃ
ｍ-3、０．１５μｍ）、ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａ
Ａｓ組成傾斜多重層（ｎ＝２×１０15ｃｍ-3、１周期厚
２０ｎｍ×１０周期）３０、ｐ型ＩｎＡｌＧａＡｓ（波
長１．２５μｍ）層２３（ｐ＝７×１０17ｃｍ-3、０．
１５μｍ）、ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17
ｃｍ-3、０．１μｍ）、ｐ型ＩｎＧａＡｓ層２５（ｐ＝
２×１０18ｃｍ-3、０．４μｍ）を順次成長させる〔図
５（ａ）〕。次に、炉内の温度を成長時の温度に維持し
たまま（ＡｓＨ3 ガス待機中）ＭＯＶＰＥ装置の炉内に
ＨＣｌガス（１０％Ｈ2 希釈）を流し、その場でメサ全
面をエッチングする。このときメサ側面の成長膜厚は、
（１００）面上への成長膜厚より薄いため、メサ端面の
ｐ型層は完全に除去できる。その後、ｎ- 型ＩｎＰ層２
６（ｎ＝１×１０15ｃｍ-3、０．２μｍ）、ｎ+ 型Ｉｎ
Ｐ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎｍ）を、メサ
端面保護のためのパッシベーション膜としてエピタキシ
ャル成長させる。次に、レジスト膜２８を全面塗布によ
り形成し、メサ頂部のレジスト膜のみを除去する〔図５
（ｂ）〕。さらに、メサ頂部のｎ+ 型ＩｎＰ層２７およ
びｎ- 型ＩｎＰ層２６を除去し、メサ端面をポリイミド
膜２９で埋めて平坦化し、基板側にｎ側電極１７として
Ｔｉ／Ｐｔ／Ａｕ電極（ｄ＝1 ５０ｎｍ）を、エピ面側
にｐ側電極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）
を形成して、図６（ｃ）に示す導波路型ステアケースＡ
ＰＤを得る。
【００２３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１および図２は、本発明の第１の実
施例を示す工程順の断面図である。まず、（１００）面
を有しＳ（硫黄）がドープされたＩｎＰ基板１上に［０
１１］方向に一対のＳｉＯ2 ストライプマスク２を形成
する。マスク形成には常圧気相堆積法を用い膜厚は１５
０ｎｍであった。またマスク幅は１０μｍ、マスク間隔
（選択成長幅）は２μｍであった。その後、有機金属気
相成長（ＭＯＶＰＥ）法により、成長温度６５０℃にて
以下の選択成長層を形成した。
て説明する。 ［第１の実施例］図１および図２は、本発明の第１の実
施例を示す工程順の断面図である。まず、（１００）面
を有しＳ（硫黄）がドープされたＩｎＰ基板１上に［０
１１］方向に一対のＳｉＯ2 ストライプマスク２を形成
する。マスク形成には常圧気相堆積法を用い膜厚は１５
０ｎｍであった。またマスク幅は１０μｍ、マスク間隔
（選択成長幅）は２μｍであった。その後、有機金属気
相成長（ＭＯＶＰＥ）法により、成長温度６５０℃にて
以下の選択成長層を形成した。
【００２４】（第１回目の選択成長） ｎ型ＩｎＰバッファ層３（ｎ＝５×１０17ｃｍ-3、８０
ｎｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層４（ｎ＝
５×１０17ｃｍ-3、５０ｎｍ） ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層５（ｎ
＝２×１０15ｃｍ-3、５０ｎｍ) ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓＭＱＷ層６（ｎ＝２
×１０15ｃｍ-3、障壁層８ｎｍ／井戸層８ｎｍ×５周
期） ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層７（ｎ
＝２×１０15ｃｍ-3、５０ｎｍ） ｎ- 型ＩｎＡｌＡｓ層８（ｎ＝２×１０15ｃｍ-3、５０
ｎｍ） ｎ型ＩｎＰ層９（ｎ＝１×１０15ｃｍ-3、１０ｎｍ） この後、バッファードフッ酸で上記ＳｉＯ2 ストライプ
マスク２を除去し、改めて選択成長メサ頂部にＳｉＯ2
マスク１０を形成する。その後、このマスクを用いて２
回目の選択成長を行った。
ｎｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層４（ｎ＝
５×１０17ｃｍ-3、５０ｎｍ） ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層５（ｎ
＝２×１０15ｃｍ-3、５０ｎｍ) ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓＭＱＷ層６（ｎ＝２
×１０15ｃｍ-3、障壁層８ｎｍ／井戸層８ｎｍ×５周
期） ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層７（ｎ
＝２×１０15ｃｍ-3、５０ｎｍ） ｎ- 型ＩｎＡｌＡｓ層８（ｎ＝２×１０15ｃｍ-3、５０
ｎｍ） ｎ型ＩｎＰ層９（ｎ＝１×１０15ｃｍ-3、１０ｎｍ） この後、バッファードフッ酸で上記ＳｉＯ2 ストライプ
マスク２を除去し、改めて選択成長メサ頂部にＳｉＯ2
マスク１０を形成する。その後、このマスクを用いて２
回目の選択成長を行った。
【００２５】（第２回目の選択成長） ｐ型ＩｎＰ層１１（ｐ＝３×１０17ｃｍ-3、０．７５μ
ｍ） ｎ型ＩｎＰ層１２（ｎ＝１×１０18ｃｍ-3、０．７μ
ｍ) ｐ型ＩｎＰ層１３（ｐ＝３×１０17ｃｍ-3、０．１μ
ｍ） 最後に、ＳｉＯ2 マスク１０を除去し、全面に以下の層
を成長させた。
ｍ） ｎ型ＩｎＰ層１２（ｎ＝１×１０18ｃｍ-3、０．７μ
ｍ) ｐ型ＩｎＰ層１３（ｐ＝３×１０17ｃｍ-3、０．１μ
ｍ） 最後に、ＳｉＯ2 マスク１０を除去し、全面に以下の層
を成長させた。
【００２６】（全面成長） ｐ型ＩｎＰ層１４（ｐ＝１×１０18ｃｍ-3、１．５μ
ｍ） ｐ型ＩｎＧａＡｓキャップ層１５（ｐ＝６×１０18ｃｍ
-3、０．３μｍ） その後、素子分離のためにメサ形成を行いＳｉＯ2 膜１
６を全面に堆積し、基板側にｎ側電極１７としてＴｉ／
Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ )、エピ面側にｐ側電
極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）を形成し
て素子を完成させた。
ｍ） ｐ型ＩｎＧａＡｓキャップ層１５（ｐ＝６×１０18ｃｍ
-3、０．３μｍ） その後、素子分離のためにメサ形成を行いＳｉＯ2 膜１
６を全面に堆積し、基板側にｎ側電極１７としてＴｉ／
Ｐｔ／Ａｕ電極（ｄ＝１５０ｎｍ )、エピ面側にｐ側電
極１８としてＡｕＺｎ電極（ｄ＝２００ｎｍ）を形成し
て素子を完成させた。
【００２７】本実施例では、ＩｎＡｌＧａＡｓ系ＭＱＷ
光半導体素子を製造するに際し、第１回目の選択成長に
おいてｎ型層のみを形成することにより、従来法で問題
となっていたＩｎＡｌＧａＡｓ系材料を選択成長した場
合の漏れ電流をなくすことができ、ＭＱＷ活性層に良好
に電流注入することができた。そして、伝導帯不連続エ
ネルギーが０．３ｅＶと大きい半導体を用いたことを反
映して、１５０Ｋの特性温度の半導体レーザを実現する
ことができた。
光半導体素子を製造するに際し、第１回目の選択成長に
おいてｎ型層のみを形成することにより、従来法で問題
となっていたＩｎＡｌＧａＡｓ系材料を選択成長した場
合の漏れ電流をなくすことができ、ＭＱＷ活性層に良好
に電流注入することができた。そして、伝導帯不連続エ
ネルギーが０．３ｅＶと大きい半導体を用いたことを反
映して、１５０Ｋの特性温度の半導体レーザを実現する
ことができた。
【００２８】［第２の実施例］図３および図４は、本発
明の第２の実施例を示す工程順の断面図である。まず、
（１００）面を有する、ＳドープのＩｎＰ基板１上に
［０１１］方向に一対のＳｉＯ2 ストライプ２マスクを
形成する。膜厚は1 ５０ｎｍ、マスク幅は１０μｍ、マ
スク間隔（選択成長幅）は４μｍであった。その後、有
機金属気相成長法（ＭＯＶＰＥ）により、成長温度６５
０℃にて以下の選択成長層を形成した。
明の第２の実施例を示す工程順の断面図である。まず、
（１００）面を有する、ＳドープのＩｎＰ基板１上に
［０１１］方向に一対のＳｉＯ2 ストライプ２マスクを
形成する。膜厚は1 ５０ｎｍ、マスク幅は１０μｍ、マ
スク間隔（選択成長幅）は４μｍであった。その後、有
機金属気相成長法（ＭＯＶＰＥ）により、成長温度６５
０℃にて以下の選択成長層を形成した。
【００２９】（第１回目の選択成長） ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０18ｃｍ-3、８
０ｎｍ） ｎ型ＩｎＡｌＡｓ層２０（ｎ＝１×１０18ｃｍ-3、０．
１μｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２１（ｎ
＝２×１０18ｃｍ-3、０．１５μｍ） ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓＭＱＷ層２２（ｎ＝
２×１０15ｃｍ-3、障壁層１２ｎｍ／井戸層８ｎｍ×１
０周期） ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２３（ｐ
＝７×１０17ｃｍ-3 、０．１５μｍ） ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17ｃｍ-3、０．
１μｍ） ｐ型ＩｎＧａＡｓ層２５（ｐ＝２×１０18ｃｍ-3、０．
４μｍ） 次に、成長温度（６５０℃）に維持したまま（ＡｓＨ3
ガス待機中）ＭＯＶＰＥ装置の炉内にＨＣｌガス（１０
％Ｈ2 希釈）を流し、その場でメサ全面をエッチングし
た。このときメサ側面の成長膜厚は、（１００）面上へ
の成長膜厚より薄いため、メサ端面のｐ型層は完全に除
去できる。その後、メサ端面を保護するためにパッシベ
ーション膜として引き続き以下の層を選択成長させる。
０ｎｍ） ｎ型ＩｎＡｌＡｓ層２０（ｎ＝１×１０18ｃｍ-3、０．
１μｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２１（ｎ
＝２×１０18ｃｍ-3、０．１５μｍ） ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓＭＱＷ層２２（ｎ＝
２×１０15ｃｍ-3、障壁層１２ｎｍ／井戸層８ｎｍ×１
０周期） ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２３（ｐ
＝７×１０17ｃｍ-3 、０．１５μｍ） ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17ｃｍ-3、０．
１μｍ） ｐ型ＩｎＧａＡｓ層２５（ｐ＝２×１０18ｃｍ-3、０．
４μｍ） 次に、成長温度（６５０℃）に維持したまま（ＡｓＨ3
ガス待機中）ＭＯＶＰＥ装置の炉内にＨＣｌガス（１０
％Ｈ2 希釈）を流し、その場でメサ全面をエッチングし
た。このときメサ側面の成長膜厚は、（１００）面上へ
の成長膜厚より薄いため、メサ端面のｐ型層は完全に除
去できる。その後、メサ端面を保護するためにパッシベ
ーション膜として引き続き以下の層を選択成長させる。
【００３０】（第２回目の選択成長） ｎ- 型ＩｎＰ層２６（ｎ＝１×１０15ｃｍ-3、０．２μ
ｍ） ｎ+ 型ＩｎＰ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎ
ｍ） その後、レジスト膜２８を全面塗布により形成し、メサ
頂部のレジスト膜のみを除去する。さらに、メサ頂部の
ｎ+ 型ＩｎＰ層２７およびｎ- 型ＩｎＰ層２６を除去
し、メサ端面をポリイミド膜２９で埋めて平坦化し、基
板側にｎ側電極１７としてＴｉ／Ｐｔ／Ａｕ電極（ｄ＝
１５０ｎｍ）を、エピ面側にｐ側電極１８としてＡｕＺ
ｎ電極（ｄ＝２００ｎｍ）を形成して素子を完成させ
た。
ｍ） ｎ+ 型ＩｎＰ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎ
ｍ） その後、レジスト膜２８を全面塗布により形成し、メサ
頂部のレジスト膜のみを除去する。さらに、メサ頂部の
ｎ+ 型ＩｎＰ層２７およびｎ- 型ＩｎＰ層２６を除去
し、メサ端面をポリイミド膜２９で埋めて平坦化し、基
板側にｎ側電極１７としてＴｉ／Ｐｔ／Ａｕ電極（ｄ＝
１５０ｎｍ）を、エピ面側にｐ側電極１８としてＡｕＺ
ｎ電極（ｄ＝２００ｎｍ）を形成して素子を完成させ
た。
【００３１】本実施例では、ＩｎＡｌＧａＡｓ系ＭＱＷ
光半導体素子を製造するに際し、第１回目の選択成長の
際に形成された側面成長層をエッチング除去しさらにパ
ッシベーション膜をエピタキシャル成長により形成した
ことにより、従来例で問題となっていた局部電界集中が
なく、メサ端面での品質劣化のない素子を作製すること
ができた。そして、これにより、動作電圧５Ｖ以下、且
つ、暗電流１μＡ時の光電流増倍率が６０の超格子ＡＰ
Ｄを実現できた。また、下層が低不純物濃度で上層が高
不純物濃度のエピパッシベーション膜を形成したことに
より、メサ端面への電界集中を緩和することができ、よ
り暗電流特性に優れた導波路構造超格子ＡＰＤを作製す
ることができた。
光半導体素子を製造するに際し、第１回目の選択成長の
際に形成された側面成長層をエッチング除去しさらにパ
ッシベーション膜をエピタキシャル成長により形成した
ことにより、従来例で問題となっていた局部電界集中が
なく、メサ端面での品質劣化のない素子を作製すること
ができた。そして、これにより、動作電圧５Ｖ以下、且
つ、暗電流１μＡ時の光電流増倍率が６０の超格子ＡＰ
Ｄを実現できた。また、下層が低不純物濃度で上層が高
不純物濃度のエピパッシベーション膜を形成したことに
より、メサ端面への電界集中を緩和することができ、よ
り暗電流特性に優れた導波路構造超格子ＡＰＤを作製す
ることができた。
【００３２】［第３の実施例］図５および図６は、本発
明の第３の実施例を示す工程順の断面図である。まず、
（１００）面を有する、ＳドープのＩｎＰ基板１上に
［０１１］方向に一対のＳｉＯ2 ストライプ２マスクを
形成する。膜厚は1 ５０ｎｍ、マスク幅は１０μｍ、マ
スク間隔（選択成長幅）は４μｍであった。その後、有
機金属気相成長法（ＭＯＶＰＥ）により、成長温度６５
０℃にて以下の選択成長層を形成した。
明の第３の実施例を示す工程順の断面図である。まず、
（１００）面を有する、ＳドープのＩｎＰ基板１上に
［０１１］方向に一対のＳｉＯ2 ストライプ２マスクを
形成する。膜厚は1 ５０ｎｍ、マスク幅は１０μｍ、マ
スク間隔（選択成長幅）は４μｍであった。その後、有
機金属気相成長法（ＭＯＶＰＥ）により、成長温度６５
０℃にて以下の選択成長層を形成した。
【００３３】（第１回目の選択成長） ｎ型ＩｎＰバッファ層１９（ｎ＝１×１０18ｃｍ-3、８
０ｎｍ） ｎ型ＩｎＡｌＡｓ層２０（ｎ＝１×１０18ｃｍ-3、０．
１μｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２１（ｎ
＝２×１０18ｃｍ-3、０．１５μｍ） ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａＡｓ組成傾斜多重層３０
（ｎ＝２×１０15ｃｍ-3、１周期厚２０ｎｍ１×１０周
期） ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２３（ｐ
＝７×１０17ｃｍ-3、０．１５μｍ） ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17ｃｍ-3、０．
１μｍ） ｐ型ＩｎＧａＡｓ層２５（ｐ＝２×１０18ｃｍ-3、０．
４μｍ) 次に、成長温度（６５０℃）に維持したまま（ＡｓＨ3
ガス待機中）ＭＯＶＰＥ装置の炉内にＨＣｌガス（１０
％Ｈ2 希釈）を流し、その場でメサ全面をエッチングす
る。このときメサ側面の成長膜厚は、（１００）面上へ
の成長膜厚より薄いため、メサ端面のｐ型層は完全に除
去できる。その後、メサ端面を保護するためにパッシベ
ーション膜として引き続き以下の層を選択成長させる。
０ｎｍ） ｎ型ＩｎＡｌＡｓ層２０（ｎ＝１×１０18ｃｍ-3、０．
１μｍ） ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２１（ｎ
＝２×１０18ｃｍ-3、０．１５μｍ） ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａＡｓ組成傾斜多重層３０
（ｎ＝２×１０15ｃｍ-3、１周期厚２０ｎｍ１×１０周
期） ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層２３（ｐ
＝７×１０17ｃｍ-3、０．１５μｍ） ｐ型ＩｎＡｌＡｓ層２４（ｐ＝７×１０17ｃｍ-3、０．
１μｍ） ｐ型ＩｎＧａＡｓ層２５（ｐ＝２×１０18ｃｍ-3、０．
４μｍ) 次に、成長温度（６５０℃）に維持したまま（ＡｓＨ3
ガス待機中）ＭＯＶＰＥ装置の炉内にＨＣｌガス（１０
％Ｈ2 希釈）を流し、その場でメサ全面をエッチングす
る。このときメサ側面の成長膜厚は、（１００）面上へ
の成長膜厚より薄いため、メサ端面のｐ型層は完全に除
去できる。その後、メサ端面を保護するためにパッシベ
ーション膜として引き続き以下の層を選択成長させる。
【００３４】（第２回目の選択成長） ｎ- 型ＩｎＰ層２６（ｎ＝１×１０15ｃｍ-3、０．２μ
ｍ） ｎ+ 型ＩｎＰ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎ
ｍ） その後、レジスト膜２８を全面塗布により形成し、メサ
頂部のレジスト膜のみを除去する。さらに、メサ頂部の
ｎ+ 型ＩｎＰ層２７およびｎ- 型ＩｎＰ層２６を除去
し、メサ端面をポリイミド膜２９で埋めて平坦化し、基
板側にｎ側電極１７としてＴｉ／Ｐｔ／Ａｕ電極（ｄ＝
１５０ｎｍ）を、エピ面側にｐ側電極１８としてＡｕＺ
ｎ電極（ｄ＝２００ｎｍ）を形成して素子を完成させ
た。
ｍ） ｎ+ 型ＩｎＰ層２７（ｎ＝１×１０18ｃｍ-3、８０ｎ
ｍ） その後、レジスト膜２８を全面塗布により形成し、メサ
頂部のレジスト膜のみを除去する。さらに、メサ頂部の
ｎ+ 型ＩｎＰ層２７およびｎ- 型ＩｎＰ層２６を除去
し、メサ端面をポリイミド膜２９で埋めて平坦化し、基
板側にｎ側電極１７としてＴｉ／Ｐｔ／Ａｕ電極（ｄ＝
１５０ｎｍ）を、エピ面側にｐ側電極１８としてＡｕＺ
ｎ電極（ｄ＝２００ｎｍ）を形成して素子を完成させ
た。
【００３５】本実施例においても、第２の実施例と同様
に、局部電界集中がなく、メサ端面での品質劣化のない
素子を作製することができた。そして、これにより、動
作電圧５Ｖ以下、且つ、暗電流１μＡ時の光電流増倍率
が８０のステアケースＡＰＤを実現できた。また下層が
低不純物濃度で上層が高不純物濃度のエピパッシベーシ
ョン膜を形成したことにより、メサ端面への電界集中を
緩和することができより暗電流特性に優れた導波路構造
ステアケースＡＰＤを実現することができた。
に、局部電界集中がなく、メサ端面での品質劣化のない
素子を作製することができた。そして、これにより、動
作電圧５Ｖ以下、且つ、暗電流１μＡ時の光電流増倍率
が８０のステアケースＡＰＤを実現できた。また下層が
低不純物濃度で上層が高不純物濃度のエピパッシベーシ
ョン膜を形成したことにより、メサ端面への電界集中を
緩和することができより暗電流特性に優れた導波路構造
ステアケースＡＰＤを実現することができた。
【００３６】
【発明の効果】以上説明したように、本発明による光半
導体素子の製造方法は、ＩｎＡｌＧａＡｓ系活性層を含
む選択成長層を形成するに際し、活性層を挟む二つの
クラッド層をｎ型層とする、選択成長後、側面成長層
をエッチング除去しエピタキシャル成長によりパッシベ
ーション膜を形成する、の何れかの手段を採用するもの
であるので、順バイアスで動作させる場合には漏れ電流
が少なくまた逆バイアスで動作させる場合には局部電界
集中の発生することのない、伝導帯不連続エネルギーの
大きな光半導体素子を実現することができる。したがっ
て、本発明によれば、ＭＱＷ活性層に良好に電流注入す
ることができる、特性温度の高い半導体レーザを、また
動作電圧が低く、光電流増倍率の高いＡＰＤを実現する
ことができる。
導体素子の製造方法は、ＩｎＡｌＧａＡｓ系活性層を含
む選択成長層を形成するに際し、活性層を挟む二つの
クラッド層をｎ型層とする、選択成長後、側面成長層
をエッチング除去しエピタキシャル成長によりパッシベ
ーション膜を形成する、の何れかの手段を採用するもの
であるので、順バイアスで動作させる場合には漏れ電流
が少なくまた逆バイアスで動作させる場合には局部電界
集中の発生することのない、伝導帯不連続エネルギーの
大きな光半導体素子を実現することができる。したがっ
て、本発明によれば、ＭＱＷ活性層に良好に電流注入す
ることができる、特性温度の高い半導体レーザを、また
動作電圧が低く、光電流増倍率の高いＡＰＤを実現する
ことができる。
【図１】 本発明の実施の形態および第１の実施例を説
明するための工程順断面図の一部。
明するための工程順断面図の一部。
【図２】 本発明の実施の形態および第１の実施例を説
明するための、図１の工程に続く工程での断面図および
斜視図。
明するための、図１の工程に続く工程での断面図および
斜視図。
【図３】 本発明の実施の形態および第２の実施例を説
明するための工程順断面図の一部。
明するための工程順断面図の一部。
【図４】 本発明の実施の形態および第２の実施例を説
明するための、第２の実施例により形成されたＡＰＤの
断面図。
明するための、第２の実施例により形成されたＡＰＤの
断面図。
【図５】 本発明の実施の形態および第３の実施例を説
明するための工程順断面図の一部。
明するための工程順断面図の一部。
【図６】 本発明の実施の形態および第３の実施例を説
明するための、第３の実施例により形成されたＡＰＤの
断面図。
明するための、第３の実施例により形成されたＡＰＤの
断面図。
【図７】 従来の半導体レーザの製造方法を説明するた
めの断面図。
めの断面図。
【図８】 従来の導波構造超格子ＡＰＤの製造方法を説
明するための断面図。
明するための断面図。
１ ＩｎＰ基板 ２ ＳｉＯ2 ストライプマスク ３ ｎ型ＩｎＰバッファ層 ４ ｎ型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層 ５ ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層 ６ ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓ ＭＱＷ層（障
壁層８ｎｍ／井戸層８ｎｍ×５周期) ７ ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層 ８ ｎ- 型ＩｎＡｌＡｓ層 ９ ｎ型ＩｎＰ層 １０ ＳｉＯ2 マスク １１ ｐ型ＩｎＰ層 １２ ｎ型ＩｎＰ層 １３ ｐ型ＩｎＰ層 １４ ｐ型ＩｎＰ層 １５ ｐ型ＩｎＧａＡｓキャップ層 １６ ＳｉＯ2 膜 １７ ｎ側電極（Ｔｉ／Ｐｔ／Ａｕ電極） １８ ｐ側電極（ＡｕＺｎ電極） １９ ｎ型ＩｎＰバッファ層 ２０ ｎ型ＩｎＡｌＡｓ層 ２１ ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層 ２２ ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓ ＭＱＷ層
（障壁層１２ｎｍ／井戸層８ｎｍ×１０周期) ２３ ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層 ２４ ｐ型ＩｎＡｌＡｓ層 ２５ ｐ型ＩｎＧａＡｓ層 ２６ ｎ- 型ＩｎＰ層 ２７ ｎ+ 型ＩｎＰ層 ２８ レジスト膜 ２９ ポリイミド膜 ３０ ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａＡｓ組成傾斜多重
層（１周期厚２０ｎｍ×１０周期) ３１ ｐ型ＩｎＡｌＡｓ層 ３２ ｐ型ＩｎＰ層
壁層８ｎｍ／井戸層８ｎｍ×５周期) ７ ｎ- 型ＩｎＡｌＧａＡｓ（波長１．０６μｍ）層 ８ ｎ- 型ＩｎＡｌＡｓ層 ９ ｎ型ＩｎＰ層 １０ ＳｉＯ2 マスク １１ ｐ型ＩｎＰ層 １２ ｎ型ＩｎＰ層 １３ ｐ型ＩｎＰ層 １４ ｐ型ＩｎＰ層 １５ ｐ型ＩｎＧａＡｓキャップ層 １６ ＳｉＯ2 膜 １７ ｎ側電極（Ｔｉ／Ｐｔ／Ａｕ電極） １８ ｐ側電極（ＡｕＺｎ電極） １９ ｎ型ＩｎＰバッファ層 ２０ ｎ型ＩｎＡｌＡｓ層 ２１ ｎ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層 ２２ ｎ- 型ＩｎＡｌＡｓ／ＩｎＧａＡｓ ＭＱＷ層
（障壁層１２ｎｍ／井戸層８ｎｍ×１０周期) ２３ ｐ型ＩｎＡｌＧａＡｓ（波長１．２５μｍ）層 ２４ ｐ型ＩｎＡｌＡｓ層 ２５ ｐ型ＩｎＧａＡｓ層 ２６ ｎ- 型ＩｎＰ層 ２７ ｎ+ 型ＩｎＰ層 ２８ レジスト膜 ２９ ポリイミド膜 ３０ ｎ- 型ＩｎＡｌＡｓ−ＩｎＧａＡｓ組成傾斜多重
層（１周期厚２０ｎｍ×１０周期) ３１ ｐ型ＩｎＡｌＡｓ層 ３２ ｐ型ＩｎＰ層
Claims (5)
- 【請求項１】 第１導電型のＩｎＰ上にストライプ状開
孔を有する誘電体マスクを形成する工程と、 前記誘電体マスクをマスクとする選択成長により第１導
電型ＩｎＡｌＧａＡｓクラッド層、第１導電型（Ｉｎx
Ａｌ1-x ）y Ｇａ1-y Ａｓ（０≦ｘ，ｙ≦１）活性層、
第１導電型ＩｎＡｌＧａＡｓクラッド層を順次成長させ
る工程と、 前記誘電体マスクを除去し、該マスクの除去された領域
に少なくとも第２導電型ＩｎＰ層および第１導電型Ｉｎ
Ｐ層を順次成長させる工程と、 全面に第２導電型ＩｎＰ層を成長させる工程と、を有す
ることを特徴とする光半導体素子の製造方法。 - 【請求項２】 第１導電型のＩｎＰ上にストライプ状開
孔を有する誘電体マスクを形成する工程と、 前記誘電体マスクをマスクとする選択成長により第１導
電型ＩｎＡｌＧａＡｓクラッド層、（Ｉｎx Ａｌ1-x ）
y Ｇａ1-y Ａｓ（０≦ｘ，ｙ≦１）活性層、第２導電型
ＩｎＡｌＧａＡｓクラッド層を順次成長させる工程と、 選択成長により形成されたメサストライプの側面に形成
された側面成長層のうち少なくとも第２導電型層をエッ
チング除去する工程と、 メサ全面にパッシベーション膜となる半導体層を選択エ
ピタキシャル成長させ、メサストライプ頂部の前記パッ
シベーション膜をエッチング除去する工程と、を有する
ことを特徴とする光半導体素子の製造方法。 - 【請求項３】 前記（Ｉｎx Ａｌ1-x ）y Ｇａ1-y Ａｓ
（０≦ｘ，ｙ≦１）活性層が、ＭＱＷ活性層または組成
傾斜多重層であることを特徴とする請求項１または２記
載の光半導体素子の製造方法。 - 【請求項４】 前記パッシベーション膜が低不純物濃度
のＩｎＰ層と高不純物濃度のＩｎＰ層を含む多層膜によ
って構成されていることを特徴とする請求項２記載の光
半導体素子の製造方法。 - 【請求項５】 前記側面成長層のエッチングと、その後
のパッシベーション膜のエピタキシャル成長とが、前記
選択成長の行われた結晶成長装置内において引き続き行
われることを特徴とする請求項２記載の光半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635996A JP2839084B2 (ja) | 1996-04-18 | 1996-04-18 | 光半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9635996A JP2839084B2 (ja) | 1996-04-18 | 1996-04-18 | 光半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283855A JPH09283855A (ja) | 1997-10-31 |
| JP2839084B2 true JP2839084B2 (ja) | 1998-12-16 |
Family
ID=14162806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9635996A Expired - Fee Related JP2839084B2 (ja) | 1996-04-18 | 1996-04-18 | 光半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839084B2 (ja) |
-
1996
- 1996-04-18 JP JP9635996A patent/JP2839084B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283855A (ja) | 1997-10-31 |
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