JP2018006590A - 光半導体素子 - Google Patents
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Abstract
【課題】光半導体素子における活性層への不純物拡散が抑制できるようにする。【解決手段】活性層102とp型半導体層104との間、および活性層102とn型半導体層105との間に形成されたIII−V族化合物半導体からなる拡散防止層121を備える。拡散防止層121は、活性層102、p型半導体層104、およびn型半導体層105よりバンドギャップエネルギーが大きい半導体から構成されている。【選択図】 図1
Description
本発明は、光送信器用光源などに利用される光半導体素子に関する。
半導体レーザなどの光半導体素子は、一般に、半導体基板の表面および裏面のそれぞれに形成された電極から、半導体基板に対して垂直方向にpn接合を形成し、活性層に電流を注入もしくは電界を印加することによる順方向および逆方向バイアスによってダイオード特性を得て動作する。半導体基板の表面に2つの電極が形成される場合もあるが、この場合においても、垂直方向にダイオード構造を形成することになる。
このような光半導体素子の活性層は、二重ヘテロ接合と呼ばれる構造を利用するのが一般的である。二重ヘテロ構造は、屈折率が大きい活性層を、活性層よりも屈折率の小さい半導体材料で挟む構造であり、活性層に光を閉じ込めることが可能となる。
さらには、非特許文献1に記載されているように、活性層の両側を、活性層よりも屈折率の小さい半導体材料で挟む埋込ヘテロ構造を有する光半導体素子も知られている。この埋込ヘテロ構造により、光半導体素子の特性が向上する。
一方、上述した光半導体素子と異なり、基板に対し水平方向に電流を注入または電界を印加することにより動作する、横方向にpn接合を形成する横方向素子の研究が行われている(例えば非特許文献2)。
この横方向素子は、図6に示すように、基板601の上に形成された活性層602と、活性層602に接して形成されたp型クラッド層604およびn型クラッド層605と、p型クラッド層604に接続するp型電極608と、n型クラッド層605に接続するn型電極609とを備える。
活性層602は、基板601から見て上下の方向に、半導体層603a,半導体層603bに挾まれている。また、半導体層603a,活性層602,半導体層603bの積層構造が、p型半導体層604およびn型半導体層605に挾まれている。n型半導体層605およびp型半導体層604は、基板601の平面に平行な方向で活性層602を挾んで形成されている。
また、半導体層603aの上に接して活性層602が形成され、活性層602の上に接して半導体層603bが形成されている。また、半導体層603a,活性層602,半導体層603bの積層構造の側部に接し、p型半導体層604およびn型半導体層605が形成されている。
また、p型電極608は、p型半導体層604にコンタクト層606を介して接続し、n型電極609は、n型半導体層605にコンタクト層607を介して接続する。また、コンタクト層606とコンタクト層607との間の半導体層603b、p型半導体層604およびn型半導体層605の上面は、SiO2からなる絶縁層611が形成されて保護されている。
上述した従来の横方向素子では、活性層602の両側のp型半導体層604およびn型半導体層605は、屈折率が小さい半導体材料で構成され、活性層602(半導体層603a,活性層602,半導体層603b積層構造)の上側、または上下の両方には、空気や誘電体などの屈折率の非常に小さい材料からなる層が形成される。この例では、SiO2からなる絶縁層611が形成されている。
活性層602およびp型半導体層604およびn型半導体層605の各屈折率は3以上であり、両者の屈折率の差は5%程度である。これに対し、空気の屈折率は1であり、誘電体として例えばSiO2の屈折率は1.4程度であるから、両者の屈折率差は、上述した5%程度となるp型半導体層604およびn型半導体層605に比べて、非常に大きくなる。このため、空気や誘電体に挟まれた活性層602には、光が強く閉じ込められることになる。
活性層602に光を強く閉じ込められると、半導体レーザの場合にはしきい値電流が低減し、光変調器の場合には小さい印加電圧での変調動作が可能となるなど、光半導体素子の特性を向上させることができる。
さらに、横方向素子においては、選択的なドーピング手法によって所望の場所にp型、n型それぞれの層を作製し、電極を形成することが可能であることから、CMOSなどのプロセスとの互換性が高く、大規模な光集積回路の作製方法として有効である。また、同一面内に電極がある素子構造により、シリコンフォトニクスを基盤とする光回路や電子回路との集積親和性の高い構造として期待されている。このような素子集積性の向上や、高い大規模集積光回路への適合性などの観点から、横方向素子の研究が積極的に行われている。
池上徹彦 監修、土屋治彦、三上修 編著、「半導体フォトニクス工学」、コロナ社、ISBN4−339−00623、第202頁〜第206頁、1995年1月10日発行。
佐藤具就、武田浩司、松尾慎治、「電流注入型フォトニック結晶レーザ」、NTT技術ジャーナル、10月号、p65−68、2012年。
上記のような横方向にpn接合を有する素子では、熱拡散やイオン注入による不純物によってドーピングを行うが、光導波路のコアとなる活性層に対して、横方向への拡散を抑制することが困難である。不純物のコアへの拡散により、半導体レーザとしては余剰損失の増大、変調器としては余剰キャリア密度により、逆バイアス印加時のpn接合空乏化の効率が悪くなるなどの問題が発生する。
本発明は、以上のような問題点を解消するためになされたものであり、光半導体素子における活性層への不純物拡散が抑制できるようにすることを目的とする。
本発明に係る光半導体素子は、基板の上に形成されたIII−V族化合物半導体からなる活性層と、基板の平面方向に活性層を挟んで形成されたIII−V族化合物半導体からなるp型半導体層およびn型半導体層と、n型半導体層に接続するn型電極と、p型半導体層に接続するp型電極と、活性層とp型半導体層との間および活性層とn型半導体層との間に形成されたIII−V族化合物半導体からなる拡散防止層とを備え、拡散防止層は、活性層、p型半導体層、およびn型半導体層よりバンドギャップエネルギーが大きい。
上記光半導体素子において、拡散防止層は、活性層と基板との間にも形成されている。
上記光半導体素子において、活性層とp型半導体層との間および活性層とn型半導体層との間に形成された拡散防止層は、厚さが10〜30nmとされていればよい。
以上説明したように、本発明によれば、活性層とp型半導体層との間、および活性層とn型半導体層との間に拡散防止層を備えるようにしたので、光半導体素子における活性層への不純物拡散が抑制できるという優れた効果が得られる。
以下、本発明の実施の形態について図を参照して説明する。
[実施の形態1]
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における光半導体素子の構成を示す断面図である。
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における光半導体素子の構成を示す断面図である。
この光半導体素子は、基板101の上に形成された活性層102と、基板101の平面方向に活性層102を挟んで形成されたp型半導体層およびn型半導体層と、p型半導体層104に電気的に接続するp型電極108と、n型半導体層105に電気的に接続するn型電極109とを備える。この構成では、活性層102には、基板101の平面に平行な方向で電流が注入される。
また、活性層102は、基板101から見て上下の方向に、半導体層103a,半導体層103bに挾まれている。半導体層103a,活性層102,半導体層103bの積層構造が、p型半導体層104およびn型半導体層105に挾まれている。各半導体層は、III−V族化合物半導体から構成されている。
ここでは、半導体層103aの上に接して活性層102が形成され、活性層102の上に接して半導体層103bが形成されている。また、p型電極108は、p型半導体層104にコンタクト層106を介して接続し、n型電極109は、n型半導体層105にコンタクト層107を介して接続する。コンタクト層106とコンタクト層107との間の半導体層103b、p型半導体層104、n型半導体層105の上面は、保護膜111により保護されている。
上記構成に加え、実施の形態1では、活性層102とp型半導体層104との間、および活性層102とn型半導体層105との間に形成されたIII−V族化合物半導体からなる拡散防止層121を備える。拡散防止層121は、活性層102、p型半導体層104、およびn型半導体層105よりバンドギャップエネルギーが大きい半導体から構成されている。
基板101は、例えば、半絶縁性のInPから構成され、活性層102は、InGaAsPからなる量子井戸構造とされている。量子井戸構造とされている活性層102の発光波長は、例えば1.55μmである。
また、例えば、半導体層103a,半導体層103bは、アンドープのInP(i−InP)から構成され、p型半導体層104は、Znが1×1018cm-3程度ドープされたp型のInP(p−InP)から構成され、n型半導体層105は、Siが1×1018cm-3程度ドープされたn型のInP(n−InP)から構成されている。
また、コンタクト層106は、Znが2×1018cm-3程度ドープされたInGaAs(p−InGaAs)から構成され、コンタクト層107は、Siが2×1018cm-3程度ドープされたn型のInGaAs(n−InGaAs)から構成されている。また、保護膜111は、例えば、SiO2から構成されている。
上述した構成に対し、拡散防止層121は、InGaAsから構成すればよい。拡散防止層121は、厚さ10〜30nm程度とすればよい。InGaAsは、InPよりバンドギャップエネルギーが高い。
上述した拡散防止層121を設けることで、p型半導体層104、n型半導体層105から活性層102への不純物(ドーパント)の拡散が抑制できる。一方、拡散防止層121を設けても、p型半導体層104とn型半導体層105との間の横方向にはトンネル電流が十分流れるため、電流は阻害されない。
InPから構成したp型半導体層104、n型半導体層105のバンドギャップエネルギーは、1.35eV程度であり、これらよりもInAlAsは、一般に大きなバンドギャップエネルギーを持つことが知られている。この効果によって、例えば、p型半導体層104、n型半導体層105を形成するために、活性層102を挾む領域に選択的に熱拡散やイオン注入によってドーピングを行うとき、拡散防止層121が障壁となり、不純物拡散、例えば、p型であれば、Znがn型であればSiが、コアとなる活性層102へ侵入することを抑制できるものとなる。
上述した実施の形態1の光半導体素子によれば,p型電極108およびn型電極109に電圧源または電流源を接続すれば、例えば、光変調器として動作させることができる。また、活性層102の上に、活性層102の発光波長(1.55μm)をブラッグ波長とする回折格子を形成するなど共振器構造を組み合わせることで、や半導体レーザとして動作が可能になる。
実施の形態1における光半導体素子の活性層102による光導波路コア構造は、10%〜20%程度の光閉じ込め係数を有する構造となっている。この構造は、活性層102の多重量子井戸を形成する井戸層および障壁層となるInGaAlAs,InGaAsP系の組成や厚さ、層数により、光半導体素子の用途に応じて、レーザの発光層、光変調器の光吸収層、屈折率変化層などとしてそれぞれに最適になるように適宜に設計されるものである。
実施の形態1によれば、活性層102を挾むp型半導体層104、n型半導体層105の不純物が、活性層102へ拡散することが抑制されるため、例えば、半導体レーザとしては、不純物による光損失の低減が可能となり、光変調器としては、電界印加時の効率的にコアに電界がかかることによる空乏化が変調特性の改善に大きく寄与する。
また、実施の形態1では、p型半導体層104、n型半導体層105と基板101との間にも拡散防止層121を形成しているため、p型半導体層104、n型半導体層105から基板101への不純物の拡散が抑制される。このため、基板101を介してリークする電流の低減も期待できる。
次に、実施の形態1における光半導体素子の製造方法について、図2A〜図2Kを用いて説明する。図2A〜図2Kは、本発明の実施の形態1における光半導体素子の製造途中の状態を示す断面図である。
まず、図2Aに示すように、半絶縁性のInPからなる基板101の上に、アンドープのInP層201、InGaAsPかなる多重量子井戸構造の積層部202、アンドープのInP層203を順次に積層する。例えば、有機金属気相成長(MOVPE:Metalorganic Vapor Phase Epitaxy)法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
次に、図2Bに示すように、InP層203の上、厚さ100nm程度のSiO2からなる絶縁層204を形成する。例えば、よく知られたプラズマCVD(Chemical Vapor Deposition)法によりSiO2を堆積することで絶縁層204を形成すればよい。次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層204をパターニングしてハードマスク204aを形成し、形成したハードマスク204aをマスクとして下層の各半導体層をエッチングすることで、図2Cに示すように、半導体層103a,活性層102,半導体層103bの積層構造(紙面手前から奥に延在するメサストライプ形状)を形成する。例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
次に、図2Dに示すように、半導体層103a,活性層102,半導体層103bの側面およびこれらの両脇の基板101の上に、拡散防止層121を形成する。例えば、InP層201、積層部202、InP層203の成長に用いたMOVPE装置を用い、上述したパターニングで露出した領域にてInAlAsPを再成長させることで、拡散防止層121を形成すればよい。
引き続き、ドーピング濃度が極めて小さい状態で拡散防止層121の上にInPを成長させることで、図2Eに示すように、拡散防止層121を介して半導体層103a,活性層102,半導体層103bを挾むInP層205、InP層206を形成する。これにより、活性層102を埋め込み、埋込光導波路構造とする。
次に、ハードマスク204aを除去した後、図2Fに示すように、InP層205、半導体層103b、InP層206の上に、有機金属気相成長などによりInGaAsを堆積することでInGaAs層207を形成する。
次に、InP層205の領域が開放したSiO2からなるハードマスク208を形成し、ハードマスク208の上より、例えば熱拡散によりZnをドーピングすることで、図2Gに示すように、p型半導体層104を形成する。なお、この処理により、InGaAs層207のp型半導体層104上部領域も、Znが導入されてp型となる。
次に、ハードマスク208を除去した後、InP層206の領域が開放したSiO2からなるハードマスク209を形成し、ハードマスク209の上より、例えばイオン注入法および活性化熱処理によりSiをドーピングすることで、図2Hに示すように、n型半導体層105を形成する。なお、この処理により、InGaAs層207のn型半導体層105上部領域も、Siが導入されてn型となる。
次に、ハードマスク209を除去した後、InGaAs層207を、公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図2Iに示すように、コンタクト層106およびコンタクト層107を形成する。前述したように、p型半導体層104上部領域はp型とされ、n型半導体層105上部領域はn型とされていたので、p型のコンタクト層106およびn型のコンタクト層107が形成される。
次に、図2Jに示すように、SiO2からなる絶縁層210を形成する。または、絶縁層210はSiNから構成してもよい。例えば、よく知られたスパッタ法によりSiO2(またはSiN)を堆積することで絶縁層210を形成すればよい。
次に、絶縁層210を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図2Kに示すように、コンタクト層106およびコンタクト層107の上部が開口する保護膜111を形成し、次いで、コンタクト層106およびコンタクト層107の上に、p型電極108およびn型電極109を形成する。
例えば、CF系ガスによるRIE(Reactive Ion Etching)等のドライエッチング法を用いたパターニングにより保護膜111を形成すればよい。また、各電極形成部に開口を有するリフトオフマスクを形成し、この後、抵抗加熱蒸着や電子線蒸着によってp型、n型それぞれに対して適切なコンタクトが可能となる金属材料を蒸着し、この後リフトオフマスクを除去することで、p型電極108およびn型電極109を形成すればよい(リフトオフ法)。
上述した製造の過程で、ハードマスク209を除去してコンタクト層106およびコンタクト層107を形成した後(図2I)、絶縁層210を形成する前に、半導体層103bの上面に、導波方向に延在する回折格子を形成することで、単一モード動作する分布帰還型(Distributed Feedback:DFB)レーザ、分布ブラッグ反射型(Distributed Bragg Reflector;DBR)レーザ、また、分布反射型( Distributed Reflector;DR)レーザとすることができる。例えば電子ビーム露光によるリソグラフィーで形成したレジストパタンをマスクとし、所定のエッチングによりパターニングすることで、半導体層103bの上面に回折格子が形成できる。
最後に所望の素子長さで劈開することにより、実施の形態1における光半導体素子が完成する。実施の形態1における光半導体素子は、活性層102を横方向にp型半導体層104、n型半導体層105で挾むpin構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
[実施の形態2]
次に、本発明の実施の形態2について説明する。図3は、本発明の実施の形態2における光半導体素子の構成を示す断面図である。
次に、本発明の実施の形態2について説明する。図3は、本発明の実施の形態2における光半導体素子の構成を示す断面図である。
この光半導体素子は、基板101の上に形成された活性層102と、基板101の平面方向に活性層102を挟んで形成されたp型半導体層およびn型半導体層と、p型半導体層104に電気的に接続するp型電極108と、n型半導体層105に電気的に接続するn型電極109とを備える。この構成では、活性層102には、基板101の平面に平行な方向で電流が注入される。
また、活性層102は、基板101から見て上下の方向に、半導体層103a,半導体層103bに挾まれている。半導体層103a,活性層102,半導体層103bの積層構造が、p型半導体層104およびn型半導体層105に挾まれている。各半導体層は、III−V族化合物半導体から構成されている。
ここでは、半導体層103aの上に接して活性層102が形成され、活性層102の上に接して半導体層103bが形成されている。また、p型電極108は、p型半導体層104にコンタクト層106を介して接続し、n型電極109は、n型半導体層105にコンタクト層107を介して接続する。コンタクト層106とコンタクト層107との間の半導体層103b、p型半導体層104、n型半導体層105の上面は、保護膜111により保護されている。
上記構成に加え、実施の形態2では、活性層102とp型半導体層104との間、および活性層102とn型半導体層105との間に形成されたIII−V族化合物半導体からなる拡散防止層121aを備える。実施の形態2では、前述した実施の形態1に加え、半導体層103aと基板101との間にも拡散防止層121aを備える。なお、実施の形態1と同様に、拡散防止層121aは、活性層102、p型半導体層104、およびn型半導体層105よりバンドギャップエネルギーが大きい半導体から構成されている。他の構成は、実施の形態1と同様である。
実施の形態2によれば、拡散防止層121aを備えているため、まず、活性層102を挾むp型半導体層104、n型半導体層105の不純物が、活性層102へ拡散することが抑制される。この結果、例えば、半導体レーザとしては、不純物による光損失の低減が可能となり、光変調器としては、電界印加時の効率的にコアに電界がかかることによる空乏化が変調特性の改善に大きく寄与する。
また、実施の形態2でも、p型半導体層104、n型半導体層105と基板101との間にも拡散防止層121aを形成しているため、p型半導体層104、n型半導体層105から基板101への不純物の拡散が抑制される。このため、基板101を介してリークする電流の低減も期待できる。加えて、半導体層103aと基板101との間にも拡散防止層121aを備えるので、活性層102の下部をオーバーフロー的に流れる電流をさらに抑圧することができる。実施の形態2によれば、実施の形態1よりも、横方向に電流を流す際の基板101へのリーク電流がより抑制できるようになる。
次に、実施の形態2における光半導体素子の製造方法について、図4A〜図4Kを用いて説明する。図4A〜図4Kは、本発明の実施の形態2における光半導体素子の製造途中の状態を示す断面図である。
まず、図4Aに示すように、半絶縁性のInPからなる基板101の上に、InAlAsP層211,アンドープのInP層201、InGaAsPかなる多重量子井戸構造の積層部202、アンドープのInP層203を順次に積層する。例えば、MOVPE法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
次に、図4Bに示すように、InP層203の上、厚さ100nm程度のSiO2からなる絶縁層204を形成する。例えば、よく知られたプラズマCVD法によりSiO2を堆積することで絶縁層204を形成すればよい。
次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層204をパターニングしてハードマスク204aを形成し、形成したハードマスク204aをマスクとして下層の各半導体層をエッチングすることで、図4Cに示すように、InAlAsP層211a,半導体層103a,活性層102,半導体層103bの積層構造(紙面手前から奥に延在するメサストライプ形状)を形成する。例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
次に、図4Dに示すように、半導体層103a,活性層102,半導体層103bの側面およびこれらの両脇の基板101の上に、拡散防止層121aを形成する。例えば、InP層201、積層部202、InP層203の成長に用いたMOVPE装置を用い、上述したパターニングで露出した領域にてInAlAsPを再成長させることで、拡散防止層121aを形成すればよい。この再成長により、InAlAsP層211aに連続してInAlAsPが成長し、全体で一体の拡散防止層121aが形成される。
引き続き、ドーピング濃度が極めて小さい状態で、半導体層103a,活性層102,半導体層103bの側面における拡散防止層121aの上にInPを成長させることで、図4Eに示すように、拡散防止層121aを介して半導体層103a,活性層102,半導体層103bを挾むInP層205、InP層206を形成する。これにより、活性層102を埋め込み、埋込光導波路構造とする。
次に、ハードマスク204aを除去した後、図4Fに示すように、InP層205、半導体層103b、InP層206の上に、有機金属気相成長などによりInGaAsを堆積することでInGaAs層207を形成する。
次に、InP層205の領域が開放したSiO2からなるハードマスク208を形成し、ハードマスク208の上より、例えば熱拡散によりZnをドーピングすることで、図4Gに示すように、p型半導体層104を形成する。なお、この処理により、InGaAs層207のp型半導体層104上部領域も、Znが導入されてp型となる。
次に、ハードマスク208を除去した後、InP層206の領域が開放したSiO2からなるハードマスク209を形成し、ハードマスク209の上より、例えばイオン注入法および活性化熱処理によりSiをドーピングすることで、図4Hに示すように、n型半導体層105を形成する。なお、この処理により、InGaAs層207のn型半導体層105上部領域も、Siが導入されてn型となる。
次に、ハードマスク209を除去した後、InGaAs層207を、公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図4Iに示すように、コンタクト層106およびコンタクト層107を形成する。前述したように、p型半導体層104上部領域はp型とされ、n型半導体層105上部領域はn型とされていたので、p型のコンタクト層106およびn型のコンタクト層107が形成される。
次に、図4Jに示すように、SiO2からなる絶縁層210を形成する。または、絶縁層210はSiNから構成してもよい。例えば、よく知られたスパッタ法によりSiO2(またはSiN)を堆積することで絶縁層210を形成すればよい。
次に、絶縁層210を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図4Kに示すように、コンタクト層106およびコンタクト層107の上部が開口する保護膜111を形成し、次いで、コンタクト層106およびコンタクト層107の上に、p型電極108およびn型電極109を形成する。
最後に所望の素子長さで劈開することにより、実施の形態2における光半導体素子が完成する。実施の形態2における光半導体素子においても、活性層102を横方向にp型半導体層104、n型半導体層105で挾むpin構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
[実施の形態3]
次に、本発明の実施の形態3における光半導体素子の製造方法について説明する。実施の形態3では、実施の形態1で説明した光半導体素子の他の製造方法について、図5A〜図5Kを用いて説明する。
次に、本発明の実施の形態3における光半導体素子の製造方法について説明する。実施の形態3では、実施の形態1で説明した光半導体素子の他の製造方法について、図5A〜図5Kを用いて説明する。
まず、図5Aに示すように、半絶縁性のInPからなる基板101の上に、アンドープのInP層201、InGaAsPかなる多重量子井戸構造の積層部202、アンドープのInP層203を順次に積層する。例えば、有機金属気相成長(MOVPE:Metalorganic Vapor Phase Epitaxy)法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
次に、図5Bに示すように、InP層203の上、厚さ100nm程度のSiO2からなる絶縁層204を形成する。例えば、よく知られたプラズマCVD法によりSiO2を堆積することで絶縁層204を形成すればよい。
次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層204をパターニングしてハードマスク204aを形成し、形成したハードマスク204aをマスクとして下層の各半導体層をエッチングすることで、図5Cに示すように、n型半導体層105となる領域が開口するようにパターニングされたInP層201a、積層部202a、InP層203a形成する。
例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
次に、図5Dに示すように、InP層201a、積層部202a、InP層203aの開口した側の側面およびこの領域の基板101の上に、拡散防止層121を形成する。例えば、InP層201、積層部202、InP層203の成長に用いたMOVPE装置を用い、上述したパターニングで露出した領域にてInAlAsPを再成長させることで、拡散防止層121を形成すればよい。
引き続き、拡散防止層121の上にn型にドーピングされたInPを成長させることで、拡散防止層121を介してInP層201a、積層部202a、InP層203aの開口した側の側面にn型半導体層105を形成する。また、n型半導体層105の上に、n型にドーピングされたInGaAsを成長させることでコンタクト層107を形成する。
次に、ハードマスク204aを除去した後、p型半導体層104となる領域が開口するハードマスク207を形成し、形成したハードマスク207を用いてInP層201a、積層部202a、InP層203aをエッチングすることで、図5Eに示すように、半導体層103a,活性層102,半導体層103bの積層構造(紙面手前から奥に延在するメサストライプ形状)を形成する。前述同様に、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
次に、図5Fに示すように、半導体層103a,活性層102,半導体層103bの積層構造を形成することで新たに開口した側の側面およびこの領域の基板101の上に、前述同様に拡散防止層121を形成する。引き続き、拡散防止層121の上にp型にドーピングされたInPを成長させることで、拡散防止層121を介して半導体層103a,活性層102,半導体層103bの新たに開口した側の側面にp型半導体層104を形成する。また、p型半導体層104の上に、p型にドーピングされたInGaAsを成長させることでコンタクト層106を形成する。
次に、ハードマスク207を除去した後、コンタクト層106およびコンタクト層107を公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図5Gに示すように、これらの間隔をより広くする。
次に、図5Hに示すように、SiO2からなる保護膜111を形成する。または、保護膜111はSiNから構成してもよい。例えば、よく知られたスパッタ法によりSiO2(またはSiN)を堆積し、堆積した層をパターニングすることで保護膜111を形成すればよい。この後、図5Iに示すように、コンタクト層106およびコンタクト層107の上に、p型電極108およびn型電極109を形成する。
例えば、各電極形成部に開口を有するリフトオフマスクを形成し、この後、抵抗加熱蒸着や電子線蒸着によってp型、n型それぞれに対して適切なコンタクトが可能となる金属材料を蒸着し、この後リフトオフマスクを除去することで、p型電極108およびn型電極109を形成すればよい(リフトオフ法)。
最後に所望の素子長さで劈開することにより、実施の形態3の製造方法による光半導体素子が完成する。このようにして作製した光半導体素子も、実施の形態1と同様に、活性層102を横方向にp型半導体層104、n型半導体層105で挾むpin構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
以上に説明したように、本発明によれば、活性層とp型半導体層との間、および活性層とn型半導体層との間に拡散防止層を備えるようにしたので、光半導体素子における活性層への不純物拡散が抑制できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
例えば、上述では、拡散防止層をInAlAsから構成する場合を例に説明したが、これに限るものではない。拡散防止層を構成する材料は、p型半導体層、n型半導体層を構成する半導体よりバンドギャップエネルギーが大きい材料であればよい。以上であれば、これに限られない。
ただし、横方向に電流を印加するため、バンドギャップエネルギーが大きい拡散防止層が厚いと、バンドギャップエネルギー差大きくなることによって、高抵抗化する懸念がある。従って、活性層の両側部の拡散防止層の厚さは、10〜30nm程度であることが望ましい。一方で、下側への基板側のドーパント拡散抑制と電流リーク、オーバーフローの抑圧のためには、活性層の下部の拡散防止層の厚さには上限がなくなるため、格子整合下もしくは、歪を有する再成長であっても臨界膜厚以下で結晶欠陥が発生しない範囲の厚さで成長することができればよい。
101…基板、102…活性層、103a,103b…半導体層、104…p型半導体層、105…n型半導体層、106…コンタクト層、107…コンタクト層、108…p型電極、109…n型電極、111…保護膜、121…拡散防止層。
Claims (3)
- 基板の上に形成されたIII−V族化合物半導体からなる活性層と、
基板の平面方向に前記活性層を挟んで形成されたIII−V族化合物半導体からなるp型半導体層およびn型半導体層と、
前記n型半導体層に接続するn型電極と、
前記p型半導体層に接続するp型電極と、
前記活性層と前記p型半導体層との間および前記活性層と前記n型半導体層との間に形成されたIII−V族化合物半導体からなる拡散防止層と
を備え、
前記拡散防止層は、前記活性層、p型半導体層、およびn型半導体層よりバンドギャップエネルギーが大きいことを特徴とする光半導体素子。 - 請求項1記載の光半導体素子において、
前記拡散防止層は、前記活性層と前記基板との間にも形成されていることを特徴とする光半導体素子。 - 請求項1または2記載の光半導体素子において、
前記活性層と前記p型半導体層との間および前記活性層と前記n型半導体層との間に形成された前記拡散防止層は、厚さが10〜30nmとされていることを特徴とする光半導体素子。
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JP2016132248A Pending JP2018006590A (ja) | 2016-07-04 | 2016-07-04 | 光半導体素子 |
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