JP7410276B2 - 半導体光デバイス - Google Patents

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Description

本発明は、ヘテロ構造の半導体光デバイスに関する。
近年、データセンタ内などの通信容量増大に伴い、近距離光通信用光デバイスの低消費電力化が求められている。この要望に応えるために、複数の薄い半導体層を積層した積層構造内に埋め込みヘテロ構造を形成した光デバイスが開発されている（非特許文献１～５参照）。埋め込みヘテロ構造とは、屈折率およびバンドギャップの大きい半導体（活性層）を、活性層よりも屈折率およびバンドギャップの小さい半導体により上下左右方向に挟み込む構造である。この構造により、半導体光デバイスの各種性能に大きく寄与する活性層への光閉じ込め係数を向上させることが可能となる。
こうした薄膜構造内に埋め込みヘテロ構造を有するデバイスでは、典型的に厚さ２５０ｎｍ～５００ｎｍ程度の半導体多層構造が用いられ、半導体活性層の体積を小さくすることで消費電力を低く抑える工夫がなされている点に特徴がある。また活性層には、キャリア結合効率に優れた多重量子井戸（ＭＱＷ）構造が採用されている。
このような構成としたデバイスでは、屈折率の異なる層（クラッド）をコアとなる領域により近づけることで、より強く光閉じ込めをするために半導体構造を薄くしている。この種のデバイスにおいて、活性層への電界印加、電流注入を行う構成として、基板の側から見て活性層の上下の半導体層をｐ型およびｎ型とする縦型ｐｉｎ構造と、活性層の左右の半導体層をｐ型、ｎ型とする横型ｐｉｎ構造とがある。また、電圧印加を行うには、ｉ型活性層の上下の半導体をｐ型およびｎ型とし、ｐ型半導体の活性層から見て反対側にｎ型半導体を形成した、ｎ－ｐ－ｉ－ｎ構造を用いることもできる。
縦型ｐｉｎ構造では、活性層の上部に配置される電極を活性層から離すために、活性層の上側に配置するｐ型の層を厚く形成して、活性層を導波させようとする光が、電極の影響を受け無いようにしている。縦型ｐｉｎ構造では、活性層の左右に、例えば半絶縁性の半導体の層を配置できるため、電流リークの小さい構造とすることができる。
一方、横型ｐｉｎ構造では、活性層の上側に厚いｐ型の層を形成することなく、電極を活性層の上部からずらして配置することが可能であり、基本的に、活性層を導波する光が、電極の影響を受けにくい構成となっている。また、横型ｐｉｎ構造では、活性層の上下に導電性の層を形成する必要がなく、絶縁材料などから構成される活性層（半導体）より低屈折率な層が配置可能であり、活性層に対するより高い光閉じ込めが実現できる。
S. Matsuo, T. Fujii, K. Hasebe, K. Takeda, T. Sato, and T. Kakitsuka , "Directly modulated buried heterostructure DFB laser on SiO2/Si substrate fabricated by regrowth of InP using bonded active layer", OPTICS EXPRESS, vol. 22, no.10, pp. 12139-12147, 2014. T. Okamoto et al. , "Optically Pumped Membrane BH-DFB Lasers for Low-Threshold and Single-Mode Operation", IEEE JOURNAL OF SELECTED TOPICS IN QUANTUM ELECTRONICS, vol. 9, no. 5, pp. 1361-1366, 2003. S. Matsuo, K. Takeda, T. Sato, M. Notomi, A. Shinya, K. Nozaki, H. Taniyama, K. Hasebe, and T. Kakitsuka , "Room-temperature continuous-wave operation of lateral current injection wavelength-scale embedded active-region photonic-crystal laser", OPTICS EXPRESS, vol. 20, no. 4, pp. 3773-3780, 2012. S. Matsuo1, A. Shinya, T. Kakitsuka, K. Nozaki, T. Segawa, T. Sato, Y. Kawaguchi and M. Notomi, "High-speed ultracompact buried heterostructure photonic-crystal laser with 13 fJ of energy consumed per bit transmitted", NATURE PHOTONICS, vol. 4, pp. 648-654, 2010. K. Hasebe, T. Sato, K. Takeda, T. Fujii, T. Kakitsuka, and S. Matsuo, "High-Speed Modulation of Lateral p-i-n Diode Structure Electro-Absorption Modulator Integrated With DFB Laser", Journal of Lightwave Technology, vol. 33, no. 6, pp. 1235-1240, 2015.
しかしながら、縦型ｐｉｎ構造では、活性層の上側や下側に、絶縁材料の層が配置できず、活性層への光閉じ込めをあまり高くすることができない。
また、この種の半導体光デバイスでは、活性層の下面および上面には、界面準位の発生を抑制するために、半導体層が接して形成されるが、横型ｐｉｎ構造では、活性層と上下の半導体層を同一のプロセスで連続的に形成する必要があり、上下の半導体を半絶縁性にすることが困難である。このため、横型ｐｉｎ構造では、活性層の下面および上面の半導体層が、電流のリークパスとなってしまうという問題がある。また、横型ｐｉｎ構造では、活性層上下の半導体層と低屈折率層の界面も、電流リークパスになってしまうという問題がある。
これらのように、従来の技術では、電流のリークパスが形成されることなく、活性層への高い光閉じ込めを実現することが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、電流のリークパスが形成されることなく、活性層への高い光閉じ込めが実現できるようにすることを目的とする。
本発明に係る半導体光デバイスは、基板の上に形成された半導体より低屈折率な第１低屈折率層と、第１低屈折率層の上に形成された第１導電型のＩｎＰからなる第１半導体層と、第１半導体層の上に形成されたＩｎＧａＡｌＡｓ、またはＩｎＧａＡｓ、またはＩｎＧａＡｓＰからなる活性層と、活性層の上に接して形成された第２導電型のＩｎＰからなる第２半導体層と、活性層の形成領域の上方で、第２半導体層の上に形成された第２導電型のＩｎＰからなる第３半導体層と、活性層および第２半導体層によるリッジパターンの両側面に接して第１半導体層の上に形成された非導電性の第４半導体層および第５半導体層と、第３半導体層によるリッジパターンの一方の側面に接して第４半導体層の上に形成された半導体より低屈折率な第２低屈折率層と、第３半導体層によるリッジパターンの他方の側面に接して第５半導体層の上に形成された半導体より低屈折率な第３低屈折率層と、第１半導体層に電気的に接続する第１電極と、第３半導体層に電気的に接続する第２電極とを備え、第３半導体層の導波方向に垂直で基板の平面に平行な方向の活性層の側の幅が、同一の方向の活性層の幅より小さく、５００ｎｍ以下とされ、第１半導体層と活性層と第２半導体層との合計の厚さは、３５０ｎｍ以下とされている。
本発明に係る半導体光デバイスは、基板の上に形成された半導体より低屈折率な第１低屈折率層と、第１低屈折率層の上に形成された第１導電型のＩｎＰからなる第１半導体層と、第１半導体層の上に形成されたＩｎＧａＡｌＡｓ、またはＩｎＧａＡｓ、またはＩｎＧａＡｓＰからなる活性層と、活性層の上に接して形成された第２導電型のＩｎＰからなる第２半導体層と、活性層の形成領域の上方で、第２半導体層の上に形成された第２導電型のＩｎＰからなる第３半導体層と、第３半導体層によるリッジパターンの両側面に接して第２半導体層の上に形成された半導体より低屈折率な第２低屈折率層および第３低屈折率層と、第１半導体層に電気的に接続する第１電極と、第３半導体層に電気的に接続する第２電極とを備え、第３半導体層の導波方向に垂直で基板の平面に平行な方向の活性層の側の幅が、同一の方向の活性層の幅より小さく、５００ｎｍ以下とされ、第１半導体層と活性層と第２半導体層との合計の厚さは、３５０ｎｍ以下とされている。
以上説明したように、本発明によれば、活性層の上下方向に電流が印加される縦型ｐｉｎ構造とし、加えて、活性層の上下に、半導体より低屈折率な層が配置されるので、電流のリークパスが形成されることなく、活性層への高い光閉じ込めが実現できる。
図１は、本発明の実施の形態１に係る半導体光デバイスの構成を示す断面図である。 図２Ａは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｂは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｃは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｄは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｅは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｆは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｇは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｈは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｉは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図２Ｊは、本発明の実施の形態１に係る半導体光デバイスの製造方法を説明するための製造途中のデバイス構造を示す断面図である。 図３は、本発明の実施の形態２に係る半導体光デバイスの構成を示す断面図である。 図４は、本発明の実施の形態１に係る他の半導体光デバイスの構成を示す断面図である。 図５Ａは、活性層１０４におけるホールの分布を電磁場分布シミュレーションにより解析した結果を示す分布図である。 図５Ｂは、活性層１０４における電子の分布を電磁場分布シミュレーションにより解析した結果を示す分布図である。 図５Ｃは、活性層１０４における発光再結合分布を電磁場分布シミュレーションにより解析した結果を示す分布図である。 図６Ａは、活性層１０４におけるホールの分布を電磁場分布シミュレーションにより解析した結果を示す分布図である。 図６Ｂは、活性層１０４における発光再結合分布を電磁場分布シミュレーションにより解析した結果を示す分布図である。 図７Ａは、図１を用いて説明した実施の形態１に係る半導体光デバイスの第３半導体層１０６の幅のより望ましい値について、フィルムモードマッチング法による２次元モード分布計算に基づく活性層への光閉じ込め係数より検討した結果を示す特性図である。 図７Ｂは、図１を用いて説明した実施の形態１に係る半導体光デバイスの第３半導体層１０６の幅のより望ましい値について、フィルムモードマッチング法による２次元モード分布計算に基づく活性層への光閉じ込め係数より検討した結果を示す特性図である。 図７Ｃは、図３を用いて説明した実施の形態２に係る半導体光デバイスの第３半導体層１０６の幅のより望ましい値について、フィルムモードマッチング法による２次元モード分布計算に基づく活性層への光閉じ込め係数より検討した結果を示す特性図である。 図７Ｄは、図３を用いて説明した実施の形態２に係る半導体光デバイスの第３半導体層１０６の幅のより望ましい値について、フィルムモードマッチング法による２次元モード分布計算に基づく第３半導体層への光閉じ込め係数より検討した結果を示す特性図である。
以下、本発明の実施の形態に係る半導体光デバイスについて説明する。
［実施の形態１］
はじめに、本発明の実施の形態１に係る半導体光デバイスについて図１を参照して説明する。この半導体光デバイスは、まず、基板１０１の上に形成された半導体より低屈折率な第１低屈折率層１０２と、第１低屈折率層１０２の上に形成された第１導電型の第１半導体層１０３と、第１半導体層１０３の上に形成された活性層１０４と、活性層１０４の上に接して形成された第２導電型の第２半導体層１０５とを備える。活性層１０４において、光が生成される。活性層１０４は、例えば、図１の紙面の手前から奥にかけて延在している。また、活性層１０４と第２半導体層１０５とは平面視で同じ面積に形成され、平面視で活性層１０４の上に第２半導体層１０５が重なっている。
また、この半導体光デバイスは、第２半導体層１０５の上に形成された第３半導体層１０６と、活性層１０４および第２半導体層１０５によるリッジパターンの両側面に接し、第１半導体層１０３の上に形成された非導電性の第４半導体層１０７および第５半導体層１０８とを備える。第３半導体層１０６は、第２導電型とすることができる。また、第３半導体層１０６は、第１導電型とすることもできる。
ここで、第３半導体層１０６は、活性層１０４の形成領域の上方に配置されている。言い換えると、第３半導体層１０６の底面は、活性層１０４の形成領域内に配置されている。また、第３半導体層１０６の導波方向に垂直で基板の平面に平行な方向の、活性層１０４の側の幅が、同一の方向の活性層１０４の幅より小さくされている。なお、導波方向に垂直で基板の平面に平行な方向は、第４半導体層１０７と第５半導体層１０８とに挟まれる方向である。なお、第３半導体層１０６は、活性層１０４と同様に、例えば、図１の紙面の手前から奥にかけて延在している。
また、この半導体光デバイスは、第３半導体層１０６によるリッジパターンの一方の側面に接して第４半導体層１０７の上に形成された半導体より低屈折率な第２低屈折率層１０９と、第３半導体層１０６によるリッジパターンの他方の側面に接して第５半導体層１０８の上に形成された半導体より低屈折率な第３低屈折率層１１０とを備える。また、第１半導体層１０３に電気的に接続する第１電極１１１と、第３半導体層１０６に電気的に接続する第２電極１１２とを備える。第２電極１１２は、例えば、コンタクト層１１３を介して第３半導体層１０６の上に形成することができる。
基板１０１は、例えば、シリコンから構成することができる。第１低屈折率層１０２は、例えば、酸化シリコン、窒化シリコン、シリコンカーバイド、ダイヤモンドなどの活性層１０４を構成する半導体より低屈折率な材料から構成することができる。第１低屈折率層１０２は、基板１０１の側から見た下部クラッド層として機能する。第１半導体層１０３は、例えば、ｎ型のＩｎＰから構成することができる。この場合、第１導電型は、ｎ型であり、第２導電型は、ｐ型である。
活性層１０４は、例えば、各が組成の異なるＩｎＧａＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰなどからなる井戸層と障壁層とによる多重量子井戸構造とすることができる。また、活性層１０４は、バルクのＩｎＧａＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰなどの化合物半導体から構成することもできる。第２半導体層１０５は、例えば、ｐ型のＩｎＰから構成することができる。この場合、第２導電型はｐ型となる。また、第２半導体層１０５は、第３半導体層１０６と活性層１０４との間の屈折率となる半導体から構成することもできる。このように屈折率差を構成することで、分離閉じ込めヘテロ（Separate Confined Heterostructure；ＳＣＨ）構造とすることができる。
第３半導体層１０６は、例えば、ｐ型のＩｎＰから構成することができる。また、第３半導体層１０６は、例えば、ｎ型のＩｎＰから構成することができる。第４半導体層１０７および第５半導体層１０８は、例えば、ｉ型のＩｎＰ（ｉ－ＩｎＰ）から構成することができる。また、第４半導体層１０７および第５半導体層１０８は、Ｆｅをドープすることなどにより高抵抗とされた半絶縁性のＩｎＰ（ＳＩ－ＩｎＰ）から構成することもできる。
第２低屈折率層１０９、第３低屈折率層１１０は、例えば、酸化シリコン、窒化シリコンなどの活性層１０４を構成する半導体より低屈折率な材料から構成することができる。また、第２低屈折率層１０９、第３低屈折率層１１０は、ベンゾシクロブテン（ＢＣＢ）などの樹脂から構成することもできる。第２低屈折率層１０９、第３低屈折率層１１０は、基板１０１から見て、上部クラッド層として機能する。実施の形態１に係る半導体光デバイスは、第１低屈折率層１０２を下部クラッド層とし、活性層１０４をコアとし、第２低屈折率層１０９、第３低屈折率層１１０を上部クラッド層とした光導波路の構造となっている。
ところで、厚さ方向（積層方向）に、活性層１０４と第３半導体層１０６（第２低屈折率層１０９、第３低屈折率層１１０）との間に、例えば、ｐ型のＩｎＧａＡｓＰなどによる半導体層を配置することもできる。この半導体層は、後述する製造方法で説明するように、第３半導体層１０６を形成するための、エッチング停止層として機能させることができる。
上述した構成によれば、まず、基板１０１の側から見て、活性層１０４の左右を、非導電性の第４半導体層１０７および第５半導体層１０８で挾み、活性層１０４の上下方向に電流が印加されるいわゆる縦型ｐｉｎ構造としている。このため、いわゆる横型ｐｉｎ構造において問題となる電流のリークパスが形成されることなく、活性層１０４への高い光閉じ込めが実現できる。
また、上述した構成によれば、活性層１０４への電流注入構造となる第３半導体層１０６の幅を、活性層１０４より小さくし、第３半導体層１０６の周囲に第２低屈折率層１０９、第３半導体層１０６を形成しているの、活性層１０４の上下に、絶縁材料の層が配置される状態となり、活性層１０４への高い光閉じ込めが実現できるようになる。
次に、実施の形態１に係る半導体光デバイスの製造方法について、図２Ａ～図２Ｊを参照して説明する。
まず、図２Ａに示すように、基板１０１の上に、第１低屈折率層１０２を形成し、第１低屈折率層１０２の上に、例えばｎ型のＩｎＰからなる下部ＩｎＰ層１０３ａを形成する。例えば、よく知られたウエハ接合技術により、第１低屈折率層１０２の上に、下部ＩｎＰ層１０３ａを形成することができる。下部ＩｎＰ層１０３ａは、第１半導体層１０３とする層である。
次に、図２Ｂに示すように、下部ＩｎＰ層１０３ａの上の所定箇所に、例えば、酸化シリコンからなる選択成長マスク１３１を形成する。例えば、スパッタ法などにより酸化シリコンを堆積して酸化シリコン層を形成し、この酸化シリコン層を、公知のリソグラフィー技術およびエッチング技術により加工（パターニング）することで、選択成長マスク１３１が形成できる。
次に、選択成長マスク１３１を用いた選択成長により、図２Ｃに示すように、露出している下部ＩｎＰ層１０３ａの上に、上部ＩｎＰ層１０３ｂ、ＩｎＧａＡｌＡｓによる多重量子井戸層１３２、ｐ型のＩｎＰからなるＩｎＰキャップ層１３３を、同じ成長装置内で連続して形成する。これらは、よく知られた有機金属気相成長法や、分子線エピタキシー法などにより成長することで形成できる。下部ＩｎＰ層１０３ａと上部ＩｎＰ層１０３ｂにより、第１半導体層１０３が構成される。
次に、多重量子井戸層１３２、ＩｎＰキャップ層１３３を、公知のリソグラフィー技術により形成した無機材料（例えば酸化シリコン）によるマスク（不図示）を用いたエッチング技術によりパターニングすることで、図２Ｄに示すように、上部ＩｎＰ層１０３ｂの上に、活性層１０４、第２半導体層１０５を形成する。活性層１０４、第２半導体層１０５は、例えば、平面視の幅を、８００ｎｍに形成する。また、下部ＩｎＰ層１０３ａ，上部ＩｎＰ層１０３ｂ、活性層１０４、および第２半導体層１０５の合計の厚さは、２５０ｎｍに形成する。
次に、選択成長マスク１３１、および上述した活性層１０４、第２半導体層１０５の形成（パターニング）において用いた無機材料によるマスクを選択成長マスクとして用い、活性層１０４、第２半導体層１０５の周囲の露出している上部ＩｎＰ層１０３ｂの上に、ノンドープのＩｎＰ、または半絶縁性のＩｎＰを再成長する。このＩｎＰの成長は、よく知られた有機金属気相成長法や、分子線エピタキシー法などにより実施できる。これにより、図２Ｅに示すように、第４半導体層１０７および第５半導体層１０８を形成する。次に、図２Ｆに示すように、第２半導体層１０５、第４半導体層１０７、および第５半導体層１０８の上に、ｐ型のＩｎＧａＡｓＰからなるエッチング停止層１１４を形成する。
次に、図２Ｇに示すように、エッチング停止層１１４の上に、所定の領域に開口１３４ａを備える選択成長マスク１３４を形成する。選択成長マスク１３４は、例えば、平面視の形状が長方形とされている活性層１０４の周囲を囲う状態に形成する。例えば、平面視で、開口１３４ａの中央部に活性層１０４が配置される状態に、選択成長マスク１３４を形成する。なお、平面視の活性層１０４の幅方向および延在方向のいずれにおいても、選択成長マスク１３４の平面視の幅は、同一の状態とされている。
次に、選択成長マスク１３４を用いた選択成長により、開口１３４ａに露出しているエッチング停止層１１４の上に、ｐ型のＩｎＰを成長させてＩｎＰ層１３５を形成する。また、引き続き、ＩｎＰ層１３５の上に、ｐ型のＩｎＧａＡｓを成長させてＩｎＧａＡｓ層１３６を、例えば、厚さ１０００ｎｍ程度に形成する。ここで、基板１０１の面方向の開口１３４ａの幅は、例えば、１μｍ～５０μｍ程度とすることができる。ＩｎＧａＡｓ層１３６は、第３半導体層１０６となる。
上述したように、選択成長マスク１３４を用いることで、平面視でより小さい面積にＩｎＧａＡｓ層１３６を形成するので、この層をエッチング停止層１１４の上の全域に形成する場合に比較して、大きな残留応力の発生が防止できる。ＩｎＰ層１３５の成長は、前述した各半導体層と同様に、有機金属気相成長法や、分子線エピタキシー法などが用いられる。これらの成長方法では、よく知られているようにプロセス温度が高温となる。
ここで、上述したような結晶成長などによる高温処理では、シリコンからなる基板１０１とＩｎＰとの熱膨張係数差により応力が発生する。
ＩｎＰ層１３５を厚く成長して上述したように応力が発生すると、弾性的な応力緩和だけでは間に合わず、ＩｎＰ層１３５においてクラックの形成による応力緩和が生じる場合ある。このように、ＩｎＰ層１３５にクラックが形成されると、薄く形成されている活性層１０４に損傷を与える原因となる。
これに対し、上述したように選択成長マスク１３４を用いてＩｎＰ層１３５が形成される面積を制限すると、基板１０１の平面方向の弾性的な応力緩和が可能となり、活性層１０４の領域におけるＩｎＰ層１３５のクラックの発生が抑制できる。このように、選択成長マスク１３４を用いてＩｎＰ層１３５を形成することで、通常困難な「シリコン上に厚いＩｎＰ系層構造を結晶成長により作製すること」が可能になる。
次に、ＩｎＰ層１３５、ＩｎＧａＡｓ層１３６を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図２Ｉに示すように、第３半導体層１０６およびコンタクト層１１３を形成する。この後、選択成長マスク１３１、選択成長マスク１３４を除去する。
次に、図２Ｊに示すように、第２低屈折率層１０９、第３低屈折率層１１０を形成する。例えば、感光性を有するＢＣＢを塗布して塗布膜を形成し、この塗布膜を、公知のリソグラフィー技術によりパターニングすることで、目的とする領域に、第２低屈折率層１０９、第３低屈折率層１１０を形成することができる。このようにして、第２低屈折率層１０９、第３低屈折率層１１０を形成した後、第１電極１１１、第２電極１１２を形成する。これら電極は、例えば、よく知られたリフトオフ法により形成することができる。
［実施の形態２］
次に、本発明の実施の形態２に係る半導体光デバイスについて図３を参照して説明する。この半導体光デバイスは、まず、基板１０１の上に形成された第１低屈折率層１０２と、第１低屈折率層１０２の上に形成された第１導電型の第１半導体層１０３とを備える。これらは、前述した実施の形態１と同様である。
また、この半導体光デバイスは、第１半導体層１０３の上に形成された活性層１０４ａと、活性層１０４ａの上に接して形成された第２導電型の第２半導体層１０５ａとを備える。実施の形態２において、活性層１０４ａ、第２半導体層１０５ａは、例えば、図３の紙面の手前から奥にかけて延在しているが、実施の形態１のように、埋め込みヘテロ（buried heterostructure；ＢＨ）構造とはしていない。実施の形態２では、図３の紙面左右方向に、活性層１０４ａ、第２半導体層１０５ａをはさむ埋め込み構造を形成しない。
なお、実施の形態２に係る半導体光デバイスも、第２半導体層１０５ａの上に形成された第２導電型の第３半導体層１０６と、第３半導体層１０６によるリッジパターンの両側面に接して第２半導体層１０５ａの上に形成された第２低屈折率層１０９ａおよび第３低屈折率層１１０ａとを備える。第２低屈折率層１０９ａ、第３低屈折率層１１０ａは、第２低屈折率層１０９、第３低屈折率層１１０と同様に、例えば、酸化シリコン、窒化シリコンなどの活性層１０４を構成する半導体より低屈折率な材料から構成することができる。実施の形態２においても、第３半導体層１０６は、活性層１０４ａの形成領域の上方に配置されている。また、第３半導体層１０６の導波方向に垂直で基板の平面に平行な方向の、活性層１０４ａの側の幅が、同一の方向の活性層１０４ａの幅より小さくされている。
また、第１半導体層１０３に電気的に接続する第１電極１１１と、第３半導体層１０６に電気的に接続する第２電極１１２とを備える。実施の形態２においても、第２電極１１２は、例えば、コンタクト層１１３を介して第３半導体層１０６の上に形成することができる。
実施の形態２では、第３半導体層１０６と第２低屈折率層１０９ａ、第３低屈折率層１１０ａとの屈折率差を用い（利用し）、第３半導体層１０６の活性層１０４ａの側の面（底面）の幅で、活性層１０４ａにおける左右方向の光の閉じ込め領域を規定し、光導波路の構造を構成している。
実施の形態２においても、まず、基板１０１の側から見て、活性層１０４ａの上下方向に電流が印加されるいわゆる縦型ｐｉｎ構造としている。このため、いわゆる横型ｐｉｎ構造において問題となる電流のリークパスが形成されることなく、活性層１０４ａへの高い光閉じ込めが実現できる。また、上述した構成においても、活性層１０４ａの上下に、絶縁材料の層が配置されるので、活性層１０４ａへの高い光閉じ込めが実現できるようになる。
なお、実施の形態２においても、活性層１０４ａと第３半導体層１０６との間に、例えば、ｐ型のＩｎＧａＡｓＰなどによる半導体層を配置することもできる。この半導体層は、前述したように、第３半導体層１０６を形成するための、エッチング停止層として機能させることができる。また、実施の形態２においても、第２半導体層１０５ａは、第３半導体層１０６と活性層１０４ａとの間の屈折率となる半導体から構成することができる。
ところで、図４に示すように、前述した実施の形態１において説明した半導体光デバイス（図２Ｊ参照）において、活性層１０４（第３半導体層１０６）の下の領域の第１低屈折率層１０２に埋め込まれたコア１１５を備える構成とすることもできる。コア１１５は、例えば、Ｓｉや、水素かアモルファスシリコンから構成することができる。コア１１５は、活性層１０４と同様に、図４の紙面の手前から奥にかけて延在している。コア１１５は、例えば、活性層１０４と光結合可能な範囲で離間している。例えば、活性層１０４で生成された光は、コア１１５に光学的に結合し、コア１１５による光導波路から取り出すことができる。
例えば、図２Ａを用いて説明した製造方法の工程において、ウエハ接合技術により、第１低屈折率層１０２の上に下部ＩｎＰ層１０３ａを形成する前に、第１低屈折率層１０２にコア１１５を形成しておく。例えば、基板１０１の上に、コア１１５を埋め込んで第１低屈折率層１０２を形成し、この表面を、ＣＭＰ（Chemical Mechanical Polishing）などの化学機械研磨により平坦化した後、下部ＩｎＰ層１０３ａを形成することができる。また、活性層１０４（第３半導体層１０６）の下の領域の第１低屈折率層１０２に埋め込まれた回折格子を備える構成とすることもできる。また、コア１１５に、回折格子を形成することもできる。これらの構成は、図３を用いて説明した実施の形態２に係る半導体光デバイスについても同様である。
次に、本発明の効果について計算により確認した結果について説明する。上述した実施の形態に係る半導体光デバイスは、活性層１０４に光を閉じ込めるために、第３半導体層１０６の、導波方向に垂直な断面形状における幅が、活性層１０４の幅より小さいところに特徴がある。ここで、活性層１０４に注入されるキャリアが、活性層１０４においてどのように拡散して分布するのかを、電磁場分布シミュレーションにより解析した。
以下、シミュレーションによる解析の結果について、説明する。シミュレーションでは、図１を用いて説明した構成において、第３半導体層１０６の幅を４００ｎｍとし、活性層１０４を、量子井戸層と障壁層とが６組積層した多重量子井戸構造とした。また、第１半導体層１０３、活性層１０４、および第２半導体層１０５の合計の厚さは、２５０ｎｍとした。また、第４半導体層１０７および第５半導体層１０８の各々の幅は１μｍとした。また、第１電極１１１と第２電極１１２との間に、１．６Ｖの電圧を印加した。
上述した条件において、ホール密度分布は、図５Ａに示すものとなり、活性層１０４の左右方向には目立った分布は認められず、また上下方向に対して対称な分布が得られている。以上のことから、実施の形態に係る半導体光デバイスにおいて、活性層１０４へ適切にホールが注入できることがわかる。なお、図５Ａにおいて、障壁層（白い部分）にはホール（キャリア）などが分布していないことがわかる。これは、以下に示す図５Ｂ，図５Ｃ，図６Ａ，図６Ｂにおいても同様である。
また、電子密度分布は、図５Ｂに示すものとなり、ホール密度分布と同様に、活性層１０４の左右方向には目立った分布は認められず、また上下方向に対して対称な分布が得られている。以上のことから、実施の形態に係る半導体光デバイスにおいて、活性層１０４へ適切に電子が注入できることがわかる。
また、発光再結合分布を図５Ｃに示す。ホール密度分布・電子密度分布を反映し、活性層１０４の左右方向に均一であり、また上下方向に対象な発光再結合分布が得られている。この結果より、実施の形態に係る半導体光デバイスは、レーザなどの発光素子として適用可能であることがわかる。
次に、ｐ型のＩｎＧａＡｓＰからなるエッチング停止層１１４を用いる場合について、上述同様に、活性層１０４におけるキャリアの分布を、電磁場分布シミュレーションにより解析した結果を、図６Ａ、図６Ｂに示す。このシミュレーションでは、第３半導体層１０６の幅を２００ｎｍとした。このように、第３半導体層１０６の幅をより狭くする条件は、ホールの左右方向拡散の観点から厳しい方向となる。
図６Ａに示すように、エッチング停止層１１４を用いる場合でも、活性層１０４の左右方向に均一であり、また上下方向に対象なホール密度分布が得られている。また、図６Ｂに示すように、エッチング停止層１１４を用いる場合でも、活性層１０４の左右方向に均一であり、また上下方向に対象な発光再結合分布が得られている。このように、エッチング停止層１１４などを用いる場合であっても、また、第３半導体層１０６の幅を２００ｎｍまで細くしても、実施の形態に係る半導体光デバイスは、レーザなどの発光素子として適用可能であることがわかる。
次に、第３半導体層１０６の幅のより望ましい値について、フィルムモードマッチング法による２次元モード分布計算により検討した結果について説明する。以下では、第３半導体層１０６の幅を変数ｘとし、活性層１０４を、量子井戸層と障壁層とが６組積層した多重量子井戸構造とした。また、活性層１０４の厚さを１００ｎｍとした。また、第１半導体層１０３、活性層１０４、および第２半導体層１０５の合計の厚さ（スラブ厚）は、２５０ｎｍまたは３５０ｎｍとした。
まず、図１を用いて説明した実施の形態１に係る半導体光デバイスの計算結果について図７Ａ，図７Ｂに示す。この例では、活性層１０４の幅を８００ｎｍとした。第３半導体層１０６の幅ｘが０ｎｍでは、活性層１０４への光閉じ込め係数が４０％前後である。これは、従来の横型ｐｉｎ構造と同じ状態である。これに対し、第３半導体層１０６の幅を広げると、活性層１０４の上下方向への光閉じ込め構造がなくなり、活性層１０４への光閉じ込め係数が大きく下がっていくとともに、第３半導体層１０３への光閉じ込め係数が上がっていく。これは、従来の縦型ｐｉｎ構造と同様の状態であり、例えばレーザとして駆動する場合、活性層への光閉じ込め低下による発振しきい値の上昇および変調効率の低下、第３半導体層への光閉じ込め係数上昇に伴う価電子帯吸収による発振しきい値の上昇および光出力の低下などの特性低下を招く。
第３半導体層１０６の幅ｘが一定以下の場合、活性層１０４への光閉じ込め係数をほとんど損なわず、また、第３半導体層への光閉じ込め係数も低いことがわかる。図７Ａを参照すると、例えば活性層１０４への光閉じ込め係数が、第３半導体層１０６の幅ｘが０ｎｍのときに比べて８０％以上であることを基準とする場合、第３半導体層１０６の幅ｘは、スラブ厚２５０ｎｍで幅４００ｎｍ程度以下とし、スラブ厚３５０ｎｍの場合で幅５００ｎｍ程度以下とすることが、より好ましいことがわかる。また、例えば第３半導体層１０６への光閉じ込め係数が、２０％以下であることを基準とする場合も、第３半導体層１０６の幅ｘは、スラブ厚２５０ｎｍで幅４００ｎｍ程度以下とし、スラブ厚３５０ｎｍの場合で幅５００ｎｍ程度以下とすることが、より好ましいことがわかる。
次に、図３を用いて説明した実施の形態２に係る半導体光デバイスの計算結果について図７Ｃ，図７Ｄに示す。この構造でも、より好ましい第３半導体層１０６の幅ｘは、上述の場合とさほど変わらず、スラブ厚２５０ｎｍの場合で４００ｎｍ、スラブ厚３５０ｎｍの場合で５００ｎｍ程度以下である。
上述した結果より、実施の形態１，２に係る半導体光デバイスにおいて、第３半導体層１０６の幅を一定程度以上小さくすれば、従来の横型ｐｉｎ構造と同程度の活性層１０４ａへの光閉じ込めが得られることがわかる。例えばスラブ厚２５０ｎｍの場合、より十分な光閉じ込めを得るためには、第３半導体層１０６の幅は４００ｎｍ程度以下とすることが考えられる。
ところで、上述した実施の形態では、第３半導体層１０６を、主に第２導電型（ｐ型）とし、半導体光デバイスをレーザなどの発光素子とする場合について例示したが、第３半導体層１０６は、第１導電型（ｎ型）とし、光変調器とすることもできる。この場合、逆バイアス印加して用いる。
以上説明したように、本発明によれば、活性層の上下方向に電流が印加される縦型ｐｉｎ構造とし、加えて、活性層の上下に、絶縁材料の層が配置されるので、電流のリークパスが形成されることなく、活性層への高い光閉じ込めが実現できるようになる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
１０１…基板、１０２…第１低屈折率層、１０３…第１半導体層、１０４…活性層、１０５…第２半導体層、１０６…第３半導体層、１０７…第４半導体層、１０８…第５半導体層、１０９…第２低屈折率層、１１０…第３低屈折率層、１１１…第１電極、１１２…第２電極、１１３…コンタクト層。

Claims (7)

  1. 基板の上に形成された半導体より低屈折率な第１低屈折率層と、
    前記第１低屈折率層の上に形成された第１導電型のＩｎＰからなる第１半導体層と、
    前記第１半導体層の上に形成されたＩｎＧａＡｌＡｓ、またはＩｎＧａＡｓ、またはＩｎＧａＡｓＰからなる活性層と、
    前記活性層の上に接して形成された第２導電型のＩｎＰからなる第２半導体層と、
    前記活性層の形成領域の上方で、前記第２半導体層の上に形成された第２導電型のＩｎＰからなる第３半導体層と、
    前記活性層および前記第２半導体層によるリッジパターンの両側面に接して前記第１半導体層の上に形成された非導電性または低導電性の第４半導体層および第５半導体層と、
    前記第３半導体層によるリッジパターンの一方の側面に接して前記第４半導体層の上に形成された半導体より低屈折率な第２低屈折率層と、
    前記第３半導体層によるリッジパターンの他方の側面に接して前記第５半導体層の上に形成された半導体より低屈折率な第３低屈折率層と、
    前記第１半導体層に電気的に接続する第１電極と、
    前記第３半導体層に電気的に接続する第２電極と
    を備え、
    前記第３半導体層の導波方向に垂直で前記基板の平面に平行な方向の前記活性層の側の幅が、同一の方向の前記活性層の幅より小さく、５００ｎｍ以下とされ、前記第１半導体層と前記活性層と前記第２半導体層との合計の厚さは、３５０ｎｍ以下とされていることを特徴とする半導体光デバイス。
  2. 基板の上に形成された半導体より低屈折率な第１低屈折率層と、
    前記第１低屈折率層の上に形成された第１導電型のＩｎＰからなる第１半導体層と、
    前記第１半導体層の上に形成されたＩｎＧａＡｌＡｓ、またはＩｎＧａＡｓ、またはＩｎＧａＡｓＰからなる活性層と、
    前記活性層の上に接して形成された第２導電型のＩｎＰからなる第２半導体層と、
    前記活性層の形成領域の上方で、前記第２半導体層の上に形成された第２導電型のＩｎＰからなる第３半導体層と、
    前記第３半導体層によるリッジパターンの両側面に接して前記第２半導体層の上に形成された半導体より低屈折率な第２低屈折率層および第３低屈折率層と、
    前記第１半導体層に電気的に接続する第１電極と、
    前記第３半導体層に電気的に接続する第２電極と
    を備え、
    前記第３半導体層の導波方向に垂直で前記基板の平面に平行な方向の前記活性層の側の幅が、同一の方向の前記活性層の幅より小さく、５００ｎｍ以下とされ、前記第１半導体層と前記活性層と前記第２半導体層との合計の厚さは、３５０ｎｍ以下とされていることを特徴とする半導体光デバイス。
  3. 請求項１または２記載の半導体光デバイスにおいて、
    前記第２電極は、コンタクト層を介して前記第３半導体層の上に形成されていることを特徴とする半導体光デバイス。
  4. 請求項１～３のいずれか１項に記載の半導体光デバイスにおいて、
    前記活性層と前記第２半導体層とは平面視で同じ面積に形成され、平面視で前記活性層の上に前記第２半導体層が重なっていることを特徴とする半導体光デバイス。
  5. 請求項１～４のいずれか１項に記載の半導体光デバイスにおいて、
    前記第２半導体層の屈折率は、前記第３半導体層と前記活性層との間の屈折率とされていることを特徴とする半導体光デバイス。
  6. 請求項１～５のいずれか１項に記載の半導体光デバイスにおいて、
    前記活性層の下の領域の前記第１低屈折率層に埋め込まれたコアを備えることを特徴とする半導体光デバイス。
  7. 請求項１～６のいずれか１項に記載の半導体光デバイスにおいて、
    前記活性層の下の領域の前記第１低屈折率層に埋め込まれた回折格子を備えることを特徴とする半導体光デバイス。
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