JP4030692B2 - 半導体素子および半導体発光素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体のｐ−ｎ接合または半導体ヘテロ接合の近傍におけるキャリアオーバーフローが原因となり、動作特性が制限を受ける半導体素子に関し、さらに、半導体レーザを始めとする半導体発光素子の活性層近傍または、埋め込み層のｐ−ｎ接合に関する。
【０００２】
【従来の技術】
図９および図１０を参照して、従来のダブルヘテロ構造を有する半導体レーザ（ＬＤ）、スーパールミネッセントダイオード（ＳＬＤ）などの半導体発光素子の従来技術を説明する。
【０００３】
図９および図１０は、従来の半導体発光素子の構成を示す図である。
【０００４】
図９において、活性層４１は、ｎ形クラッド層（第１のクラッド層）４２およびｐ型クラッド層（第２のクラッド層）４３に狭まれており、活性層４１と第１のクラッド層４２との間および活性層４１と第２のクラッド層４３との間は、それぞれヘテロ障壁４４，４５を成すダブルヘテロ構造で構成されている。
【０００５】
このような半導体発光素子においては、高出力動作時において、活性層４１内のキャリア密度および温度が高くなり、キャリアが活性層４１から第２のクラッド層４３へ、ヘテロ障壁４５を越えてあふれ、漏れて行く。このキャリアオーバーフローのため無効電流が顕著となり、注入電流を増加しても光出力は飽和してしまい、増加しない状態となってしまう。
【０００６】
すなわち、このとき、活性層４１内の電子エネルギー分布４６は、第２のクラッド層４３の伝導帯端４３ａを越えて高くなった部分（ハッチングで表わされている部分）がヘテロ障壁４５を超えて第２のクラッド層４３に、オーバフロー電子４７として漏れていく。
【０００７】
なお、図９において、４２ａおよび４２ｂは、第１のクラッド層４２の伝導帯端および価電子帯端を表わし、４３ｂは第２のクラッド層４３の価電子帯端を表わしている。
【０００８】
また、４８はホールエネルギー分布、４９は伝導帯フェルミ準位、５０は価電子帯フェルミ準位を表わしている。
【０００９】
このような、キャリアオーバーフローを抑圧するには、図１０に示すように、活性層４１と第２クラッド層４３との間のヘテロ障壁４５を高くすることが行なわれる。
【００１０】
図１０に示すように、ヘテロ障壁４５を高くすることによって、電子エネルギー分布４６のうち斜線で示した部分、すなわちｐ型クラッド層にオーバーフローしていく電子の密度４７を減少させることができる。
【００１１】
このヘテロ障壁４５を高くするには、次の３つの手段がある。
【００１２】
（１） 第２のクラッド層４３の不純物濃度を高めること。
【００１３】
（２） 第２のクラッド層４３を、より大きなバンドギャップを有する材料で構成すること。
【００１４】
（３） 第２のクラッド層４３内の活性層４１に隣接した位置に多重量子障壁（Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ Ｂａｒｒｉｅｒ：ＭＱＢ）を設けること。
【００１５】
以上の３つの手段には、それぞれ、次のような問題がある。
【００１６】
（１） このオーバーフローを起こす主なキャリアは、有効質量が小さくモビリティが大きい電子である。電子のオーバーフローを抑圧するためには、電子が漏れて行く第２のクラッド層４３の添加不純物であるアクセプターの濃度を高くする必要がある。
【００１７】
しかし、半導体発光素子においては、アクセプターの濃度を高くすることは価電子帯間吸収に起因する光吸収の割合が大きくなるため、むしろ光出力の低下を招くと言う問題があった。
【００１８】
（２） ＧａＩｎＡｓＰ／ＩｎＰ系半導体発光素子についてみてみると、ＩｎＰに格子整合が取れるバンドギャップの大きな混晶材料としてＡｌＧａＡｓＳｂ系があるが、この混晶の結晶成長は難しいばかりでなく、この混晶には酸化されやすいＡｌが含まれているため、埋め込み構造を形成するための埋め込み層の再成長工程が大変困難となる。
【００１９】
また、一般的にバンドギャップの大きい材料はアクセプターの活性化率が低いため、ホールのフェルミ準位が低いばかりではなく材料の電気抵抗が大きくなり、この面でも実用化が困難となっている。
【００２０】
このため、従来からクラッド層に使用されているＩｎＰが事実上最大のバンドギャップを有する半導体となる。
【００２１】
（３） ＭＱＢは、伊賀氏らにより提案された構造（Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，２２，１００８，１９８６）であり、この構造とすることは、空間的な周期ポテンシャルに入射する電子の波動関数の分散特性を、このポテンシャル高さと周期により制御して障壁を実効的に高める手法である。
【００２２】
しかし、半導体発光素子が動作している状態は、活性層４１の近傍の電場や温度が常に揺らいでいるが、このような条件においても、ＭＱＢの設計値と実際の周期ポテンシャルの誤差として、周期精度はサブナノメートルが、また、エネルギーは数ミリエレクトロンボルト以下が要求され、これを満たさない場合はトンネル効果により障壁は消失してしまい、この構造の有効性の再現は極めて難しい。
【００２３】
これらの問題から、従来は、（１）に述べたように、不純物濃度を高めることにより、第２のクラッド層４３の多数キャリアのフェルミ準位を高くしてオーバーフローキャリアに対するヘテロ障壁５を高くすることが行われてきた。
【００２４】
【発明が解決しようとする課題】
本発明は、所定のバンドギャップを有する第１の半導体層と、これと同一又はこれより大きなバンドギャップを有する第２の半導体層とを互いに接合してなる半導体素子において、第１の半導体層から第２の半導体層へ、接合障壁を越えて少数キャリアとして漏れて行くオーバーフローキャリアを、少ない不純物添加濃度において抑圧することが可能な半導体素子および半導体発光素子を提供する。
【００２５】
【課題を解決するための手段】
本発明に係る半導体素子は、オーバーフローキャリアを供給するソース層１と、該ソース層と同一又はこれより大きなバンドギャップを有して該ソース層に接合されて前記オーバーフローキャリアが漏洩して行くリーク層２と、該接合の近傍の該リーク層に所定の間隔を置いて設けられ、該リーク層よりバンドギャップ又はヘテロ障壁の大きい第１および第２のリークキャリア障壁層４、６を１組のみ備え、該１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記リーク層のバンドギャップよりも大きいキャリアオーバーフローブロック層５を形成し、前記リーク層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【００２６】
また、本発明に係る半導体発光素子は、活性層１３と、該活性層の一方にヘテロ接合され、該活性層よりバンドギャップの大きい第１のクラッド層１２と、該活性層の他方にヘテロ接合され、該活性層よりバンドギャップの大きい第２のクラッド層１８とを備えた半導体発光素子において、前記第２のクラッド層が、前記活性層とのヘテロ接合の近傍に所定の間隔を置いて前記第２のクラッド層よりバンドギャップの大きい第１および第２のリークキャリア障壁層１５、１７を１組のみ備え、前記１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記第２のクラッド層のバンドギャップよりも大きいキャリアオーバーフローブロック層１６を形成し、前記第２のクラッド層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【００２７】
【発明の実施の形態】
本発明は、ホールのトンネル確率が小さいことに着目し、クラッド層側にホールの量子井戸を形成し価電子帯側の状態密度を減少させ、少ないアクセプタドープ量で価電子帯フェルミ準位を高くすることである。これにより伝導帯側のヘテロ障壁が高くなり、活性層からの電子のオーバーフローが抑圧される。
【００２８】
アクセプタのドープ量が少なくて良いことは、価電子帯間吸収の減少による半導体発光素子の性能の低下から解放され高性能化が実現できる。従来は、短波長半導体発光素子や高温動作素子を実現する為にはバンドギャップの大きなクラッド層材料の採用が必須であるが、この様な素材においてはアクセプタの活性化率が低く、高いホールフェルミ準位の実現が困難となっている。本発明はこの様な問題の解決に有効である。
【００２９】
本発明は、ＧａＩｎＡｓＰ系半導体に限られるものではなく、バンドラインナップを調整し量子井戸を形成できる材料であれば、歪みの有無に関わらず全ての半導体材料に適用できる汎用性を有している。
【００３０】
本発明に係る半導体素子の実施形態例１を図１を参照して説明する。
【００３１】
図１は、本発明に係る半導体素子の構成の１例を示す図であり、ソース層より大きなバンドギャップを有したリーク層が接合されて成る構成例である。
【００３２】
図１において、ソース層１はオーバーフローキャリアを供給する半導体層であり、リーク層２はこのオーバーフローキャリアが漏洩して行く半導体層である。
そして、半導体発光素子例えば半導体レーザの場合、上記ソース層１およびリーク層２は、後述するがそれぞれ活性層およびクラッド層に相当する。リーク層２はソース層１より大きいバンドギャップを有し、ソース層１にヘテロ接合で積層されて構成されている。
【００３３】
このリーク層２には、ソース層１との接合の近傍に、スペーサ層３を介して、リーク層２のバンドギャップより大きいバンドギャップを有する２つのリークキャリア障壁層４、６を所定の間隔を置いて設け、この２つのリークキャリア障壁層４、６の間にキャリアオーバーフローブロック層５を電子およびホールの波動関数のコヒーレント長程度の層厚で設けてある。
【００３４】
なお、１ａ〜６ａおよび１ｂ〜６ｂは各層のバンドギャップの伝導帯端および価電子帯端を示し、点線は各層間の結合を示す。
【００３５】
リーク層２、リークキャリア障壁層４、６、キャリアオーバーフローブロック層５には同種のドーパント（導伝型を決定する不純物）が添加されており、キャリアオーバーフローブロック層５内のキャリアが、この層とリークキャリア障壁層４、６の間に生じるヘテロ障壁により量子閉じ込めされる。
【００３６】
なお、ヘテロ障壁は、伝導帯側および価電子帯側の両方に存在する例を示したが、伝導帯側又は価電子帯側のいずれか一方に存在するように構成しても良い。
【００３７】
また、スペーサ層３は省略しても良い。
【００３８】
次に、図２および図３を参照して、量子閉じ込め効果と状態密度について説明する。
【００３９】
図２は、量子閉じ込めの有無によるホールの状態密度を表わす図、図３は同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表す図であり、図３（ａ）は量子閉じ込めが無い場合、図３（ｂ）は量子閉じ込めがある場合を示している。
【００４０】
図２は、縦軸が電子エネルギーを、横軸がホールの状態密度を表わしている。
【００４１】
この量子閉じ込め効果が有る場合には、この効果が無い場合に比べて半導体の状態密度が減少する。
【００４２】
この状態密度とは、半導体の中において、運動エネルギー（Ｅｋ）を持つキャリア（電子，ホール）が運動エネルギー（Ｅｋ）を中心に微少エネルギー幅の間に、単位体積当たりに存在するキャリア数のことである。
【００４３】
半導体のキャリア密度、即ち、半導体内の単位体積当たりに存在するキャリア数は、この状態密度にフェルミ−デイラック統計関数を掛けたものを、０から無限までのエネルギー領域で積分して得られる。
【００４４】
この状態密度の値が大きいほどキャリア密度の値も大きくなる。
【００４５】
このフェルミ−ディラック統計関数とは、主量子数、方位量子数、磁気量子数およびスピン量子数で決まる量子状態を、異なる２つ以上の粒子が、同時に持つことはない粒子群に適用される。
【００４６】
このフェルミ−ディラック統計関数は０と１との間に値をもつ、エネルギーに関する粒子の単調減少もしくは単調増加する分布関数であり、特に、この関数値が０．５となるエネルギーの値はフェルミ準位と呼ばれる。
【００４７】
半導体も含めた物質系では、定常状態において、このフェルミ準位は全て同一の値となる。
【００４８】
次に、図２を参照して、この状態密度が減少する理由を価電子帯のホールを例にとって述べると次のようになる。
【００４９】
量子閉じ込めが無いバルク結晶の場合には、ホールの状態密度は、電子エネルギーが減少するに従って、２次関数型で増大する。一方、量子閉じ込め効果が有る場合には、量子閉じ込めが無いバルク結晶の場合の状態密度関数を包絡線として、階段状に増大し、かつ、状態密度は、０にはならないという著しい特徴がある。
【００５０】
図３は、同一のフェルミ準位における、量子閉じ込め効果がある場合と無い場合とについて、ホール密度に対するエネルギー分布の例を示した。（ａ）は量子効果の無い場合であり、（ｂ）は有る場合を示す。図中の斜線で示した面積が、キャリア密度に対応する。
【００５１】
これらの図から、同一のフェルミ準位では量子閉じ込め効果がある場合は、これが無い場合に比べて明らかにキャリア密度が小さいことが分る。
【００５２】
以上説明したように、キャリア密度が同一である場合には、量子閉じ込め効果が有ることによりフェルミ準位のエネルギー値が、電子エネルギーでは低く（ホールエネルギーでは高く）なる。
【００５３】
金属や半導体などの物質が複数接合されているとき、これらのバンドラインナップは、フェルミ準位エネルギーが一致するように配置する。それ故、本発明の半導体素子の構造により、キャリアオーバーフローブロック層のホールフェルミ準位のエネルギーが、本発明を用いない場合に比較して高くなるが、これは、価電子帯フェルミ準位が一致するようバンドラインナップが配列するため、同一の不純物添加量においても伝導帯側の障壁が高くなることを意味している。
【００５４】
このため、本発明の半導体素子を例えば半導体レーザのｐ型導電性のクラッド層内の活性層の近傍に適用すると価電子帯間吸収の増大を抑圧しながら電子がｐ型導電性のクラッド層に漏洩して行く現象を抑えることが可能となり、半導体レーザの高出力化および高温動作特性の向上が可能となる。
【００５５】
また、一方、本発明の半導体素子を例えば半導体レーザのｎ−ｐ−ｎ又はｐ−ｎ−ｐ型埋め込み層のｐ−ｎおよびｎ−ｐ接合に適用すると、これは、ソース層とリーク層が同一のバンドギャップの場合に相当する。
【００５６】
従来は、埋め込み層を貫通するように流れるために活性層で光に変換されない無効電流を抑圧するため、埋め込み層への不純物添加量を増大していた。しかし、このようにすると活性層近傍のｐ型導電性の埋め込み層に依る価電子帯間吸収が強くなること、および埋め込み層自体の電気抵抗が低くなり無効電流の抑圧効果が弱くなることのため半導体レーザの高出力動作特性の向上が困難な状況になっていた。
【００５７】
しかし、本発明を埋め込み層に適用することにより不純物濃度が相対的に少ない場合においても無効電流に対する高い障壁が可能となるため、価電子帯間吸収および埋め込み層電気抵抗の低下を抑圧しながら有効な埋め込み層を実現することができる。
【００５８】
次に、本発明に係る半導体発光素子の実施形態例１を図４および図５を参照して説明する。
【００５９】
図４は、本発明に係る半導体発光素子の実施形態例１の構成を示す図、図５は、同じく動作を説明するための図である。
【００６０】
図において、１２はｎ型クラッド層（ｎ型ＩｎＰクラッド層又は第１のクラッド層ともいう）、１２ａはその伝導帯端、１２ｂはその価電子帯端、１３は活性層、１８はｐ型クラッド層（ｐ型ＩｎＰクラッド層又は第２のクラッド層ともいう）、１４はスぺーサ層、１５および１７はリークキャリア障壁層、１６はキャリアオーバーフローブロック層、２５は伝導帯フェルミ準位、２６は価電子帯フェルミ準位である。
【００６１】
なお、図４に示した半導体発光素子は、半導体レーザなどダブルヘテロ構造を有するもので、図２を参照して説明した本発明に係る半導体素子を応用したものである。
【００６２】
図２の符号を、図４の符号に対応させると次のようになる。すなわち、ソース層１が活性層１３に、リーク層２がｐ型クラッド層１８に、スペーサ層３がスペーサ層１４に、クリークキャリア障壁層４、６はリークキャリア障壁層１５，１７に、キャリアオーバーフローブロック層５はキャリアオーバーフローブロック層１６にそれぞれ対応している。
【００６３】
なお、キャリアオーバーフロー現象はキャリア電子において顕著に現われるため、図４においてはｐ型クラッド層１８側にキャリアオーバーフローブロック層１６とリークキャリア障壁層１５，１７（矢印Ａで示す。「本発明の層構造」という。）を設け、また説明を簡単にするためキャリアオーバーフローブロック層１６のバンドギャップをｐ型クラッド層１８のバンドギャップと同一にしてある。
【００６４】
次に、図５を参照して、図４に示された半導体発光素子を動作させたときのバンドラインアップを説明する。
【００６５】
図５においては、活性層１３は不純物が無添加（ノンドープ）である場合を示す。この場合、活性層１３には電子とホールが同時に供給される、いわゆる、ダブルインジェクションとなる。
【００６６】
このようなダブルインジェクションのとき、ｐ型クラッド層１８と活性層１３とのホールフェルミ準位が一致し、また、ｎ型クラッド層１２と活性層１３との電子のフェルミ準位が一致するようにバンドラインナップが配列する。
【００６７】
そうすると、量子閉じ込め効果による状態密度が低減して、キャリアオーバーフローブロック層１６が伝導帯側方向に押し上げられて、その伝導帯端がｐ型クラッド層１８の伝導帯端よりも押し上げられ、活性層１３からオーバーフローした電子を効果的にブロックする。
【００６８】
また、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７ともに、基板結晶との格子整合を取る必要性は必ずしも無く、格子緩和が生じない範囲で歪みを印加してバンドギャップを拡大することは、キャリアオーバーフローの抑圧効果を高めるために大変有効であることは明らかである。
【００６９】
すなわち、バンドギャップの拡大は伸張歪みを半導体結晶に印加することによっても実現されるため、伸張歪みをキャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる本発明の層構造に加えるのである。
【００７０】
この歪み量は、これらの層を成長する時点における結晶成長材料の供給量により制御され、また、本発明の層構造における層厚の上限は各層厚で重み付けされた歪み量：εから計算されるＪ．Ｗ．ＭａｔｔｈｅｗｓとＡ．Ｅ．Ｂｌａｋｅｓｌｅｅにより提案された臨界膜厚（Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ２７，１１８，１９７４）以内の層厚で形成すればよく、このように設定することにより結晶格子緩和に起因した結晶欠陥の発生を回避しながら本発明の構成を実現できる。
【００７１】
この重み付け歪み量は、例えばキャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７の層厚と歪み量を、それぞれ、ｄ1 ，ε1 およびｄ2 ，ε2 とすると、
【００７２】
【数１】
ε＝（ｄ1 ε1 ＋２ｄ2 ε2 ）／（ｄ1 ＋２ｄ2 ）
となり、この関係を本発明に適用すると、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる層厚は数十ｎｍとなる。
【００７３】
また、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる本発明の層構造を、圧縮歪みを有する層で挟み込んで成る、いわゆる歪み補償構造を採用すると、本発明の層構造の上限は、ほぼ解消可能となり、歪み層の数がｎ層存在する場合、各層の層厚：ｄj および歪み量：εj が満たすべき関係は以下のようになる。
【００７４】
【数２】
次に、ｎ型クラッド層１２はドナー不純物をドーピングし、ｎ型導伝層を形成し、スペーサ層１４、リークキャリア障壁層１５，１７、キャリアオーバーフローブロック層１６およびｐ型クラッド層１８はアクセプタ不純物をドーピングしｐ型導伝層を形成する。
【００７５】
次に、本発明に係る半導体発光素子の製造手順の１例を図６を参照して説明する。
【００７６】
図６は、本発明に係る半導体発光素子の製造手順を説明するための図である。図６は、具体的には、半導体発光素子の１実施形態であるＧａＩｎＡｓＰ／ＩｎＰ埋め込み型半導体レーザを光出射端側から見た図である。
【００７７】
まず、次のようにして、図６（ａ）に示すエピタキシャル成長基板３０を製造する。
【００７８】
ｎ型ＩｎＰ基板１１上にｎ型ＩｎＰクラッド層１２、ノンドープのバルクもしくは量子井戸を含む活性層１３、ノンドープもしくはアクセプタを添加したＩｎＰもしくはＧａＩｎＡｓＰよりなるスぺーサ層１４、ｐ型ＧａＩｎＰリークキャリア障壁層１５、ｐ型ＧａＩｎＰもしくはＩｎＰもしくはＧａＩｎＡｓＰよりなるキャリアオーバーフローブロック層１６、ｐ型ＧａＩｎＰリークキャリア障壁層１７、ｐ型ＩｎＰクラッド層１８を順次、有機金属気相成長（ＯＭＶＰＥ）法などで結晶成長してなる、エピタキシャル成長基板３０を製造する。
【００７９】
この、エピタキシャル成長基板３０上に幅数μｍのＳｉ系耐酸誘電体膜２１を数１００μｍ間隔で形成した後、化学エッチング法によりｎ型ＩｎＰクラッド層１２を活性層１３の下側から２μｍ程度残して削り取り、メサ状のストライプを形成して、図６（ｂ）に示すメサ形成基板３１を製造する。
【００８０】
この、メサ形成基板３１上に、ｐ型ＩｎＰ第１埋め込み層１９、ｎ型ＩｎＰ第２埋め込み層２０を順次、結晶成長して埋め込み層を形成した後、Ｓｉ系耐酸誘電体膜をフッ化水素などで除去し、ｐ型ＧａＩｎＡｓＰよりなるコンタクト層２１を成長して、図６（ｃ）に示す埋め込み基板３２を製造する。
【００８１】
次に、この埋め込み基板３２のｎ型導電側にＡｕ−Ｇｅ２３、ｐ型導電側にＡｕ−Ｚｎ２４を真空蒸着法により被着し、熱処理を行いオーミック電極形成基板３３を製造する。
【００８２】
引き続き、このオーミック電極形成基板３３をメサストライプ垂直方向に数１００から１０００μｍ間隔で劈開切断した後、メサストライプを中心に幅数１００μｍ間隔で切断して、図６（ｄ）に示す半導体レーザチップを完成させる。なお、前述の図６（ａ）〜（ｄ）は、このチップ単位の図を示したものである。
【００８３】
従来、半導体レーザ、スーパールミネッセントダイオード、発光ダイオードなどの半導体発光素子は、キャリアの発光再結合が起きる活性層を、それよりバンドギャップの大きな、第１導電型および第２導電型の二つのクラッド層によって、積層方向に、挟んで二つのヘテロ接合を形成してなる、いわゆるダブルヘテロ構造としている。
【００８４】
このダブルヘテロ構造は、キャリアおよび光を活性層に閉じ込める効果があり、誘導放出が効果的に行われるため高性能な半導体発光素子において不可欠な構造となっている。
【００８５】
しかし、半導体発光素子から高い光出力を取り出すためには、大きな電流を素子に注入することになるので、活性層内のキャリア密度が高くなるばかりでなく高温度状態で素子を動作させる事になる。
【００８６】
このような状態では、活性層からクラッド層へ向けて、バンドラインナップの差、即ち、ヘテロ障壁を越えてキャリアがあふれ漏れて行く、いわゆる、キャリアオーバーフローが顕著となり無効電流が増大するため、注入電流を増加しても光出力の増加は飽和していた。
【００８７】
これに対して、本発明に係る半導体素子の実施形態例１で説明したようなソース層１およびリーク層２を、それぞれ前述の半導体発光素子の活性層１３および第２のクラッド層１８に採用することにより、キャリアオーバーフローブロック層１６への量子閉じ込め効果により、状態密度が減少して、少ないキャリア密度、即ち、このキャリア密度を供給する添加不純物の量が少ない場合においても、電子エネルギーで見たホールのフェルミ準位は相対的に低く、また、電子のフェルミ準位は高くなる。
【００８８】
通常、半導体発光素子はキャリアの緩和速度が、０．１ピコ秒程度と極めて速いため、どのような使用条件においても、活性層の近傍では、ほぼ定常状態が実現されるため、活性層とクラッド層のフェルミ準位は一致する。
【００８９】
そのため、本発明の半導体発光素子に本発明の半導体素子の構造を採用することにより、少ない不純物添加量において、活性層１３から第２のクラッド層１８に少数キャリアとしてオーバーフローするキャリアに対するヘテロ障壁を高くすることができる。
【００９０】
半導体発光素子においては、一般的に、アクセプタ不純物の添加量が多くなると、活性層１３で発生した光が、スピン−軌道相互作用分裂帯の電子を、重いホールもしくは軽いホール帯へ励起するために吸収される、いわゆる価電子帯間吸収が強くなるので、キャリアオーバーフローを抑圧しても半導体発光素子の光出力の向上には繋がらないことが明らかになっているが、不純物添加量を少なくできる本発明に係る半導体発光素子は、特に、アクセプタを添加不純物とするｐ側クラッド層形成において利点がある。
【００９１】
これらの結果から、本発明を採用することにより半導体発光素子の高出力動作のみならず高い環境温度での動作性能の向上が可能となる。
【００９２】
次に、図７を参照して本発明に係る半導体発光素子の参考実施形態例２を説明する。
【００９３】
図７は、本発明に係る発導体発光素子の参考実施形態例２を示す図である。この参考実施形態例２は、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７からなる層構成を多数積層させ、電子に対する障壁高さの高い領域を広く取る構成とした例であり、電子オーバーフロー効果を、より抑圧することができる。
【００９４】
また、図８は、本発明に係る半導体発光素子の参考実施形態例３を示す図であり、この参考実施形態例３は、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７からなる層構成を適当な間隔をおいて積層し、電子に対する多重量子障壁（ＭＱＢ）とした例である。通常、ＭＱＢは、クラッド層よりもバンドギャップの小さな材料の組み合わせから成るが、本参考実施形態例３は、ヘテロ障壁を、より大きくできる為ＭＱＢのポテンシャル振幅が拡大可能となり、ＭＱＢの効果をより一層高めることができる。
【００９５】
【発明の効果】
請求項１の発明に係る半導体素子は、ソース層とリーク層とのヘテロ結合の近傍のリーク層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、キャリアオーバーフローを抑圧するのにリーク層における少ない不純物添加量で達成することができる。
【００９６】
また、請求項２の発明に係る半導体発光素子は、請求項１の発明に係る半導体素子を用いて、活性層と第２のクラッド層とのヘテロ結合の近傍の第２のクラッド層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、活性層からのキャリアオーバーフローを抑圧するのに第２のクラッド層側における少ない不純物添加量で達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の実施形態例の構成を示す図である。
【図２】量子閉じ込めの有無によるホールの状態密度を表す図である。
【図３】同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表わす図である。
【図４】本発明に係る半導体発光素子の実施形態例１の構成を示す図である。
【図５】本発明に係る半導体発光素子の実施形態例１の動作を説明するための図である。
【図６】本発明に係る半導体発光素子の製造手順を説明するための図である。
【図７】本発明に係る半導体発光素子の参考実施形態例２の構成を示す図である。
【図８】本発明に係る半導体発光素子の参考実施形態例３の構成を示す図である。
【図９】従来の半導体発光素子の構成を示す図である。
【図１０】従来の半導体発光素子の構成を示す図である。
【符号の説明】
１ ソース層
１ａ 伝導帯端
１ｂ 価電子帯端
２ リーク層
２ａ 伝導帯端
２ｂ 価電子帯端
３ スぺーサ層
３ａ 伝導帯端
３ｂ 価電子帯端
４ リークキャリア障壁層
４ａ 伝導帯端
４ｂ 価電子帯端
５ キャリアオーバーフローブロック層
５ａ 伝導帯端
５ｂ 価電子帯端
６ リークキャリア障壁層
６ａ 伝導帯端
６ｂ 価電子帯端
１１ ｎ型ＩｎＰ基板
１２ 第１のクラッド層
１３ 活性層
１４ スペーサ層
１５ リークキャリア障壁層
１６ キャリアオーバーフローブロック層
１７ リークキャリア障壁層
１８ 第２のクラッド層
１９ 第１埋め込み層
２０ 第２埋め込み層
２１ Ｓｉ系耐酸誘電体膜
２２ コンタクト層
２３ ＡｕＧｅ
２４ ＡｕＺｎ
２５ 伝導帯フェルミ準位
２６ 価電子帯フェルミ準位
３０ エピタキシャル成長基板
３１ メサ形成基板
３２ 埋め込み基板
３３ オーミック電極形成基板
【発明の属する技術分野】
本発明は、半導体のｐ−ｎ接合または半導体ヘテロ接合の近傍におけるキャリアオーバーフローが原因となり、動作特性が制限を受ける半導体素子に関し、さらに、半導体レーザを始めとする半導体発光素子の活性層近傍または、埋め込み層のｐ−ｎ接合に関する。
【０００２】
【従来の技術】
図９および図１０を参照して、従来のダブルヘテロ構造を有する半導体レーザ（ＬＤ）、スーパールミネッセントダイオード（ＳＬＤ）などの半導体発光素子の従来技術を説明する。
【０００３】
図９および図１０は、従来の半導体発光素子の構成を示す図である。
【０００４】
図９において、活性層４１は、ｎ形クラッド層（第１のクラッド層）４２およびｐ型クラッド層（第２のクラッド層）４３に狭まれており、活性層４１と第１のクラッド層４２との間および活性層４１と第２のクラッド層４３との間は、それぞれヘテロ障壁４４，４５を成すダブルヘテロ構造で構成されている。
【０００５】
このような半導体発光素子においては、高出力動作時において、活性層４１内のキャリア密度および温度が高くなり、キャリアが活性層４１から第２のクラッド層４３へ、ヘテロ障壁４５を越えてあふれ、漏れて行く。このキャリアオーバーフローのため無効電流が顕著となり、注入電流を増加しても光出力は飽和してしまい、増加しない状態となってしまう。
【０００６】
すなわち、このとき、活性層４１内の電子エネルギー分布４６は、第２のクラッド層４３の伝導帯端４３ａを越えて高くなった部分（ハッチングで表わされている部分）がヘテロ障壁４５を超えて第２のクラッド層４３に、オーバフロー電子４７として漏れていく。
【０００７】
なお、図９において、４２ａおよび４２ｂは、第１のクラッド層４２の伝導帯端および価電子帯端を表わし、４３ｂは第２のクラッド層４３の価電子帯端を表わしている。
【０００８】
また、４８はホールエネルギー分布、４９は伝導帯フェルミ準位、５０は価電子帯フェルミ準位を表わしている。
【０００９】
このような、キャリアオーバーフローを抑圧するには、図１０に示すように、活性層４１と第２クラッド層４３との間のヘテロ障壁４５を高くすることが行なわれる。
【００１０】
図１０に示すように、ヘテロ障壁４５を高くすることによって、電子エネルギー分布４６のうち斜線で示した部分、すなわちｐ型クラッド層にオーバーフローしていく電子の密度４７を減少させることができる。
【００１１】
このヘテロ障壁４５を高くするには、次の３つの手段がある。
【００１２】
（１） 第２のクラッド層４３の不純物濃度を高めること。
【００１３】
（２） 第２のクラッド層４３を、より大きなバンドギャップを有する材料で構成すること。
【００１４】
（３） 第２のクラッド層４３内の活性層４１に隣接した位置に多重量子障壁（Ｍｕｌｔｉ−Ｑｕａｎｔｕｍ Ｂａｒｒｉｅｒ：ＭＱＢ）を設けること。
【００１５】
以上の３つの手段には、それぞれ、次のような問題がある。
【００１６】
（１） このオーバーフローを起こす主なキャリアは、有効質量が小さくモビリティが大きい電子である。電子のオーバーフローを抑圧するためには、電子が漏れて行く第２のクラッド層４３の添加不純物であるアクセプターの濃度を高くする必要がある。
【００１７】
しかし、半導体発光素子においては、アクセプターの濃度を高くすることは価電子帯間吸収に起因する光吸収の割合が大きくなるため、むしろ光出力の低下を招くと言う問題があった。
【００１８】
（２） ＧａＩｎＡｓＰ／ＩｎＰ系半導体発光素子についてみてみると、ＩｎＰに格子整合が取れるバンドギャップの大きな混晶材料としてＡｌＧａＡｓＳｂ系があるが、この混晶の結晶成長は難しいばかりでなく、この混晶には酸化されやすいＡｌが含まれているため、埋め込み構造を形成するための埋め込み層の再成長工程が大変困難となる。
【００１９】
また、一般的にバンドギャップの大きい材料はアクセプターの活性化率が低いため、ホールのフェルミ準位が低いばかりではなく材料の電気抵抗が大きくなり、この面でも実用化が困難となっている。
【００２０】
このため、従来からクラッド層に使用されているＩｎＰが事実上最大のバンドギャップを有する半導体となる。
【００２１】
（３） ＭＱＢは、伊賀氏らにより提案された構造（Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．，２２，１００８，１９８６）であり、この構造とすることは、空間的な周期ポテンシャルに入射する電子の波動関数の分散特性を、このポテンシャル高さと周期により制御して障壁を実効的に高める手法である。
【００２２】
しかし、半導体発光素子が動作している状態は、活性層４１の近傍の電場や温度が常に揺らいでいるが、このような条件においても、ＭＱＢの設計値と実際の周期ポテンシャルの誤差として、周期精度はサブナノメートルが、また、エネルギーは数ミリエレクトロンボルト以下が要求され、これを満たさない場合はトンネル効果により障壁は消失してしまい、この構造の有効性の再現は極めて難しい。
【００２３】
これらの問題から、従来は、（１）に述べたように、不純物濃度を高めることにより、第２のクラッド層４３の多数キャリアのフェルミ準位を高くしてオーバーフローキャリアに対するヘテロ障壁５を高くすることが行われてきた。
【００２４】
【発明が解決しようとする課題】
本発明は、所定のバンドギャップを有する第１の半導体層と、これと同一又はこれより大きなバンドギャップを有する第２の半導体層とを互いに接合してなる半導体素子において、第１の半導体層から第２の半導体層へ、接合障壁を越えて少数キャリアとして漏れて行くオーバーフローキャリアを、少ない不純物添加濃度において抑圧することが可能な半導体素子および半導体発光素子を提供する。
【００２５】
【課題を解決するための手段】
本発明に係る半導体素子は、オーバーフローキャリアを供給するソース層１と、該ソース層と同一又はこれより大きなバンドギャップを有して該ソース層に接合されて前記オーバーフローキャリアが漏洩して行くリーク層２と、該接合の近傍の該リーク層に所定の間隔を置いて設けられ、該リーク層よりバンドギャップ又はヘテロ障壁の大きい第１および第２のリークキャリア障壁層４、６を１組のみ備え、該１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記リーク層のバンドギャップよりも大きいキャリアオーバーフローブロック層５を形成し、前記リーク層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【００２６】
また、本発明に係る半導体発光素子は、活性層１３と、該活性層の一方にヘテロ接合され、該活性層よりバンドギャップの大きい第１のクラッド層１２と、該活性層の他方にヘテロ接合され、該活性層よりバンドギャップの大きい第２のクラッド層１８とを備えた半導体発光素子において、前記第２のクラッド層が、前記活性層とのヘテロ接合の近傍に所定の間隔を置いて前記第２のクラッド層よりバンドギャップの大きい第１および第２のリークキャリア障壁層１５、１７を１組のみ備え、前記１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記第２のクラッド層のバンドギャップよりも大きいキャリアオーバーフローブロック層１６を形成し、前記第２のクラッド層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【００２７】
【発明の実施の形態】
本発明は、ホールのトンネル確率が小さいことに着目し、クラッド層側にホールの量子井戸を形成し価電子帯側の状態密度を減少させ、少ないアクセプタドープ量で価電子帯フェルミ準位を高くすることである。これにより伝導帯側のヘテロ障壁が高くなり、活性層からの電子のオーバーフローが抑圧される。
【００２８】
アクセプタのドープ量が少なくて良いことは、価電子帯間吸収の減少による半導体発光素子の性能の低下から解放され高性能化が実現できる。従来は、短波長半導体発光素子や高温動作素子を実現する為にはバンドギャップの大きなクラッド層材料の採用が必須であるが、この様な素材においてはアクセプタの活性化率が低く、高いホールフェルミ準位の実現が困難となっている。本発明はこの様な問題の解決に有効である。
【００２９】
本発明は、ＧａＩｎＡｓＰ系半導体に限られるものではなく、バンドラインナップを調整し量子井戸を形成できる材料であれば、歪みの有無に関わらず全ての半導体材料に適用できる汎用性を有している。
【００３０】
本発明に係る半導体素子の実施形態例１を図１を参照して説明する。
【００３１】
図１は、本発明に係る半導体素子の構成の１例を示す図であり、ソース層より大きなバンドギャップを有したリーク層が接合されて成る構成例である。
【００３２】
図１において、ソース層１はオーバーフローキャリアを供給する半導体層であり、リーク層２はこのオーバーフローキャリアが漏洩して行く半導体層である。
そして、半導体発光素子例えば半導体レーザの場合、上記ソース層１およびリーク層２は、後述するがそれぞれ活性層およびクラッド層に相当する。リーク層２はソース層１より大きいバンドギャップを有し、ソース層１にヘテロ接合で積層されて構成されている。
【００３３】
このリーク層２には、ソース層１との接合の近傍に、スペーサ層３を介して、リーク層２のバンドギャップより大きいバンドギャップを有する２つのリークキャリア障壁層４、６を所定の間隔を置いて設け、この２つのリークキャリア障壁層４、６の間にキャリアオーバーフローブロック層５を電子およびホールの波動関数のコヒーレント長程度の層厚で設けてある。
【００３４】
なお、１ａ〜６ａおよび１ｂ〜６ｂは各層のバンドギャップの伝導帯端および価電子帯端を示し、点線は各層間の結合を示す。
【００３５】
リーク層２、リークキャリア障壁層４、６、キャリアオーバーフローブロック層５には同種のドーパント（導伝型を決定する不純物）が添加されており、キャリアオーバーフローブロック層５内のキャリアが、この層とリークキャリア障壁層４、６の間に生じるヘテロ障壁により量子閉じ込めされる。
【００３６】
なお、ヘテロ障壁は、伝導帯側および価電子帯側の両方に存在する例を示したが、伝導帯側又は価電子帯側のいずれか一方に存在するように構成しても良い。
【００３７】
また、スペーサ層３は省略しても良い。
【００３８】
次に、図２および図３を参照して、量子閉じ込め効果と状態密度について説明する。
【００３９】
図２は、量子閉じ込めの有無によるホールの状態密度を表わす図、図３は同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表す図であり、図３（ａ）は量子閉じ込めが無い場合、図３（ｂ）は量子閉じ込めがある場合を示している。
【００４０】
図２は、縦軸が電子エネルギーを、横軸がホールの状態密度を表わしている。
【００４１】
この量子閉じ込め効果が有る場合には、この効果が無い場合に比べて半導体の状態密度が減少する。
【００４２】
この状態密度とは、半導体の中において、運動エネルギー（Ｅｋ）を持つキャリア（電子，ホール）が運動エネルギー（Ｅｋ）を中心に微少エネルギー幅の間に、単位体積当たりに存在するキャリア数のことである。
【００４３】
半導体のキャリア密度、即ち、半導体内の単位体積当たりに存在するキャリア数は、この状態密度にフェルミ−デイラック統計関数を掛けたものを、０から無限までのエネルギー領域で積分して得られる。
【００４４】
この状態密度の値が大きいほどキャリア密度の値も大きくなる。
【００４５】
このフェルミ−ディラック統計関数とは、主量子数、方位量子数、磁気量子数およびスピン量子数で決まる量子状態を、異なる２つ以上の粒子が、同時に持つことはない粒子群に適用される。
【００４６】
このフェルミ−ディラック統計関数は０と１との間に値をもつ、エネルギーに関する粒子の単調減少もしくは単調増加する分布関数であり、特に、この関数値が０．５となるエネルギーの値はフェルミ準位と呼ばれる。
【００４７】
半導体も含めた物質系では、定常状態において、このフェルミ準位は全て同一の値となる。
【００４８】
次に、図２を参照して、この状態密度が減少する理由を価電子帯のホールを例にとって述べると次のようになる。
【００４９】
量子閉じ込めが無いバルク結晶の場合には、ホールの状態密度は、電子エネルギーが減少するに従って、２次関数型で増大する。一方、量子閉じ込め効果が有る場合には、量子閉じ込めが無いバルク結晶の場合の状態密度関数を包絡線として、階段状に増大し、かつ、状態密度は、０にはならないという著しい特徴がある。
【００５０】
図３は、同一のフェルミ準位における、量子閉じ込め効果がある場合と無い場合とについて、ホール密度に対するエネルギー分布の例を示した。（ａ）は量子効果の無い場合であり、（ｂ）は有る場合を示す。図中の斜線で示した面積が、キャリア密度に対応する。
【００５１】
これらの図から、同一のフェルミ準位では量子閉じ込め効果がある場合は、これが無い場合に比べて明らかにキャリア密度が小さいことが分る。
【００５２】
以上説明したように、キャリア密度が同一である場合には、量子閉じ込め効果が有ることによりフェルミ準位のエネルギー値が、電子エネルギーでは低く（ホールエネルギーでは高く）なる。
【００５３】
金属や半導体などの物質が複数接合されているとき、これらのバンドラインナップは、フェルミ準位エネルギーが一致するように配置する。それ故、本発明の半導体素子の構造により、キャリアオーバーフローブロック層のホールフェルミ準位のエネルギーが、本発明を用いない場合に比較して高くなるが、これは、価電子帯フェルミ準位が一致するようバンドラインナップが配列するため、同一の不純物添加量においても伝導帯側の障壁が高くなることを意味している。
【００５４】
このため、本発明の半導体素子を例えば半導体レーザのｐ型導電性のクラッド層内の活性層の近傍に適用すると価電子帯間吸収の増大を抑圧しながら電子がｐ型導電性のクラッド層に漏洩して行く現象を抑えることが可能となり、半導体レーザの高出力化および高温動作特性の向上が可能となる。
【００５５】
また、一方、本発明の半導体素子を例えば半導体レーザのｎ−ｐ−ｎ又はｐ−ｎ−ｐ型埋め込み層のｐ−ｎおよびｎ−ｐ接合に適用すると、これは、ソース層とリーク層が同一のバンドギャップの場合に相当する。
【００５６】
従来は、埋め込み層を貫通するように流れるために活性層で光に変換されない無効電流を抑圧するため、埋め込み層への不純物添加量を増大していた。しかし、このようにすると活性層近傍のｐ型導電性の埋め込み層に依る価電子帯間吸収が強くなること、および埋め込み層自体の電気抵抗が低くなり無効電流の抑圧効果が弱くなることのため半導体レーザの高出力動作特性の向上が困難な状況になっていた。
【００５７】
しかし、本発明を埋め込み層に適用することにより不純物濃度が相対的に少ない場合においても無効電流に対する高い障壁が可能となるため、価電子帯間吸収および埋め込み層電気抵抗の低下を抑圧しながら有効な埋め込み層を実現することができる。
【００５８】
次に、本発明に係る半導体発光素子の実施形態例１を図４および図５を参照して説明する。
【００５９】
図４は、本発明に係る半導体発光素子の実施形態例１の構成を示す図、図５は、同じく動作を説明するための図である。
【００６０】
図において、１２はｎ型クラッド層（ｎ型ＩｎＰクラッド層又は第１のクラッド層ともいう）、１２ａはその伝導帯端、１２ｂはその価電子帯端、１３は活性層、１８はｐ型クラッド層（ｐ型ＩｎＰクラッド層又は第２のクラッド層ともいう）、１４はスぺーサ層、１５および１７はリークキャリア障壁層、１６はキャリアオーバーフローブロック層、２５は伝導帯フェルミ準位、２６は価電子帯フェルミ準位である。
【００６１】
なお、図４に示した半導体発光素子は、半導体レーザなどダブルヘテロ構造を有するもので、図２を参照して説明した本発明に係る半導体素子を応用したものである。
【００６２】
図２の符号を、図４の符号に対応させると次のようになる。すなわち、ソース層１が活性層１３に、リーク層２がｐ型クラッド層１８に、スペーサ層３がスペーサ層１４に、クリークキャリア障壁層４、６はリークキャリア障壁層１５，１７に、キャリアオーバーフローブロック層５はキャリアオーバーフローブロック層１６にそれぞれ対応している。
【００６３】
なお、キャリアオーバーフロー現象はキャリア電子において顕著に現われるため、図４においてはｐ型クラッド層１８側にキャリアオーバーフローブロック層１６とリークキャリア障壁層１５，１７（矢印Ａで示す。「本発明の層構造」という。）を設け、また説明を簡単にするためキャリアオーバーフローブロック層１６のバンドギャップをｐ型クラッド層１８のバンドギャップと同一にしてある。
【００６４】
次に、図５を参照して、図４に示された半導体発光素子を動作させたときのバンドラインアップを説明する。
【００６５】
図５においては、活性層１３は不純物が無添加（ノンドープ）である場合を示す。この場合、活性層１３には電子とホールが同時に供給される、いわゆる、ダブルインジェクションとなる。
【００６６】
このようなダブルインジェクションのとき、ｐ型クラッド層１８と活性層１３とのホールフェルミ準位が一致し、また、ｎ型クラッド層１２と活性層１３との電子のフェルミ準位が一致するようにバンドラインナップが配列する。
【００６７】
そうすると、量子閉じ込め効果による状態密度が低減して、キャリアオーバーフローブロック層１６が伝導帯側方向に押し上げられて、その伝導帯端がｐ型クラッド層１８の伝導帯端よりも押し上げられ、活性層１３からオーバーフローした電子を効果的にブロックする。
【００６８】
また、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７ともに、基板結晶との格子整合を取る必要性は必ずしも無く、格子緩和が生じない範囲で歪みを印加してバンドギャップを拡大することは、キャリアオーバーフローの抑圧効果を高めるために大変有効であることは明らかである。
【００６９】
すなわち、バンドギャップの拡大は伸張歪みを半導体結晶に印加することによっても実現されるため、伸張歪みをキャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる本発明の層構造に加えるのである。
【００７０】
この歪み量は、これらの層を成長する時点における結晶成長材料の供給量により制御され、また、本発明の層構造における層厚の上限は各層厚で重み付けされた歪み量：εから計算されるＪ．Ｗ．ＭａｔｔｈｅｗｓとＡ．Ｅ．Ｂｌａｋｅｓｌｅｅにより提案された臨界膜厚（Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ２７，１１８，１９７４）以内の層厚で形成すればよく、このように設定することにより結晶格子緩和に起因した結晶欠陥の発生を回避しながら本発明の構成を実現できる。
【００７１】
この重み付け歪み量は、例えばキャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７の層厚と歪み量を、それぞれ、ｄ1 ，ε1 およびｄ2 ，ε2 とすると、
【００７２】
【数１】
ε＝（ｄ1 ε1 ＋２ｄ2 ε2 ）／（ｄ1 ＋２ｄ2 ）
となり、この関係を本発明に適用すると、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる層厚は数十ｎｍとなる。
【００７３】
また、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５、１７からなる本発明の層構造を、圧縮歪みを有する層で挟み込んで成る、いわゆる歪み補償構造を採用すると、本発明の層構造の上限は、ほぼ解消可能となり、歪み層の数がｎ層存在する場合、各層の層厚：ｄj および歪み量：εj が満たすべき関係は以下のようになる。
【００７４】
【数２】
【００７５】
次に、本発明に係る半導体発光素子の製造手順の１例を図６を参照して説明する。
【００７６】
図６は、本発明に係る半導体発光素子の製造手順を説明するための図である。図６は、具体的には、半導体発光素子の１実施形態であるＧａＩｎＡｓＰ／ＩｎＰ埋め込み型半導体レーザを光出射端側から見た図である。
【００７７】
まず、次のようにして、図６（ａ）に示すエピタキシャル成長基板３０を製造する。
【００７８】
ｎ型ＩｎＰ基板１１上にｎ型ＩｎＰクラッド層１２、ノンドープのバルクもしくは量子井戸を含む活性層１３、ノンドープもしくはアクセプタを添加したＩｎＰもしくはＧａＩｎＡｓＰよりなるスぺーサ層１４、ｐ型ＧａＩｎＰリークキャリア障壁層１５、ｐ型ＧａＩｎＰもしくはＩｎＰもしくはＧａＩｎＡｓＰよりなるキャリアオーバーフローブロック層１６、ｐ型ＧａＩｎＰリークキャリア障壁層１７、ｐ型ＩｎＰクラッド層１８を順次、有機金属気相成長（ＯＭＶＰＥ）法などで結晶成長してなる、エピタキシャル成長基板３０を製造する。
【００７９】
この、エピタキシャル成長基板３０上に幅数μｍのＳｉ系耐酸誘電体膜２１を数１００μｍ間隔で形成した後、化学エッチング法によりｎ型ＩｎＰクラッド層１２を活性層１３の下側から２μｍ程度残して削り取り、メサ状のストライプを形成して、図６（ｂ）に示すメサ形成基板３１を製造する。
【００８０】
この、メサ形成基板３１上に、ｐ型ＩｎＰ第１埋め込み層１９、ｎ型ＩｎＰ第２埋め込み層２０を順次、結晶成長して埋め込み層を形成した後、Ｓｉ系耐酸誘電体膜をフッ化水素などで除去し、ｐ型ＧａＩｎＡｓＰよりなるコンタクト層２１を成長して、図６（ｃ）に示す埋め込み基板３２を製造する。
【００８１】
次に、この埋め込み基板３２のｎ型導電側にＡｕ−Ｇｅ２３、ｐ型導電側にＡｕ−Ｚｎ２４を真空蒸着法により被着し、熱処理を行いオーミック電極形成基板３３を製造する。
【００８２】
引き続き、このオーミック電極形成基板３３をメサストライプ垂直方向に数１００から１０００μｍ間隔で劈開切断した後、メサストライプを中心に幅数１００μｍ間隔で切断して、図６（ｄ）に示す半導体レーザチップを完成させる。なお、前述の図６（ａ）〜（ｄ）は、このチップ単位の図を示したものである。
【００８３】
従来、半導体レーザ、スーパールミネッセントダイオード、発光ダイオードなどの半導体発光素子は、キャリアの発光再結合が起きる活性層を、それよりバンドギャップの大きな、第１導電型および第２導電型の二つのクラッド層によって、積層方向に、挟んで二つのヘテロ接合を形成してなる、いわゆるダブルヘテロ構造としている。
【００８４】
このダブルヘテロ構造は、キャリアおよび光を活性層に閉じ込める効果があり、誘導放出が効果的に行われるため高性能な半導体発光素子において不可欠な構造となっている。
【００８５】
しかし、半導体発光素子から高い光出力を取り出すためには、大きな電流を素子に注入することになるので、活性層内のキャリア密度が高くなるばかりでなく高温度状態で素子を動作させる事になる。
【００８６】
このような状態では、活性層からクラッド層へ向けて、バンドラインナップの差、即ち、ヘテロ障壁を越えてキャリアがあふれ漏れて行く、いわゆる、キャリアオーバーフローが顕著となり無効電流が増大するため、注入電流を増加しても光出力の増加は飽和していた。
【００８７】
これに対して、本発明に係る半導体素子の実施形態例１で説明したようなソース層１およびリーク層２を、それぞれ前述の半導体発光素子の活性層１３および第２のクラッド層１８に採用することにより、キャリアオーバーフローブロック層１６への量子閉じ込め効果により、状態密度が減少して、少ないキャリア密度、即ち、このキャリア密度を供給する添加不純物の量が少ない場合においても、電子エネルギーで見たホールのフェルミ準位は相対的に低く、また、電子のフェルミ準位は高くなる。
【００８８】
通常、半導体発光素子はキャリアの緩和速度が、０．１ピコ秒程度と極めて速いため、どのような使用条件においても、活性層の近傍では、ほぼ定常状態が実現されるため、活性層とクラッド層のフェルミ準位は一致する。
【００８９】
そのため、本発明の半導体発光素子に本発明の半導体素子の構造を採用することにより、少ない不純物添加量において、活性層１３から第２のクラッド層１８に少数キャリアとしてオーバーフローするキャリアに対するヘテロ障壁を高くすることができる。
【００９０】
半導体発光素子においては、一般的に、アクセプタ不純物の添加量が多くなると、活性層１３で発生した光が、スピン−軌道相互作用分裂帯の電子を、重いホールもしくは軽いホール帯へ励起するために吸収される、いわゆる価電子帯間吸収が強くなるので、キャリアオーバーフローを抑圧しても半導体発光素子の光出力の向上には繋がらないことが明らかになっているが、不純物添加量を少なくできる本発明に係る半導体発光素子は、特に、アクセプタを添加不純物とするｐ側クラッド層形成において利点がある。
【００９１】
これらの結果から、本発明を採用することにより半導体発光素子の高出力動作のみならず高い環境温度での動作性能の向上が可能となる。
【００９２】
次に、図７を参照して本発明に係る半導体発光素子の参考実施形態例２を説明する。
【００９３】
図７は、本発明に係る発導体発光素子の参考実施形態例２を示す図である。この参考実施形態例２は、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７からなる層構成を多数積層させ、電子に対する障壁高さの高い領域を広く取る構成とした例であり、電子オーバーフロー効果を、より抑圧することができる。
【００９４】
また、図８は、本発明に係る半導体発光素子の参考実施形態例３を示す図であり、この参考実施形態例３は、キャリアオーバーフローブロック層１６およびリークキャリア障壁層１５，１７からなる層構成を適当な間隔をおいて積層し、電子に対する多重量子障壁（ＭＱＢ）とした例である。通常、ＭＱＢは、クラッド層よりもバンドギャップの小さな材料の組み合わせから成るが、本参考実施形態例３は、ヘテロ障壁を、より大きくできる為ＭＱＢのポテンシャル振幅が拡大可能となり、ＭＱＢの効果をより一層高めることができる。
【００９５】
【発明の効果】
請求項１の発明に係る半導体素子は、ソース層とリーク層とのヘテロ結合の近傍のリーク層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、キャリアオーバーフローを抑圧するのにリーク層における少ない不純物添加量で達成することができる。
【００９６】
また、請求項２の発明に係る半導体発光素子は、請求項１の発明に係る半導体素子を用いて、活性層と第２のクラッド層とのヘテロ結合の近傍の第２のクラッド層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、活性層からのキャリアオーバーフローを抑圧するのに第２のクラッド層側における少ない不純物添加量で達成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の実施形態例の構成を示す図である。
【図２】量子閉じ込めの有無によるホールの状態密度を表す図である。
【図３】同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表わす図である。
【図４】本発明に係る半導体発光素子の実施形態例１の構成を示す図である。
【図５】本発明に係る半導体発光素子の実施形態例１の動作を説明するための図である。
【図６】本発明に係る半導体発光素子の製造手順を説明するための図である。
【図７】本発明に係る半導体発光素子の参考実施形態例２の構成を示す図である。
【図８】本発明に係る半導体発光素子の参考実施形態例３の構成を示す図である。
【図９】従来の半導体発光素子の構成を示す図である。
【図１０】従来の半導体発光素子の構成を示す図である。
【符号の説明】
１ ソース層
１ａ 伝導帯端
１ｂ 価電子帯端
２ リーク層
２ａ 伝導帯端
２ｂ 価電子帯端
３ スぺーサ層
３ａ 伝導帯端
３ｂ 価電子帯端
４ リークキャリア障壁層
４ａ 伝導帯端
４ｂ 価電子帯端
５ キャリアオーバーフローブロック層
５ａ 伝導帯端
５ｂ 価電子帯端
６ リークキャリア障壁層
６ａ 伝導帯端
６ｂ 価電子帯端
１１ ｎ型ＩｎＰ基板
１２ 第１のクラッド層
１３ 活性層
１４ スペーサ層
１５ リークキャリア障壁層
１６ キャリアオーバーフローブロック層
１７ リークキャリア障壁層
１８ 第２のクラッド層
１９ 第１埋め込み層
２０ 第２埋め込み層
２１ Ｓｉ系耐酸誘電体膜
２２ コンタクト層
２３ ＡｕＧｅ
２４ ＡｕＺｎ
２５ 伝導帯フェルミ準位
２６ 価電子帯フェルミ準位
３０ エピタキシャル成長基板
３１ メサ形成基板
３２ 埋め込み基板
３３ オーミック電極形成基板
Claims (2)
- オーバーフローキャリアを供給するソース層（１）と、該ソース層と同一又はこれより大きなバンドギャップを有して該ソース層に接合されて前記オーバーフローキャリアが漏洩して行くリーク層（２）と、該接合の近傍の該リーク層に所定の間隔を置いて設けられ、該リーク層よりバンドギャップ又はヘテロ障壁の大きい第１および第２のリークキャリア障壁層（４、６）を１組のみ備え、
該１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記リーク層のバンドギャップよりも大きいキャリアオーバーフローブロック層（５）を形成し、
前記リーク層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されていることを特徴とする半導体素子。 - 活性層（１３）と、該活性層の一方にヘテロ接合され、該活性層よりバンドギャップの大きい第１のクラッド層（１２）と、該活性層の他方にヘテロ接合され、該活性層よりバンドギャップの大きい第２のクラッド層（１８）とを備えた半導体発光素子において、
前記第２のクラッド層が、前記活性層とのヘテロ接合の近傍に所定の間隔を置いて前記第２のクラッド層よりバンドギャップの大きい第１および第２のリークキャリア障壁層（１５、１７）を１組のみ備え、
前記１組の第１および第２のリークキャリア障壁層の間に、そのバンドギャップが前記第２のクラッド層のバンドギャップよりも大きいキャリアオーバーフローブロック層（１６）を形成し、
前記第２のクラッド層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されていることを特徴とする半導体発光素子。
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