JP4030692B2 - 半導体素子および半導体発光素子 - Google Patents
半導体素子および半導体発光素子 Download PDFInfo
- Publication number
- JP4030692B2 JP4030692B2 JP25618999A JP25618999A JP4030692B2 JP 4030692 B2 JP4030692 B2 JP 4030692B2 JP 25618999 A JP25618999 A JP 25618999A JP 25618999 A JP25618999 A JP 25618999A JP 4030692 B2 JP4030692 B2 JP 4030692B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- leak
- carrier
- band gap
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体のp−n接合または半導体ヘテロ接合の近傍におけるキャリアオーバーフローが原因となり、動作特性が制限を受ける半導体素子に関し、さらに、半導体レーザを始めとする半導体発光素子の活性層近傍または、埋め込み層のp−n接合に関する。
【0002】
【従来の技術】
図9および図10を参照して、従来のダブルヘテロ構造を有する半導体レーザ(LD)、スーパールミネッセントダイオード(SLD)などの半導体発光素子の従来技術を説明する。
【0003】
図9および図10は、従来の半導体発光素子の構成を示す図である。
【0004】
図9において、活性層41は、n形クラッド層(第1のクラッド層)42およびp型クラッド層(第2のクラッド層)43に狭まれており、活性層41と第1のクラッド層42との間および活性層41と第2のクラッド層43との間は、それぞれヘテロ障壁44,45を成すダブルヘテロ構造で構成されている。
【0005】
このような半導体発光素子においては、高出力動作時において、活性層41内のキャリア密度および温度が高くなり、キャリアが活性層41から第2のクラッド層43へ、ヘテロ障壁45を越えてあふれ、漏れて行く。このキャリアオーバーフローのため無効電流が顕著となり、注入電流を増加しても光出力は飽和してしまい、増加しない状態となってしまう。
【0006】
すなわち、このとき、活性層41内の電子エネルギー分布46は、第2のクラッド層43の伝導帯端43aを越えて高くなった部分(ハッチングで表わされている部分)がヘテロ障壁45を超えて第2のクラッド層43に、オーバフロー電子47として漏れていく。
【0007】
なお、図9において、42aおよび42bは、第1のクラッド層42の伝導帯端および価電子帯端を表わし、43bは第2のクラッド層43の価電子帯端を表わしている。
【0008】
また、48はホールエネルギー分布、49は伝導帯フェルミ準位、50は価電子帯フェルミ準位を表わしている。
【0009】
このような、キャリアオーバーフローを抑圧するには、図10に示すように、活性層41と第2クラッド層43との間のヘテロ障壁45を高くすることが行なわれる。
【0010】
図10に示すように、ヘテロ障壁45を高くすることによって、電子エネルギー分布46のうち斜線で示した部分、すなわちp型クラッド層にオーバーフローしていく電子の密度47を減少させることができる。
【0011】
このヘテロ障壁45を高くするには、次の3つの手段がある。
【0012】
(1) 第2のクラッド層43の不純物濃度を高めること。
【0013】
(2) 第2のクラッド層43を、より大きなバンドギャップを有する材料で構成すること。
【0014】
(3) 第2のクラッド層43内の活性層41に隣接した位置に多重量子障壁(Multi−Quantum Barrier:MQB)を設けること。
【0015】
以上の3つの手段には、それぞれ、次のような問題がある。
【0016】
(1) このオーバーフローを起こす主なキャリアは、有効質量が小さくモビリティが大きい電子である。電子のオーバーフローを抑圧するためには、電子が漏れて行く第2のクラッド層43の添加不純物であるアクセプターの濃度を高くする必要がある。
【0017】
しかし、半導体発光素子においては、アクセプターの濃度を高くすることは価電子帯間吸収に起因する光吸収の割合が大きくなるため、むしろ光出力の低下を招くと言う問題があった。
【0018】
(2) GaInAsP/InP系半導体発光素子についてみてみると、InPに格子整合が取れるバンドギャップの大きな混晶材料としてAlGaAsSb系があるが、この混晶の結晶成長は難しいばかりでなく、この混晶には酸化されやすいAlが含まれているため、埋め込み構造を形成するための埋め込み層の再成長工程が大変困難となる。
【0019】
また、一般的にバンドギャップの大きい材料はアクセプターの活性化率が低いため、ホールのフェルミ準位が低いばかりではなく材料の電気抵抗が大きくなり、この面でも実用化が困難となっている。
【0020】
このため、従来からクラッド層に使用されているInPが事実上最大のバンドギャップを有する半導体となる。
【0021】
(3) MQBは、伊賀氏らにより提案された構造(Electron.Lett.,22,1008,1986)であり、この構造とすることは、空間的な周期ポテンシャルに入射する電子の波動関数の分散特性を、このポテンシャル高さと周期により制御して障壁を実効的に高める手法である。
【0022】
しかし、半導体発光素子が動作している状態は、活性層41の近傍の電場や温度が常に揺らいでいるが、このような条件においても、MQBの設計値と実際の周期ポテンシャルの誤差として、周期精度はサブナノメートルが、また、エネルギーは数ミリエレクトロンボルト以下が要求され、これを満たさない場合はトンネル効果により障壁は消失してしまい、この構造の有効性の再現は極めて難しい。
【0023】
これらの問題から、従来は、(1)に述べたように、不純物濃度を高めることにより、第2のクラッド層43の多数キャリアのフェルミ準位を高くしてオーバーフローキャリアに対するヘテロ障壁5を高くすることが行われてきた。
【0024】
【発明が解決しようとする課題】
本発明は、所定のバンドギャップを有する第1の半導体層と、これと同一又はこれより大きなバンドギャップを有する第2の半導体層とを互いに接合してなる半導体素子において、第1の半導体層から第2の半導体層へ、接合障壁を越えて少数キャリアとして漏れて行くオーバーフローキャリアを、少ない不純物添加濃度において抑圧することが可能な半導体素子および半導体発光素子を提供する。
【0025】
【課題を解決するための手段】
本発明に係る半導体素子は、オーバーフローキャリアを供給するソース層1と、該ソース層と同一又はこれより大きなバンドギャップを有して該ソース層に接合されて前記オーバーフローキャリアが漏洩して行くリーク層2と、該接合の近傍の該リーク層に所定の間隔を置いて設けられ、該リーク層よりバンドギャップ又はヘテロ障壁の大きい第1および第2のリークキャリア障壁層4、6を1組のみ備え、該1組の第1および第2のリークキャリア障壁層の間に、そのバンドギャップが前記リーク層のバンドギャップよりも大きいキャリアオーバーフローブロック層5を形成し、前記リーク層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【0026】
また、本発明に係る半導体発光素子は、活性層13と、該活性層の一方にヘテロ接合され、該活性層よりバンドギャップの大きい第1のクラッド層12と、該活性層の他方にヘテロ接合され、該活性層よりバンドギャップの大きい第2のクラッド層18とを備えた半導体発光素子において、前記第2のクラッド層が、前記活性層とのヘテロ接合の近傍に所定の間隔を置いて前記第2のクラッド層よりバンドギャップの大きい第1および第2のリークキャリア障壁層15、17を1組のみ備え、前記1組の第1および第2のリークキャリア障壁層の間に、そのバンドギャップが前記第2のクラッド層のバンドギャップよりも大きいキャリアオーバーフローブロック層16を形成し、前記第2のクラッド層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されているものである。
【0027】
【発明の実施の形態】
本発明は、ホールのトンネル確率が小さいことに着目し、クラッド層側にホールの量子井戸を形成し価電子帯側の状態密度を減少させ、少ないアクセプタドープ量で価電子帯フェルミ準位を高くすることである。これにより伝導帯側のヘテロ障壁が高くなり、活性層からの電子のオーバーフローが抑圧される。
【0028】
アクセプタのドープ量が少なくて良いことは、価電子帯間吸収の減少による半導体発光素子の性能の低下から解放され高性能化が実現できる。従来は、短波長半導体発光素子や高温動作素子を実現する為にはバンドギャップの大きなクラッド層材料の採用が必須であるが、この様な素材においてはアクセプタの活性化率が低く、高いホールフェルミ準位の実現が困難となっている。本発明はこの様な問題の解決に有効である。
【0029】
本発明は、GaInAsP系半導体に限られるものではなく、バンドラインナップを調整し量子井戸を形成できる材料であれば、歪みの有無に関わらず全ての半導体材料に適用できる汎用性を有している。
【0030】
本発明に係る半導体素子の実施形態例1を図1を参照して説明する。
【0031】
図1は、本発明に係る半導体素子の構成の1例を示す図であり、ソース層より大きなバンドギャップを有したリーク層が接合されて成る構成例である。
【0032】
図1において、ソース層1はオーバーフローキャリアを供給する半導体層であり、リーク層2はこのオーバーフローキャリアが漏洩して行く半導体層である。
そして、半導体発光素子例えば半導体レーザの場合、上記ソース層1およびリーク層2は、後述するがそれぞれ活性層およびクラッド層に相当する。リーク層2はソース層1より大きいバンドギャップを有し、ソース層1にヘテロ接合で積層されて構成されている。
【0033】
このリーク層2には、ソース層1との接合の近傍に、スペーサ層3を介して、リーク層2のバンドギャップより大きいバンドギャップを有する2つのリークキャリア障壁層4、6を所定の間隔を置いて設け、この2つのリークキャリア障壁層4、6の間にキャリアオーバーフローブロック層5を電子およびホールの波動関数のコヒーレント長程度の層厚で設けてある。
【0034】
なお、1a〜6aおよび1b〜6bは各層のバンドギャップの伝導帯端および価電子帯端を示し、点線は各層間の結合を示す。
【0035】
リーク層2、リークキャリア障壁層4、6、キャリアオーバーフローブロック層5には同種のドーパント(導伝型を決定する不純物)が添加されており、キャリアオーバーフローブロック層5内のキャリアが、この層とリークキャリア障壁層4、6の間に生じるヘテロ障壁により量子閉じ込めされる。
【0036】
なお、ヘテロ障壁は、伝導帯側および価電子帯側の両方に存在する例を示したが、伝導帯側又は価電子帯側のいずれか一方に存在するように構成しても良い。
【0037】
また、スペーサ層3は省略しても良い。
【0038】
次に、図2および図3を参照して、量子閉じ込め効果と状態密度について説明する。
【0039】
図2は、量子閉じ込めの有無によるホールの状態密度を表わす図、図3は同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表す図であり、図3(a)は量子閉じ込めが無い場合、図3(b)は量子閉じ込めがある場合を示している。
【0040】
図2は、縦軸が電子エネルギーを、横軸がホールの状態密度を表わしている。
【0041】
この量子閉じ込め効果が有る場合には、この効果が無い場合に比べて半導体の状態密度が減少する。
【0042】
この状態密度とは、半導体の中において、運動エネルギー(Ek)を持つキャリア(電子,ホール)が運動エネルギー(Ek)を中心に微少エネルギー幅の間に、単位体積当たりに存在するキャリア数のことである。
【0043】
半導体のキャリア密度、即ち、半導体内の単位体積当たりに存在するキャリア数は、この状態密度にフェルミ−デイラック統計関数を掛けたものを、0から無限までのエネルギー領域で積分して得られる。
【0044】
この状態密度の値が大きいほどキャリア密度の値も大きくなる。
【0045】
このフェルミ−ディラック統計関数とは、主量子数、方位量子数、磁気量子数およびスピン量子数で決まる量子状態を、異なる2つ以上の粒子が、同時に持つことはない粒子群に適用される。
【0046】
このフェルミ−ディラック統計関数は0と1との間に値をもつ、エネルギーに関する粒子の単調減少もしくは単調増加する分布関数であり、特に、この関数値が0.5となるエネルギーの値はフェルミ準位と呼ばれる。
【0047】
半導体も含めた物質系では、定常状態において、このフェルミ準位は全て同一の値となる。
【0048】
次に、図2を参照して、この状態密度が減少する理由を価電子帯のホールを例にとって述べると次のようになる。
【0049】
量子閉じ込めが無いバルク結晶の場合には、ホールの状態密度は、電子エネルギーが減少するに従って、2次関数型で増大する。一方、量子閉じ込め効果が有る場合には、量子閉じ込めが無いバルク結晶の場合の状態密度関数を包絡線として、階段状に増大し、かつ、状態密度は、0にはならないという著しい特徴がある。
【0050】
図3は、同一のフェルミ準位における、量子閉じ込め効果がある場合と無い場合とについて、ホール密度に対するエネルギー分布の例を示した。(a)は量子効果の無い場合であり、(b)は有る場合を示す。図中の斜線で示した面積が、キャリア密度に対応する。
【0051】
これらの図から、同一のフェルミ準位では量子閉じ込め効果がある場合は、これが無い場合に比べて明らかにキャリア密度が小さいことが分る。
【0052】
以上説明したように、キャリア密度が同一である場合には、量子閉じ込め効果が有ることによりフェルミ準位のエネルギー値が、電子エネルギーでは低く(ホールエネルギーでは高く)なる。
【0053】
金属や半導体などの物質が複数接合されているとき、これらのバンドラインナップは、フェルミ準位エネルギーが一致するように配置する。それ故、本発明の半導体素子の構造により、キャリアオーバーフローブロック層のホールフェルミ準位のエネルギーが、本発明を用いない場合に比較して高くなるが、これは、価電子帯フェルミ準位が一致するようバンドラインナップが配列するため、同一の不純物添加量においても伝導帯側の障壁が高くなることを意味している。
【0054】
このため、本発明の半導体素子を例えば半導体レーザのp型導電性のクラッド層内の活性層の近傍に適用すると価電子帯間吸収の増大を抑圧しながら電子がp型導電性のクラッド層に漏洩して行く現象を抑えることが可能となり、半導体レーザの高出力化および高温動作特性の向上が可能となる。
【0055】
また、一方、本発明の半導体素子を例えば半導体レーザのn−p−n又はp−n−p型埋め込み層のp−nおよびn−p接合に適用すると、これは、ソース層とリーク層が同一のバンドギャップの場合に相当する。
【0056】
従来は、埋め込み層を貫通するように流れるために活性層で光に変換されない無効電流を抑圧するため、埋め込み層への不純物添加量を増大していた。しかし、このようにすると活性層近傍のp型導電性の埋め込み層に依る価電子帯間吸収が強くなること、および埋め込み層自体の電気抵抗が低くなり無効電流の抑圧効果が弱くなることのため半導体レーザの高出力動作特性の向上が困難な状況になっていた。
【0057】
しかし、本発明を埋め込み層に適用することにより不純物濃度が相対的に少ない場合においても無効電流に対する高い障壁が可能となるため、価電子帯間吸収および埋め込み層電気抵抗の低下を抑圧しながら有効な埋め込み層を実現することができる。
【0058】
次に、本発明に係る半導体発光素子の実施形態例1を図4および図5を参照して説明する。
【0059】
図4は、本発明に係る半導体発光素子の実施形態例1の構成を示す図、図5は、同じく動作を説明するための図である。
【0060】
図において、12はn型クラッド層(n型InPクラッド層又は第1のクラッド層ともいう)、12aはその伝導帯端、12bはその価電子帯端、13は活性層、18はp型クラッド層(p型InPクラッド層又は第2のクラッド層ともいう)、14はスぺーサ層、15および17はリークキャリア障壁層、16はキャリアオーバーフローブロック層、25は伝導帯フェルミ準位、26は価電子帯フェルミ準位である。
【0061】
なお、図4に示した半導体発光素子は、半導体レーザなどダブルヘテロ構造を有するもので、図2を参照して説明した本発明に係る半導体素子を応用したものである。
【0062】
図2の符号を、図4の符号に対応させると次のようになる。すなわち、ソース層1が活性層13に、リーク層2がp型クラッド層18に、スペーサ層3がスペーサ層14に、クリークキャリア障壁層4、6はリークキャリア障壁層15,17に、キャリアオーバーフローブロック層5はキャリアオーバーフローブロック層16にそれぞれ対応している。
【0063】
なお、キャリアオーバーフロー現象はキャリア電子において顕著に現われるため、図4においてはp型クラッド層18側にキャリアオーバーフローブロック層16とリークキャリア障壁層15,17(矢印Aで示す。「本発明の層構造」という。)を設け、また説明を簡単にするためキャリアオーバーフローブロック層16のバンドギャップをp型クラッド層18のバンドギャップと同一にしてある。
【0064】
次に、図5を参照して、図4に示された半導体発光素子を動作させたときのバンドラインアップを説明する。
【0065】
図5においては、活性層13は不純物が無添加(ノンドープ)である場合を示す。この場合、活性層13には電子とホールが同時に供給される、いわゆる、ダブルインジェクションとなる。
【0066】
このようなダブルインジェクションのとき、p型クラッド層18と活性層13とのホールフェルミ準位が一致し、また、n型クラッド層12と活性層13との電子のフェルミ準位が一致するようにバンドラインナップが配列する。
【0067】
そうすると、量子閉じ込め効果による状態密度が低減して、キャリアオーバーフローブロック層16が伝導帯側方向に押し上げられて、その伝導帯端がp型クラッド層18の伝導帯端よりも押し上げられ、活性層13からオーバーフローした電子を効果的にブロックする。
【0068】
また、キャリアオーバーフローブロック層16およびリークキャリア障壁層15,17ともに、基板結晶との格子整合を取る必要性は必ずしも無く、格子緩和が生じない範囲で歪みを印加してバンドギャップを拡大することは、キャリアオーバーフローの抑圧効果を高めるために大変有効であることは明らかである。
【0069】
すなわち、バンドギャップの拡大は伸張歪みを半導体結晶に印加することによっても実現されるため、伸張歪みをキャリアオーバーフローブロック層16およびリークキャリア障壁層15、17からなる本発明の層構造に加えるのである。
【0070】
この歪み量は、これらの層を成長する時点における結晶成長材料の供給量により制御され、また、本発明の層構造における層厚の上限は各層厚で重み付けされた歪み量:εから計算されるJ.W.MatthewsとA.E.Blakesleeにより提案された臨界膜厚(J.Cryst.Growth27,118,1974)以内の層厚で形成すればよく、このように設定することにより結晶格子緩和に起因した結晶欠陥の発生を回避しながら本発明の構成を実現できる。
【0071】
この重み付け歪み量は、例えばキャリアオーバーフローブロック層16およびリークキャリア障壁層15、17の層厚と歪み量を、それぞれ、d1 ,ε1 およびd2 ,ε2 とすると、
【0072】
【数1】
ε=(d1 ε1 +2d2 ε2 )/(d1 +2d2 )
となり、この関係を本発明に適用すると、キャリアオーバーフローブロック層16およびリークキャリア障壁層15、17からなる層厚は数十nmとなる。
【0073】
また、キャリアオーバーフローブロック層16およびリークキャリア障壁層15、17からなる本発明の層構造を、圧縮歪みを有する層で挟み込んで成る、いわゆる歪み補償構造を採用すると、本発明の層構造の上限は、ほぼ解消可能となり、歪み層の数がn層存在する場合、各層の層厚:dj および歪み量:εj が満たすべき関係は以下のようになる。
【0074】
【数2】
次に、n型クラッド層12はドナー不純物をドーピングし、n型導伝層を形成し、スペーサ層14、リークキャリア障壁層15,17、キャリアオーバーフローブロック層16およびp型クラッド層18はアクセプタ不純物をドーピングしp型導伝層を形成する。
【0075】
次に、本発明に係る半導体発光素子の製造手順の1例を図6を参照して説明する。
【0076】
図6は、本発明に係る半導体発光素子の製造手順を説明するための図である。図6は、具体的には、半導体発光素子の1実施形態であるGaInAsP/InP埋め込み型半導体レーザを光出射端側から見た図である。
【0077】
まず、次のようにして、図6(a)に示すエピタキシャル成長基板30を製造する。
【0078】
n型InP基板11上にn型InPクラッド層12、ノンドープのバルクもしくは量子井戸を含む活性層13、ノンドープもしくはアクセプタを添加したInPもしくはGaInAsPよりなるスぺーサ層14、p型GaInPリークキャリア障壁層15、p型GaInPもしくはInPもしくはGaInAsPよりなるキャリアオーバーフローブロック層16、p型GaInPリークキャリア障壁層17、p型InPクラッド層18を順次、有機金属気相成長(OMVPE)法などで結晶成長してなる、エピタキシャル成長基板30を製造する。
【0079】
この、エピタキシャル成長基板30上に幅数μmのSi系耐酸誘電体膜21を数100μm間隔で形成した後、化学エッチング法によりn型InPクラッド層12を活性層13の下側から2μm程度残して削り取り、メサ状のストライプを形成して、図6(b)に示すメサ形成基板31を製造する。
【0080】
この、メサ形成基板31上に、p型InP第1埋め込み層19、n型InP第2埋め込み層20を順次、結晶成長して埋め込み層を形成した後、Si系耐酸誘電体膜をフッ化水素などで除去し、p型GaInAsPよりなるコンタクト層21を成長して、図6(c)に示す埋め込み基板32を製造する。
【0081】
次に、この埋め込み基板32のn型導電側にAu−Ge23、p型導電側にAu−Zn24を真空蒸着法により被着し、熱処理を行いオーミック電極形成基板33を製造する。
【0082】
引き続き、このオーミック電極形成基板33をメサストライプ垂直方向に数100から1000μm間隔で劈開切断した後、メサストライプを中心に幅数100μm間隔で切断して、図6(d)に示す半導体レーザチップを完成させる。なお、前述の図6(a)〜(d)は、このチップ単位の図を示したものである。
【0083】
従来、半導体レーザ、スーパールミネッセントダイオード、発光ダイオードなどの半導体発光素子は、キャリアの発光再結合が起きる活性層を、それよりバンドギャップの大きな、第1導電型および第2導電型の二つのクラッド層によって、積層方向に、挟んで二つのヘテロ接合を形成してなる、いわゆるダブルヘテロ構造としている。
【0084】
このダブルヘテロ構造は、キャリアおよび光を活性層に閉じ込める効果があり、誘導放出が効果的に行われるため高性能な半導体発光素子において不可欠な構造となっている。
【0085】
しかし、半導体発光素子から高い光出力を取り出すためには、大きな電流を素子に注入することになるので、活性層内のキャリア密度が高くなるばかりでなく高温度状態で素子を動作させる事になる。
【0086】
このような状態では、活性層からクラッド層へ向けて、バンドラインナップの差、即ち、ヘテロ障壁を越えてキャリアがあふれ漏れて行く、いわゆる、キャリアオーバーフローが顕著となり無効電流が増大するため、注入電流を増加しても光出力の増加は飽和していた。
【0087】
これに対して、本発明に係る半導体素子の実施形態例1で説明したようなソース層1およびリーク層2を、それぞれ前述の半導体発光素子の活性層13および第2のクラッド層18に採用することにより、キャリアオーバーフローブロック層16への量子閉じ込め効果により、状態密度が減少して、少ないキャリア密度、即ち、このキャリア密度を供給する添加不純物の量が少ない場合においても、電子エネルギーで見たホールのフェルミ準位は相対的に低く、また、電子のフェルミ準位は高くなる。
【0088】
通常、半導体発光素子はキャリアの緩和速度が、0.1ピコ秒程度と極めて速いため、どのような使用条件においても、活性層の近傍では、ほぼ定常状態が実現されるため、活性層とクラッド層のフェルミ準位は一致する。
【0089】
そのため、本発明の半導体発光素子に本発明の半導体素子の構造を採用することにより、少ない不純物添加量において、活性層13から第2のクラッド層18に少数キャリアとしてオーバーフローするキャリアに対するヘテロ障壁を高くすることができる。
【0090】
半導体発光素子においては、一般的に、アクセプタ不純物の添加量が多くなると、活性層13で発生した光が、スピン−軌道相互作用分裂帯の電子を、重いホールもしくは軽いホール帯へ励起するために吸収される、いわゆる価電子帯間吸収が強くなるので、キャリアオーバーフローを抑圧しても半導体発光素子の光出力の向上には繋がらないことが明らかになっているが、不純物添加量を少なくできる本発明に係る半導体発光素子は、特に、アクセプタを添加不純物とするp側クラッド層形成において利点がある。
【0091】
これらの結果から、本発明を採用することにより半導体発光素子の高出力動作のみならず高い環境温度での動作性能の向上が可能となる。
【0092】
次に、図7を参照して本発明に係る半導体発光素子の参考実施形態例2を説明する。
【0093】
図7は、本発明に係る発導体発光素子の参考実施形態例2を示す図である。この参考実施形態例2は、キャリアオーバーフローブロック層16およびリークキャリア障壁層15,17からなる層構成を多数積層させ、電子に対する障壁高さの高い領域を広く取る構成とした例であり、電子オーバーフロー効果を、より抑圧することができる。
【0094】
また、図8は、本発明に係る半導体発光素子の参考実施形態例3を示す図であり、この参考実施形態例3は、キャリアオーバーフローブロック層16およびリークキャリア障壁層15,17からなる層構成を適当な間隔をおいて積層し、電子に対する多重量子障壁(MQB)とした例である。通常、MQBは、クラッド層よりもバンドギャップの小さな材料の組み合わせから成るが、本参考実施形態例3は、ヘテロ障壁を、より大きくできる為MQBのポテンシャル振幅が拡大可能となり、MQBの効果をより一層高めることができる。
【0095】
【発明の効果】
請求項1の発明に係る半導体素子は、ソース層とリーク層とのヘテロ結合の近傍のリーク層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、キャリアオーバーフローを抑圧するのにリーク層における少ない不純物添加量で達成することができる。
【0096】
また、請求項2の発明に係る半導体発光素子は、請求項1の発明に係る半導体素子を用いて、活性層と第2のクラッド層とのヘテロ結合の近傍の第2のクラッド層側に、所定の間隔でリークキャリア障壁層を設け、その間にキャリアオーバーフローブロック層を設けたので、活性層からのキャリアオーバーフローを抑圧するのに第2のクラッド層側における少ない不純物添加量で達成することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体素子の実施形態例の構成を示す図である。
【図2】量子閉じ込めの有無によるホールの状態密度を表す図である。
【図3】同一のフェルミ準位における量子閉じ込めの有無とホールのエネルギー分布を表わす図である。
【図4】本発明に係る半導体発光素子の実施形態例1の構成を示す図である。
【図5】本発明に係る半導体発光素子の実施形態例1の動作を説明するための図である。
【図6】本発明に係る半導体発光素子の製造手順を説明するための図である。
【図7】本発明に係る半導体発光素子の参考実施形態例2の構成を示す図である。
【図8】本発明に係る半導体発光素子の参考実施形態例3の構成を示す図である。
【図9】従来の半導体発光素子の構成を示す図である。
【図10】従来の半導体発光素子の構成を示す図である。
【符号の説明】
1 ソース層
1a 伝導帯端
1b 価電子帯端
2 リーク層
2a 伝導帯端
2b 価電子帯端
3 スぺーサ層
3a 伝導帯端
3b 価電子帯端
4 リークキャリア障壁層
4a 伝導帯端
4b 価電子帯端
5 キャリアオーバーフローブロック層
5a 伝導帯端
5b 価電子帯端
6 リークキャリア障壁層
6a 伝導帯端
6b 価電子帯端
11 n型InP基板
12 第1のクラッド層
13 活性層
14 スペーサ層
15 リークキャリア障壁層
16 キャリアオーバーフローブロック層
17 リークキャリア障壁層
18 第2のクラッド層
19 第1埋め込み層
20 第2埋め込み層
21 Si系耐酸誘電体膜
22 コンタクト層
23 AuGe
24 AuZn
25 伝導帯フェルミ準位
26 価電子帯フェルミ準位
30 エピタキシャル成長基板
31 メサ形成基板
32 埋め込み基板
33 オーミック電極形成基板
Claims (2)
- オーバーフローキャリアを供給するソース層(1)と、該ソース層と同一又はこれより大きなバンドギャップを有して該ソース層に接合されて前記オーバーフローキャリアが漏洩して行くリーク層(2)と、該接合の近傍の該リーク層に所定の間隔を置いて設けられ、該リーク層よりバンドギャップ又はヘテロ障壁の大きい第1および第2のリークキャリア障壁層(4、6)を1組のみ備え、
該1組の第1および第2のリークキャリア障壁層の間に、そのバンドギャップが前記リーク層のバンドギャップよりも大きいキャリアオーバーフローブロック層(5)を形成し、
前記リーク層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されていることを特徴とする半導体素子。 - 活性層(13)と、該活性層の一方にヘテロ接合され、該活性層よりバンドギャップの大きい第1のクラッド層(12)と、該活性層の他方にヘテロ接合され、該活性層よりバンドギャップの大きい第2のクラッド層(18)とを備えた半導体発光素子において、
前記第2のクラッド層が、前記活性層とのヘテロ接合の近傍に所定の間隔を置いて前記第2のクラッド層よりバンドギャップの大きい第1および第2のリークキャリア障壁層(15、17)を1組のみ備え、
前記1組の第1および第2のリークキャリア障壁層の間に、そのバンドギャップが前記第2のクラッド層のバンドギャップよりも大きいキャリアオーバーフローブロック層(16)を形成し、
前記第2のクラッド層、前記リークキャリア障壁層、および前記キャリアオーバーフローブロック層に同種のドーパントが添加されていることを特徴とする半導体発光素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25618999A JP4030692B2 (ja) | 1999-09-09 | 1999-09-09 | 半導体素子および半導体発光素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25618999A JP4030692B2 (ja) | 1999-09-09 | 1999-09-09 | 半導体素子および半導体発光素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001085795A JP2001085795A (ja) | 2001-03-30 |
JP4030692B2 true JP4030692B2 (ja) | 2008-01-09 |
Family
ID=17289155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25618999A Expired - Lifetime JP4030692B2 (ja) | 1999-09-09 | 1999-09-09 | 半導体素子および半導体発光素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4030692B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150032050A (ko) * | 2013-09-17 | 2015-03-25 | 엘지이노텍 주식회사 | 발광소자 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086903A (ja) * | 2001-09-07 | 2003-03-20 | Sony Corp | 半導体発光素子およびその製造方法 |
JP4877294B2 (ja) * | 2008-08-19 | 2012-02-15 | ソニー株式会社 | 半導体発光素子の製造方法 |
JP5287369B2 (ja) * | 2009-03-05 | 2013-09-11 | 富士通株式会社 | 半導体発光素子及びその製造方法 |
-
1999
- 1999-09-09 JP JP25618999A patent/JP4030692B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150032050A (ko) * | 2013-09-17 | 2015-03-25 | 엘지이노텍 주식회사 | 발광소자 |
KR102085957B1 (ko) | 2013-09-17 | 2020-04-14 | 엘지이노텍 주식회사 | 발광소자 |
Also Published As
Publication number | Publication date |
---|---|
JP2001085795A (ja) | 2001-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5568501A (en) | Semiconductor laser and method for producing the same | |
US20080037607A1 (en) | Semiconductor laser diode with a ridge structure buried by a current blocking layer made of un-doped semiconductor grown at a low temperature and a method for producing the same | |
JP4030692B2 (ja) | 半導体素子および半導体発光素子 | |
JP2008235519A (ja) | 光半導体素子及び光半導体素子の作製方法 | |
JP5185030B2 (ja) | 半導体構造及びその半導体構造を用いた光半導体素子 | |
JP2007066930A (ja) | 光半導体装置 | |
US6775309B2 (en) | Semiconductor laser structure and method of manufacturing same | |
JP2002368342A (ja) | 多重量子井戸半導体素子 | |
JP3763459B2 (ja) | 半導体レーザ素子及びその製造方法 | |
JPH05160504A (ja) | 半導体レーザ装置 | |
US7782919B2 (en) | Buried semiconductor laser and method for manufacturing the same | |
JPH11121860A (ja) | 化合物半導体発光素子およびその形成方法 | |
JP2685720B2 (ja) | 半導体レーザ及びその製造方法 | |
JP2616532B2 (ja) | 半導体レーザおよびその製造方法 | |
JP4552549B2 (ja) | 半導体光素子 | |
JP2780275B2 (ja) | 埋込み構造半導体レーザ | |
JPH05283813A (ja) | 半導体装置の製造方法 | |
JP3199329B2 (ja) | 半導体レーザ装置の製造方法 | |
JP3044604B2 (ja) | 半導体レーザ | |
JPH08316572A (ja) | レーザ装置 | |
JP2007005642A (ja) | 半導体発光素子 | |
JP3255244B2 (ja) | 半導体レーザ | |
JP2624588B2 (ja) | 化合物半導体レーザ | |
JPH08236858A (ja) | p型基板埋め込み型半導体レーザ及びその製造方法 | |
CN117353152A (zh) | 一种具有三维高阶拓扑绝缘体层的半导体激光元件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040309 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20040309 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20040322 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050113 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071017 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4030692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |