KR100822335B1 - 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 - Google Patents
고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 Download PDFInfo
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Abstract
고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법이 개시된다. 본 발명의 실시예에 따르면, 반도체 기판; 반도체 기판 상에 형성된 제1 화합물 반도체층; 제1 화합물 반도체층 상에 형성된 전자 가스층; 전자 가스층 상에 형성된 제2 화합물 반도체층; 제2 화합물 반도체층 상에 형성되고, 전자 가스층에 전자를 공급하는 전자 공급층; 전자 공급층 상에 형성되고, 내부에 금속 나노 입자가 형성된 고분자 박막으로 이루어진 플로팅 게이트; 플로팅 게이트 상에 형성된 콘트롤 게이트; 전자 가스층의 일 측단과 연결되도록 형성된 소스 전극; 및 전자 가스층의 타 측단과 연결되도록 형성된 드레인 전극을 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자가 제공될 수 있다. 본 발명에 의하면 비휘발성 기억 소자의 고속 동작이 가능하며, 장시간의 기억 시간을 가질 수 있는 효과가 있다.
고전자 이동도 트랜지스터, 비휘발성 기억 소자, 폴리이미드, 금속 나노 입자.
Description
도 1은 본 발명의 바람직한 일 실시예에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 개략적인 구조를 나타낸 도면.
도 2는 본 발명의 바람직한 일 실시예에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 공정을 나타낸 도면.
도 3은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 플로팅 게이트로 이용되는 내부에 금속 나노 입자가 형성된 고분자 박막의 제조 공정의 일 예를 나타낸 도면.
도 4a 및 도 4b는 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 고분자 박막 안에 자발 형성된 Ni1-XFeX 나노 입자들을 전자현미경으로 찍은 평면도 및 단면도.
도 5는 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 제1 상태에 따른 에너지 대역도의 일 예를 나타낸 도면.
도 6은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 의 제1 상태에서 제2 상태로의 쓰기 동작시의 에너지 대역도의 일 예를 나타낸 도면.
도 7은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 제2 상태에서 제1 상태로의 소거 동작시의 에너지 대역도의 일 예를 나타낸 도면.
도 8은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 읽기 동작을 설명하기 위한 도면.
<도면의 주요부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 제1 화합물 반도체층
130 : 전자 가스층 140 : 제2 화합물 반도체층
150 : 전자 공급층 160 : 소스 전극
165 : 드레인 전극 170 : 플로팅 게이트
170a : 금속 나노 입자 170b : 고분자 박막
190 : 콘트롤 게이트
본 발명은 반도체 기억 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하 게는 내부에 금속 나노 입자가 형성된 고분자 박막을 플로팅 게이트로 이용하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법에 관한 것이다.
고전자 이동도 트랜지스터(HEMT, High Electron Mobility Transistor)는 에너지 대역이 서로 다른 이종의 물질(예를 들어, 서로 다른 2개의 화합물 반도체)을 접합시키고, 그 사이로 전자가 주입되어 형성된 전자 가스층(electron gas layer)을 채널로서 이용하는 트랜지스터이다. 고전자 이동도 트랜지스터는 기존의 실리콘(Si) 기반의 소자보다 수 백배 정도 빠른 전자 이동도를 가지므로, 고속 동작에 적합한 슈퍼 컴퓨터의 고속 논리 회로나 기억 장치 또는 위성 통신과 같이 초고주파를 필요로 하는 초고주파 통신 분야에 널리 사용될 수 있다. 또한, 고전자 이동도 트랜지스터는 외부 환경에 의해 가해지는 열(고온) 및 방사선 등에 의해서도 전기적으로 안정적인 특성을 가지고 있어 군사용 또는 우주 산업용 제어 회로나 증폭 회로로도 사용될 수 있다.
그러나 상술한 장점에도 불구하고 고전자 이동도 트랜지스터 구조를 기억 소자에 접목시킨 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자는 아직 연구 단계에 머무르고 있으며, 이를 제작하는데 많은 어려움을 겪고 있다. 왜냐하면 고전자 이동도 트랜지스터와 실리콘 기반의 비휘발성 기억 소자를 결합하는 경우 실리콘 자체의 느린 전자 이동도로 인해 고전자 이동도 트랜지스터의 전자 이동도를 제한하여 비휘발성 기억 소자의 전체 동작 속도를 저하시키게 되기 때문이다. 또한, 비휘발성 기억 소자에서 플로팅 게이트로 역할하는 절연층(예를 들어, 실리콘 산화물(SiO2) 또는 폴리 실리콘(Poly-Si))을 고전자 이동도 트랜지스터 구조 상에 성장(적층)시키는 것 자체가 어려우며, 성장된 절연층도 기계적인 충격에 매우 약해 쉽게 손상되는 문제점이 있다. 이러한 이유로 고전자 이동도 트랜지스터를 비휘발성 기억 소자의 제작에 응용하는데 많은 어려움이 따른다.
이러한 문제점을 해결하기 위한 관련 제안 기술로서 절연층을 없애고 고전자 이동도 트랜지스터 구조 안에 직접 플로팅 게이트를 형성시키는 방법이 제안될 수 있다. 그러나 고전자 이동도 트랜지스터 내부의 화합물 반도체를 이용하여 플로팅 게이트를 형성하는 경우, 이러한 화합물 반도체는 절연성이 낮아 플로팅 게이트에 포획된 전자가 시간이 지남에 따라 서서히 플로팅 게이트 밖으로 방출되게 되며, 이로 인해 발생하는 누설 전류에 의해 비휘발성 기억 소자의 기억 시간이 매우 짧아지는 문제점이 있다. 그리고 화합물 반도체를 이용하여 플로팅 게이트를 제작하려면 화합물 반도체 안에 전자의 포획이 가능한 입자 또는 결정체를 형성하기 위한 매우 정교한 입자 주입 공정이 요구된다. 이러한 주입 공정을 위해서는 장시간의 공정 시간이 소요될 뿐만 아니라 고가의 이온 주입 장비 등을 사용하여야 하므로 제작된 비휘발성 기억 소자의 가격이 상승하는 문제점이 있다. 따라서, 관련 제안 기술로는 상술한 문제점들을 해결할 수 없으며, 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 상용화에 한계가 있다.
따라서, 본 발명은 고속 동작이 가능하고 장시간의 기억 시간을 갖는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 제조 공정의 간소화 및 제조 비용의 절감을 통해 제작된 소자의 상용화가 가능한 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 전기적, 기계적으로 안정된 폴리이미드 박막을 이용함으로써 기억 소자의 열화 및 수명 단축을 방지할 수 있는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 고분자 박막 안에 자발 형성된 금속 나노 입자의 크기, 밀도 및 분포를 조절(제어)함으로써 외부 구동 전압에 따른 금속 나노 입자에 포획되는 전자의 포획율을 최적화하여 기억 소자의 성능을 극대화시킬 수 있는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 반도체 기판; 반도체 기판 상에 형성된 제1 화합물 반도체층; 제1 화합물 반도체층 상에 형성된 전자 가스층; 전자 가스층 상에 형성된 제2 화합물 반도체층; 제2 화합물 반도체층 상에 형성되고, 전자 가스층에 전자를 공급하는 전자 공급층; 전자 공급층 상에 형성되고, 내부에 금속 나노 입자가 형성된 고분자 박막으로 이루어진 플로팅 게이트; 플로팅 게이트 상에 형성된 콘트롤 게이트; 전자 가스층의 일 측단과 연결되도록 형성된 소스 전극; 및 전자 가스층의 타 측단과 연결되도록 형성된 드레인 전극을 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자가 제공될 수 있다.
여기서, 고분자 박막은 절연성 고분자 물질로 형성될 수 있고, 절연성 고분자 물질은 폴리이미드일 수 있다. 또한, 고분자 박막 내부에 형성되는 금속 나노 입자는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나의 나노 입자일 수 있다.
여기서, 제1 화합물 반도체층 및 제2 화합물 반도체층은 각각 불순물이 도핑되지 않은 진성 화합물 반도체로 형성되되, 제1 화합물 반도체층을 형성하는 진성 화합물 반도체는 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질이고, 제2 화합물 반도체층을 형성하는 진성 화합물 반도체는 알루미늄갈륨비소(AlGaAs), 알루미늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP) 중 어느 하나의 물질일 수 있다. 또한, 전자 공급층은 불순물이 도핑된 불순물 화합물 반도체로 형성되되, 전자 공급층을 형성하는 불순물 화합물 반도체는 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어 느 하나의 물질일 수 있다.
여기서, 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자는 콘트롤 게이트와 소스 전극 간에 인가되는 쓰기 전압에 상응하여 전자 가스층으로부터 플로팅 게이트로 주입되는 전자가 금속 나노 입자에 의해 포획됨으로써 쓰기 동작이 수행될 수 있다.
여기서, 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자는 콘트롤 게이트와 소스 전극 간에 인가되는 소거 전압에 상응하여 금속 나노 입자에 포획된 전자가 플로팅 게이트 밖으로 방출됨으로써 소거 동작이 수행될 수 있다.
본 발명의 다른 측면에 따르면, (a) 반도체 기판 상에 제1 화합물 반도체층을 형성하는 단계; (b) 제1 화합물 반도체층 상에 제2 화합물 반도체층을 형성하는 단계; (c) 제2 화합물 반도체층 상에 전자 공급층을 형성하는 단계; (d) 전자 공급층에서 형성된 전자가 제1 화합물 반도체층과 제2 화합물 반도체층의 사이로 자발 주입되어 전자 가스층을 형성하는 단계; (e) 소정의 전극 재료를 확산시켜 전자 가스층의 일측 및 타측과 연결되는 소스 전극 및 드레인 전극을 각각 형성하는 단계; (f) 전자 공급층 상에 내부에 금속 나노 입자가 형성된 고분자 박막으로 이루어진 플로팅 게이트를 형성하는 단계; 및 (g) 플로팅 게이트 상에 컨트롤 게이트를 형성하는 단계를 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법이 제공될 수 있다.
여기서, 단계 (f)는 (f1) 전자 공급층 상에 고분자 박막의 전구체 물질을 스핀 코팅하는 단계; (f2) 고분자 박막의 전구체 물질 상에 금속 나노 입자를 형성할 금속 재료를 증착시키는 단계; (f3) 금속 재료 상에 고분자 박막의 전구체 물질을 다시 스핀 코팅하는 단계; 및 (f4) 열 경화 공정을 통하여 고분자 박막 및 고분자 박막의 내부에 금속 나노 입자를 형성하는 단계를 포함할 수 있다.
이때, 단계 (f1) 및 단계 (f2)의 고분자 박막의 전구체 물질은 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine(BPDA-PDA) 형의 폴리아믹산이되, 고분자 박막은 폴리이미드로 형성될 수 있다. 또한, 단계 (f1)의 금속 나노 입자를 형성할 금속 재료는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나일 수 있다.
여기서, 제1 화합물 반도체층 및 제2 화합물 반도체층은 각각 불순물이 도핑되지 않은 진성 화합물 반도체로 형성되되, 제1 화합물 반도체층을 형성하는 진성 화합물 반도체는 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질이고, 제2 화합물 반도체층을 형성하는 진성 화합물 반도체는 알루미늄갈륨비소(AlGaAs), 알루미늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP) 중 어느 하나의 물질일 수 있다. 또한, 전자 공급층은 불순물이 도핑된 불순물 화합물 반도체로 형성되되, 전자 공급층을 형성하는 불순물 화합물 반도체는 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어느 하나의 물질일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 그리고 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 개략적인 구조를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자는 반도체 기판(110), 완충층(115), 제1 화합물 반도체층(120), 전자 가스층(130), 제2 화합물 반도체층(140), 전자 공급층(150), 소스 전극(160), 드레인 전극(165), 내부에 금속 나노 입자(170a)가 형성된 고분자 박막(170b)으로 이루어진 플로팅 게이트(170), 제1 보조 전극(180), 제2 보조 전극(185) 및 콘트롤 게이트(190)를 포함한다.
반도체 기판(110)은 일반적으로 사용되는 반도체 소자용 기판이며, 완충층(115)은 반도체 기판(110)과 제1 화합물 반도체층(120)간의 부착성(접합성) 개선을 위해 그 사이에 개재된다. 반도체 기판(110)으로서 실리콘(Si) 기판이 사용되는 경우를 예로 들면, 실리콘 기판과 제1 화합물 반도체층(120)을 구성하는 화합물 반도체 물질간의 물질간 이질적 특성으로 인해 실리콘 기판 상에 제1 화합물 반도체 층(120)을 직접 적층(성층)시키 것이 제조 공정상 쉽지 않을 수 있다. 따라서, 반도체 기판(110) 상에 완충층(115)을 얇게 형성한 후, 그 위에 제1 화합물 반도체층(120)을 형성함으로써 반도체 기판(110)과 제1 화합물 반도체층(120)간에 부착성이 개선될 수 있다. 이때, 완충층(115)을 형성하는 물질은 제1 화합물 반도체층(120)을 구성하는 화합물 반도체 물질에 상응하여 결정될 수 있다. 예를 들어, 제1 화합물 반도체층(120)을 구성하는 화합물 반도체 물질이 불순물이 도핑되지 않은 진성 갈륨비소(GaAs)인 경우 완충층(115)으로는 반절연성 갈륨비소(GaAs)가 사용될 수 있다. 다만, 완충층(115)은 반드시 개재되어야 할 필요는 없으며, 만일 반도체 기판(110)으로서 제1 화합물 반도체층(120)과의 부착성이 뛰어난 물질(예를 들어, 반절연성 반도체 기판 등)을 사용하는 경우에는 완충층(115)은 생략될 수 있음은 물론이다.
제1 화합물 반도체층(120)과 제2 화합물 반도체층(140)은 서로 에너지 대역이 다른 이종의 화합물 반도체 물질로 형성되어 그 사이에 전자 공급층(150)으로부터 주입된 전자를 저장할 수 있는 공간을 제공하는 역할을 수행한다. 일반적으로 제1 화합물 반도체층(120)을 구성하는 화합물 반도체 물질의 에너지 대역은 제2 화합물 반도체층(140)을 구성하는 화합물 반도체 물질의 에너지 대역보다 작도록 설정되며(도 5 참조), 이에 따라 제1 화합물 반도체층(120)과 제2 화합물 반도체층(140)의 사이에는 에너지 대역의 차이에 따른 전자의 저장 공간이 형성될 수 있다. 이때, 불순물이 도핑되어 높은 에너지 대역을 가지는 전자 공급층(150)에 있던 전자는 낮은 에너지 대역을 가지는 제1 화합물 반도체층(120) 쪽으로 확산되어 이 동함으로써 보다 안정된 상태에 존재하려는 성질을 가지므로, 이러한 전자가 제1 화합물 반도체층(120)과 제2 화합물 반도체층(140) 사이에 형성된 저장 공간으로 이동함에 따라 전자 가스층(130)이 형성되게 된다. 여기서, 전자 가스층(130)은 소자에 인가된 외부 전압에 따라 소스 전극(160)과 드레인 전극(165)간의 전자의 이동 통로를 형성하는 채널(channel)로서 역할하게 된다.
이때, 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)은 각각 불순물이 도핑되지 않은 진성 화합물 반도체 물질로 형성될 수 있고, 제1 화합물 반도체층(120)을 형성하는 진성 화합물 반도체 물질은 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질이고, 제2 화합물 반도체층(140)을 형성하는 진성 화합물 반도체 물질은 알루미늄갈륨비소(AlGaAs), 알루미늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP) 중 어느 하나의 물질일 수 있다. 이외에도 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)을 각각 구성하는 화합물 반도체 물질로는 상호간 에너지 대역의 차이에 따른 전자의 저장 공간을 형성할 수 있는 물질로 구성된다면 특별한 제한없이 이용될 수 있음은 물론이다.
또한, 전자 공급층(150)은 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)보다 높은 에너지 대역을 가지기 위하여 불순물이 도핑된 불순물 화합물 반도체 물질로 형성될 수 있다. 이때, 전자 공급층(150)은 전자의 공급원이 될 수 있도록 n형 화합물 반도체 물질인 것이 바람직하다. 예를 들어, 전자 공급층(150)을 형성하는 불순물 화합물 반도체 물질은 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어느 하나의 물질일 수 있다. 다만, 이외에도 전자 공급층(150)은 전자의 공급원이 될 수 있는 화합물 반도체 물질로서 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)보다 높은 에너지 대역을 가지는 물질로 구성된다면 특별한 제한없이 이용될 수 있음은 물론이다.
소스 전극(160) 및 드레인 전극(165)은 전자 가스층(130)의 일측 및 타측과 연결될 수 있는 소정의 위치에 형성된다. 소스 전극(160) 및 드레인 전극(165)으로는 특별한 제한 없이 다양한 전극 재료가 이용될 수 있다. 또한, 본 실시예에서와 같이 소스 전극(160) 및 드레인 전극(165)에서의 전극 효율을 증가시키기 위해 소스 전극(160) 상에 제1 보조 전극(180), 드레인 전극(165) 상에 제2 보조 전극(185)을 더 형성시킬 수도 있다. 이하에서는 도 1과 같이 제1 보조 전극(180) 및 제2 보조 전극(185)이 포함된 경우를 중심으로 설명하지만, 이러한 제1 보조 전극(180) 및 제2 보조 전극(185)은 전극 효율의 개선을 위한 역할을 할 뿐이므로 본 발명에 있어 반드시 포함되어야 하는 구성 요소는 아님은 자명하다.
플로팅 게이트(170)는 본 발명의 기억 소자에서의 쓰기 동작(즉, 쓰기 전압의 인가)에 상응하여 전하를 축적할 수 있는 저장 공간을 제공하며, 콘트롤 게이트(190)는 본 발명의 기억 소자에서의 쓰기, 지우기 및 읽기 동작을 제어하기 위한 쓰기, 지우기 및 읽기 전압을 인가하는 역할을 수행한다. 본 발명의 기억 소자에서의 플로팅 게이트(170)는 내부에 금속 나노 입자(170a)가 형성된 고분자 박막(170b)으로 형성된다. 이때, 고분자 박막(170b)으로는 절연성 고분자 물질(예를 들어, 폴리이미드)이 이용될 수 있다. 이처럼 플로팅 게이트(170)를 형성하는 고분자 박막(170b)으로서 폴리이미드와 같은 절연성 고분자 물질을 이용하는 경우, 일반적인 플래시 기억 소자에 있어 플로팅 게이트(170)와 콘트롤 게이트(190) 사이에 전기적 분리를 위해 개재하던 게이트 절연막(미도시)을 별도로 형성할 필요가 없는 이점이 있다. 또한, 금속 나노 입자(170a)로는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나의 나노 입자가 이용될 수 있다. 이러한 금속 나노 입자(170a)는 소자에 인가된 쓰기 전압 또는 소거 전압에 따라 전자를 포획 또는 방출함으로써 기억 소자에서의 쓰기 동작 또는 소거 동작을 가능하게 한다. 이와 같은 본 발명의 기억 소자에서의 쓰기, 소거 및 읽기 동작의 제어 원리에 대해서는 추후 도 5 내지 도 8을 통해 보다 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 공정을 나타낸 도면이다.
도 2의 단계 (a)를 참조하면, 반도체 기판(110) 상에 완충층(115)을 형성하고, 완충층(115) 상에 제1 화합물 반도체층(120)을 형성한다. 여기서, 제1 화합물 반도체층(120)을 형성하는 물질은 불순물이 도핑되지 않은 진성 화합물 반도체 물질로서 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질일 수 있고, 완충층(115)은 반도체 기판(110)과 제1 화합물 반도체층(120)의 부착성 개선을 위해 개재하는 화합물 반도체 물질로서 제1 화합물 반도체층(120)을 형성하는 물질에 상응하여 각각 반절연성 갈륨비소(GaAs), 반절연성 질화갈륨(GaN) 및 반절연성 인듐인(InP) 중 어느 하나의 물질일 수 있다. 이러한 완충층(115) 및 제1 화합물 반도체층(120)의 형성 방법으로는 일반적으로 화합물 반도체의 증착 방법으로서 이용되는 분자 빔 에피탁시 방법(MBE, Molecular Beam Epitaxy), 금속 산화물 화학 기상 증착 방법(MOCVD, Metal Oxide Chemical Vapor Deposition) 등이 이용될 수 있다.
도 2의 단계 (b)를 참조하면, 제1 화합물 반도체층(120) 상에 제2 화합물 반도체층(140)을 형성하고, 제2 화합물 반도체층(140) 상에 전자 공급층(150)을 형성한다. 이때, 제2 화합물 반도체층(140)은 제1 화합물 반도체층(120)과의 에너지 대역의 차이에 따른 전자의 저장 공간을 형성할 수 있도록 제1 화합물 반도체층(120)보다 에너지 대역이 높은 화합물 반도체 물질로 형성된다. 제2 화합물 반도체층(140)은 불순물이 도핑되지 않은 진성 화합물 반도체 물질로서, 예를 들어 제1 화합물 반도체층(120)이 갈륨비소(GaAs)로 형성된 경우에는 제2 화합물 반도체층(140)은 알루미늄갈륨비소(AlGaAs)가, 질화갈륨(GaN)으로 형성된 경우에는 알루미늄질화갈륨(AlGaN)이, 인듐인(InP)으로 형성된 경우에는 인듐갈륨비소인(InGaAsP)이 각각 이용될 수 있다.
또한, 전자 공급층(150)은 전자의 공급원으로서 역할이 가능하도록 n형으로 도핑된 불순물 화합물 반도체 물질이 이용될 수 있고, 예를 들어 제2 화합물 반도체층(140)을 형성하는 화합물 반도체 물질에 상응하여 각각 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어느 하나의 물질일 수 있다. 이때, 알루미늄갈륨비소(AlGaAs), 알루미늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP)은 각 원소의 구성 비율에 따라 3족 또는 5족의 화합물에 해당하므로, 여기에 4족에 해당하는 실리콘(Si)을 고농도로 도핑함으로써 n형의 화합물 반도체 물질로 구성된 전자 공급층(150)을 형성할 수 있다. 이때, 전자 공급층(150)은 n형으로 도핑된 불순물 화합물 반도체 물질로 형성되므로, 진성 화합물 반도체 물질로 형성된 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)보다 높은 에너지 대역을 가지게 된다.
도 2의 단계 (c)를 참조하면, 전자가 전자 공급층(150)으로부터 제1 화합물 반도체층(120)과 제2 화합물 반도체층(140) 사이의 소정의 공간으로 이동함으로써 전자 가스층(130)이 형성된다. 이러한 전자 가스층(130)은 상술한 바와 같이 제1 화합물 반도체층(120)과 제2 화합물 반도체층(140)간의 에너지 대역의 차이에 따라 생긴 전자의 저장 공간으로 전자 공급층(150)에 있던 전자들이 이동함으로써 형성되며, 이러한 전자의 이동은 높은 에너지 대역을 갖는 전자 공급층(150)으로부터 낮은 에너지 대역(즉, 보다 안정된 상태)을 갖는 제1 화합물 반도체층(120)으로 이동하려는 모든 입자의 자연적 특성(즉, 엔트로피 증가의 법칙에 의함)에 의해 자발적으로 이루어진다.
이와 같이 형성된 전자 가스층(130)은 소자에 인가되는 외부 전압(쓰기, 소거, 읽기 전압)에 따라 소스 전극(160)과 드레인 전극(165)간을 흐르는 전류의 흐름을 발생시키는 채널로서 역할하게 된다. 이때, 소스 전극(160) 및 드레인 전극(165)과 연결되는 제2 화합물 반도체층(140) 및 전자 공급층(150)은 일반적으로 채널로서의 역할을 수행할 수 없다. 그 이유는 2가지로 설명할 수 있는데, 우선 그 주된 이유는 전자 공급층(150)에서 형성된 전자들이 전자 가스층(130)으로 이동하므로 전자 공급층(150)은 채널 형성에 필요한 전자가 거의 없는 공핍층(depletion layer)이 되기 때문이다. 또한, 제2 화합물 반도체층(140)은 처음부터 도핑을 하지 않아 전자가 거의 없으며, 다른 에너지 대역에 비해 상대적으로 높은 에너지 대역을 갖게 되므로 생성된 소수의 전자 역시 전자 가스층(130)으로 확산되기 때문이다. 또 다른 이유는 전자 공급층(150)및 제2 화합물 반도체층(140)은 소스 전극(160)과 드레인 전극(165)으로 사용되는 전극과 쇼트키(Schottky) 접합을 하게 되기 때문이다. 이러한 쇼트키 접합은 정류성 접합으로서 전자가 한 방향으로만 흐르게 된다. 따라서 전자 공급층(150)및 제2 화합물 반도체층(140)은 전극으로부터 전자의 공급이 원활할 수 없기 때문에 채널로서의 역할을 수행할 수 없다.
도 2의 단계 (d)를 참조하면, 전자 가스층(130)의 일측 및 타측에 연결될 수 있도록 각각 소스 전극(160) 및 드레인 전극(165)을 형성시킨다. 즉, 전극 재료(예를 들어, 인듐(In) 등)를 열 확산 방법(thermal diffusion method), 이온 주입 방법(ion implant method) 등을 이용하여 전자 가스층(130)까지 확산(주입)시킴으로써 전자 가스층(130)의 양측과 연결된 소스 전극(160) 및 드레인 전극(165)을 각각 형성할 수 있다.
도 2의 단계 (e)를 참조하면, 전자 공급층(150) 상에 내부에 금속 나노 입자(170a)가 형성된 고분자 박막(170b)으로 이루어진 플로팅 게이트(170)를 형성한다. 여기서, 본 발명의 기억 소자에 있어서의 플로팅 게이트(170)를 형성하는 고분 자 박막(170b)은 절연성 고분자 물질(예를 들어, 폴리이미드)이 이용될 수 있다. 이때, 절연성 고분자 물질로서 특히 폴리이미드는 우수한 열적, 기계적, 전기적 특성 때문에 집적회로의 절연 중간층, 고밀도 연결소자 패키지를 포함한 여러 분야의 초정밀 전자 공업에서 광범위하게 사용되고 있으며 좋은 절연 특성을 가진다. 따라서, 이러한 폴리이미드를 사용하면 기억 소자의 열화 및 수명 단축을 방지할 수 있으며, 기억 소자에 있어서의 누설 전류로 인한 기억 시간의 단축을 막을 수 있는 이점이 있다.
또한, 고분자 박막(170b) 안에 형성되는 금속 나노 입자(170a)는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나의 나노 입자가 이용될 수 있다. 이와 같이 전자 공급층(150) 상에 내부에 금속 나노 입자(170a)가 형성된 고분자 박막(170b)으로 이루어진 플로팅 게이트(170)를 형성하는 방법에 대해서는 이하 도 3에서 보다 상세히 설명하기로 한다.
도 2의 단계 (f)를 참조하면, 플로팅 게이트(170) 상에 콘트롤 게이트(190)를 형성하고, 소스 전극(160) 상에 제1 보조 전극(180)을 형성하며, 드레인 전극(165) 상에 제2 보조 전극(185)을 형성한다. 이때, 제1 보조 전극(180) 및 제2 보조 전극(185)은 상술한 바와 같이 각각 소스 전극(160) 및 드레인 전극(165)을 보조하여 전극 효율을 개선하기 위해 형성하는 것이므로, 소스 전극(160) 및 드레인 전극(165)으로 사용되는 전극 재료의 전극 효율의 정도를 고려하여 제1 보조 전 극(180) 및 제2 보조 전극(185)의 형성 공정은 생략되어도 무방하다. 여기서, 콘트롤 게이트(190), 제1 보조 전극(180) 및 제2 보조 전극(185)으로는 다양한 전극 재료(예를 들어, 금(Au) 등)가 이용될 수 있다.
도 3은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 플로팅 게이트로 이용되는 내부에 금속 나노 입자가 형성된 고분자 박막의 제조 공정의 일 예를 나타낸 도면이고, 도 4a 및 도 4b는 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 고분자 박막 안에 자발 형성된 Ni1-XFeX 나노 입자들을 전자현미경으로 찍은 평면도 및 단면도이다. 여기서, 도 3은 도 2의 단계 (e)를 보다 세분화하여 나타낸 것이며, 도면 도시의 편의를 위해 반도체 기판(110), 완충층(115), 제1 화합물 반도체층(120), 전자 가스층(130), 제2 화합물 반도체층(140)은 생략하여 도시하였다.
도 3의 단계 (e-1)을 참조하면, 전자 공급층(150), 소스 전극(160) 및 드레인전극(165) 상에 고분자 박막(170b)의 전구체 물질로 이루어진 박막(이하, 이를 제1 고분자 전구체 박막(171)이라 함)을 형성한다.
보다 상세하게는 추후의 공정(도 3의 단계 (e-4))을 통해 최종적으로 형성하고자 하는 고분자 박막(170b)을 기준으로 하였을 때, 그 고분자 박막(170b)의 전구체 물질을 소정의 용매와 함께 스핀 코팅하는 등의 방법을 이용하여 제1 고분자 전구체 박막(171)을 형성한다. 예를 들어, 고분자 박막(170b)이 폴리이미드 박막인 경우에는 N-Methyl-2-Pyrrolidone(NMP)을 용매로 하여 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine(BPDA-PDA) 형의 폴리아믹산(이는 폴리이미드의 산성 전구체임)을 전자 공급층(150), 소스 전극(160) 및 드레인전극(165) 상에 스핀 코팅한다.
도 3의 단계 (e-2)를 참조하면, 제1 고분자 전구체 박막(171)을 형성한 이후에는 열경화 공정을 통해 이를 경화시켜 제1 고분자 박막(170b-1)을 형성하고, 형성된 제1 고분자 박막(170b-1) 상에 이후 금속 나노 입자(170a)를 형성하게 될 물질로 구성된 금속 박막(172)을 증착한다.
먼저, 제1 고분자 박막(170b-1)을 형성하는 방법을 폴리이미드 박막의 형성의 경우를 일 예로 들어 설명한다. 먼저, 폴리아믹산의 스핀 코팅시 사용된 용매(즉, NMP)의 제거를 위해 135 ℃에서 30분 동안 열을 가하는 공정을 진행한다. 이를 통해 용매가 제거된 후에는 N2 환경 하에서 350 ℃에서 2시간 동안 열을 가하는 경화 공정을 진행함으로써 증착된 폴리아믹산이 경화되어 폴리이미드 박막을 형성하게 된다. 이처럼 전기적 및 화학적으로 안정된 폴리이미드 박막을 사용하게 되면 외부 환경(예를 들어, 습기 등)에 의한 영향을 최소화하여 고효율 및 장수명을 가지는 기억 소자를 제작할 수 있는 이점이 있다.
이후, 형성된 제1 고분자 박막(170b-1) 상에 증착되는 금속 박막(172)으로는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 등이 이용될 수 있다. 또한, 금속 박막(172)의 증착 방법으로는 스퍼터링(sputtering) 증착법을 포함한 다양한 증착법이 이용될 수 있다. 증착되는 금속 박막(172)의 두께는 본 발명에 이용되는 고분자 박막(170b)의 두께, 용매와 고분자 박막(170b)의 전구체 물질의 혼합 비율 및 경화 공정의 조건들에 따라 달라질 수 있으며, 바람직하게는 5 nm가 될 수 있다.
도 3의 단계 (e-3)을 참조하면, 증착된 금속 박막(172) 상에 제2 고분자 전구체 박막(173)을 형성한다. 이때, 제2 고분자 전구체 박막(173)의 형성에는 도 3의 단계 (e-1)에서와 동일한 물질 및 방법이 이용될 수 있다.
도 3의 단계 (e-4)를 참조하면, 제2 고분자 전구체 박막(173)을 열경화시켜 제2 고분자 박막(170b-2)을 형성한다. 이때, 제2 고분자 박막(170b-2)의 형성에는 도 3의 단계 (e-2)에서와 동일한 방법이 이용될 수 있다.
도 3의 단계 (e-5)를 참조하면, 게이트 전극(110) 상에 형성된 제1 고분자 박막(170b-1), 금속 박막(172) 및 제2 고분자 박막(170b-2)으로부터 내부에 금속 나노 입자(170a)가 분포된 하나의 고분자 박막(170b)을 형성한다.
고분자 박막(170b)의 형성 과정은 다음과 같다. 도 3의 단계 (e-4)의 열경화 공정이 진행됨에 따라 금속 박막(172) 상에 형성된 제2 고분자 전구체 박막(173)은 제2 고분자 박막(170b-2)으로 경화되며, 이러한 열경화 공정 중에 제1 고분자 박막(170b-1)과 제2 고분자 박막(170b-2)의 사이에 있는 금속 박막(172)은 금속 나노 입자(170a)로 변환된다. 또한, 제1 고분자 박막(170b-1)과 제2 고분자 박막(170b-2)은 이러한 열경화 공정을 통해 하나로 합쳐짐으로써 내부에 금속 나노 입 자(170a)가 분포된 고분자 박막(170b)이 형성된다. 따라서, 도 3의 단계 (e-5)는 도 3의 단계 (e-4)와 반드시 구분되어 진행되는 것은 아니며, 다만 도 3에서는 고분자 박막(170b)의 형성 과정을 보다 명확히 나타내기 위하여 도 3의 단계 (e-4)와 단계 (e-5)를 별도로 도시하였다.
도 3의 단계 (e-6)을 참조하면, 내부에 금속 나노 입자(170a)가 형성된 고분자 박막(170b)의 소정 부분(예를 들어, 양 측단)을 제거함으로써 플로팅 게이트(170)를 형성한다. 예를 들어, 형성된 고분자 박막(170b)이 폴리이미드 박막인 경우에는 산소(O2)와 결합시킨 고에너지의 플라즈마를 이용하여 폴리이미드 박막의 양 측단을 분해하여 제거하는 방법으로 본 발명의 플로팅 게이트(170)를 형성할 수 있다.
여기서, 본 발명에 있어 플로팅 게이트(170)로 이용되는 고분자 박막(170b) 안에 분포된 금속 나노 입자(170a)의 일 예로서 도 4a 및 도 4b에는 Ni1-XFeX 나노 입자가 도시되고 있다. 도 4a 내지 도 4b에 도시된 바와 같이 Ni1-XFeX 나노 입자는 고분자 박막(170b) 안에 분산되어 단층 구조로 균일하게 분포하고 있으며, 나노 입자간 상호 응집 작용이 없음을 알 수 있다. 또한 이때, 본 발명에 있어 플로팅 게이트(170)로 이용되는 고분자 박막(170b) 안에 형성되는 금속 나노 입자(170a)의 크기 및 밀도는 나노 입자를 형성할 금속의 종류, 증착된 고분자 물질의 두께, 고분자 물질의 전구체와 용매의 혼합 비율 및 경화 공정의 조건들에 따라 적절히 조절될 수 있다.
이상에서는 도 3의 단계 (e-2)를 통해 금속 나노 입자(170a)를 형성할 금속 박막(172)을 1회 증착시키는 경우만을 예로 들었으므로 고분자 박막(170b) 안에는 단층 구조를 갖는 금속 나노 입자(170)가 형성되었지만, 상술한 도 3의 단계 (e-2) 내지 단계 (e-5)의 공정을 수회 반복함으로써 고분자 박막(170b) 안에 다층 구조를 갖는 금속 나노 입자(170a)를 형성할 수도 있음은 물론이다.
도 5는 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 제1 상태에 따른 에너지 대역도의 일 예를 나타낸 도면이다. 여기서, 제1 상태는 콘트롤 게이트(190)와 소스 전극(160)간에 전압이 인가되지 않은 초기 상태를 의미하는 것으로 한다.
도 5를 참조하여 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서 콘트롤 게이트(190)와 소스 전극(160)간에 전압이 인가되지 않은 제1 상태에서의 에너지 대역도를 살펴보면, 고분자 박막(170b) 안에 형성된 금속 나노 입자(170a)에는 전자가 포획되어 있지 않고 있다. 즉, 제1 상태에서는 본 발명의 플로팅 게이트(170)에 전하가 충전되어 있지 않고 있으며, 기억 소자의 에너지 대역은 평형 상태에 있다.
여기서, LUMO(lowest unoccupied molecular orbital, 최저 비점유 분자 궤도)는 고분자 박막(170b)의 분자 궤도에서 전자가 비어 있는 에너지 준위 중 가장 낮은 에너지 준위를 의미하고, HOMO(highest occupied molecular orbital, 최고 점유 분자 궤도)는 고분자 박막(170b)의 분자 궤도에서 전자가 채워져 있는 에너지 준위 중 가장 높은 에너지 준위를 의미한다. 그리고 EF는 금속 나노 입자(170a)의 페르미 준위를 의미하며, 페르미 준위는 절대 온도 0도에서의 최외각 전자의 에너지 준위로서 절대 온도 0도가 아닌 온도에서는 전자가 존재할(발견될) 확률이 1/2이 되는 지점(에너지 준위)을 의미한다. E1은 금속 나노 입자(170a)의 전도대(conduction band)에 형성된 양자화된 기저 상태의 부띠 에너지 준위(즉, 금속 나노 입자(140)의 전도대의 가장 낮은 에너지 준위)를 의미한다. 또한, EC1은 제1 화합물 반도체층(120)의 전도대의 가장 낮은 에너지 준위를 의미하고, EC2은 제2 화합물 반도체층(140)의 전도대의 가장 낮은 에너지 준위를 의미하며, EC3은 전자 공급층(150)의 전도대의 가장 낮은 에너지 준위를 의미한다.
또한, 제1 상태에서 전자 공급층(150)의 전도대의 가장 낮은 에너지 준위(EC3)는 제1 화합물 반도체층(120)의 전도대의 가장 낮은 에너지 준위(EC1) 및 제2 화합물 반도체층(140)의 전도대의 가장 낮은 에너지 준위(EC2)보다 낮은 값을 가짐을 알 수 있다. 이는 전자 공급층(150)의 본래의 에너지 대역은 제1 화합물 반도체층(120) 및 제2 화합물 반도체층(140)보다 높은 에너지 대역을 가지지만, 전자 공급층(150)의 전자가 전자 가스층(130)으로 이동함으로써 전자 공급층(150)의 전자 분포 밀도가 감소함에 따라 제1 상태에서의 전자 공급층(150)의 에너지 대역이 낮아지게 되기 때문이다.
도 6은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 제1 상태에서 제2 상태로의 쓰기 동작시의 에너지 대역도의 일 예를 나타낸 도면이다. 여기서, 기억 소자의 쓰기 동작은 쓰기 전압(VW)의 인가에 따라 수행되며, 쓰기 전압(VW)은 소정의 크기를 가지며 콘트롤 게이트(190) 쪽에 (+)극, 소스 전극(160) 쪽에 (-)극이 형성되도록 연결된다.
도 6을 참조하면, 기억 소자에 쓰기 전압(VW)이 인가됨에 따라 기억 소자의 에너지 대역이 도면의 좌측에서 우측을 향할수록 위쪽 방향으로 기울어지게 되며, 이에 따라 금속 나노 입자(170a)의 전도대의 가장 낮은 에너지 준위(E1)가 전자 가스층(130)보다 낮은 에너지 대역을 가지게 된다. 따라서, 전자 가스층(150)에 있던 전자(111)는 제2 화합물 반도체층(140), 전자 공급층(150) 및 제1 고분자 박막(170b-1)을 터널링(tunneling)하여 금속 나노 입자(170a)의 전도대의 가장 낮은 에너지 준위인 E1에 포획된다.
여기서, 터널링은 에너지가 작은 입자가 보다 높은 에너지 장벽을 양자 효과에 의해 투과하는 현상이다. 이는 고전 역학에서는 불가능한 현상이며, 오직 양자 역학으로만 설명할 수 있다. 터널링은 Direct 터널링과 Fowler-Nordheim 터널링으로 나눌 수 있다. Direct 터널링은 터널링 장벽의 모양이 사각형 모양을 하고 있을 때 발생하는 터널링이며(즉, 외부 전계가 작을 때), Fowler-Nordheim 터널링은 장벽에 가해지는 외부 전계가 강해짐에 따라 에너지 장벽의 모양이 사각형에서 삼각 형으로 변화했을 때 발생하는 터널링이다. 특히, Fowler-Nordheim 터널링은 물리적인 에너지 장벽의 두께는 변화하지 않지만, 입자가 느끼는 실질적인 에너지 장벽의 두께는 감소하기 때문에 발생하는 것으로 보다 많은 입자의 터널링이 일어난다. 따라서, 동일한 전계에서는 Fowler-Nordheim 터널링에 의한 전류가 Direct 터널링에 의한 전류보다 크다. 일반적으로 소자에서 일어나는 현상은 두 가지가 합쳐져서 발생하는데, 외부 전계가 작은 경우에는 Direct 터널링에 의해서, 외부 전계가 높아지면 Fowler-Nordheim 터널링에 의해서 입자가 주입된다.
이와 같이 소정의 쓰기 전압(VW)이 인가됨에 따라 고분자 박막(170b) 안에 형성된 금속 나노 입자(170a)에 전자(111)가 포획됨으로써 본 발명의 플로팅 게이트(170)에 소정의 전하량 만큼의 전하가 축적된 상태를 유지하는 것이 본 발명에서의 제2 상태에 해당한다. 즉, 소정의 쓰기 전압(VW)이 인가되면 기억 소자는 초기 상태에 해당하는 제1 상태로부터 제2 상태로 천이함으로써 본 발명에서의 쓰기 동작이 이루어진다.
도 7은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 제2 상태에서 제1 상태로의 소거 동작시의 에너지 대역도의 일 예를 나타낸 도면이다. 여기서, 기억 소자의 소거 동작은 소거 전압(VE)의 인가에 따라 수행되며, 소거 전압(VE)은 소정의 크기를 가지며 콘트롤 게이트(190) 쪽에 (-)극, 소스 전극(160) 쪽에 (+)극이 형성되도록 연결된다.
도 7을 참조하면, 기억 소자에 소거 전압(VW)이 인가됨에 따라 기억 소자의 에너지 대역이 도면의 좌측에서 우측을 향할수록 아래쪽 방향으로 기울어지게 되며, 이에 따라 금속 나노 입자(170a)의 전도대의 가장 낮은 에너지 준위(E1)가 전자 가스층(130)보다 높은 에너지 대역을 가지게 된다. 따라서, 금속 나노 입자(170a)에 포획되었던 전자(111)는 방출되어 전자 가스층(130)으로 다시 이동한다. 이와 같이 소정의 소거 전압(VE)이 인가됨에 따라 고분자 박막(170b) 안에 형성된 금속 나노 입자(170a)에 포획되었던 전자(111)가 다시 전자 가스층(130)으로 이동함으로써 플로팅 게이트(170)에 전하가 축적된 제2 상태에서 초기 상태인 제1 상태로 천이하는 것이 본 발명에서의 소거 동작에 해당한다.
상술한 바와 같이 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 쓰기 동작 및 소거 동작은 그에 상응하는 쓰기 전압(VW) 및 소거 전압(VE)에 따라 금속 나노 입자(170a)에 포획 및 방출되는 전자(111)의 흐름에 의해 구현될 수 있다. 이때, 금속 나노 입자(170a)에 의한 전자(111)의 포획율은 고분자 박막(170b) 안에 형성된 금속 나노 입자(170a)의 크기 및 밀도에 상응하여 조절될 수 있으므로, 본 발명에서는 금속 나노 입자(170a)의 크기 및 밀도를 조절함으로써 전자(111)의 포획율을 최적화할 수 있는 이점이 있다. 또한, 이러한 금속 나노 입자(170a)에 의한 전자(111)의 포획 및 방출 과정은 기존의 실리콘 기반의 기억 소자에 비해 아주 짧은 시간 내에 가능하므로, 본 발명의 비휘발성 기억 소자의 경우 에는 고전자 이동도 트랜지스터 구조와 결합하였을 때에도 고속의 동작이 가능한 이점이 있다.
도 8은 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에서의 읽기 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 본 발명의 기억 소자에 인가된 게이트 전압(VGS)에 따른 드레인 전류(IDS)와의 관계를 나타내는 그래프가 도시되고 있다. 여기서, 게이트 전압(VGS)은 콘트롤 게이트(190)와 소스 전극(160)간에 인가된 외부 전압을 의미하며, 이러한 게이트 전압(VGS)으로는 쓰기 전압(VW), 소거 전압(VE) 및 읽기 전압(VR)이 있다. 드레인 전류(IDS)는 본 발명에 있어 채널로서 역할하는 전자 가스층(130)을 통하여 소스 전극(160) 쪽으로부터 드레인 전극(165) 쪽으로 흐르는 전류를 의미한다. 또한, 제1 곡선(12)은 쓰기 전압(VW)이 인가됨에 따라 본 발명의 기억 소자에 있어서의 기억 상태가 제1 상태에서 제2 상태로 변할 때의 천이 곡선을 의미하며, 제2 곡선(21)은 소거 전압(VE)이 인가됨에 따라 본 발명의 기억 소자에 있어서의 기억 상태가 제2 상태에서 제1 상태로 변할 때의 천이 곡선을 의미한다.
먼저, 본 발명의 기억 소자에 쓰기 전압(VW)이 인가된 경우를 살펴보면, 기억 소자의 기억 상태는 제1 곡선(12)을 따라 올라가 기억 소자의 초기 상태인 제1 상태에서 플로팅 게이트(170)에 일정량의 전하가 축적된 상태인 제2 상태로 천이되 며, 이러한 제2 상태는 이후 소거 전압(VE)이 인가되기 전까지 그 상태를 유지한다. 이는 쓰기 전압(VW)이 인가되면 도 6에서 상술한 바와 같이 전자 가스층(130)에 있던 전자(111)가 금속 나노 입자(170a)에 포획되고, 그 포획된 상태가 유지되기 때문이다.
그러나 제1 상태에서 제2 상태로의 천이는 기억 소자에 소정의 크기를 갖는 쓰기 전압(VW)이 인가된 경우에만 발생하며, 쓰기 전압(VW)보다 작은 전압을 인가한 경우에는 제2 상태로의 천이가 발생하지 않고 제1 상태를 그대로 유지한다. 따라서, 쓰기 전압(VW)보다 작은 값을 갖는 읽기 전압(VR)을 인가하였을 때의 제1 곡선(12)과의 교점에 해당하는 전류는 제1 상태에서의 드레인 전류(IDS1)에 해당한다.
또한, 본 발명의 기억 소자에 (-)값을 가지는 소정 크기의 소거 전압(VE)이 인가된 경우를 살펴보면, 기억 소자의 기억 상태는 제2 곡선(21)을 따라 내려가 기억 소자의 제2 상태에서 제1 상태로 천이됨으로써 기억 소자에서의 초기 상태로 복귀한다.
이때, 제2 상태에서 제1 상태로의 천이는 기억 소자에 소정의 크기를 갖는 소거 전압(VE)이 인가된 경우에만 발생하며, 소거 전압(VE)이 인가되기 전까지는 제1 상태로의 천이가 발생하지 않고 제2 상태를 그대로 유지한다. 따라서, 소거 전압(VE)보다 큰 값을 갖는 읽기 전압(VR)을 인가하였을 때의 제2 곡선(21)과의 교점 에 해당하는 전류는 제2 상태에서의 드레인 전류(IDS2)에 해당한다.
이때, 제2 상태에서의 드레인 전류(IDS2)는 제1 상태에서의 드레인 전류(IDS1)보다 작은 값을 가짐을 알 수 있다. 이와 같이 플로팅 게이트(170)에 전하가 축적된 상태인 제2 상태에서의 드레인 전류(IDS2)가 플로팅 게이트(170)에 전하가 축적되지 않은 초기 상태인 제1 상태에서의 드레인 전류(IDS1)보다 작은 값을 가지는 이유는 채널로서 기능하는 전자 가스층(130)에 분포된 전자 밀도와 관련된다. 즉, 제2 상태에서는 전자 가스층(130)의 전자(111)가 금속 나노 입자(170a) 쪽으로 이동하여 포획됨으로써 전자 가스층(130)의 전자 밀도가 낮아져 전자 가스층(130)을 통해 소스 전극(160)으로부터 드레인 전극(165)으로 이동하는 전자(111)의 수가 감소하므로 제2 상태에서의 드레인 전류(IDS2)는 작은 값을 가지게 된다. 반면에 제1 상태에서는 금속 나노 입자(170a)에 포획돼 있던 전자(111)가 다시 전자 가스층(130)으로 이동(복귀)하여 원래의 전자 밀도를 되찾게 되므로 제1 상태에서의 드레인 전류(IDS1)는 제2 상태에서의 드레인 전류(IDS2)보다 상대적으로 큰 값을 가지게 된다.
상술한 바와 같이 본 발명에서는 소정의 읽기 전압(VR)이 인가됨에 따라 흐르는 드레인 전류(IDS)의 세기를 측정함으로써 기억 소자에서의 각 기억 상태를 구분(읽기)할 수 있다. 여기서, 본 발명에서의 기억 상태(제1 상태 및 제2 상태)는 각각 준위 '0'및 준위 '1'과 일대일 대응되도록 설정될 수 있다. 즉, 제1 상태가 준위 '0', 제2 상태가 준위 '1'과 대응되도록 설정되거나 또는 그 반대로 설정될 수 있다.
이상에서는 본 발명에 있어 플로팅 게이트(170)로 이용되는 고분자 박막(170b) 안에 단층 구조의 금속 나노 입자(170a)가 형성된 경우를 중심으로 본 발명의 기억 소자가 제1 상태 및 제2 상태의 2개의 기억 상태를 가지고 있는 경우를 설명하였다. 다만, 본 발명의 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자에 있어 금속 나노 입자(170a)가 고분자 박막(170b) 안에 다층 구조로 형성되는 경우에는 도 5 내지 도 8에서 설명한 제1 상태 및 제2 상태의 2개의 기억 상태 이외에도 보다 많은 수의 기억 상태(즉, 다중 준위)의 쓰기, 소거 및 읽기 동작이 가능할 수 있음은 자명하다.
상술한 바와 같이, 본 발명에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법은 고속 동작이 가능하고 장시간의 기억 시간을 갖는 효과가 있다.
또한, 본 발명에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법은 제조 공정의 간소화 및 제조 비용의 절감을 통해 제작된 소자의 상용화가 가능한 효과가 있다.
또한, 본 발명에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법은 전기적, 기계적으로 안정된 폴리이미드 박막을 이용함으로써 기억 소자의 열화 및 수명 단축을 방지할 수 있는 효과가 있다.
또한, 본 발명에 따른 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및 그 제조 방법은 고분자 박막 안에 자발 형성된 금속 나노 입자의 크기, 밀도 및 분포를 조절(제어) 가능하며, 외부 구동 전압에 따른 금속 나노 입자에 포획되는 전자의 포획율을 최적화하여 기억 소자의 성능을 극대화시킬 수 있는 효과가 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
Claims (14)
- 반도체 기판;상기 반도체 기판 상에 형성된 제1 화합물 반도체층;상기 제1 화합물 반도체층 상에 형성된 전자 가스층;상기 전자 가스층 상에 형성된 제2 화합물 반도체층;상기 제2 화합물 반도체층 상에 형성되고, 상기 전자 가스층에 전자를 공급하는 전자 공급층;상기 전자 공급층 상에 형성되고, 내부에 금속 나노 입자가 형성된 고분자 박막으로 이루어진 플로팅 게이트;상기 플로팅 게이트 상에 형성된 콘트롤 게이트;상기 전자 가스층의 일 측단과 연결되도록 형성된 소스 전극; 및상기 전자 가스층의 타 측단과 연결되도록 형성된 드레인 전극을 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 고분자 박막은 절연성 고분자 물질로 형성되는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제2항에 있어서,상기 절연성 고분자 물질은 폴리이미드인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 고분자 박막 내부에 형성되는 상기 금속 나노 입자는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나의 나노 입자인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 제1 화합물 반도체층 및 상기 제2 화합물 반도체층은 각각 불순물이 도핑되지 않은 진성 화합물 반도체로 형성되되,상기 제1 화합물 반도체층을 형성하는 진성 화합물 반도체는 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질이고, 상기 제2 화합물 반도체층을 형성하는 진성 화합물 반도체는 알루미늄갈륨비소(AlGaAs), 알루미 늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP) 중 어느 하나의 물질인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 전자 공급층은 불순물이 도핑된 불순물 화합물 반도체로 형성되되,상기 전자 공급층을 형성하는 불순물 화합물 반도체는 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어느 하나의 물질인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 콘트롤 게이트와 상기 소스 전극 간에 인가되는 쓰기 전압에 상응하여 상기 전자 가스층으로부터 상기 플로팅 게이트로 주입되는 전자가 상기 금속 나노 입자에 의해 포획되어 쓰기 동작이 이루어지는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- 제1항에 있어서,상기 콘트롤 게이트와 상기 소스 전극 간에 인가되는 소거 전압에 상응하여 상기 금속 나노 입자에 포획된 전자가 상기 플로팅 게이트 밖으로 방출되어 소거 동작이 이루어지는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자.
- (a) 반도체 기판 상에 제1 화합물 반도체층을 형성하는 단계;(b) 상기 제1 화합물 반도체층 상에 제2 화합물 반도체층을 형성하는 단계;(c) 상기 제2 화합물 반도체층 상에 전자 공급층을 형성하는 단계;(d) 상기 전자 공급층에서 형성된 전자가 상기 제1 화합물 반도체층과 상기 제2 화합물 반도체층의 사이로 자발 주입되어 전자 가스층을 형성하는 단계;(e) 소정의 전극 재료를 확산시켜 상기 전자 가스층의 일측 및 타측과 연결되는 소스 전극 및 드레인 전극을 각각 형성하는 단계;(f) 상기 전자 공급층 상에 내부에 금속 나노 입자가 형성된 고분자 박막으로 이루어진 플로팅 게이트를 형성하는 단계; 및(g) 상기 플로팅 게이트 상에 컨트롤 게이트를 형성하는 단계를 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
- 제9항에 있어서,상기 단계 (f)는(f1) 상기 전자 공급층 상에 상기 고분자 박막의 전구체 물질을 스핀 코팅하는 단계;(f2) 상기 고분자 박막의 상기 전구체 물질 상에 상기 금속 나노 입자를 형성할 금속 재료를 증착시키는 단계;(f3) 상기 금속 재료 상에 상기 고분자 박막의 상기 전구체 물질을 다시 스핀 코팅하는 단계; 및(f4) 열 경화 공정을 통하여 상기 고분자 박막 및 상기 고분자 박막의 내부에 금속 나노 입자를 형성하는 단계를 포함하는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
- 제10항에 있어서,상기 단계 (f1) 및 상기 단계 (f2)의 상기 고분자 박막의 상기 전구체 물질은 Biphenyltetracarboxylic Dianhydride-p-Phenylenediamine(BPDA-PDA) 형의 폴리아믹산이되,상기 고분자 박막은 폴리이미드로 형성되는 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
- 제10항에 있어서,상기 단계 (f1)의 상기 금속 나노 입자를 형성할 상기 금속 재료는 Ni1-xFex(0＜x＜1), 크롬(Cr), 티타늄(Ti), 바나듐(V), 망간(Mn), 지르코늄(Zr), 금(Au), 은(Ag), 니켈(Ni), 철(Fe), 백금(Pt) 및 코발트(Co) 중 어느 하나인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
- 제9항에 있어서,상기 제1 화합물 반도체층 및 상기 제2 화합물 반도체층은 각각 불순물이 도핑되지 않은 진성 화합물 반도체로 형성되되,상기 제1 화합물 반도체층을 형성하는 진성 화합물 반도체는 갈륨비소(GaAs), 질화갈륨(GaN) 및 인듐인(InP) 중 어느 하나의 물질이고, 상기 제2 화합물 반도체층을 형성하는 진성 화합물 반도체는 알루미늄갈륨비소(AlGaAs), 알루미늄질화갈륨(AlGaN) 및 인듐갈륨비소인(InGaAsP) 중 어느 하나의 물질인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
- 제9항에 있어서,상기 전자 공급층은 불순물이 도핑된 불순물 화합물 반도체로 형성되되,상기 전자 공급층을 형성하는 불순물 화합물 반도체는 n형 알루미늄갈륨비소(n-AlGaAs), n형 알루미늄질화갈륨(n-AlGaN) 및 n형 인듐갈륨비소인(n-InGaAsP) 중 어느 하나의 물질인 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자의 제조 방법.
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Citations (4)
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|---|---|---|---|---|
| JPS617666A (ja) | 1984-06-22 | 1986-01-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JPH08204037A (ja) * | 1995-01-26 | 1996-08-09 | Nec Corp | 単一トラップメモリ装置 |
| JP2001119012A (ja) | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2005036599A2 (en) | 2003-10-06 | 2005-04-21 | Massachusetts Institute Of Technology | Non-volatile memory device |
-
2006
- 2006-11-14 KR KR1020060112421A patent/KR100822335B1/ko not_active IP Right Cessation
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