JPH10135359A - 不揮発性トランジスタ - Google Patents
不揮発性トランジスタInfo
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- JPH10135359A JPH10135359A JP8291868A JP29186896A JPH10135359A JP H10135359 A JPH10135359 A JP H10135359A JP 8291868 A JP8291868 A JP 8291868A JP 29186896 A JP29186896 A JP 29186896A JP H10135359 A JPH10135359 A JP H10135359A
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Abstract
(57)【要約】
【課題】 エネルギー準位のそろった深いＤＸセンター
を利用して蓄積電荷量を一定とし、閾値電圧制御性が高
く、高速動作可能な不揮発性のトランジスタを提供す
る。 【解決手段】 電界効果トランジスタ構造のゲート絶縁
層内に、ドナー不純物周囲の原子配列がそろって対称性
の小さい構造、例えばＡｌＡｓ／ＧａＡｓ界面近傍のみ
にドナー不純物を含む電子蓄積層１３を設け、その界面
に形成されるエネルギー準位のそろった深いＤＸセンタ
ーを電子のトラップとして利用することにより、ＤＸセ
ンター濃度の２倍まで正確に電子を捕獲でき、電子獲得
時の閾値電圧は経時変化がほとんどなく、安定した不揮
発メモリー動作が可能となる。
を利用して蓄積電荷量を一定とし、閾値電圧制御性が高
く、高速動作可能な不揮発性のトランジスタを提供す
る。 【解決手段】 電界効果トランジスタ構造のゲート絶縁
層内に、ドナー不純物周囲の原子配列がそろって対称性
の小さい構造、例えばＡｌＡｓ／ＧａＡｓ界面近傍のみ
にドナー不純物を含む電子蓄積層１３を設け、その界面
に形成されるエネルギー準位のそろった深いＤＸセンタ
ーを電子のトラップとして利用することにより、ＤＸセ
ンター濃度の２倍まで正確に電子を捕獲でき、電子獲得
時の閾値電圧は経時変化がほとんどなく、安定した不揮
発メモリー動作が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はしきい値電圧制御性
が高く、高速動作可能な不揮発性のトランジスタに関す
るものである。
が高く、高速動作可能な不揮発性のトランジスタに関す
るものである。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性メモリ
に利用されるトランジスタの１つとして、フローティン
グゲートＭＯＳＦＥＴがある。このデバイスについては
例えば、Ｓ．Ｍ．Ｓｚｅによる「半導体デバイスの物
理」（Physics of SemiconductorDevices,John Wiley&S
ons）に記載されている。この不揮発性トランジスタは
構造が簡単で、１素子で１ビットのメモリ機能を実現で
きるため、高集積化を可能にする。また、化合物半導体
で同様な機能を実現するものとして、ＡｌＧａＡｓ中の
トラップ準位であるＤＸセンターを電子の蓄積に用いる
トランジスタが提案されている。このデバイスについて
は、例えば、特開昭６３−１７８５６５号公報に記載さ
れている。
に利用されるトランジスタの１つとして、フローティン
グゲートＭＯＳＦＥＴがある。このデバイスについては
例えば、Ｓ．Ｍ．Ｓｚｅによる「半導体デバイスの物
理」（Physics of SemiconductorDevices,John Wiley&S
ons）に記載されている。この不揮発性トランジスタは
構造が簡単で、１素子で１ビットのメモリ機能を実現で
きるため、高集積化を可能にする。また、化合物半導体
で同様な機能を実現するものとして、ＡｌＧａＡｓ中の
トラップ準位であるＤＸセンターを電子の蓄積に用いる
トランジスタが提案されている。このデバイスについて
は、例えば、特開昭６３−１７８５６５号公報に記載さ
れている。
【０００３】図４（ａ）、（ｂ）は従来のＤＸセンター
を利用した不揮発性トランジスタの模式断面図およびゲ
ート下のエネルギーバンド図である。１は半絶縁性の基
板、２は基板表面の影響をなくすバッファ層、３はチャ
ネル層、４はｐ型の第１のバリア層、５はＤＸセンター
を含むｎ型のＡｌＧａＡｓからなるトラップ層、６はｐ
型の第２のバリア層、７はゲート電極、８はソース領
域、９はドレイン領域、１０はソース領域８とオーミッ
ク接合を形成するソース電極、１１はドレイン領域９と
オーミック接合を形成するドレイン電極、ＣＢは伝導帯
端、Ｅｆはフェルミレベル、Ｇはゲート電極、ＤＸはＤ
Ｘセンター準位である。
を利用した不揮発性トランジスタの模式断面図およびゲ
ート下のエネルギーバンド図である。１は半絶縁性の基
板、２は基板表面の影響をなくすバッファ層、３はチャ
ネル層、４はｐ型の第１のバリア層、５はＤＸセンター
を含むｎ型のＡｌＧａＡｓからなるトラップ層、６はｐ
型の第２のバリア層、７はゲート電極、８はソース領
域、９はドレイン領域、１０はソース領域８とオーミッ
ク接合を形成するソース電極、１１はドレイン領域９と
オーミック接合を形成するドレイン電極、ＣＢは伝導帯
端、Ｅｆはフェルミレベル、Ｇはゲート電極、ＤＸはＤ
Ｘセンター準位である。
【０００４】この従来の不揮発性トランジスタの動作に
ついて、基板１に半絶縁性ＧａＡｓ、バッファ層２にｉ
−ＧａＡｓ、チャネル層３にｎ−ＧａＡｓ、第１のバリ
ア層４および第２のバリア層６にｐ−Ａｌ0.4Ｇａ0.6Ａ
ｓ、トラップ層５にｎ−Ａｌ 0.4Ｇａ0.6Ａｓ、ゲート電
極７にタングステン（Ｗ）、ソース領域８およびドレイ
ン領域９にｎ+−ＧａＡｓ、ソース電極１０およびドレ
イン電極１１にＡｕＧｅ／Ａｕを例に説明する。
ついて、基板１に半絶縁性ＧａＡｓ、バッファ層２にｉ
−ＧａＡｓ、チャネル層３にｎ−ＧａＡｓ、第１のバリ
ア層４および第２のバリア層６にｐ−Ａｌ0.4Ｇａ0.6Ａ
ｓ、トラップ層５にｎ−Ａｌ 0.4Ｇａ0.6Ａｓ、ゲート電
極７にタングステン（Ｗ）、ソース領域８およびドレイ
ン領域９にｎ+−ＧａＡｓ、ソース電極１０およびドレ
イン電極１１にＡｕＧｅ／Ａｕを例に説明する。
【０００５】トラップ層５のｎ−Ａｌ0.4Ｇａ0.6Ａｓに
はそのドナー不純物の原子配置に従ってエネルギー準位
の異なる複数のＤＸセンターが形成されている。この事
実については例えば、馬場らによるジャパン・ジャーナ
ル・オブ・アプライド・フィジックス（Japan Journal
of Applied Physics,Vol28,p.L89、1989）に記載されて
いる。ＤＸセンターは伝導帯端ＣＢから数十〜数百ｍｅ
Ｖ下のエネルギー位置に形成されるため、電子をトラッ
プすることができる。ＤＸセンターはドナー不純物から
形成されるためそれ自体は正に帯電しているが、最大２
個の電子をトラップして負に帯電する。
はそのドナー不純物の原子配置に従ってエネルギー準位
の異なる複数のＤＸセンターが形成されている。この事
実については例えば、馬場らによるジャパン・ジャーナ
ル・オブ・アプライド・フィジックス（Japan Journal
of Applied Physics,Vol28,p.L89、1989）に記載されて
いる。ＤＸセンターは伝導帯端ＣＢから数十〜数百ｍｅ
Ｖ下のエネルギー位置に形成されるため、電子をトラッ
プすることができる。ＤＸセンターはドナー不純物から
形成されるためそれ自体は正に帯電しているが、最大２
個の電子をトラップして負に帯電する。
【０００６】いま、トラップ層５のＤＸセンターに電子
がトラップされていない場合には、ゲート下のチャネル
層３に電子が誘起されているものとする。このため、ソ
ース電極１０およびゲート電極７をアース電位とし、ド
レイン電極１１に正の電圧を印加すると、ドレイン電流
が流れる。すなわちソース・ドレイン間は導通状態とな
っている。
がトラップされていない場合には、ゲート下のチャネル
層３に電子が誘起されているものとする。このため、ソ
ース電極１０およびゲート電極７をアース電位とし、ド
レイン電極１１に正の電圧を印加すると、ドレイン電流
が流れる。すなわちソース・ドレイン間は導通状態とな
っている。
【０００７】さて、ソース領域８およびドレイン領域９
に対してゲート電極７に大きな正の電圧を加えると、チ
ャネル層３からゲート電極７に向かって電子が流れ込
む。第１のバリア層４を通過してトラップ層５に入った
電子の一部はＤＸセンターにトラップされる。その結
果、トラップ層５は負に帯電する。ゲート電圧を取り去
ってもＤＸセンターにトラップされた電子はそのまま残
る。この負に帯電したトラップ層５によりチャネル層３
には電子が誘起されなくなり、先のようにドレイン電極
１１に正電圧を印加してもドレイン電流は流れず、ソー
ス・ドレイン間は非導通状態となる。
に対してゲート電極７に大きな正の電圧を加えると、チ
ャネル層３からゲート電極７に向かって電子が流れ込
む。第１のバリア層４を通過してトラップ層５に入った
電子の一部はＤＸセンターにトラップされる。その結
果、トラップ層５は負に帯電する。ゲート電圧を取り去
ってもＤＸセンターにトラップされた電子はそのまま残
る。この負に帯電したトラップ層５によりチャネル層３
には電子が誘起されなくなり、先のようにドレイン電極
１１に正電圧を印加してもドレイン電流は流れず、ソー
ス・ドレイン間は非導通状態となる。
【０００８】トラップ層５に蓄積された電子を消去し、
再びソース・ドレイン間を導通状態に戻す場合には、ソ
ース電極１０およびドレイン電極１１に対してゲート電
極７に高い負電圧を印加する。そうすることでＤＸセン
ターにトラップされていた電子が高電界によってチャネ
ル層３へと引き出されるため、トラップ層５内の電子が
消失する。この結果、チャネル層３には再び電子が誘起
され、導通状態が復元される。
再びソース・ドレイン間を導通状態に戻す場合には、ソ
ース電極１０およびドレイン電極１１に対してゲート電
極７に高い負電圧を印加する。そうすることでＤＸセン
ターにトラップされていた電子が高電界によってチャネ
ル層３へと引き出されるため、トラップ層５内の電子が
消失する。この結果、チャネル層３には再び電子が誘起
され、導通状態が復元される。
【０００９】このように、このトランジスタは不揮発性
のメモリ動作をすることができる。
のメモリ動作をすることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＤＸセンターを利用した不揮発性のトランジスタでは、
混晶であるＡｌＧａＡｓ中のＤＸセンターのエネルギー
準位は、図４（ｂ）に示すように、その値に大きな分布
を持つため、浅い準位にトラップされた電子は早く再放
出されてしまい、トランジスタのしきい値電圧が時間と
共に変化する。このため、多くの電子注入を行う必要が
あることや、読み出し電流が保持時間と共に変化すると
いう欠点がある。このように、従来のＤＸセンターを利
用した不揮発性のトランジスタでは蓄積電荷量やトラン
ジスタのしきい値の制御が容易ではない。従って、蓄積
電荷量が常に一定でしきい値電圧制御性が高く、高速動
作の不揮発性トランジスタの開発が望まれる。
ＤＸセンターを利用した不揮発性のトランジスタでは、
混晶であるＡｌＧａＡｓ中のＤＸセンターのエネルギー
準位は、図４（ｂ）に示すように、その値に大きな分布
を持つため、浅い準位にトラップされた電子は早く再放
出されてしまい、トランジスタのしきい値電圧が時間と
共に変化する。このため、多くの電子注入を行う必要が
あることや、読み出し電流が保持時間と共に変化すると
いう欠点がある。このように、従来のＤＸセンターを利
用した不揮発性のトランジスタでは蓄積電荷量やトラン
ジスタのしきい値の制御が容易ではない。従って、蓄積
電荷量が常に一定でしきい値電圧制御性が高く、高速動
作の不揮発性トランジスタの開発が望まれる。
【００１１】本発明の目的は、エネルギー準位がそろっ
て深いＤＸセンター準位を利用して蓄積電荷量を一定と
し、しきい値電圧制御性が高く、高速動作可能な不揮発
性のトランジスタを提供することにある。
て深いＤＸセンター準位を利用して蓄積電荷量を一定と
し、しきい値電圧制御性が高く、高速動作可能な不揮発
性のトランジスタを提供することにある。
【００１２】
【課題を解決するための手段】本発明の不揮発性トラン
ジスタは、少なくとも導電性の高い半導体からなる一対
のソース領域及びドレイン領域と、ソース領域とドレイ
ン領域との間の半導体からなるチャネル領域と、該チャ
ネル領域上に該チャネル領域よりも電子親和力の小さな
半導体からなる絶縁層と、該絶縁層中に、該絶縁層中の
ＤＸセンターよりもエネルギー的に深く、かつエネルギ
ー深さのそろったＤＸセンターを発生させる半導体から
なる電子蓄積層と、該絶縁層上のゲート電極と、ソース
領域及びドレイン領域とオーミック接合を形成するソー
ス電極及びドレイン電極を有することを特徴としてい
る。
ジスタは、少なくとも導電性の高い半導体からなる一対
のソース領域及びドレイン領域と、ソース領域とドレイ
ン領域との間の半導体からなるチャネル領域と、該チャ
ネル領域上に該チャネル領域よりも電子親和力の小さな
半導体からなる絶縁層と、該絶縁層中に、該絶縁層中の
ＤＸセンターよりもエネルギー的に深く、かつエネルギ
ー深さのそろったＤＸセンターを発生させる半導体から
なる電子蓄積層と、該絶縁層上のゲート電極と、ソース
領域及びドレイン領域とオーミック接合を形成するソー
ス電極及びドレイン電極を有することを特徴としてい
る。
【００１３】また本発明の不揮発性トランジスタは、ソ
ース領域およびドレイン領域とチャネル領域が同一の導
電型からなること、あるいは、絶縁層の一部にドナー不
純物を含み、チャネル領域が低不純物濃度の半導体であ
ることが好ましい。
ース領域およびドレイン領域とチャネル領域が同一の導
電型からなること、あるいは、絶縁層の一部にドナー不
純物を含み、チャネル領域が低不純物濃度の半導体であ
ることが好ましい。
【００１４】
【発明の実施の形態】本発明においては、電子を蓄積す
る領域として、例えば、ＡｌＡｓ／ＧａＡｓ界面近傍だ
けにドナー不純物を含む構造を用いることにより、そこ
に形成されるエネルギー準位のそろった深いＤＸセンタ
ーが利用できる。これにより、電子をＤＸセンター濃度
の２倍まで正確に捕獲できると共に、電子捕獲時のしき
い値電圧の時間変化がほとんどない不揮発メモリー動作
が可能になる。このため、導通・非導通に対するしきい
値電圧の変化量を小さく抑えることができ、低電圧・低
消費電力も達成される。また、ＡｌＡｓによるバリア効
果により電子蓄積時の注入電子を有効に利用できるた
め、電子蓄積時間の短縮も実現できる。
る領域として、例えば、ＡｌＡｓ／ＧａＡｓ界面近傍だ
けにドナー不純物を含む構造を用いることにより、そこ
に形成されるエネルギー準位のそろった深いＤＸセンタ
ーが利用できる。これにより、電子をＤＸセンター濃度
の２倍まで正確に捕獲できると共に、電子捕獲時のしき
い値電圧の時間変化がほとんどない不揮発メモリー動作
が可能になる。このため、導通・非導通に対するしきい
値電圧の変化量を小さく抑えることができ、低電圧・低
消費電力も達成される。また、ＡｌＡｓによるバリア効
果により電子蓄積時の注入電子を有効に利用できるた
め、電子蓄積時間の短縮も実現できる。
【００１５】以下、図面を参照して本発明の実施の形態
について説明する。
について説明する。
【００１６】図１（ａ）、（ｂ）は本発明の一実施形態
になる不揮発性トランジスタの模式断面図およびエネル
ギーバンド図である。なお、以後の説明で、図４
（ａ）、（ｂ）と同じ符号は図４（ａ）、（ｂ）で説明
したものと同等物で同一機能を果たすものである。ま
た、１２は第１の絶縁層、１３は単一準位のＤＸセンタ
ーを含有する電子蓄積層、１４は第２の絶縁層である。
になる不揮発性トランジスタの模式断面図およびエネル
ギーバンド図である。なお、以後の説明で、図４
（ａ）、（ｂ）と同じ符号は図４（ａ）、（ｂ）で説明
したものと同等物で同一機能を果たすものである。ま
た、１２は第１の絶縁層、１３は単一準位のＤＸセンタ
ーを含有する電子蓄積層、１４は第２の絶縁層である。
【００１７】この本発明の不揮発性トランジスタの動作
について、基板１に半絶縁性ＧａＡｓ、バッファ層２に
ｉ−ＧａＡｓ、チャネル層３にｎ−ＧａＡｓ、第１の絶
縁層１２および第２の絶縁層１４にｉ−Ａｌ0.3Ｇａ0.7
Ａｓ、電子蓄積層１３に界面にＳｉをドープしたＡｌＡ
ｓ／ＧａＡｓ積層構造、ゲート電極７にタングステン、
ソース領域８およびドレイン領域９にｎ+−ＧａＡｓ、
ソース電極１０およびドレイン電極１１にＡｕＧｅ／Ａ
ｕを例に説明する。
について、基板１に半絶縁性ＧａＡｓ、バッファ層２に
ｉ−ＧａＡｓ、チャネル層３にｎ−ＧａＡｓ、第１の絶
縁層１２および第２の絶縁層１４にｉ−Ａｌ0.3Ｇａ0.7
Ａｓ、電子蓄積層１３に界面にＳｉをドープしたＡｌＡ
ｓ／ＧａＡｓ積層構造、ゲート電極７にタングステン、
ソース領域８およびドレイン領域９にｎ+−ＧａＡｓ、
ソース電極１０およびドレイン電極１１にＡｕＧｅ／Ａ
ｕを例に説明する。
【００１８】ＡｌＡｓ／ＧａＡｓ界面にドープされたＳ
ｉドナー周囲の原子配列では、必ず第２近接位置が４個
のＡｌと８個のＧａ、または８個のＡｌと４個のＧａと
なる。このため、Ｓｉドナーから作られるＤＸセンター
のエネルギー準位は２種類しかない。また、Ｓｉドナー
周囲の対称性が大きく崩れていることを反映してこのＤ
Ｘセンター準位はＡｌ0.3Ｇａ0.7Ａｓ混晶中のＤＸセン
ターよりもエネルギー的に深い準位となる。
ｉドナー周囲の原子配列では、必ず第２近接位置が４個
のＡｌと８個のＧａ、または８個のＡｌと４個のＧａと
なる。このため、Ｓｉドナーから作られるＤＸセンター
のエネルギー準位は２種類しかない。また、Ｓｉドナー
周囲の対称性が大きく崩れていることを反映してこのＤ
Ｘセンター準位はＡｌ0.3Ｇａ0.7Ａｓ混晶中のＤＸセン
ターよりもエネルギー的に深い準位となる。
【００１９】電子蓄積層１３のＤＸセンターに電子がト
ラップされていない場合には、ドナーは電子を放出して
正に帯電している。このため、チャネル層３にはより多
くの電子が誘起される。いま、この状態でゲート下のチ
ャネル層３に電子が誘起されているものとする。この状
況でソース電極１０およびゲート電極７をアース電位と
し、ドレイン電極１１に正の電圧を印加すると、ドレイ
ン電流が流れる。すなわちソース・ドレイン間は導通状
態となっている。
ラップされていない場合には、ドナーは電子を放出して
正に帯電している。このため、チャネル層３にはより多
くの電子が誘起される。いま、この状態でゲート下のチ
ャネル層３に電子が誘起されているものとする。この状
況でソース電極１０およびゲート電極７をアース電位と
し、ドレイン電極１１に正の電圧を印加すると、ドレイ
ン電流が流れる。すなわちソース・ドレイン間は導通状
態となっている。
【００２０】さて、ソース領域８およびドレイン領域９
に対してゲート電極７に大きな正の電圧を加えると、チ
ャネル層３からゲート電極７に向かって電子が流れ込
む。第１の絶縁層１２を通過して電子蓄積層１３のＧａ
Ａｓ層に入った電子は、伝導帯エネルギーの高いＡｌＡ
ｓ層に阻まれて、ゲート電極７へ流れる電子は少なく、
そのほとんどがＧａＡｓ層に停滞する。この間に電子は
ＡｌＡｓ／ＧａＡｓ界面に存在する深いＤＸセンターに
トラップされる。それぞれのＤＸセンターは最大２個の
電子をトラップすることができる。時間が十分にたて
ば、電子蓄積層１３ではＤＸセンターの２倍の数の電子
をトラップし、負に帯電する。このＤＸセンター準位は
非常に深いため、ゲート電圧を取り去ってもＤＸセンタ
ーからの電子放出はほとんど起こらず、トラップされた
ＤＸセンター数の２倍の電子はそのまま残る。このよう
に、ＤＸセンター数の２倍の電子を正確にトラップし保
持できるため、トランジスタのしきい値制御が非常に容
易である。この負に帯電した電子蓄積層１３のためにチ
ャネル層３に誘起される電子数は少なくなる。このよう
な状態でチャネル層３の電子が消滅するように設計して
おくと、ドレイン電極１１に正電圧を印加してもドレイ
ン電流は流れず、ソース・ドレイン間は非導通状態とな
る。
に対してゲート電極７に大きな正の電圧を加えると、チ
ャネル層３からゲート電極７に向かって電子が流れ込
む。第１の絶縁層１２を通過して電子蓄積層１３のＧａ
Ａｓ層に入った電子は、伝導帯エネルギーの高いＡｌＡ
ｓ層に阻まれて、ゲート電極７へ流れる電子は少なく、
そのほとんどがＧａＡｓ層に停滞する。この間に電子は
ＡｌＡｓ／ＧａＡｓ界面に存在する深いＤＸセンターに
トラップされる。それぞれのＤＸセンターは最大２個の
電子をトラップすることができる。時間が十分にたて
ば、電子蓄積層１３ではＤＸセンターの２倍の数の電子
をトラップし、負に帯電する。このＤＸセンター準位は
非常に深いため、ゲート電圧を取り去ってもＤＸセンタ
ーからの電子放出はほとんど起こらず、トラップされた
ＤＸセンター数の２倍の電子はそのまま残る。このよう
に、ＤＸセンター数の２倍の電子を正確にトラップし保
持できるため、トランジスタのしきい値制御が非常に容
易である。この負に帯電した電子蓄積層１３のためにチ
ャネル層３に誘起される電子数は少なくなる。このよう
な状態でチャネル層３の電子が消滅するように設計して
おくと、ドレイン電極１１に正電圧を印加してもドレイ
ン電流は流れず、ソース・ドレイン間は非導通状態とな
る。
【００２１】電子蓄積層１３に蓄積された電子を消去
し、再びソース・ドレイン間を導通状態に戻す場合に
は、ソース電極１０およびドレイン電極１１に対してゲ
ート電極７に高い負電圧を印加する。ＤＸセンターにト
ラップされた電子が高電界によってチャネル層３へと引
き出されるため、電子蓄積層１３内の電子が消失する。
この結果、チャネル層３には再び電子が誘起され、導通
状態が復元される。
し、再びソース・ドレイン間を導通状態に戻す場合に
は、ソース電極１０およびドレイン電極１１に対してゲ
ート電極７に高い負電圧を印加する。ＤＸセンターにト
ラップされた電子が高電界によってチャネル層３へと引
き出されるため、電子蓄積層１３内の電子が消失する。
この結果、チャネル層３には再び電子が誘起され、導通
状態が復元される。
【００２２】このように、本発明のトランジスタは不揮
発性のメモリ動作をすることができる。そして、本発明
の構造ではチャネル３からゲートに流れ込む電子をＡｌ
Ａｓ／ＧａＡｓ構造で有効にトラップすることができ、
また保持する電子の数を正確にＤＸセンター数の２倍に
することができる。したがって、本発明の不揮発性トラ
ンジスタは従来構造よりも電子蓄積時間の短縮が可能で
あると共に、導通・非導通に対するしきい値電圧の変化
量を小さく抑えた低電圧・低消費電力動作が可能であ
る。
発性のメモリ動作をすることができる。そして、本発明
の構造ではチャネル３からゲートに流れ込む電子をＡｌ
Ａｓ／ＧａＡｓ構造で有効にトラップすることができ、
また保持する電子の数を正確にＤＸセンター数の２倍に
することができる。したがって、本発明の不揮発性トラ
ンジスタは従来構造よりも電子蓄積時間の短縮が可能で
あると共に、導通・非導通に対するしきい値電圧の変化
量を小さく抑えた低電圧・低消費電力動作が可能であ
る。
【００２３】図２（ａ）、（ｂ）は本発明の第２の実施
形態になる不揮発性トランジスタの模式断面図およびエ
ネルギーバンド図である。
形態になる不揮発性トランジスタの模式断面図およびエ
ネルギーバンド図である。
【００２４】この実施形態の不揮発性トランジスタの動
作について、基板１に半絶縁性ＧａＡｓ、バッファ層２
にｉ−ＧａＡｓ、チャネル層３にｉ−ＧａＡｓ、第１の
絶縁層１２にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、電子蓄積層１３
に界面にＳｉをドープしたＡｌＡｓ／ＧａＡｓ積層構
造、第２の絶縁層１４にｉ−Ａｌ0.3Ｇａ0.7Ａｓ、ゲー
ト電極７にＡｌ、ソース領域８およびドレイン領域９に
ＡｕＧｅ／Ｎｉ／Ａｕをアロイした合金層、ソース電極
１０およびドレイン電極１１にＡｕを例に説明する。
作について、基板１に半絶縁性ＧａＡｓ、バッファ層２
にｉ−ＧａＡｓ、チャネル層３にｉ−ＧａＡｓ、第１の
絶縁層１２にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、電子蓄積層１３
に界面にＳｉをドープしたＡｌＡｓ／ＧａＡｓ積層構
造、第２の絶縁層１４にｉ−Ａｌ0.3Ｇａ0.7Ａｓ、ゲー
ト電極７にＡｌ、ソース領域８およびドレイン領域９に
ＡｕＧｅ／Ｎｉ／Ａｕをアロイした合金層、ソース電極
１０およびドレイン電極１１にＡｕを例に説明する。
【００２５】チャネル層３は不純物をドープしてない
が、その上の第１の絶縁層１２にドナー不純物がドープ
してあるため、半導体材料の電子親和力の差により絶縁
層中のほとんど全ての電子がチャネル層に移動し、第１
の実施形態になる不揮発性トランジスタと同様にチャネ
ル層３に電子が誘起される。この場合、チャネル層３中
には不純物が存在しないため、電子の移動度が大きく、
トランジスタは第１の実施形態のものよりも高速で動作
する。
が、その上の第１の絶縁層１２にドナー不純物がドープ
してあるため、半導体材料の電子親和力の差により絶縁
層中のほとんど全ての電子がチャネル層に移動し、第１
の実施形態になる不揮発性トランジスタと同様にチャネ
ル層３に電子が誘起される。この場合、チャネル層３中
には不純物が存在しないため、電子の移動度が大きく、
トランジスタは第１の実施形態のものよりも高速で動作
する。
【００２６】この第２の実施形態になるトランジスタに
おいても、絶縁層中に埋め込まれたＡｌＡｓ／ＧａＡｓ
界面のＤＸセンターを利用して電子の捕獲を行うため、
トランジスタを導通・非導通にするやり方は第１の実施
形態と同様である。したがって、本実施形態のトランジ
スタは第１の実施形態と同様に電子蓄積時間が短く低電
圧・低消費電力特性を有する不揮発性メモリ動作をする
ことができる。さらに、チャネルの電子移動度が高いた
めに読み出しが第１の実施形態よりも高速に行える。
おいても、絶縁層中に埋め込まれたＡｌＡｓ／ＧａＡｓ
界面のＤＸセンターを利用して電子の捕獲を行うため、
トランジスタを導通・非導通にするやり方は第１の実施
形態と同様である。したがって、本実施形態のトランジ
スタは第１の実施形態と同様に電子蓄積時間が短く低電
圧・低消費電力特性を有する不揮発性メモリ動作をする
ことができる。さらに、チャネルの電子移動度が高いた
めに読み出しが第１の実施形態よりも高速に行える。
【００２７】図３（ａ）、（ｂ）は本発明の第３の実施
形態になる不揮発性トランジスタの模式断面図およびエ
ネルギーバンド図である。
形態になる不揮発性トランジスタの模式断面図およびエ
ネルギーバンド図である。
【００２８】この実施形態の不揮発性トランジスタの動
作について、基板１に半絶縁性ＧａＡｓ、バッファ層２
にｉ−ＧａＡｓ、チャネル層３にｉ−ＧａＡｓ、第１の
絶縁層１２にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、電子蓄積層１３
に１原子層のＧａＡｓ中にＳｉをドープしたＡｌＡｓ／
ＧａＡｓ／ＡｌＡｓ積層構造、第２の絶縁層１４にｉ−
Ａｌ0.3Ｇａ0.7Ａｓ、ゲート電極７にＡｌ、ソース領域
８およびドレイン領域９にＡｕＧｅ／Ｎｉ／Ａｕをアロ
イした合金層、ソース電極１０およびドレイン電極１１
にＡｕを例に説明する。
作について、基板１に半絶縁性ＧａＡｓ、バッファ層２
にｉ−ＧａＡｓ、チャネル層３にｉ−ＧａＡｓ、第１の
絶縁層１２にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、電子蓄積層１３
に１原子層のＧａＡｓ中にＳｉをドープしたＡｌＡｓ／
ＧａＡｓ／ＡｌＡｓ積層構造、第２の絶縁層１４にｉ−
Ａｌ0.3Ｇａ0.7Ａｓ、ゲート電極７にＡｌ、ソース領域
８およびドレイン領域９にＡｕＧｅ／Ｎｉ／Ａｕをアロ
イした合金層、ソース電極１０およびドレイン電極１１
にＡｕを例に説明する。
【００２９】１原子層のＧａＡｓにドープされたＳｉド
ナーの周囲の第２近接の原子配列は８のＡｌと４個のＧ
ａからなるものしかない。このため、ＤＸセンター準位
は１つしか存在しない。この構造ではＤＸセンター準位
が深いことと共にＡｌＡｓバリアに挟まれた構造となっ
ているため、第２の実施形態に比べて電子の保持特性が
さらに良くなる。
ナーの周囲の第２近接の原子配列は８のＡｌと４個のＧ
ａからなるものしかない。このため、ＤＸセンター準位
は１つしか存在しない。この構造ではＤＸセンター準位
が深いことと共にＡｌＡｓバリアに挟まれた構造となっ
ているため、第２の実施形態に比べて電子の保持特性が
さらに良くなる。
【００３０】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
照して詳細に説明する。
【００３１】実施例１ 前述の第１の実施の形態の説明で用いた材料と同一の材
料を用いて製造された不揮発性トランジスタについて説
明する。
料を用いて製造された不揮発性トランジスタについて説
明する。
【００３２】まず、半絶縁性のＧａＡｓ基板１に分子線
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層２、１０ｎｍのＳｉドープｎ−ＧａＡｓ
（Ｓｉ＝２×１０18ｃｍ-3）チャネル層３、２０ｎｍの
ｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層１２、１×１０12ｃｍ-2
のＳｉを界面に含むＡｌＡｓ（３ｎｍ）／ＧａＡｓ（３
ｎｍ）電子蓄積層１３、２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7
Ａｓ絶縁層１４を成長した。その後ゲート電極７となる
タングステン（Ｗ）をスパッタ法により形成し、ゲート
形状に加工した。このＷゲート電極７をマスクに絶縁層
１４および電子蓄積層１３をエッチングし、そこにＳｉ
のイオン注入を行った。８００℃のフラッシュアニール
により注入したＳｉの活性化を行い、注入領域をｎ+−
ＧａＡｓとした。素子分離のために、トランジスタ領域
以外を７００ｎｍエッチングして除いた。最後にＡｕＧ
ｅ／Ａｕを蒸着してリフトオフ法によりソース電極１０
およびドレイン電極１１を形成した。
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層２、１０ｎｍのＳｉドープｎ−ＧａＡｓ
（Ｓｉ＝２×１０18ｃｍ-3）チャネル層３、２０ｎｍの
ｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層１２、１×１０12ｃｍ-2
のＳｉを界面に含むＡｌＡｓ（３ｎｍ）／ＧａＡｓ（３
ｎｍ）電子蓄積層１３、２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7
Ａｓ絶縁層１４を成長した。その後ゲート電極７となる
タングステン（Ｗ）をスパッタ法により形成し、ゲート
形状に加工した。このＷゲート電極７をマスクに絶縁層
１４および電子蓄積層１３をエッチングし、そこにＳｉ
のイオン注入を行った。８００℃のフラッシュアニール
により注入したＳｉの活性化を行い、注入領域をｎ+−
ＧａＡｓとした。素子分離のために、トランジスタ領域
以外を７００ｎｍエッチングして除いた。最後にＡｕＧ
ｅ／Ａｕを蒸着してリフトオフ法によりソース電極１０
およびドレイン電極１１を形成した。
【００３３】作製した素子では、ゲート電圧が０Ｖの場
合にドレイン電極１１に正の電圧を印加するとドレイン
電流が流れ、ソース・ドレイン間が導通状態であった。
しかし、ソース・ドレイン電極に対してゲート電極７に
＋１Ｖの電圧を印加してチャネル層３からゲート電極７
に電流を流した結果、先と同じ条件でバイアスを加えて
もわずかなドレイン電流しか流れず、ソース・ドレイン
間が非導通状態であった。さらに、ソース・ドレイン電
極に対してゲート電極７に−３Ｖの電圧を印加し、電子
蓄積層１３の電子を排除すると、もとの導通状態に戻っ
た。
合にドレイン電極１１に正の電圧を印加するとドレイン
電流が流れ、ソース・ドレイン間が導通状態であった。
しかし、ソース・ドレイン電極に対してゲート電極７に
＋１Ｖの電圧を印加してチャネル層３からゲート電極７
に電流を流した結果、先と同じ条件でバイアスを加えて
もわずかなドレイン電流しか流れず、ソース・ドレイン
間が非導通状態であった。さらに、ソース・ドレイン電
極に対してゲート電極７に−３Ｖの電圧を印加し、電子
蓄積層１３の電子を排除すると、もとの導通状態に戻っ
た。
【００３４】実施例２ 次に本発明の第２の実施の形態の説明で用いた材料と同
一の材料を用いて製造された不揮発性トランジスタにつ
いて説明する。
一の材料を用いて製造された不揮発性トランジスタにつ
いて説明する。
【００３５】まず、半絶縁性のＧａＡｓ基板１に分子線
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層、１０ｎｍのｉ−ＧａＡｓチャネル層、２
０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓ（Ｓｉ＝ｌ×１０18ｃ
ｍ-3）絶縁層、１×１０12ｃｍ-2のＳｉを界面に含むＡ
ｌＡｓ（３ｎｍ）／ＧａＡｓ（３ｎｍ）電子蓄積層、２
０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層を成長した。そ
の後ゲート電極となるＡｌを蒸着により形成し、ゲート
形状に加工した。さらにＡｕＧｅ／Ｎｉ／Ａｕをリフト
オフ法によりソース・ドレイン領域に形成し、アロイ工
程（４５０℃）によりチャネル層まで合金化した。最後
に素子分離のために、トランジスタ領域以外を７００ｎ
ｍエッチングして除いた。この作製プロセスでは最高４
５０℃の熱工程しか経ないため、Ｓｉ不純物の拡散がほ
とんどなく、第１の実施例よりもＤＸセンター準位の揃
ったものができる利点がある。
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層、１０ｎｍのｉ−ＧａＡｓチャネル層、２
０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓ（Ｓｉ＝ｌ×１０18ｃ
ｍ-3）絶縁層、１×１０12ｃｍ-2のＳｉを界面に含むＡ
ｌＡｓ（３ｎｍ）／ＧａＡｓ（３ｎｍ）電子蓄積層、２
０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層を成長した。そ
の後ゲート電極となるＡｌを蒸着により形成し、ゲート
形状に加工した。さらにＡｕＧｅ／Ｎｉ／Ａｕをリフト
オフ法によりソース・ドレイン領域に形成し、アロイ工
程（４５０℃）によりチャネル層まで合金化した。最後
に素子分離のために、トランジスタ領域以外を７００ｎ
ｍエッチングして除いた。この作製プロセスでは最高４
５０℃の熱工程しか経ないため、Ｓｉ不純物の拡散がほ
とんどなく、第１の実施例よりもＤＸセンター準位の揃
ったものができる利点がある。
【００３６】作製した素子は、ゲート電圧が０Ｖの場合
にドレイン電極に正の電圧を印加するとドレイン電流が
流れ、ソース−ドレイン間が導通状態であった。ソース
・ドレイン電極に対してゲート電極に＋１Ｖの電圧を印
加してチャネル層からゲート電極に電流を流すと、先と
同じ条件でバイアスを加えてもわずかなドレイン電流し
か流れず、ソース・ドレイン間が非導通状態になった。
さらに、ソース・ドレイン電極に対してゲート電極に−
３Ｖの電圧を印加し、電子蓄積層の電子を排除すると、
もとの導通状態に戻った。このように、本発明の第２の
実施例においても不揮発性のメモリー動作が確認され
た。
にドレイン電極に正の電圧を印加するとドレイン電流が
流れ、ソース−ドレイン間が導通状態であった。ソース
・ドレイン電極に対してゲート電極に＋１Ｖの電圧を印
加してチャネル層からゲート電極に電流を流すと、先と
同じ条件でバイアスを加えてもわずかなドレイン電流し
か流れず、ソース・ドレイン間が非導通状態になった。
さらに、ソース・ドレイン電極に対してゲート電極に−
３Ｖの電圧を印加し、電子蓄積層の電子を排除すると、
もとの導通状態に戻った。このように、本発明の第２の
実施例においても不揮発性のメモリー動作が確認され
た。
【００３７】また、この実施例で作製したゲート長０．
５μｍの素子の相互コンダクタンスは約４００ｍＳ／ｍ
ｍであり、実施例１で作製した素子（約２００ｍＳ／ｍ
ｍ）よりも大きく高速動作に適していることもわかっ
た。
５μｍの素子の相互コンダクタンスは約４００ｍＳ／ｍ
ｍであり、実施例１で作製した素子（約２００ｍＳ／ｍ
ｍ）よりも大きく高速動作に適していることもわかっ
た。
【００３８】実施例３ 次に本発明の第３の実施の形態の説明で用いた材料と同
一の材料を用いて製造された不揮発性トランジスタにつ
いて説明する。
一の材料を用いて製造された不揮発性トランジスタにつ
いて説明する。
【００３９】まず、半絶縁性のＧａＡｓ基板１に分子線
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層２、１０ｎｍのｉ−ＧａＡｓチャネル層
３、２０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓ（Ｓｉ＝１×１
０18ｃｍ-3）からなる第１の絶縁層１２、１×１０12ｃ
ｍ-2のＳｉを１原子層のＧａＡｓに含むＡｌＡｓ（３ｎ
ｍ）／ＧａＡｓ（１ＭＬ）／ＡｌＡｓ（２ｎｍ）電子蓄
積層１３、２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓからなる
第２の絶縁層１４を成長した。その後ゲート電極７とな
るＡｌを蒸着により形成し、ゲート形状に加工した。さ
らにＡｕＧｅ／Ｎｉ／Ａｕをリフトオフ法によりソース
・ドレイン領域に形成し、アロイ工程によりチャネル層
まで合金化した。最後に素子分離のために、トランジス
タ領域以外を７００ｎｍエッチングして除いた。
エピタキシー（ＭＢＥ）により５００ｎｍのｉ−ＧａＡ
ｓバッファ層２、１０ｎｍのｉ−ＧａＡｓチャネル層
３、２０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓ（Ｓｉ＝１×１
０18ｃｍ-3）からなる第１の絶縁層１２、１×１０12ｃ
ｍ-2のＳｉを１原子層のＧａＡｓに含むＡｌＡｓ（３ｎ
ｍ）／ＧａＡｓ（１ＭＬ）／ＡｌＡｓ（２ｎｍ）電子蓄
積層１３、２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓからなる
第２の絶縁層１４を成長した。その後ゲート電極７とな
るＡｌを蒸着により形成し、ゲート形状に加工した。さ
らにＡｕＧｅ／Ｎｉ／Ａｕをリフトオフ法によりソース
・ドレイン領域に形成し、アロイ工程によりチャネル層
まで合金化した。最後に素子分離のために、トランジス
タ領域以外を７００ｎｍエッチングして除いた。
【００４０】作製した素子は、ゲート電圧が０Ｖの場合
にドレイン電極１１に正の電圧を印加するとドレイン電
流が流れ、ソース・ドレイン間が導通状態であった。ソ
ース・ドレイン電極に対してゲート電極７に＋１Ｖの電
圧を印加してチャネル層３からゲート電極７に電流を流
すと、先と同じ条件でバイアスを加えてもわずかなドレ
イン電流しか流れず、ソース・ドレイン間が非導通状態
になった。さらに、ソース・ドレイン電極に対してゲー
ト電極に−３Ｖの電圧を印加し、電子蓄積層１３の電子
を排除すると、もとの導通状態に戻った。このように、
この実施例においても不揮発性のメモリー動作が確認さ
れた。
にドレイン電極１１に正の電圧を印加するとドレイン電
流が流れ、ソース・ドレイン間が導通状態であった。ソ
ース・ドレイン電極に対してゲート電極７に＋１Ｖの電
圧を印加してチャネル層３からゲート電極７に電流を流
すと、先と同じ条件でバイアスを加えてもわずかなドレ
イン電流しか流れず、ソース・ドレイン間が非導通状態
になった。さらに、ソース・ドレイン電極に対してゲー
ト電極に−３Ｖの電圧を印加し、電子蓄積層１３の電子
を排除すると、もとの導通状態に戻った。このように、
この実施例においても不揮発性のメモリー動作が確認さ
れた。
【００４１】また、温度を上げて電子の保持特性を評価
したところ、この実施例のトランジスタは実施例２のト
ランジスタよりも長く電子を保持できることがわかっ
た。
したところ、この実施例のトランジスタは実施例２のト
ランジスタよりも長く電子を保持できることがわかっ
た。
【００４２】以上の本発明の実施例では準位のそろった
深いＤＸセンターを作る電子蓄積層としてＳｉを界面に
ドープしたＡｌＡｓ／ＧａＡｓやＳｉを１原子層のＧａ
ＡｓにドープしたＡｌＡｓ／ＧａＡｓ／ＡｌＡｓ構造し
か示さなかったが、Ｓｉの代わりにＧｅやＴｅ、Ｓｅ、
Ｓといった他のドナー不純物を用いたり、１原子層のＡ
ｌＡｓ中にドナー不純物をドープしそれをＧａＡｓ層で
挟むといった構造でもかまわない。もちろんこれらが積
層構造になっていてもかまわない。
深いＤＸセンターを作る電子蓄積層としてＳｉを界面に
ドープしたＡｌＡｓ／ＧａＡｓやＳｉを１原子層のＧａ
ＡｓにドープしたＡｌＡｓ／ＧａＡｓ／ＡｌＡｓ構造し
か示さなかったが、Ｓｉの代わりにＧｅやＴｅ、Ｓｅ、
Ｓといった他のドナー不純物を用いたり、１原子層のＡ
ｌＡｓ中にドナー不純物をドープしそれをＧａＡｓ層で
挟むといった構造でもかまわない。もちろんこれらが積
層構造になっていてもかまわない。
【００４３】またチャネル層３や基板１としてＧａＡｓ
の例しか示さなかったが、ＩｎＰやＩｎＧａＡｓなどそ
の他の半導体であっても良い。また、絶縁層１２、１４
もＡｌ0.3Ｇａ0.7Ａｓしか示さなかったが、その他の組
成のＡｌＧａＡｓやＩｎＡｌＡｓなどチャネル層３より
も電子親和力の小さな他の半導体であれば良い。さら
に、実施例２では絶縁層全体にドナーをドープしている
が、チャネルの電子移動度をさらに大きくするためにチ
ャネルに近いところをアンドープにしたり、デルタドー
プにしてもかまわない。
の例しか示さなかったが、ＩｎＰやＩｎＧａＡｓなどそ
の他の半導体であっても良い。また、絶縁層１２、１４
もＡｌ0.3Ｇａ0.7Ａｓしか示さなかったが、その他の組
成のＡｌＧａＡｓやＩｎＡｌＡｓなどチャネル層３より
も電子親和力の小さな他の半導体であれば良い。さら
に、実施例２では絶縁層全体にドナーをドープしている
が、チャネルの電子移動度をさらに大きくするためにチ
ャネルに近いところをアンドープにしたり、デルタドー
プにしてもかまわない。
【００４４】トランジスタのゲート構造としては単純な
ものしか示さなかったが、高速動作に有利なリセス構造
やＴ型ゲート構造でもよいことは明らかである。また、
本発明のトランジスタ動作の説明では、電子蓄積層１３
に電子を捕獲していないときはソース・ドレイン間が導
通状態になっていると仮定したが、しきい値電圧を高く
して非導通状態としていても良い。この場合には、この
しきい値電圧以上であって電子蓄積量を変化させないよ
うなゲート電圧を印加することで、実施例で説明したと
同様な不揮発メモリ動作ができる。
ものしか示さなかったが、高速動作に有利なリセス構造
やＴ型ゲート構造でもよいことは明らかである。また、
本発明のトランジスタ動作の説明では、電子蓄積層１３
に電子を捕獲していないときはソース・ドレイン間が導
通状態になっていると仮定したが、しきい値電圧を高く
して非導通状態としていても良い。この場合には、この
しきい値電圧以上であって電子蓄積量を変化させないよ
うなゲート電圧を印加することで、実施例で説明したと
同様な不揮発メモリ動作ができる。
【００４５】
【発明の効果】本発明の不揮発性トランジスタにより、
しきい値電圧制御性が高く、低消費電力、高速の超高集
積メモリ回路が可能になる。
しきい値電圧制御性が高く、低消費電力、高速の超高集
積メモリ回路が可能になる。
【図１】本発明の第１の実施形態になる不揮発性トラン
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
【図２】本発明の第２の実施形態になる不揮発性トラン
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
【図３】本発明の第３の実施形態になる不揮発性トラン
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
ジスタを示す模式断面図（ａ）およびそのエネルギーバ
ンド図（ｂ）である。
【図４】従来の不揮発性トランジスタの模式断面図
（ａ）およびそのエネルギーバンド図（ｂ）である。
（ａ）およびそのエネルギーバンド図（ｂ）である。
１ 基板 ２ バッファ層 ３ チャネル層 ４ 第１のバリア層 ５ トラップ層 ６ 第２のバリア層 ７ ゲート電極 ８ ソース領域 ９ ドレイン領域 ｌ０ ソース電極 ｌｌ ドレイン電極 １２ 第１の絶縁層 １３ 電子蓄積層 １４ 第２の絶縁層 ＣＢ 伝導帯端 Ｅｆ フェルミレベル Ｇ ゲート電極 ＤＸ ＤＸセンター準位
Claims (5)
- 【請求項１】 少なくとも導電性の高い半導体からなる
一対のソース領域及びドレイン領域と、ソース領域とド
レイン領域との間の半導体からなるチャネル領域と、該
チャネル領域上に該チャネル領域よりも電子親和力の小
さな半導体からなる絶縁層と、該絶縁層中に、該絶縁層
中のＤＸセンターよりもエネルギー的に深く、かつエネ
ルギー深さのそろったＤＸセンターを発生させる半導体
からなる電子蓄積層と、該絶縁層上のゲート電極と、ソ
ース領域及びドレイン領域とオーミック接合を形成する
ソース電極及びドレイン電極を有することを特徴とする
不揮発性トランジスタ。 - 【請求項２】 ソース領域およびドレイン領域とチャネ
ル領域が同一の導電型からなることを特徴とする請求項
１記載の不揮発性トランジスタ。 - 【請求項３】 絶縁層の一部にドナー不純物を含み、チ
ャネル領域が低不純物濃度の半導体であることを特徴と
する請求項１記載の不揮発性トランジスタ。 - 【請求項４】 電子蓄積層がＡｌＡｓとＧａＡｓの少な
くとも２層からなり、その界面近傍にのみドナー不純物
を含むものであることを特徴とする請求項１〜３のいず
れかに記載の不揮発性トランジスタ。 - 【請求項５】 電子蓄積層が１原子層のＧａＡｓ中にド
ナー不純物を含むＡｌＡｓ／ＧａＡｓ／ＡｌＡｓからな
ることを特徴とする請求項１〜３のいずれかに記載の不
揮発性トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8291868A JP2970556B2 (ja) | 1996-11-01 | 1996-11-01 | 不揮発性トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8291868A JP2970556B2 (ja) | 1996-11-01 | 1996-11-01 | 不揮発性トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135359A true JPH10135359A (ja) | 1998-05-22 |
| JP2970556B2 JP2970556B2 (ja) | 1999-11-02 |
Family
ID=17774480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8291868A Expired - Fee Related JP2970556B2 (ja) | 1996-11-01 | 1996-11-01 | 不揮発性トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970556B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214483A (ja) * | 2006-02-13 | 2007-08-23 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
| JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
| JP2009503874A (ja) * | 2005-07-29 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | プログラマブルゲートを備える常時オフｉｉｉ族窒化物半導体デバイス |
| US8482035B2 (en) | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
-
1996
- 1996-11-01 JP JP8291868A patent/JP2970556B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503874A (ja) * | 2005-07-29 | 2009-01-29 | インターナショナル レクティファイアー コーポレイション | プログラマブルゲートを備える常時オフｉｉｉ族窒化物半導体デバイス |
| US8084785B2 (en) | 2005-07-29 | 2011-12-27 | International Rectifier Corporation | III-nitride power semiconductor device having a programmable gate |
| US8183595B2 (en) | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US8482035B2 (en) | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
| JP2007214483A (ja) * | 2006-02-13 | 2007-08-23 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
| JP2007273795A (ja) * | 2006-03-31 | 2007-10-18 | Sanken Electric Co Ltd | 複合半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970556B2 (ja) | 1999-11-02 |
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