JP2002064203A - Ｃｍｏｓ互換の可変負性微分抵抗装置及びその動作方法 - Google Patents

Ｃｍｏｓ互換の可変負性微分抵抗装置及びその動作方法

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Abstract

(57)【要約】 【課題】負性微分抵抗（ＮＤＲ）を示すトンネルダイオ
ードと同様で、負性微分抵抗特性に対して帯域間トンネ
ルが唯一の物理的なメカニズムではない新規なＮＤＲ装
置を提供することにある。 【解決手段】 半導体トランジスタ装置は、動的に変化
し動的に反転する閾値電圧を含む半導体トランジスタ装
置であって、閾値電圧が前記半導体トランジスタ装置が
受信する制御信号を用いて制御可能であり、前記半導体
トランジスタ装置が負性微分抵抗モードで動作すること
が出来る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
もので、特に負性微分抵抗特性を示すＭＩＳ（金属絶縁
半導体）装置に関するものである。本発明は、広範囲の
半導体集積回路、特に高密度メモリ及び論理回路並びに
パワーマネージメント機能等の用途に使用される。
【０００２】
【従来の技術】半導体装置の歴史の中で、所定の電流レ
ベルに対して二つの安定電圧状態が存在するような負性
微分抵抗（ＮＤＲ）特性を示す装置が、長年にわたって
求められている。ノーベル賞受賞者である江崎玲於奈が
共振トンネルダイオード（ＲＴＤ）におけるＮＤＲ特性
を発見したときに、産業界では、これらの装置を用いて
より高速で、しかも効率の良い回路の実現が期待され
た。ＮＤＲを基礎とする装置及び原理は、以下に示すよ
うに多くの文献に説明されている。 （１）ピイ．マズンダー（P. Mazumder)、エス．カルカ
ーニ(S. Kulkarni)、エム．バタッチャーヤ(M. Bhattac
harya)、ジェイ．ピイ．サン(J. P. Sun)及びジイ．ア
イ．ハッダッド(G. I. Haddad)「共振トンネル装置のデ
ジタル回路における利用」IEEE会報(Proceeding of the
IEEE), Vol. ８６、Ｎｏ．４，ｐｐ．６６４−６８
６、１９９８年 （２）ダブリュー．タカオ(W. Takao)、アメリカ特許第
５，７７３，９９６号「多値論理回路」（１９９８年６
月３０日発行） （３）ワイ．ナカシャ(Y. Nakasha)及びワイ．ワタナベ
(Y. Watanabe)アメリカ特許第５，３９０，１４５号
「共振トンネルダイオードメモリー」（１９９５年２月
１４日発行） （４）ジェイ．ピイ．エイ．ヴァン デル ワゲット
(J. P. A. Van Der Wagt)「トネリングに基づくＳＲＡ
Ｍ」IEEE会報、Ｖｏｌ．８７，Ｎｏ．４、ｐｐ．５７１
−５９５、１９９９年 （５）アール．エイチ．マシュー(R. H. Mathews)、ジ
ェイ．ピイ．サーゲ(J. P. Sage)、ティー．シィ．エ
ル．ジイ．ソルナー(T. C. L. G. Sollner)、エス．デ
ィ．カラワ(S. D. Calawa)、シイ．−エル．チェン(C.
-L. Chen)、エル．ジェイ．マホネイ(L. J. Mahoney)、
ピイ．エイ．マキ(P. A. Maki)、ケイ．エム．モルバー
(K. M. Molvar)「新規なＲＴＤ−ＦＥＴ論理ファミリ」
IEEE会報、Ｖｏｌ．８７，Ｎｏ．４、ｐｐ．５９６−６
０５、１９９９年 （６）エイチ．ジェイ．デ ロス サントス(H. J. De
Los Santos)、アメリカ特許第５，８８３，５４９号
「バイポーラ接続トランジスタ（ＢＪＴ）ー共振トンネ
ルダイオード（ＲＴＤ）発振回路及び方法」（１９９９
年３月１６日発行） （７）エス．エル．ロメール(S. L. Rommel)、ティー．
イー．ディロン(T. E. Dillon)、エム．ダブリュー．ダ
シエル(M. W. Dashiell)、エイチ．フェング(H.Feng)、
ジェイ．コロズィー(J. Kolodzey)、ピイ．アール．ベ
ルガー(P. R. Berger)ピイ．イー．トンプソン(P. E. T
hompson)、ケイ．ディー．ホバート(K. D.Hobart)、ア
ール．レイク(R. Lake)、エイ．シイ．シーバーグ(A.
C. Seabaugh)、ジイ．クリメック(G. Klimeck)、ディ
ー．ケイ．ブロンクス(D. K. Blanks)「エピタキシャル
成長Ｓｉ／Ｓｉ0.5Ｇｅ0.5／Ｓｉ共振中間帯トンネルダ
イオード」、応用物理レター(Applied Physics Letter
s)、Ｖｏｌ．７３、Ｎｏ．１５．ｐｐ．２１９１−２１
９３、１９９８年 （８）エス．ジェイ．コイスター(S. J. Koester)、ケ
イ．ワイ．リー(K. Y. Lee)、ジェイ．オー．チュー(J.
O. Chu)「歪Ｓｉ量子井戸に形成された側方二重バリア
トランジスタにおける負性微分コンダクタンス(Negativ
e differential conductance in lateral double-barri
er transistors fabricated in strainedSi quantum we
lls）、応用物理レター(Applied Physics Letters)、Ｖ
ｏｌ．７０、Ｎｏ．１８．ｐｐ．２４２２−２４２４、
１９９７年 （９）ジイ．アイ．ハダッド(G. I. Haddad), ユウ．ケ
イ．レディー(U. K. Reddy),ジェイ．ピイ．サン(J, P.
Sun)、アール．ケイ．メインス(R. K. Mains)「バウン
ドステート共振トンネルトランジスタ（bound-state re
sonant tunneling transistor: BSRTT)：製造、直流Ｉ
−Ｖ特性及び高周波数特性」スーパーラティス及びマイ
クロストラクチャ(Superlattices and Microstructure
s)、Ｖｏｌ．７、Ｎｏ．４、ｐｐ．３６９、１９９０年 （１０）カルカーニ(Kulkarni)等、アメリカ特許第５，
９０３，１７０号「負性微分抵抗ダイオード及び電界効
果トランジスタを用いたディジタル論理デザイン」（１
９９９年５月１１日発行） 次項における括弧内の数字は上記の各文献を示すもので
ある。
【０００３】ＮＤＲ装置に関する広範囲な回路への利用
は、上記の文献において、多値論理回路（１，２）、ス
タティックメモリ（ＳＲＡＭ）セル（３，４）、ラッチ
（５）及び発振器（６）等が提案されている。今日ま
で、技術的な障害によって、従来のシリコンベースの集
積回路（ＩＣ）におけるＲＴＤ装置の使用の広範囲の普
及が妨げられてきた。
【０００４】大規模な商業化への最も重大な障害は、従
来のＩＣ製造プロセスへの高性能ＮＤＲ装置の集積に関
する技術的な問題である。ＲＴＤベースの回路の多く
は、トランジスタを使用する必要があり、回路の機能性
及び／または速度の向上のための最終的なゴールは、支
配的な相補型金属酸化被膜半導体（ＣＭＯＳ）とともに
ＮＤＲ装置をモノリシックに集積することである。明ら
かに、ＣＭＯＳ互換のＮＤＲ装置技術の開発は、シリコ
ンベースのＩＣ技術における進歩の解明することにな
る。ＣＭＯＳ装置とＮＤＲ装置の集積は、論理回路及び
メモリ回路に関して少なくとも以下の利点を含む多くの
利点をもたらす。 １）所定の機能を行うための回路の簡素化を可能とす
る。 ２）動作電力を減少させる。 ３）高速動作を可能とする。
【０００５】ウエハ処理コストを大幅に増加させること
なくより多くのチップを単一のシリコンウエハに搭載出
来るので、製造コストの大幅な低減を計ることが出来
る。さらに、ＣＭＯＳ互換のＮＤＲ装置は、携帯電子装
置（ＰＤＡ、携帯電話等）の増加に伴って重要性を増し
ているＩＣのパワーマネージメントに使用することも可
能である。
【０００６】ＣＭＯＳ互換のＮＤＲ装置は、ＩＣの性能
及び機能を保持することが約束されているので、主流で
あるＣＭＯＳ技術との互換性を達成するために、ここ数
十年の間、シリコンベースのＮＤＲ装置の研究開発に多
くの努力が払われてきた。こうした努力の結果得られた
ものは、法外に高価な処理技術を必要とするか、若しく
は大量使用においては実質的ではない非常に低い動作温
度を必要とする量子力学的トンネルベースの装置のみで
ある。従来技術の一つの例においては、ＮＤＲ装置を製
造するための単分子層精度を達成するために分子ビーム
エピタキシ（ＭＢＥ）を用いてシリコンとシリコンーゲ
ルマニウム合金材料の層を交互に積層することを必要と
する（７）。ＭＢＥは、半導体装置の大量生産には実際
に使用不能な非常にコストの高いプロセスである。従来
技術の他の例は、重要なＮＤＲ特性を達成するために非
常に低温（１．４Ｋ）での動作を必要とする（８）。こ
れは、大量な一般用電子装置に実施するためには実質的
ではない。
【０００７】
【発明が解決しようとする課題】トンネルダイオードの
もう一つの欠点は、２端子装置が必然的に必要となるこ
とである。スイッチ装置の場合には、三つの端子に負荷
される電圧又は電流によって制御された二つの端子間の
導通を可能とするので、３（又はそれ以上）の端子装置
を用いることが好ましく、回路設計の魅力的な特徴は回
路設計における自由度及び制御を可能とする。共振トン
ネルトランジスタ（ＲＴＴ）等（９）のＮＤＲ特性を示
す３端子量子装置が示されており、これらの装置の性能
は、製造が困難なために制限されたものとなる。また、
いくつかのバイポーラ装置（ＳＣＲ等）は、ＮＤＲ効果
を示すが、これは効果が二つの異なる電流レベルで達成
される構成のみに限られる。換言すれば、このタイプの
装置のＩ−Ｖ曲線は、所定の電流に対して二つの安定電
圧状態を持たないため、非常に有用ではない。
【０００８】従って、従来のＣＭＯＳ技術によって容易
かつ簡便に実施可能な新規な３端子ＮＤＲ装置に対する
大きな必要性がある。さらに、こうした３端子装置は、
室温で動作することが望ましい。
【０００９】理想的なＮＤＲ装置に関する発明者等によ
る有用な知見の一つは、理想的なＮＤＲ装置のＩ−Ｖ曲
線は、動的で反転可能な閾値電圧を有する不揮発性メモ
リセルのＩ−Ｖ曲線と非常によく似ていることである。
発明者等は、不揮発性メモリがこの要領で制御可能であ
るとすれば、ＮＤＲ効果を達成できるであろうと考え
た。今日まで、発明者等の知る限りにおいて、こうした
方法による成功例はなく、またこうした方法は試みられ
てもいない。例えば、アメリカ特許第５，６３３，１７
８号に開示された従来の装置は、揮発性タイプのメモリ
装置が示されており、基板と誘電層間の界面近傍の電荷
トラップ内に電子が格納される。特に、上記のアメリカ
特許第５，６３３，１７８号には、プログラミング動作
（０または１を格納する）を通してトラップに電荷を格
納し、又は電荷を放電することが説明されているが、Ｎ
ＤＲの用途に適した実施方法や変更は示しておらず、ま
た、動的でしかも迅速に反転可能な閾値電圧の動作が可
能であることも示唆していない。同様の従来技術は、不
揮発性メモリに対する電荷トラップの使用を示している
が、それらのいずれもがＮＤＲにおけるこうした構成へ
の使用の可能性を明らかに認識していない（例えば、ア
メリカ特許第４，０４７，９７４号，第４，１４３，３
９３号、第５，１６２，８８０号、第５，３５７，１３
４号参照）。
【００１０】本発明の目的は、集積回路の性能及び機能
性を飛躍的に向上させるために利用可能であることを特
徴とする負性微分抵抗（ＮＤＲ）を示すトンネルダイオ
ードと同様の新型の半導体装置を提供することにある。
【００１１】本発明のもう一つの目的は、負性微分抵抗
特性に対して帯域間トンネルが唯一の物理的なメカニズ
ムではない新規なＮＤＲ装置を提供することにある。
【００１２】本発明のもう一つの目的は、負性微分抵抗
特性を達成するために電荷トラップを使用することが出
来る新規な装置を提供することにある。
【００１３】本発明のさらにもう一つの目的は、二つの
端子間の導電性が第三の端子に電圧及び電流を負荷する
ことによって制御される完全なトランジスタ特性（即
ち、３端子装置）を備えた新規なＮＤＲ装置が提供する
ことにある。
【００１４】本発明のさらにもう一つの目的は、従来の
ＣＭＯＳ処理技術と完全に互換な処理により製造される
新規なＮＤＲ装置を提供することにある。
【００１５】本発明のさらにもう一つの目的は、ＣＭＯ
Ｓ装置のスケーリングに比例して横方向寸法が決定され
る新規なＮＤＲ装置を提供することにある。
【００１６】本発明のさらにもう一つの目的は、負性微
分抵抗のオン電圧に対応する電圧が調整可能な新規なＮ
ＤＲ装置を提供することにある。
【００１７】本発明のさらにもう一つの発明は、二つの
端子間のピーク電流が、負性微分抵抗と同様に、第三の
端子に負荷される電圧を調整することによって調整され
る新規な装置を提供することにある。
【００１８】最後に、本発明のさらにもう一つの目的
は、携帯用電子装置における電圧安定器、過電流防止装
置等を含むパワーマネージメントに有用な装置を提供す
ることにある。
【００１９】
【課題を解決するための手段】上記及び上記以外の目的
は、従来技術における集積回路技術によって実施可能な
本発明による新規なＮＤＲトランジスタ装置によって達
成される。新規なＮＤＲトランジスタ装置は、ＮＤＲを
電子的に制御可能とするとともに、非常に大きな電流の
振幅（室温における動作で１０００を上回る）で動作
し、ＣＭＯＳ処理技術に対して互換であり、次世代のＣ
ＭＯＳ集積回路技術への拡張性を備えている等の優れた
利点を有している。
【００２０】上記の目的を達成するために、本発明の第
一の構成によれば、動的に変化し動的に反転する閾値電
圧を含む半導体トランジスタ装置であって、閾値電圧が
前記半導体トランジスタ装置が受信する制御信号を用い
て制御可能であり、前記半導体トランジスタ装置が負性
微分抵抗モードで動作することが出来ることを特徴とす
る半導体トランジスタ装置が提供される。
【００２１】本発明の第二の発明によれば、二つの端子
間に電流通路を設定するために前記二つの端子を通って
印加されるバイアス信号によって負性微分抵抗モードで
動作可能である三つの制御端子と、前記電流通路の電荷
キャリアの密度を制御することによって前記電流通路の
導通状態を制御するために第三の端子を分離する制御信
号を有している半導体トランジスタ装置が提供される。
【００２２】本発明の第三の構成によれば、三又はそれ
以上の端子を備え、少なくとも二つの安定な電圧状態を
有する負性微分抵抗モードで動作し、相補型金属酸化膜
（ＣＭＯＳ）半導体のみを使用して製造される単流キャ
リア型半導体装置が提供される。
【００２３】本発明の第四の構成によれば、半導体トラ
ンジスタ装置の閾値電圧を動的に変化させることによっ
て負性微分抵抗モードを有する半導体トランジスタ装置
の動作方法は、前記閾値電圧が、前記半導体トランジス
タ装置により受信される制御信号によって制御されるこ
とを特徴とする動作方法が提供される。
【００２４】本発明の第五の構成によれば、半導体トラ
ンジスタ装置のチャンネル領域内に多数のホットキャリ
アを発生し、前記チャンネル領域内の電流キャリア密度
を減少させるためのデプレッション領域を設定するため
に前記チャンネル領域内の前記ホットキャリアを選択的
に除去し、前記デプレッション領域は、前記半導体トラ
ンジスタ装置が負性微分抵抗を示すように十分に大きく
調整可能であることを特徴とする半導体トランジスタ装
置の動作方法が提供される。
【００２５】本発明の第五の構成によれば、チャンネル
領域を通ってバイアス信号を印加する事によって半導体
トランジスタ装置のチャンネル領域の全長に亘ってほぼ
均一にホットキャリアを発生し、前記半導体トランジス
タ装置の制御端子に印加される制御信号に基づいて決定
される数のホットキャリアを一時的にトラップし、前記
半導体トランジスタ装置によってトラップ可能なホット
キャリアの数が、前記半導体トランジスタ装置が負性微
分抵抗を示すように制御信号及びバイアス信号を調整す
ることによって制御可能であることを特徴とする半導体
トランジスタ装置の動作方法が提供される。
【００２６】本発明の第六の構成によれば、（ａ）第一
のバイアス電圧が増加するときに増加するチャンネル電
流を第一の動作領域内に生成するために第一のバイアス
電圧により半導体トランジスタ装置のチャンネル領域を
バイアスし、（ｂ）前記第一のバイアス電圧が増加した
とき第二の動作領域内の前記チャンネル電流が減少する
ように、前記第一のバイアス電圧の値に比例する数のキ
ャリアを前記チャンネル領域からトラップして、前記半
導体トランジスタ装置が、前記第二の動作領域内におい
て負性微分抵抗特性で動作することを特徴とする負性微
分抵抗モードにおける半導体トランジスタ装置の動作方
法が提供される。
【００２７】本発明の第七の構成によれば、（ａ）バイ
アス電圧を半導体トランジスタ装置の一対のソース及び
ドレイン領域を通して印加して前記ソース領域と前記ド
レイン領域間のチャンネルの方向に沿って第一の電界及
び前記第一の電界に関連するソース−ドレイン電流を発
生し、（ｂ）半導体トランジスタ装置のゲートにゲート
電圧を印加して前記チャンネルの方向に略直交する第二
の電界を発生し、（ｃ）トラップ層を設け、該トラップ
層内に位置するトラップ部内に前記チャンネルから電荷
キャリアを一時的にトラップし、前記電荷キャリアをト
ラップ層内に前記第一及び第二の電界の影響下で強制的
に導入して、前記トラップ層内にトラップされる電荷キ
ャリアの数を増加させることによって前記半導体トラン
ジスタ装置を負性微分抵抗モードで動作させることを特
徴とする負性微分抵抗モードにおける半導体トランジス
タ装置の動作方法が提供される。
【００２８】本発明の第八の構成によれば、（ａ）半導
体装置の半導体領域をバイアス電圧によりバイアスして
電荷キャリアの流れを誘起し、（ｂ）前記バイアス電圧
が増加したときにこれに比例してより多くの数のホット
キャリアを発生するように前記バイアス電圧に関連した
割合のホットキャリアを発生し、（ｃ）前記電荷キャリ
アの流れから前記ホットキャリアを除去し、（ｄ）前記
半導体領域に置くべき除去されたホットキャリアによっ
てホットキャリア電界を発生して、前記半導体領域が動
作領域内で負性微分抵抗によって動作して、前記ホット
キャリア電界が前記半導体領域内の電荷キャリアを十分
に消費するように作用することを特徴とする負性微分抵
抗モードにおける半導体トランジスタ装置の動作方法が
提供される。
【００２９】
【発明の実施の態様】以下の詳細な説明は、本発明の特
定の実施例のみを示すものである。他の実施例及びそれ
らの変形例は、以下の説明より当業者にとって自明であ
る。
【００３０】以下に説明するように、最初に、好適な実
施例による装置を説明する。次に、負性微分抵抗（ＮＤ
Ｒ）モードに対するメカニズムを示し、次いでＮＤＲ装
置の性能を向上させる付加的な好適実施例について説明
する。最後に、製造方法の実施例を説明する。
【００３１】本発明の好適実施例によれば、標準ＣＭＯ
Ｓ処理に最小の変更により形成されるｎチャンネルＭＩ
ＳＦＥＴ−ＮＤＲ装置の構造１００（図１）が提供され
る。事実、一見すると、装置１００は、通常のｎチャン
ネルＭＯＳ（ＮＭＯＳ）トランジスタのように見え、装
置のゲート電極１１０は半導体基板１２０の上端に形成
され、誘電層１３０によって基板から電気的に絶縁され
ている。実際、本発明によるＮＤＲ装置１００は、従来
技術によるＮＤＲ装置とは明らかに異なっている。
【００３２】従来技術によるＮＤＲ装置は、一般に２端
子ダイオード装置であり、従来のＣＭＯＳ処理とは互換
性のない非常に複雑で高価な処理シーケンスによって作
成される。本発明によるＮＤＲ装置１００は、ＮＭＯＳ
に類似しているように見えるが、この装置には、本発明
に教示されているように、僅かではあるが、所望のＮＤ
Ｒ出力特性モードを明らかにするために重要な変更を含
んでいる。
【００３３】第一の変更は、ゲート電極（チャンネル）
の下側の半導体基板の表面領域におけるｐ型不純物の濃
度が、現代の従来技術によるｎチャンネル装置に比較し
て高くなっている。好適実施例による装置１００におい
て、チャンネル内においてｐ型不純物濃度が１ｘ１０18
ｃｍー3となっている。もちろん、デザインルール、装置
特性、処理環境、ｐ型不純物濃度は、変更可能であり、
いくつかのルーチンデザイン、シミュレーション及び／
またはテストが、特定の用途における装置の性能を最適
化するために必要である。従って、本発明は、特定の濃
度に限定されるものではなく、むしろＮＤＲ効果に寄与
するのに十分な不純物濃度が導入されたか否かを考慮し
て決定される。チャンネルに隣接し、ゲート電極の各端
部に配置された半導体の表面領域内のより高濃度にドー
プされた領域は、それぞれソースとドレイン領域１４
０，１５０を形成する。チャンネルの電位は、ボディ接
合端子１２５を介して調整される。
【００３４】従来のトランジスタによる本装置１００の
第二の変更は、電荷トラップ又は記憶ノード１３５が半
導体基板１２０とゲート電極１１０の間の絶縁層１３０
に存在する。これらの電荷トラップは、半導体絶縁性イ
ンターフェース１３８に比較的近接して（１．５ｎｍ以
内）配置され、半導体１２０からの電荷を非常に迅速に
捕捉し、放出を可能とする。この距離は、本実施例の詳
細に基づいて求められ、すべての具体的な環境におい
て、このパラメータは非常に重要であり、従って本発明
は、具体的な詳細に限定されるべきものではない。もち
ろん、要点は、これらの電荷トラップまたは、幾つかの
他の電子を格納するために作用する物理的要素が存在す
ることである。図中、図１は本発明の特徴をより良く示
したのみであり、トラップ部１３５の配置及び位置は寸
法通りには示されていない。第三の変更は、トンネルに
よりトラップされた電荷がゲート電極に大幅に流出する
のを防止するために、半導体基板１２０及びゲート電極
１１０間の絶縁層１３０は比較的厚く（６ｎｍよりも厚
く）形成されている。上記の厚さが、具体的な材料、処
理環境等の関数として決定されるものであり、本発明は
これらの数字に限定されるものではない。
【００３５】接地電位に保持された装置１００のソース
端子１４５及びボディ端子１２５と、装置をオンさせる
のに十分な電位にバイアスされたゲート端子１１５によ
って、装置１００の出力特性（ドレイン電圧の関数とし
てのドレイン電流）は、ドレイン電圧の範囲に亘って負
性微分抵抗特性を示す。本発明のこの態様は、図２に示
されており、装置のドレイン電圧に対するドレイン電流
が、二つの異なるゲート電圧に関してプロットされ、ゲ
ート電圧の適切な選択によってＮＤＲモードがどのよう
に影響されるかを示している。固定ゲート電圧ＶGS、従
来のＮＭＯＳトランジスタにおいて観察されるような挙
動と同様に、ドレイン電圧ＶDSによって第一の領域２１
０で最初にドレイン電流ＩDSが増加する。
【００３６】しかしながら、驚いたことには、領域２２
０において、あるドレイン電圧レベルを超えて、ドレイ
ン電流は、電圧が増加するにつれて減少する。即ち、装
置は、ＮＤＲ特性によるＮＤＲモードを示す。ドレイン
電流が減少しはじめるドレイン電圧（即ち、ＶDS＝Ｖ
NDR、２２５の点）は、チャンネル長、閾値電圧等の適
切な選択によって調整することが出来る。なお、比較的
高いチャンネルの不純物濃度と比較的厚いゲート誘電層
によって、ＮＤＲ ＦＥＴの閾値電圧は、従来のＭＯＳ
ＦＥＴの閾値電圧に比較して格段に高くなり、一般的な
ゲート電圧よりも高い電圧がＮＤＲ ＦＥＴに使用され
る。この結果、ＶGS＞ ＶNDRとなり、垂直な電界は、
電子がゲート電極に向かって引きつけられてＮＤＲ効果
を強化する方向となる。
【００３７】本発明の装置１００による挙動は、驚くべ
きものであり、半導体装置及びプロセスのこの分野では
これまで利用されなかった物理的メカニズムの明らかな
結果である。従来技術において、ダイオードの一側から
他側への帯域間の量子力学的トンネル作用による荷電さ
れた粒子（電子及び／またはホール）は、トンネルダイ
オード内におけるＮＤＲに対する主メカニズムは公知で
ある。逆に、本発明の装置１００に関しては、物理的な
メカニズムは、ゲート電極の下側で半導体の絶縁膜の界
面の近傍（１．５ｎｍ以内）のゲート絶縁体に迅速に電
子をトラップする。
【００３８】図１に示す装置構成に関して説明すれば、
装置１００が、装置のチャンネルが強く反転された状態
となるように十分に高いゲート電圧でバイアスされる
と、（即ち、ゲート−ソース電圧が閾値電圧よりも大き
い場合）、装置のソース端子１４５とドレイン端子１５
５間に小さな電圧が印加されると、これらの端子間に電
流が流れる。チャンネルは比較的高濃度のｐ型不純物を
含んでいるので、チャンネルの垂直（半導体の表面に対
して垂直な方向）電界が大きくなる（１０6Ｖ／ｃｍよ
りも大きくなる）。ドレイン端子からソース端子への電
圧が増加すると、チャンネル内の反転層の電子を付勢す
る複合（水平＋垂直）電界横（半導体表面に対して平行
な方向）方向の電界が増加する。この複合電界がある臨
界値（この臨界値はもちろんドープ量及び装置のジオメ
トリの関数である）に達すると、ソース１４０からドレ
イン１５０に流れる電子は、衝突により半導体−絶縁層
界面の電位バリアに打ち勝つのに十分なエネルギを獲得
する。垂直電界成分が電子をゲート電極１１０に向かっ
て引きつけるので、電子が絶縁層１３０に侵入し、次い
で絶縁層内のトラップ又は記憶ノード１３５に捕捉され
る。絶縁層１３０内の負電荷の存在及び蓄積によって、
装置１００の閾値電圧を動的に増加させる。換言すれ
ば、トラップ／記憶ノード１３５に蓄積された電子は、
チャンネルからソースへの付加的な電子の移動を禁止す
るカウンタフィールドをセットアップしてチャンネル領
域内の電子密度を減少させることによって使用可能なチ
ャンネル電流を減少させる。従って、本発明のトラップ
／記憶ノード１３５によって生じる実際の効果は、絶縁
層の電荷密度の大幅な減少と、これに対応したソース及
びドレイン間の電流量の減少である。トラップによって
影響を及ぼすことができるチャンネルの正味電流量は、
トラップの数、密度、位置及び装置１００に作用するバ
イアス状態の関数であり、それらのすべてがすべての環
境において容易に制御可能、かつ最適化可能であり、負
性微分抵抗モードに関するオン条件、強さ及び動作領域
が必要に応じて調整、カスタマイズ可能である。
【００３９】この明細書は、一種類のエネルギキャリア
（ホットエレクトロン）のみがチャンネル領域に発生し
絶縁層１３０にトラップされ、これらの現象の双方が、
チャンネル長を通して実質的に均一な状態で生じること
が望ましい。この動作は、従来のＮＭＯＳトランジスタ
の場合とは明らかに異なっており、ホットエレクトロン
はドレインのｐ−ｎ接合のデプレッション領域に発生し
て、衝撃イオン化及びアバランシェ効果を生じさせて有
意な数のホットホール及びホットエレクトロンを発生す
る。一般に、この効果は、ドレインーソース電圧よりも
低いゲートーソース電圧（例えば、ドレイン電圧の半分
のゲート電圧）によって最大となる。従って、従来の装
置においては、ドレイン近傍のチャンネル内の垂直電界
がホットエレクトロンではなくホットホールをゲート電
極に向かって引きつける。明らかに、これは従来のＮＭ
ＯＳトランジスタ内のホットエレクトロンの生成が（偶
然に発生したとしても）、本発明について説明したよう
に負性微分抵抗特性を生じることが出来ないことを意味
している。さらに、ホットホールのゲート絶縁層への射
出により損傷が生じることが知られており、ＮＭＯＳト
ランジスタの性能及び信頼性に悪影響を与える。本発明
のＮＤＲ−ＭＩＳＦＥＴにおいては、チャンネル内にお
いて衝撃イオン化によりホールが発生するが、垂直電界
がホールがゲート電極１１０側に到達しないように押し
戻すので、ホールがゲート絶縁層１３０に放出されるこ
とがなくなる（またはその放出が動作の観点から無視出
来る範囲に制限される）。
【００４０】さらに、本発明のＮＤＲ特性に関係するメ
カニズムは、ＮＤＲ−ＭＩＳＦＥＴが、従来の「ピンチ
オフ」状態で動作すること、即ちゲートードレイン電圧
が閾値電圧を下回り、ドレインに隣接するチャンネルに
おける反転層電荷強度がゼロとなる必要がない。ピンチ
オフ状態において、横電界はソース及びドレイン間のチ
ャンネルで不均一に分散される。電界がソースからの距
離に応じて徐々にかつ直線的に増加し、ドレイン接合の
デプレッション領域において幾何学級数的に増加して主
にドレイン接合のデプレッション領域にホットエレクト
ロンが発生してドレインアバランシェを生じさせる。逆
に、本発明においては、ＮＤＲ−ＭＩＳＦＥＴは好まし
くは「三極管」領域で動作して、電界がチャンネルのソ
ース側端部からドレイン側に均一に増加する。ドレイン
電流は、速度の飽和によって飽和し、ピンチオフせず、
電流がＶDSにより直線的に増加しない（図２に一般的に
示すように）。
【００４１】好適実施例によるＮＤＲ−ＭＩＳＦＥＴに
おいて、十分なバイアスが印加されると、チャンネル内
の電子は活性となりチャンネル内の高複合電界によって
チャンネルのホットエレクトロンを生成する。これらの
チャンネルのホットエレクトロンは、半導体−絶縁層界
面の電位バリアに打ち勝つのに十分なエネルギがこのフ
ィールドの水平成分から与えられ、垂直電界成分によっ
てゲート電極１１０に向かって引き付けられてゲート絶
縁層１３０内に侵入する。電子は、絶縁層１３０内のト
ラップまたは記憶ノード１３５に捕捉され、トランジス
タの閾値電圧は動的に増加する。より大きな電荷が、ホ
ットキャリアの発生量（及びホットキャリア成分に基づ
く電流率）がこれに応じて増加するので、ドレイン−ソ
ース電圧の増加に伴ってトラップされる（ゲート電圧を
一定にするために）。より多くのホットキャリアがトラ
ップされると、それらによって閾値電圧が増加して、不
均衡な量で（ホットキャリア電流の電荷量に比較して）
チャンネル内の移動電荷密度が減少して、ドレイン電流
を動的に減少させる。この結果、出力特性（ドレイン電
流対ドレイン電圧）における負性微分抵抗が得られる。
電界の垂直成分によって荷電キャリアが絶縁層（誘電
層）１３０内のトラップ１３５に強制的に流入させる可
能性が高いので、電界の垂直成分を増加させることによ
って、より多くの電荷をトラップすることが可能となり
（トラップ率）、電荷に関連して一次記憶／トラップ時
間が増加する。しかしながら、トラップに格納された少
量の荷電キャリアによってチャンネルの移動キャリアを
消費するのには十分であるので、大量のキャリアをトラ
ップすることは不要である。また、好ましくは垂直電界
を過剰に増加させることは、いくつかの有害な問題（例
えば、絶縁破壊、ＮＤＲ効果の迅速な反転性の欠如等）
があるため、好ましくない。換言すれば、一般に電荷を
所定の速度で迅速にトラップ、放出出来ることが望まし
く、これにより所定の領域内で動作しているにもかかわ
らず、迅速にＮＤＲモード又はＮＤＲ動作領域への入切
を確実にかつ迅速に制御可能である。トラップされる電
荷の量を増加させるための他の技術及びトラップ／放出
速度は、当業者にとって自明である。例えば、いくつか
の用途においては、電子は「ホット」でなくとも、垂直
電界によってトラップ部に掃引されるので、電子が「ホ
ット」であることは必ずしも必要ではない。
【００４２】従って、本発明は、アメリカ特許第５，６
３３，１７８号のように電荷トラップを有する従来技術
とは異なる方法を用いている。従来技術において、電荷
を出来得る限り保持することが強調されており、例えば
上記のアメリカ特許第５，６３３，１７８号において
は、リフレッシュ動作によって論理状態を保持する。従
って、従来技術においては、電荷が継続的にトラップ及
び放出される動的処理を実施又は維持するための試みは
為されていない。事実、電荷が継続的にトラップ及び放
出されることは今日まで望ましくない状況として認識さ
れているため、従来の開示内容は、こうした状態を防止
することを進めており、これによって、上記の先行技術
がこのタイプのトラップ／放出メカニズムを容易に実施
可能とするための構成及びドープ特性を有するＦＥＴチ
ャンネルの構成がなぜ説明されていないかの説明がつ
く。
【００４３】ドレイン電流及び本発明の負性微分抵抗特
性は、図２に示すように、ゲート電圧を変化させること
によって調整される。また、図２に示すように、本発明
は、ドレイン−ソース電圧ＶDSの増加に従って閾値電圧
Ｖtが動的に増加するので（トラップされた電荷が蓄積
されるので）、ドレイン電流ＩDS（ドレイン電流はＶ g
ーＶtに比例する）は最初に増加し、ＶtがＶgを越えは
じめると減少し始めて、装置の挙動を支配することを利
用していることが分かる。従って、図２に示すように、
曲線２２８で示す電流値は、所定のＶgに関して連続曲
線２２９の組に追従して、Ｖtだけ変化する。ＮＤＲ装
置における利点の重要な点である所謂「ピークピーク
比」は、本発明においては、ドープ濃度と装置のジオメ
トリ及び印加電圧の適当な組合せを通して調整される。
【００４４】本発明は、漏れやすい（又は揮発性の）フ
ローティングゲート記憶装置といくつかの類似点があ
る。しかしながら、ＮＤＲ−ＭＩＳＦＥＴ（装置１０
０）のゲート絶縁層１３０の電子のトラップ及び放出
は、従来のフローティングゲート不揮発性メモリ装置の
プログラミング及び消去処理に比較して非常に高速の処
理であり、ＮＤＲ−ＭＩＳＦＥＴの閾値電圧は、ゲート
−ソース電圧及び／またはドレイン−ソース電圧の変化
に動的に応答する。事実、従来のメモリ装置においては
閾値の状態を変更するためには、膨大な予備プログラミ
ング作業や消去サイクル時間を必要とするが、本発明の
装置の閾値電圧は最小の遅延時間をもって、印加された
ソース−ドレインバイアス電圧に応答する。従って、バ
イアス状態に応答してチャンネルのオン、オフの切換に
用いられるのとほぼ同時に、閾値を変更、反転すること
ができる（およびＮＤＲモードを達成する）。すべての
所定のバイアス状態に関して（固定ゲート−ソース及び
ドレイン−ソース電圧）、電子が連続して高速にトラッ
プされ、記憶され、放出され、ゲート絶縁層１３０にト
ラップされた正味の電荷を固定した量に維持する安定状
態が存在する。ゲート絶縁層にトラップされる正味の電
荷の固定量は、装置１００に印加される特定の電圧バイ
アス状態に応じて変化する。ゲート−ソース電圧及び／
またはドレイン−ソース電圧が変化すると、トラップ処
理と放出処理のバランスが変化し、ゲート絶縁層内のト
ラップされた正味の電荷の固定値が変化し、閾値電圧が
動的に変化する。これは、正味のＮＤＲ効果が二つの異
なるバイアスパラメータによって制御されることを意味
し、従来の２端子のＮＤＲ装置に対して大きな利点であ
る。さらに、負性微分抵抗特性は、ドレイン−ソース電
圧が０Ｖから高電圧（ホットエレクトロンがゲート絶縁
層１３０内にトラップされる電圧等）まで上昇するとき
ばかりではなく、反転方向においてドレイン−ソース電
圧が高電圧から０Ｖまで低下した時に見られる。閾値電
圧の可変性／反転性が比較的対称に調整でき、閾値電圧
が比較的高電圧値から比較的低電圧値の調整を必要とさ
れるのと同時に比較的低電圧値から比較的高電圧値まで
調整可能となるものと予測される。
【００４５】上述の通り、発明者等は、高いドレインー
ソース電圧において、チャンネル電流中のホットキャリ
アのパーセンテージが比較的高いという本発明の他の特
徴が明らかとなる。即ち、ドレイン−ソース電圧が増加
するときにホットキャリアがより高速に発生するので、
発明者等は、チャンネル電流が全体として非常に小さい
としても、そのチャンネル電流内のホットキャリア成分
が優勢となり、最終的にはチャンネル内の電流のすべて
を構成することになると確信する。そのため、チャンネ
ル電流中のホットキャリアの相対パーセンテージが制御
され、本発明のこの特徴は他の使用環境においても有利
であると考えられる。
【００４６】有用であると考えられる本発明の他の特徴
は、本発明のトラップ部が、単一のチャンネルベースの
電流／電荷遅延の形で導入するものとして考えられるこ
とである。こうした遅延を生じさせるトラップ時間、一
次記憶時間及び放出時間は、負荷される水平及び垂直電
界の関数として制御することができる。この特徴は、他
の環境においても利用可能であろう。
【００４７】ここで説明するように、ゲート電極の下側
の半導体の表面領域におけるｐ型不純物濃度は、比較的
高い。トランジスタがオンしてチャンネル内のホットエ
レクトロンの生成が促進された場合の垂直電界を確実に
高くする（１０6Ｖ／ｃｍよりも大きくなる）。２５０
ｎｍよりも小さいチャンネル長を持つ従来のＮＭＯＳト
ランジスタは、（いくつかの用途において）チャンネル
の高い不純物濃度を有しているが、その構造のみではＮ
ＤＲ効果をもたらすには不十分であるので、本発明の結
果を達成することが出来ない。この好適実施例におい
て、不純物濃度は僅かな勾配を有しており、不純物の濃
度は半導体表面において僅かに低く、表面の下側の比較
的小さな寸法（３０ｎｍを下回る）の距離においてピー
クとなる。これは、半導体の表面近傍の電子を規制する
とともに絶縁層（誘電層）内のトラップ部への電子の注
入量を増加させる電界を形成するために達成される。上
記と同様の現象を生起するために他の不純物濃度及び技
術を用いることも可能である。
【００４８】ドレインアバランシェの発生の可能性を最
小化するために、好適実施例はチャンネルとの接合部に
おけるドレインの不純物濃度プロフィルが比較的少量不
純物をドープすることを示している。これはドレイン及
びチャンネル間の衝撃イオン化電流を最小化するばかり
ではなく、ドレイン及びチャンネル間の容量を最小化す
る副次的な利点を有する。ドレインとチャンネルの接合
部の容量を最小化することによって、装置全体の切換性
能が強化されるとともに装置は高速で動作する。上記の
方法以外にチャンネル内にホットエレクトロンの発生を
強化するためには他の方法があり、本発明がいかなる実
施方法にも限定されるものではないことは自明である。
【００４９】好適実施例は、チャンネルから表面領域に
おける比較的高い不純物濃度を規定して、チャンネル領
域内の不純物濃度が初期状態で低く（表面領域への電子
を制限するために）、次いで増加し、表面から離間する
に従って低くなって、ドレイン接合部の容量を小さくす
る効果を達成している。上述したように、本発明は不純
物濃度及びチャンネル内の不純物のプロフィルに限定さ
れるものではなく、ＮＤＲ効果を生起するために必要な
パラメータの範囲は、装置のサイズ、ジオメトリ、意図
する機能等に応じて装置毎に異なるが、これらの詳細
は、すべての他の従来の半導体装置において行われてい
ると同様に、すべての具体的な用途のための通常及び公
知のシミュレーション及びテストより収集される。前述
のように、チャンネルにおける表面の高い不純物濃度
は、低濃度にドープされたドレイン（ＬＤＤ）構造の使
用を通してドレイン領域１５０内の不純物濃度の最も高
い位置よりずれている。
【００５０】本発明の付加的でかつ非常に望ましい特徴
は、負性微分抵抗オン時のドレイン電圧がＣＭＯＳ技術
のスケーリングによって決定されることである。換言す
れば、トランジスタのチャンネル長が減少するので、チ
ャンネル内の臨界複合電界に到るために必要なドレイン
電圧（負性微分抵抗のオンに対応する）が対応して減少
する。本発明のこの特徴によって、ここに説明する構成
及び方法は将来の進歩した装置及び製品における実質的
で有意義な使用を約束し、現在使用可能なものに比べて
より小さなジオメトリ、より低いバイアス状態等におい
ても使用可能となる。
【００５１】上記の説明より分かるように、ＮＤＲ−Ｍ
ＩＳＦＥＴ（装置１００）の重要な特徴は、電荷トラッ
プ又は記憶ノード１３５は、ゲート絶縁層１３０内の半
導体ー絶縁層インターフェースに非常に近い位置（１．
５ｎｍ以内）に位置して、電子のトラップ及び放出を非
常に高速に行うことが出来る。こうしたトラップ１３５
の形成、分布／配置は、従来の半導体処理技術と互換の
種々の方法で行うことができる。例えば、トラップ１３
５は、図１に示すゲート絶縁層（誘電層）１３０内の欠
陥部、多層ゲート−絶縁層のスタックの二以上の層間の
インターフェーストラップ１３５、一乃至複数の電気的
に絶縁された（「フローティング」）導体、または図３
に示されるように、ゲート絶縁層１３０内に埋め込まれ
た半導体電極１３７によって構成される（埋め込まれた
電極１３７を挟持する二つの層１３０’及び１３０”で
形成される）。考えるべき唯一の重要事項は、キャリア
トラップ部が制御電界（即ち、チャンネルドープに起因
するバイアス状態、ゲート−ソース電圧及びソース−ド
レイン電圧の組合せ）によって電気的にバイアスされて
チャンネルから絶縁／誘電層１３０に移動するキャリア
をトラップする構成となっている。これは、多数の異な
る濃度および絶縁層１３０内の配置において達成され、
チャンネル電流は、制御電界の強度に応じて実質的に０
（非導電状態）から完全導通状態まで様々に変更するこ
とが出来る。
【００５２】本発明の好適実施例において、高濃度にボ
ロンをドープされた熱酸化中にゲート絶縁層１３０内に
含まれるボロン原子は、電荷を容易にトラップする欠陥
部を形成する。変形例において、インジウム等の他の不
純物をドープして電荷トラップ１３５を形成することも
可能であり、本発明は特定の不純物（ドーパント）に限
定されるものではない。
【００５３】上記のように、他の実施例は、多層ゲート
絶縁層を例えば、酸化シリコンの非常に薄い界面層と窒
化シリコン等の第二の誘電材料の厚い層と、誘電−誘電
層界面における電荷トラップ部とともに使用するもので
ある。さらにもう一つの実施例は、金属のアイランド、
ゲート絶縁層内に埋め込まれたシリコン又はゲルマニウ
ムのナノ結晶または単一の連続したフローティングゲー
ト電極１３７（図３）により電荷をトラップする。この
方法は、フラッシュメモリセルの新型の不揮発性フロー
ティングゲート電極を構成する。完全な不揮発性は、
（従来のプログラミング技術を用いて）格納された後に
電荷が漏れ出さないように、単にインターフェースから
十分に離間してトラップ部を配置することによって達成
される。ゲート絶縁層内に分散する多数のトラップ部と
して形成されるこのタイプの不連続フローティングゲー
ト電極は、従来の連続電極に比べて重要な動作上の利点
を有している。特に、本発明の分散配置された電荷記憶
部において、トラップされた電荷は、シート型電極にお
いては電子よりも小さい移動度を有しており、電荷記憶
部は格納した電荷を（個別及び集塊として）ソース／ド
レイン領域に漏洩する可能性が低い。これは、電荷記憶
部はチャンネルにより近接して位置することができ、ゲ
ート絶縁層はより薄く、プログラミング電圧及び／また
は電流をより小さくする。図示のようにＮＤＲ効果を達
成するために適当な容量でトラップ１３５を生成、分散
配置する方法及び技術及びすべての不揮発性効果は、既
存の技術より自明であり、異なるタイプ及び配置の電荷
トラップを生成するために上記の従来技術の説明より収
集される。
【００５４】（負性微分抵抗特性のための主要なメカニ
ズムであるので）チャンネル内のホットエレクトロンの
発生によって生じる電子のトラップを強化するために、
本明細書においては、高いゲート電圧バイアスのもとで
トラップされた電荷を保持するための絶縁層１３０の好
適実施例を示している。ゲート絶縁層１３０を通るトン
ネル動作によってゲート電極１１０へのトラップされた
電荷の流出を防止するために、ゲート絶縁層は厚く形成
され、トンネル効果を防止し、若しくは少なくとも実質
的に減少させる。好適実施例において、絶縁層１３０
は、従来の熱酸化及び堆積技術の一方又はその組合せに
よって形成された二酸化シリコンである。前述のよう
に、量子力学的トンネル効果によってトラップされた電
荷の大幅な喪失を防止するために、ゲート絶縁層１３０
は、少なくとも６ｎｍの厚さに形成される。絶縁層１３
０の絶縁材料の他の実施例は、窒化シリコン（Ｓｉ
3Ｎ4）又は酸窒化シリコン（ＳｉＯxＮy）若しくは高誘
電率の誘電体（８よりも大きい相対誘電率）を含んでい
る。高誘電率のゲート絶縁層を使用することは、広い面
積のゲート容量が達成できる利点があり、これによって
チャンネル電位の十分なゲート制御を容易に行うことが
出来る。なお、本発明は、絶縁層１３０の特定な厚さ及
び材料に限定されるものではなく、公知の量子力学的ト
ンネル効果を減少するための変形／技術を用いることが
でき、本発明の目的に合致する。
【００５５】本発明の好適実施例に関して、多結晶シリ
コン（ポリシリコン）が、ゲート電極１１０の材料とし
て使用される。他の実施例において使用される他のゲー
ト電極の材料は、多結晶シリコン−ゲルマニウムまたは
金属、若しくは多くの他の公知の材料である。
【００５６】従来のＣＭＯＳ製造工場におけるＮＤＲ−
ＭＩＳＦＥＴ製造プロセスの例が、図４に示されてい
る。標準のｐ型シリコン基板１２０は、まず標準の絶縁
膜形成処理工程において処理され、次いで基板の表面
は、薄くボロン注入によって適度にドープ（ー５ｘ１０
18ｃｍー3）される。これに続いて、二酸化シリコンの成
長（ー６ｎｍ）が行われて（又は熱酸化が行われて）ボ
ロンがシリコン基板１２０の表面近傍のゲート絶縁層１
３０に含まれる。表面近傍のＳｉチャンネル内のこの結
果の不純物濃度は、ボロンのゲート絶縁層１３０へのセ
グリゲーション（segregation)によって埋め込み工程直
後の不純物濃度の数分の１となる。前述のように、不純
物としてのボロンは、装置１００の動作中に電子トラッ
プとして効果的に機能する。前述のいくつかの従来技術
による実施技術とは異なり、酸化工程は、ボロンをゲー
ト絶縁層に導入して薄い電子トラップを容易に形成し
て、電荷のゲート絶縁層１３０からの出入りを容易とす
るものである。
【００５７】次に、多結晶シリコンが積層され、パター
ンニングによりゲート電極１１０が形成される。続いて
ヒ素等のＮ型不純物イオンがゆっくりと注入され、低濃
度にドープされたソース／ドレイン領域にセルフアライ
ンされたゲート電極を形成し、その後に側壁スぺーサ
（図示せず）が、コンフォーマルな堆積と、窒化シリコ
ン等の絶縁層を異方性エッチングによって形成される。
深いソース／ドレイン接合領域１４０及び１５０は、ヒ
素又は燐のイオン注入によって形成し、アニーリングに
より不純物を活性化する。装置の製造は、標準的なパッ
シベーション、接合及びメタライゼーション処理により
完了する。明白には示されていないが、従来のプロセス
のみが必要なので、本発明のＮＤＲ装置１００と同じマ
スクにより他のＣＭＯＳ装置が形成され、本発明の装置
と同時にメモリと論理回路を形成することが可能であ
る。ＮＤＲ特性を備えた従来のＣＭＯＳ回路を形成する
ために直接集積することが可能となる。上記の説明はＣ
ＭＯＳプロセスを参照して説明したが、他のタイプの半
導体材料を用いることも可能である。ＣＭＯＳ互換の環
境におけるＮＤＲモード動作を生起するための適当及び
／または最適な処理条件は、従来のモデリング及び実験
技術を介して当業者により容易に設計、決定可能であ
る。
【００５８】装置１００の通常動作中において、ボディ
接合端子（ＶB）は電気的にバイアスされなければなら
ない（例えば、０Ｖの固定電荷において、ｎチャンネル
ＭＯＳＦＥＴにおいて一般的なように）。ボディ接合端
子（ＶB）は接続されていないと（即ち、「フローティ
ング」）、ＮＤＲの挙動は大幅に減少されるか、若しく
はＮＤＲ挙動を生じさせない。これは、ホールがボディ
接合部を介してチャンネル領域から流出することが許容
されていない場合、ホットエレクトロンによって発生さ
れるホールがチャンネル−ソース接合に蓄積されるの
で、接合を順方向にバイアするとともにトランジスタの
閾値電圧を効果的に減少させる（閾値電圧の増加による
電荷トラップ効果を減少させる）。従って、ＮＤＲ−Ｍ
ＩＳＦＥＴ１００は、絶縁基板上にシリコン単結晶薄膜
を形成したＳＯＩにより実施されるか、若しくは多結晶
シリコン薄膜により実施する場合、ボディ接合を設ける
ように注意を払わなければならない。また、この発明の
態様は、バイアス電圧とボディ端子ＶBを接離すること
によってＮＤＲモードを入切することが有用ないくつか
の用途に利用される。
【００５９】従来技術によれば、十分な負性微分抵抗を
示す装置が製造できたとしても、装置を従来のＣＭＯＳ
プロセスに統合する困難な作業が残っている。本発明に
よる装置は、不可避的にＮＭＯＳ構造であるので、この
装置の従来の論理ＣＭＯＳ装置との統合は容易である。
図４の説明的なフローにより、ＮＤＲ装置のプロセスモ
ジュールを従来のプロセスより完全に離脱させＮＤＲ装
置及びＣＭＯＳ装置を独立して最適化することが可能と
なる。これによって、本発明によるＮＤＲ装置を、将来
の世代のＣＭＯＳ集積回路技術に適合して大きさを調整
することをより一層容易とする。
【００６０】上記のＮＤＲ装置は、メモリ及び論理回路
及び上記先行技術文献（１）乃至（１０）に記載された
ようなタイプの回路のメモリ、論理回路の一部、自己保
持型論理装置、増幅器、発振器、パワーマネージメント
及び有用な特性を得ることが出来る多くの他の環境にお
いて用いることができる。
【００６１】上記のように本発明の第一の特徴によれ
ば、動的に変化し動的に反転する閾値電圧によって負性
微分抵抗モードを生成する半導体トランジスタ装置が提
供される。閾値電圧は、公知のゲートコントロール信号
を使用して動的に制御する事が出来る。従来技術とは異
なり、負性微分抵抗は一時的電荷トラップ／放出機構に
基づき、帯域間トンネル機構に基づくものではない。
【００６２】本発明の第二の特徴によれば、二つの端子
間に電流通路を設定するために前記二つの端子を通って
印加されるバイアス信号によって負性微分抵抗モードで
動作可能である三つの制御端子と、前記電流通路の電荷
キャリアの密度を制御することによって前記電流通路の
導通状態を制御するために第三の端子を分離する制御信
号を有している半導体トランジスタ装置が提供される。
【００６３】本発明の第三の特徴によれば、三又はそれ
以上の端子を備え、少なくとも二つの安定な電圧状態を
有する負性微分抵抗モードで動作し、相補型金属酸化膜
（ＣＭＯＳ）半導体のみを使用して製造される単流キャ
リア型半導体装置が提供される。
【００６４】本発明の第四の特徴は、トランジスタのチ
ャンネルの近傍に位置する誘電性トラップ層に関するも
のである。トランジスタのチャンネルは、トランジスタ
のチャンネルの導通状態に対応する第一の電流値からト
ランジスタのチャンネルの非導通状態に対応し第一の電
流値よりも小さい第二の電流値の間で変化する電流を流
通させる。誘電層内の複数のキャリアトラップ部は、制
御電界によって電気的にバイアスされてチャンネルから
誘電層に移動するキャリアをトラップするように構成さ
れている。負性微分抵抗モードは、電荷トラップ部に対
して電子を急速にトラップ及び放出させることによって
チャンネル内に生じる。
【００６５】トラップ部は、誘電層内において濃度及び
配置を有しており、トランジスタのチャンネル内の電流
は制御電界の値に従って電流を調整するトラップ部のア
クションによって第一の電流値及び第二の電流値間で変
化可能であり、トランジスタのチャンネルが負性微分抵
抗を示す。これは、トラップ層において格納されたキャ
リアによって発生するフィールドは、チャンネルがキャ
リアを消費させるように十分に大きく調整され、チャン
ネルのバイアス電圧が増加する場合にも電流が減少し
て、ＦＥＴに関連する閾値電圧を動的に増加させること
による。
【００６６】トラップ層及びトラップ部の他のより詳細
な特徴は、トラップ部がチャンネル／トラップ層のイン
ターフェースに非常に近接して（好ましくは１．５ｎｍ
以内に）位置する。さらに、電荷のトラップ時間及び放
出時間がトラップ部の配置及び密度によって制御され
る。この要領によって、装置は、非常に短く／一時的な
格納時間と非常に長い格納時間を示しており、有用な置
き換えにより不揮発性フローティングゲート型の構成を
実現する。このタイプの埋め込まれ、空間的に分散配置
された本発明の電極は、不揮発性メモリにおいて一般的
に使用される従来の単層の連続型電極に比べて実質的に
優れた動作的な利点を示している。
【００６７】本発明の第五の特徴は、トラップ層がＦＥ
Ｔに対して用いられ、ＦＥＴの第一の動作領域におい
て、ソース−ドレイン電流がソース及びドレイン領域間
の横方向電界が増加したときに増加する値を有してお
り、半導体装置の第二の動作領域において、ソース−ド
レイン電流は、電界が増加したときに減少する値を有し
ている。従って、ドレイン領域とゲートは、ゲート誘電
層内の電荷トラップ部が電荷をトラップするために機能
し、ＦＥＴの閾値電圧が動的に増加して、ドレイン−ソ
ース電圧の微分値が増加したときにＦＥＴの出力電流が
減少するように、負性微分抵抗を示す範囲で動作する半
導体装置が三端子装置を構成する。また、トラップ及び
放出動作が、主にＦＥＴのドレイン接合の近傍で生じる
ように制御される。本発明の構成の他の、より詳細な特
徴は、ドレインの不純物濃度のプロフィルがドレイン領
域とチャンネル領域間の衝撃イオン化電流を最小とする
とともにドレイン領域と半導体基板間の接合容量を最小
とするために調整されることである。
【００６８】本発明の構成の他の、より詳細な特徴は、
トラップ層がＦＥＴのゲート誘電層と一体の部分として
形成され、二酸化シリコン、窒化シリコン及び／または
酸窒化シリコン、及び／または約８よりも大きな誘電率
を持つ高誘電率層の内の一以上の材料を含んでいる。さ
らに、ゲート絶縁層は、量子力学的トンネル効果による
トラップされた電荷の喪失を最小限とする厚さを有して
いる。ゲート誘電層が、二酸化シリコンである場合、ゲ
ート誘電層は高濃度にドープされた（＞１０18ｃｍー3）
ｐ型シリコンの熱酸化により全体又は一部が形成され
る。電荷トラップ部は、ドープされたｐ型シリコンの熱
酸化によって形成される二酸化シリコン内の欠陥で構成
される。また、電荷トラップ部は、金属のアイランドま
たは半導体材料で構成することも出来、ゲート絶縁層内
に埋め込まれたフローティングゲートで構成することも
出来る。
【００６９】他の変形例としては、トラップ層／ゲート
誘電層を複数の誘電層で構成する。こうした実施例にお
いて、電荷トラップ部は、ゲート誘電層の隣接する層の
間の界面に近接した位置に形成された欠陥で構成するこ
とができる。
【００７０】本発明の第六の特徴は、チャンネルに、ソ
ース及びドレイン領域に印加されるバイアス電圧から生
じる表面に沿った第一の成分と制御ゲートに印加される
制御電圧から生じる表面に略直交する第二の成分を有す
る電界が作用している。この電界の成分によって、チャ
ンネルとトラップ層間の界面バリアに打ち勝つためにチ
ャンネル内のキャリアが獲得すべきエネルギ及び電荷が
どの程度の速度でトラップ／放出されるかが制御され
る。
【００７１】本発明の、他のより詳細な特徴は、チャン
ネル特性を示しており、活性（「ホット」）キャリアが
発生し、（従ってトラップされ）、従来技術において生
じるように接合界面に集中することなく、チャンネル領
域の全長に亘って実質的に均一である。チャンネルも、
高濃度にｐ型不純物でドープされ、不純物濃度を有し、
半導体表面近傍にピークを有しており、ホットエレクト
ロンの発生を強化する。さらに、ソース及びドレイン領
域からオフセットして接合部の容量を最小とする。
【００７２】本発明の他の特徴は、上記の装置の動作方
法である。さらに、本発明の他の特徴は、上記の構造及
び装置を製造する方法に関するものである。これらは、
商業的半導体設備において用いられる公知のＣＭＯＳ技
術と互換の製造プロセスを含んでおり、従来技術に比べ
て利点を有する。付加的な利点は、負性微分抵抗モード
のオンポイントが、装置の製造中に調整できることであ
る。
【００７３】本発明は例示的な実施例を参照して説明し
たが、この説明は限定的に解釈されることを意図するも
のではない。上記の説明は単なる例示であり、本発明の
範囲を限定するものではなく、従来の製造技術によって
製造される多くの種類の集積回路に使用することが可能
である。上記の実施例の種々の変形、組合せばかりでは
なく本発明の他の実施例も可能である。こうした変更、
組合せは公知の他の要素を、上記に説明した要素に代え
て、若しくは追加して用いることも可能である。従っ
て、特許請求の範囲に記載した発明は、こうした変形例
や開示しない実施例をも含むものである。特許請求の範
囲に記載した各請求項は、具体実施例に基づいて記載さ
れているが、上記の開示内容の範囲は、請求項に記載さ
れているか否かや、上記の技術的な問題を解消するか、
緩和するかには拘わらず、直接、間接に開示されたすべ
ての新規で、自明ではない要素を包含するものである。
【図面の簡単な説明】
【図１】本発明のＮＤＲ金属−絶縁体半導体電界効果ト
ランジスタ（ＭＩＳＦＥＴ）の実施例の概略断面図であ
る。
【図２】ＮＤＲ動作領域を含むＮＤＲ−ＭＩＳＦＥＴの
電流／電圧（Ｉ−Ｖ）特性を示す図式的なチャートであ
る。
【図３】本発明の他の実施例によるＮＤＲ−ＭＩＳＦＥ
Ｔの概略断面図である。
【図４】従来のＣＭＯＳ論理回路の製造フローをＮＤＲ
−ＭＩＳＦＥＴに統合する説明的なプロセスシーケンス
を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツ−ジャエ キング アメリカ合衆国， 94539 カリフォルニ ア州， フレモント， タンブルウィード コート 470 (72)発明者 デビッド ケイ． ワイ． リュウ アメリカ合衆国， 94539 カリフォルニ ア州， フレモント， タンブルウィード コート 470 Ｆターム(参考） 5F048 AB01 AC03 AC10 BB05 BB11 BB12 BB14 BD01 BD04 BD09 BE03 5F140 AA00 AB03 AC09 AC12 AC16 AC32 AC33 BA01 BB13 BC06 BD01 BD04 BD09 BD10 BD15 BD17 BE07 BF01 BF04 BF05 BG08 BG14 BG51 BG53 BH15 BK02 BK13 BK21

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】動的に変化し動的に反転する閾値電圧を含
    む半導体トランジスタ装置であって、閾値電圧が前記半
    導体トランジスタ装置が受信する制御信号を用いて制御
    可能であり、前記半導体トランジスタ装置が負性微分抵
    抗モードで動作することが出来ることを特徴とする半導
    体トランジスタ装置。
  2. 【請求項２】前記半導体トランジスタ装置は、該半導体
    トランジスタ装置のスイッチングに要する時間と略同じ
    時間で、負性微分抵抗モードを入切することができる請
    求項１に記載の半導体トランジスタ装置。
  3. 【請求項３】特定の電流レベルにおいて、前記閾値電圧
    は、低圧側安定状態と高圧側安定状態の二つの安定電圧
    状態を有しており、前記閾値電圧は、前記低圧側安定状
    態から前記高圧側安定状態にわたって調整可能であり、
    同時に前記高圧側安定状態から前記低圧側安定状態にわ
    たって調整可能である請求項２に記載の半導体トランジ
    スタ装置。
  4. 【請求項４】前記制御信号は、半導体トランジスタ装置
    のコントロールゲートに印加され、前記負性微分抵抗モ
    ードが、電圧バイアス信号としてのコントロールゲート
    がチャンネルを通して増加するときに、チャンネル電流
    を対応して減少させることによって生起される請求項１
    に記載の半導体トランジスタ装置。
  5. 【請求項５】前記半導体トランジスタ装置に関連する導
    電チャンネルから半導体トランジスタ装置により電荷を
    トラップ、放出可能であるため、前記閾値電圧が、動的
    に変化するとともに動的に反転可能である請求項１に記
    載の半導体トランジスタ装置。
  6. 【請求項６】二つの端子間に電流通路を設定するために
    前記二つの端子を通って印加されるバイアス信号によっ
    て負性微分抵抗モードで動作可能である三つの制御端子
    と、前記電流通路の電荷キャリアの密度を制御すること
    によって前記電流通路の導通状態を制御するために第三
    の端子を分離する制御信号を有している半導体トランジ
    スタ装置。
  7. 【請求項７】前記三つの端子の内の二つの端子はソース
    領域及びドレイン領域に接続され、前記第三の端子が、
    前記半導体トランジスタ装置のゲートに接続される請求
    項６に記載の半導体トランジスタ装置。
  8. 【請求項８】前記の電荷キャリアの密度は、前記電流通
    路に隣接する領域の電子を一時的にトラップすることに
    よって調整され、前記電荷キャリアに影響を与えるよう
    に電界が設定される請求項６に記載の半導体トランジス
    タ装置。
  9. 【請求項９】前記電荷キャリアの密度は、前記電流通路
    のほぼ全長にわたって調整される請求項８に記載の半導
    体トランジスタ装置。
  10. 【請求項１０】前記負性微分抵抗モードが、前記半導体
    装置のスイッチング速度とほぼ等しい時間で動作状態と
    なる請求項６に記載の半導体トランジスタ装置。
  11. 【請求項１１】三又はそれ以上の端子を備え、少なくと
    も二つの安定な電圧状態を有する負性微分抵抗モードで
    動作し、相補型金属酸化膜（ＣＭＯＳ）半導体のみを使
    用して製造される単流キャリア型半導体装置。
  12. 【請求項１２】前記三又はそれ以上の端子は、前記単流
    キャリア型半導体装置のソース、ドレイン及びゲートに
    接続され、前記負性微分抵抗モードはソース及びドレイ
    ン領域間のチャンネル領域に生じる請求項１１に記載の
    単流キャリア型半導体装置。
  13. 【請求項１３】前記単流キャリア型半導体装置は、ＣＭ
    ＯＳ処理動作により半導体基板に形成され、前記単流キ
    ャリア型半導体装置として使用されると同時に論理及び
    ／またはメモリ装置の形成に使用される請求項１１に記
    載の単流キャリア型半導体装置。
  14. 【請求項１４】前記負性微分抵抗モードは、前記チャン
    ネル領域に隣接したゲート絶縁領域に電子をトラップ／
    放出することによって生起され、電荷キャリア密度がチ
    ャンネル領域において変化する請求項１２に記載の単流
    キャリア型半導体装置。
  15. 【請求項１５】前記ゲート絶縁領域は、前記チャンネル
    領域に近接して形成された多数のトラップ部を有してお
    り、前記チャンネル領域は、チャンネル領域の表面近傍
    に電子を閉じこめるようにドープする請求項１２に記載
    の単流キャリア型半導体装置。
  16. 【請求項１６】半導体トランジスタ装置の閾値電圧を動
    的に変化させることによって負性微分抵抗モードを有す
    る半導体トランジスタ装置の動作方法は、前記閾値電圧
    が、前記半導体トランジスタ装置により受信される制御
    信号によって制御されることを特徴とする動作方法。
  17. 【請求項１７】前記半導体トランジスタ装置は、ほぼ前
    記半導体トランジスタ装置のスイッチングを必要とする
    時に通常動作モードから負性微分モードに制御される請
    求項１６に記載の動作方法。
  18. 【請求項１８】特定の電流レベルに関して、前記閾値電
    圧は、低圧側安定状態と高圧側安定状態の二つの安定電
    圧状態を有しており、前記閾値電圧は、前記低圧側安定
    状態から前記高圧側安定状態にわたって調整可能であ
    り、同時に前記高圧側安定状態から前記低圧側安定状態
    にわたって調整可能である請求項１７に記載の動作方
    法。
  19. 【請求項１９】前記制御信号を半導体トランジスタ装置
    のコントロールゲートに印加し、前記負性微分抵抗モー
    ドを電圧バイアス信号としてのコントロールゲートがチ
    ャンネルを通して増加するときに、チャンネル電流を対
    応して減少させることによって生起するステップを有す
    る請求項１６に記載の動作方法。
  20. 【請求項２０】前記閾値電圧を調整するために半導体ト
    ランジスタ装置に関連した導電チャンネル内に電荷をト
    ラップし、導電チャンネルにトラップされた電荷を放出
    するステップを有する請求項１６に記載の動作方法。
  21. 【請求項２１】半導体トランジスタ装置のチャンネル領
    域内に多数のホットキャリアを発生し、 前記チャンネル領域内の電流キャリア密度を減少させる
    ためのデプレッション領域を設定するために前記チャン
    ネル領域内の前記ホットキャリアを選択的に除去し、 前記デプレッション領域は、前記半導体トランジスタ装
    置が負性微分抵抗を示すように十分に大きく調整可能で
    あることを特徴とする半導体トランジスタ装置の動作方
    法。
  22. 【請求項２２】チャンネル領域を通ってバイアス信号を
    印加する事によって半導体トランジスタ装置のチャンネ
    ル領域の全長に亘ってほぼ均一にホットキャリアを発生
    し、 前記半導体トランジスタ装置の制御端子に印加される制
    御信号に基づいて決定される数のホットキャリアを一時
    的にトラップし、 前記半導体トランジスタ装置によってトラップ可能なホ
    ットキャリアの数が、前記半導体トランジスタ装置が負
    性微分抵抗を示すように制御信号及びバイアス信号を調
    整することによって制御可能であることを特徴とする半
    導体トランジスタ装置の動作方法。
  23. 【請求項２３】（ａ）第一のバイアス電圧が増加すると
    きに増加するチャンネル電流を第一の動作領域内に生成
    するために第一のバイアス電圧により半導体トランジス
    タ装置のチャンネル領域をバイアスし、（ｂ）前記第一
    のバイアス電圧が増加したとき第二の動作領域内の前記
    チャンネル電流が減少するように、前記第一のバイアス
    電圧の値に比例する数のキャリアを前記チャンネル領域
    からトラップして、 前記半導体トランジスタ装置が、前記第二の動作領域内
    において負性微分抵抗特性で動作することを特徴とする
    負性微分抵抗モードにおける半導体トランジスタ装置の
    動作方法。
  24. 【請求項２４】（ａ）バイアス電圧を半導体トランジス
    タ装置の一対のソース及びドレイン領域を通して印加し
    て前記ソース領域と前記ドレイン領域間のチャンネルの
    方向に沿って第一の電界及び前記第一の電界に関連する
    ソース−ドレイン電流を発生し、（ｂ）半導体トランジ
    スタ装置のゲートにゲート電圧を印加して前記チャンネ
    ルの方向に略直交する第二の電界を発生し、（ｃ）トラ
    ップ層を設け、該トラップ層内に位置するトラップ部内
    に前記チャンネルから電荷キャリアを一時的にトラップ
    し、前記電荷キャリアをトラップ層内に前記第一及び第
    二の電界の影響下で強制的に導入して、 前記トラップ層内にトラップされる電荷キャリアの数を
    増加させることによって前記半導体トランジスタ装置を
    負性微分抵抗モードで動作させることを特徴とする負性
    微分抵抗モードにおける半導体トランジスタ装置の動作
    方法。
  25. 【請求項２５】（ａ）半導体装置の半導体領域をバイア
    ス電圧によりバイアスして電荷キャリアの流れを誘起
    し、（ｂ）前記バイアス電圧が増加したときにこれに比
    例してより多くの数のホットキャリアを発生するように
    前記バイアス電圧に関連した割合のホットキャリアを発
    生し、（ｃ）前記電荷キャリアの流れから前記ホットキ
    ャリアを除去し、（ｄ）前記半導体領域に置くべき除去
    されたホットキャリアによってホットキャリア電界を発
    生して、 前記半導体領域が動作領域内で負性微分抵抗によって動
    作して、前記ホットキャリア電界が前記半導体領域内の
    電荷キャリアを十分に消費するように作用することを特
    徴とする負性微分抵抗モードにおける半導体トランジス
    タ装置の動作方法。
JP2001187748A 2000-06-22 2001-06-21 Ｃｍｏｓ互換の可変負性微分抵抗装置及びその動作方法 Withdrawn JP2002064203A (ja)

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