JPH05291572A - 半導体素子とその製造方法 - Google Patents
半導体素子とその製造方法Info
- Publication number
- JPH05291572A JPH05291572A JP4093265A JP9326592A JPH05291572A JP H05291572 A JPH05291572 A JP H05291572A JP 4093265 A JP4093265 A JP 4093265A JP 9326592 A JP9326592 A JP 9326592A JP H05291572 A JPH05291572 A JP H05291572A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- substrate
- drain
- drain region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 9
- 239000011248 coating agent Substances 0.000 abstract 2
- 238000000576 coating method Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000005684 electric field Effects 0.000 description 9
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電圧制御型負性抵抗特性をもつ３端子半導体
装置およびその製造方法に関し、電圧制御型負性抵抗特
性をもつ半導体装置を１個のＭＯＳトランジスタによっ
て実現しＤＲＡＭ等に使用することを目的とする。 【構成】 ＭＯＳトランジスタ構造を有し、そのゲート
電極６の少なくともドレイン領域３側の基板に、ドレイ
ン領域３の一部を残して牙状の溝４を形成して、ゲート
電圧ＶGSと基板電流ＩSUB との間に電圧制御型負性抵抗
特性を持たせた。また、この半導体素子の製造方法とし
て、例えば、ｐ型等の半導体基板１の上に導電性被膜を
形成する工程と、この導電性被膜をパターニングしてゲ
ート電極６を形成する工程と、このゲート電極６の側面
に生じるペリフェラル効果によってゲート電極６のソー
ス領域２側とドレイン領域３側の基板にソース領域２の
一部とドレイン領域３の一部を残して牙状の溝４を形成
する工程を採用した。
装置およびその製造方法に関し、電圧制御型負性抵抗特
性をもつ半導体装置を１個のＭＯＳトランジスタによっ
て実現しＤＲＡＭ等に使用することを目的とする。 【構成】 ＭＯＳトランジスタ構造を有し、そのゲート
電極６の少なくともドレイン領域３側の基板に、ドレイ
ン領域３の一部を残して牙状の溝４を形成して、ゲート
電圧ＶGSと基板電流ＩSUB との間に電圧制御型負性抵抗
特性を持たせた。また、この半導体素子の製造方法とし
て、例えば、ｐ型等の半導体基板１の上に導電性被膜を
形成する工程と、この導電性被膜をパターニングしてゲ
ート電極６を形成する工程と、このゲート電極６の側面
に生じるペリフェラル効果によってゲート電極６のソー
ス領域２側とドレイン領域３側の基板にソース領域２の
一部とドレイン領域３の一部を残して牙状の溝４を形成
する工程を採用した。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ構
造を有し電圧制御型負性抵抗特性をもつ半導体素子およ
びその製造方法に関する。
造を有し電圧制御型負性抵抗特性をもつ半導体素子およ
びその製造方法に関する。
【０００２】
【従来の技術】一般に、負性抵抗素子は、電圧制御型と
電流制御型に分かれ、それらのＩ−Ｖ特性の形状から、
前者はＮ特性型、後者はＳ特性型といわれている。図５
（Ａ），（Ｂ）は、負性抵抗素子の特性説明図である。
この図５（Ａ）に示されたＩ−Ｖ特性は電流制御型負性
抵抗特性であり、その形状からＳ特性型といわれ、ｐｎ
ｐｎスイッチがその代表である。また、図５（Ｂ）のＩ
−Ｖ特性は電圧制御型負性抵抗特性であり、その形状か
らＮ特性型といわれ、２端子負性抵抗素子であるトンネ
ルダイオードや、３端子負性特性素子であるＲＢＣ（Ｒ
ｅｖｅｒｃｅ Ｂａｓｅ Ｃｕｒｒｅｎｔ）が知られて
いる。
電流制御型に分かれ、それらのＩ−Ｖ特性の形状から、
前者はＮ特性型、後者はＳ特性型といわれている。図５
（Ａ），（Ｂ）は、負性抵抗素子の特性説明図である。
この図５（Ａ）に示されたＩ−Ｖ特性は電流制御型負性
抵抗特性であり、その形状からＳ特性型といわれ、ｐｎ
ｐｎスイッチがその代表である。また、図５（Ｂ）のＩ
−Ｖ特性は電圧制御型負性抵抗特性であり、その形状か
らＮ特性型といわれ、２端子負性抵抗素子であるトンネ
ルダイオードや、３端子負性特性素子であるＲＢＣ（Ｒ
ｅｖｅｒｃｅ Ｂａｓｅ Ｃｕｒｒｅｎｔ）が知られて
いる。
【０００３】
【発明が解決しようとする課題】しかし上記の従来から
知られている負性抵抗素子はいずれもバイポーラ素子で
あって、近年多様されているＭＯＳ構造素子との整合性
が悪く、ＭＯＳ主体の集積回路に使用できないという問
題があった。本発明は、上記の事情に鑑み、電圧制御型
負性抵抗特性をもつ３端子素子を１個のＭＯＳトランジ
スタで実現しＤＲＡＭ等に使用することを目的とする。
知られている負性抵抗素子はいずれもバイポーラ素子で
あって、近年多様されているＭＯＳ構造素子との整合性
が悪く、ＭＯＳ主体の集積回路に使用できないという問
題があった。本発明は、上記の事情に鑑み、電圧制御型
負性抵抗特性をもつ３端子素子を１個のＭＯＳトランジ
スタで実現しＤＲＡＭ等に使用することを目的とする。
【０００４】
【課題を解決するための手段】本発明にかかる半導体素
子においては、ＭＯＳトランジスタ構造を有し、そのゲ
ート電極の少なくともドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝を形成した。
子においては、ＭＯＳトランジスタ構造を有し、そのゲ
ート電極の少なくともドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝を形成した。
【０００５】また、本発明にかかる半導体素子において
は、ＭＯＳトランジスタ構造を有し、そのゲート電極の
少なくともドレイン側のサイドウォールの下の基板に、
ドレイン領域の一部を残して溝を形成し、そのゲート電
圧と基板電流との間に電圧制御型負性抵抗特性をもたせ
た。
は、ＭＯＳトランジスタ構造を有し、そのゲート電極の
少なくともドレイン側のサイドウォールの下の基板に、
ドレイン領域の一部を残して溝を形成し、そのゲート電
圧と基板電流との間に電圧制御型負性抵抗特性をもたせ
た。
【０００６】そしてまた、本発明にかかる半導体素子の
製造方法においては、半導体基板の上に導電性被膜を形
成する工程と、該導電性被膜をパターニングしてゲート
電極を形成する工程と、該ゲート電極の側面に生じるペ
リフェラルエッチングによって、該ゲート電極のソース
側とドレイン側の基板にソース領域の一部とドレイン領
域の一部を残して牙状の溝を形成する工程を採用した。
製造方法においては、半導体基板の上に導電性被膜を形
成する工程と、該導電性被膜をパターニングしてゲート
電極を形成する工程と、該ゲート電極の側面に生じるペ
リフェラルエッチングによって、該ゲート電極のソース
側とドレイン側の基板にソース領域の一部とドレイン領
域の一部を残して牙状の溝を形成する工程を採用した。
【０００７】
【作用】一般に、ＭＯＳトランジスタでは、ドレイン電
圧を上昇するとチャネル方向の電界がドレイン近傍で著
しく強くなるため、チャネル内の電子はこの強い電界に
より加速され容易に高エネルギ状態になり、ドレイン近
傍の空乏層内でシリコン結晶の格子と衝突して電子正孔
対を形成する。
圧を上昇するとチャネル方向の電界がドレイン近傍で著
しく強くなるため、チャネル内の電子はこの強い電界に
より加速され容易に高エネルギ状態になり、ドレイン近
傍の空乏層内でシリコン結晶の格子と衝突して電子正孔
対を形成する。
【０００８】上記の最初の衝突の後、もとの電子の衝突
で新たに生じた電子が強電界によって加速されてシリコ
ン結晶の格子と衝突し、また電子正孔対を形成するとい
う過程を繰り返して、なだれ増倍または衝突電離と呼ば
れる増倍過程によって、電子と正孔からなる多数のキャ
リアを生じることになる。
で新たに生じた電子が強電界によって加速されてシリコ
ン結晶の格子と衝突し、また電子正孔対を形成するとい
う過程を繰り返して、なだれ増倍または衝突電離と呼ば
れる増倍過程によって、電子と正孔からなる多数のキャ
リアを生じることになる。
【０００９】そして、衝突電離によって発生した電子正
孔対のうちの電子は高いドレイン電界に引き寄せられド
レインに流入してドレイン電流の一部になるが、正孔は
ドレイン電界によって逆に押し戻され、チャネルの下の
空乏層または基板を介してソース領域または基板へと流
れ込む。
孔対のうちの電子は高いドレイン電界に引き寄せられド
レインに流入してドレイン電流の一部になるが、正孔は
ドレイン電界によって逆に押し戻され、チャネルの下の
空乏層または基板を介してソース領域または基板へと流
れ込む。
【００１０】図６（Ａ）〜（Ｃ）は、従来のＭＯＳトラ
ンジスタのゲート電圧と基板電流の関係説明図である。
この図において、４１はｐ型半導体基板、４２はソース
領域、４３はドレイン領域、４４はゲート絶縁膜、４５
はゲート電極、４６はチャネル、４７は空乏層、４８は
衝突電離を起こす領域である。
ンジスタのゲート電圧と基板電流の関係説明図である。
この図において、４１はｐ型半導体基板、４２はソース
領域、４３はドレイン領域、４４はゲート絶縁膜、４５
はゲート電極、４６はチャネル、４７は空乏層、４８は
衝突電離を起こす領域である。
【００１１】図６（Ａ）は、従来のＭＯＳトランジスタ
の、ゲート電圧ＶGSがソースドレイン間電圧ＶDSより低
い場合のキャリアの振る舞いを示し、図６（Ｂ）は、ゲ
ート電圧ＶGSがソースドレイン間電圧ＶDSより高い場合
のキャリアの振る舞いを示し、図６（Ｃ）は、ゲート電
圧と基板電流ＩSUB の特性を示している。
の、ゲート電圧ＶGSがソースドレイン間電圧ＶDSより低
い場合のキャリアの振る舞いを示し、図６（Ｂ）は、ゲ
ート電圧ＶGSがソースドレイン間電圧ＶDSより高い場合
のキャリアの振る舞いを示し、図６（Ｃ）は、ゲート電
圧と基板電流ＩSUB の特性を示している。
【００１２】一般に衝突電離の起こりやすさは、衝突電
離を起こす領域４８、すなわち、高電界である空乏層の
広さと、衝突電離を起こす電子の量でほぼ決定される。
離を起こす領域４８、すなわち、高電界である空乏層の
広さと、衝突電離を起こす電子の量でほぼ決定される。
【００１３】そして、この従来のＭＯＳトランジスタに
おいて、ソース領域４２の電圧ＶSとｐ型半導体基板４
１の電圧ＶBGを０とし、ゲート電圧ＶGSをソースドレイ
ン間電圧ＶDSより低い範囲で上昇していくと、図５
（Ａ）に示されているように、チャネルが拡がるため高
電界である空乏層が小さくなるが、衝突電離を起こす領
域４８に流入する電子の量が急速に増大し、ここで生じ
た正孔が基板側に流れるために基板電流ＩSUB が増大
し、ゲート電圧ＶGSとソースドレイン間電圧ＶDSが等し
いとき最大値に達する。
おいて、ソース領域４２の電圧ＶSとｐ型半導体基板４
１の電圧ＶBGを０とし、ゲート電圧ＶGSをソースドレイ
ン間電圧ＶDSより低い範囲で上昇していくと、図５
（Ａ）に示されているように、チャネルが拡がるため高
電界である空乏層が小さくなるが、衝突電離を起こす領
域４８に流入する電子の量が急速に増大し、ここで生じ
た正孔が基板側に流れるために基板電流ＩSUB が増大
し、ゲート電圧ＶGSとソースドレイン間電圧ＶDSが等し
いとき最大値に達する。
【００１４】さらに、ゲート電圧ＶGSをソースドレイン
間電圧ＶDSより高い範囲で上昇していくと、図６（Ｂ）
に示されているように、チャネルがさらに拡がり、チャ
ネルを通過する電子の量が増大するが、衝突電離を起こ
す領域４８が小さくなるため衝突電離を起こす電子の量
が減少し、基板電流も減少する。
間電圧ＶDSより高い範囲で上昇していくと、図６（Ｂ）
に示されているように、チャネルがさらに拡がり、チャ
ネルを通過する電子の量が増大するが、衝突電離を起こ
す領域４８が小さくなるため衝突電離を起こす電子の量
が減少し、基板電流も減少する。
【００１５】上記の結果、ゲート電圧ＶGSと基板電流Ｉ
SUB の関係は図６（Ｃ）に示されているように、最大値
を１つ有する山形の曲線になる。
SUB の関係は図６（Ｃ）に示されているように、最大値
を１つ有する山形の曲線になる。
【００１６】ところが、本発明のように、ＭＯＳトラン
ジスタのゲート電極のドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝を形成する
と、ゲート電圧−基板電流の間にＮ型の負性抵抗特性、
すなわち、電圧制御型負性抵抗特性が現れる。
ジスタのゲート電極のドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝を形成する
と、ゲート電圧−基板電流の間にＮ型の負性抵抗特性、
すなわち、電圧制御型負性抵抗特性が現れる。
【００１７】図１（Ａ），（Ｂ）は、本発明の半導体素
子の原理説明図である。図１（Ａ）は本発明の半導体素
子の構成を示し、図１（Ｂ）はそのゲート電圧ＶGSと基
板電流ＩSUB の特性を示している。この図において、１
はｐ型半導体基板、２はソース領域、３はドレイン領
域、４は牙状の溝、５はゲート絶縁膜、６はゲート電
極、７はチャネル、８は空乏層、９は衝突電離を起こす
領域である。
子の原理説明図である。図１（Ａ）は本発明の半導体素
子の構成を示し、図１（Ｂ）はそのゲート電圧ＶGSと基
板電流ＩSUB の特性を示している。この図において、１
はｐ型半導体基板、２はソース領域、３はドレイン領
域、４は牙状の溝、５はゲート絶縁膜、６はゲート電
極、７はチャネル、８は空乏層、９は衝突電離を起こす
領域である。
【００１８】本発明の半導体素子においては、図１
（Ａ）に示されているように、ｐ型半導体基板１の上
に、ソース領域２とドレイン領域３が形成され、このソ
ース領域２とドレイン領域３の間の領域の上にゲート絶
縁膜５を介してゲート電極６が形成されているが、ゲー
ト電極６のドレイン領域３側にドレイン領域３の一部を
残して牙状の溝４が形成されている。そして、ゲート電
極６の下にチャネル７が形成され、その下に、空乏層８
と衝突電離を起こす領域９が形成されている。
（Ａ）に示されているように、ｐ型半導体基板１の上
に、ソース領域２とドレイン領域３が形成され、このソ
ース領域２とドレイン領域３の間の領域の上にゲート絶
縁膜５を介してゲート電極６が形成されているが、ゲー
ト電極６のドレイン領域３側にドレイン領域３の一部を
残して牙状の溝４が形成されている。そして、ゲート電
極６の下にチャネル７が形成され、その下に、空乏層８
と衝突電離を起こす領域９が形成されている。
【００１９】上記の本発明の構成によると、ゲート電圧
をソースドレイン間電圧より高くした場合に、ドレイン
領域３が狭窄されて高抵抗化するため、この部分の電界
が高くなり、ゲート電圧ＶGSを上昇するにしたがって、
電子正孔対のなだれ増倍による電子正孔の発生が激増す
ることになる。
をソースドレイン間電圧より高くした場合に、ドレイン
領域３が狭窄されて高抵抗化するため、この部分の電界
が高くなり、ゲート電圧ＶGSを上昇するにしたがって、
電子正孔対のなだれ増倍による電子正孔の発生が激増す
ることになる。
【００２０】そのために、図１（Ｂ）に示されるよう
に、ゲート電圧ＶGSが上昇すると基板電流ＩSUB が再び
増加して、ゲート電圧ＶGSと基板電流の特性がＮ型負性
特性になる。この実施例では、ゲート電極６のドレイン
側に牙状の溝を形成したが、Ｕ溝等他の断面形状の溝で
もほぼ同様の効果を奏する。
に、ゲート電圧ＶGSが上昇すると基板電流ＩSUB が再び
増加して、ゲート電圧ＶGSと基板電流の特性がＮ型負性
特性になる。この実施例では、ゲート電極６のドレイン
側に牙状の溝を形成したが、Ｕ溝等他の断面形状の溝で
もほぼ同様の効果を奏する。
【００２１】以上の説明では、ｎチャネルのシングルド
レイン構造のＭＯＳトランジスタを例にとったが、本発
明は、他の構造のＭＯＳトランジスタ、例えばＬＤＤ構
造あるいはＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐ ＬＤ
Ｄ）構造のＭＯＳトランジスタにも適用することができ
る。さらに、ｐチャネルのＭＯＳトランジスタの場合で
も、電圧、電流の極性が逆になるだけで本発明を適用す
ることができる。
レイン構造のＭＯＳトランジスタを例にとったが、本発
明は、他の構造のＭＯＳトランジスタ、例えばＬＤＤ構
造あるいはＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐ ＬＤ
Ｄ）構造のＭＯＳトランジスタにも適用することができ
る。さらに、ｐチャネルのＭＯＳトランジスタの場合で
も、電圧、電流の極性が逆になるだけで本発明を適用す
ることができる。
【００２２】
【実施例】以下、本発明の半導体素子の実施例を説明す
る。
る。
【００２３】（第１実施例）図２（Ａ）〜（Ｃ）は、第
１実施例の半導体素子の製造工程説明図である。この図
において、１１はｐ型シリコン基板、１２はゲート絶縁
膜、１３は多結晶シリコン層、１４はレジスト膜、１５
はゲート電極、１６はソース領域、１７はドレイン領
域、１８はレジスト膜、１９は溝である。
１実施例の半導体素子の製造工程説明図である。この図
において、１１はｐ型シリコン基板、１２はゲート絶縁
膜、１３は多結晶シリコン層、１４はレジスト膜、１５
はゲート電極、１６はソース領域、１７はドレイン領
域、１８はレジスト膜、１９は溝である。
【００２４】この製造工程説明図によって、この実施例
の半導体素子の製造方法とその方法によって得られる半
導体素子の構成を説明する。
の半導体素子の製造方法とその方法によって得られる半
導体素子の構成を説明する。
【００２５】第１工程（図２（Ａ）参照） ｐ型シリコン基板１１の上に熱酸化によってゲート絶縁
膜１２を形成し、その上に多結晶シリコン層１３を形成
し、さらにその上にフォトレジスト膜を形成し、パター
ニングしてレジスト膜１４を形成する。
膜１２を形成し、その上に多結晶シリコン層１３を形成
し、さらにその上にフォトレジスト膜を形成し、パター
ニングしてレジスト膜１４を形成する。
【００２６】第２工程（図２（Ｂ）参照） このレジスト膜１４をマスクにして多結晶シリコン層１
３をエッチングしてゲート電極１５を形成する。次い
で、このゲート電極１５にセルフアラインしてソース領
域１６とドレイン領域１７を形成する。
３をエッチングしてゲート電極１５を形成する。次い
で、このゲート電極１５にセルフアラインしてソース領
域１６とドレイン領域１７を形成する。
【００２７】第３工程（図２（Ｃ）参照） 全体にフォトレジスト膜を形成し、ゲート電極１５のド
レイン側の端部にスリットを有するレジスト膜１８を形
成する。次いで、このレジスト膜１８をマスクにしてｐ
型シリコン基板１１をエッチングして、ゲート電極１５
のドレイン領域１７側にドレイン領域１７の厚さ方向の
一部を残して溝１９を形成する。
レイン側の端部にスリットを有するレジスト膜１８を形
成する。次いで、このレジスト膜１８をマスクにしてｐ
型シリコン基板１１をエッチングして、ゲート電極１５
のドレイン領域１７側にドレイン領域１７の厚さ方向の
一部を残して溝１９を形成する。
【００２８】（第２実施例）図３（Ａ）〜（Ｄ）は、第
２実施例の半導体素子の製造工程説明図である。この図
において、２１はｐ型シリコン基板、２２はフィールド
酸化膜、２３はゲート酸化膜、２４は多結晶シリコン
膜、２５はレジスト膜、２６はゲート電極、２７は牙状
の溝、２８はｎ- ソース領域、２９はｎ- ドレイン領
域、３０は第１のスルー酸化膜、３１はサイドウォー
ル、３２は第２のスルー酸化膜、３３はｎ+ ソース領
域、３４はｎ+ ドレイン領域である。この工程説明図に
よってこの実施例の製造方法とその方法によって得られ
る半導体素子の構成を説明する。
２実施例の半導体素子の製造工程説明図である。この図
において、２１はｐ型シリコン基板、２２はフィールド
酸化膜、２３はゲート酸化膜、２４は多結晶シリコン
膜、２５はレジスト膜、２６はゲート電極、２７は牙状
の溝、２８はｎ- ソース領域、２９はｎ- ドレイン領
域、３０は第１のスルー酸化膜、３１はサイドウォー
ル、３２は第２のスルー酸化膜、３３はｎ+ ソース領
域、３４はｎ+ ドレイン領域である。この工程説明図に
よってこの実施例の製造方法とその方法によって得られ
る半導体素子の構成を説明する。
【００２９】第１工程（図３（Ａ）参照） 抵抗率１０Ωｃｍのｐ型シリコン基板２１の＜１００＞
上に素子間を分離するフィールド酸化膜２２を形成し、
その上に熱酸化によって厚さ約２００Åのゲート酸化膜
２３を形成し、その上にＣＶＤ法によって厚さ２０００
Åの多結晶シリコン膜２４を形成する。次いで、その上
にフォトレジスト膜を塗布し、露光、現像することによ
ってゲート電極状にパターニングしてレジスト膜２５を
形成する。
上に素子間を分離するフィールド酸化膜２２を形成し、
その上に熱酸化によって厚さ約２００Åのゲート酸化膜
２３を形成し、その上にＣＶＤ法によって厚さ２０００
Åの多結晶シリコン膜２４を形成する。次いで、その上
にフォトレジスト膜を塗布し、露光、現像することによ
ってゲート電極状にパターニングしてレジスト膜２５を
形成する。
【００３０】第２工程（図３（Ｂ）参照） このレジスト膜２５をマスクにして、多結晶シリコン膜
２４をＣｌ2 雰囲気中でＥＣＲでイオンエッチングす
る。このエッチングによって多結晶シリコン膜２４が完
全に除去（ジャストエッチング）されてゲート電極２６
が形成された後に、過剰になったＣｌが多結晶シリコン
からなるゲート電極２６の側壁底部に拡散し、多結晶シ
リコンと反応してＳｉＣｌx が形成され、ゲート電極２
６の側壁に反射されて下地のゲート酸化膜２３に衝突し
て、このゲート酸化膜２３とｐ型シリコン基板２１のエ
ッチングが加速される。この過程によってゲート電極２
６の周囲のｐ型シリコン基板２１に深さ０．１５μｍの
牙状の溝２７が形成される（ペリフェラルエッチン
グ）。
２４をＣｌ2 雰囲気中でＥＣＲでイオンエッチングす
る。このエッチングによって多結晶シリコン膜２４が完
全に除去（ジャストエッチング）されてゲート電極２６
が形成された後に、過剰になったＣｌが多結晶シリコン
からなるゲート電極２６の側壁底部に拡散し、多結晶シ
リコンと反応してＳｉＣｌx が形成され、ゲート電極２
６の側壁に反射されて下地のゲート酸化膜２３に衝突し
て、このゲート酸化膜２３とｐ型シリコン基板２１のエ
ッチングが加速される。この過程によってゲート電極２
６の周囲のｐ型シリコン基板２１に深さ０．１５μｍの
牙状の溝２７が形成される（ペリフェラルエッチン
グ）。
【００３１】第３工程（図３（Ｃ）参照） レジスト膜２５を剥離した後に、全体に第１のスルー酸
化膜３０を形成し、ゲート電極２６をマスクにして、リ
ン（Ｐ）を６０ｋｅＶの加速エネルギでイオン注入して
ドーズ量３×１０13ｃｍ-3のｎ- ソース領域２８とｎ-
ドレイン領域２９を形成する。
化膜３０を形成し、ゲート電極２６をマスクにして、リ
ン（Ｐ）を６０ｋｅＶの加速エネルギでイオン注入して
ドーズ量３×１０13ｃｍ-3のｎ- ソース領域２８とｎ-
ドレイン領域２９を形成する。
【００３２】第４工程（図３（Ｄ）参照） この上にＣＶＤ法によってＳｉＯ2 膜を形成し、ＲＩＥ
によってサイドウォール３１を形成し、その上に第２の
スルー酸化膜３２を形成し、ひ素（Ａｓ）を７０ｋｅＶ
の加速エネルギでイオン注入してドーズ量４×１０15ｃ
ｍ-3のｎ+ ソース領域３３とｎ+ ドレイン領域３４を形
成する。
によってサイドウォール３１を形成し、その上に第２の
スルー酸化膜３２を形成し、ひ素（Ａｓ）を７０ｋｅＶ
の加速エネルギでイオン注入してドーズ量４×１０15ｃ
ｍ-3のｎ+ ソース領域３３とｎ+ ドレイン領域３４を形
成する。
【００３３】この実施例の製造方法によると、ゲート電
極２６とセルフアラインして溝を形成することができる
ためフォトリソグラフィー技術を省略することができる
他、溝が牙状になり、ドレイン領域を鋭く狭窄するた
め、この部分の電界を著しく高くすることができる。
極２６とセルフアラインして溝を形成することができる
ためフォトリソグラフィー技術を省略することができる
他、溝が牙状になり、ドレイン領域を鋭く狭窄するた
め、この部分の電界を著しく高くすることができる。
【００３４】図４（Ａ），（Ｂ）は、第２実施例の半導
体素子の特性説明図である。図４（Ａ）は第２実施例の
半導体素子のデバイスシミュレーションの対象とした構
成を示し、図４（Ｂ）はその半導体素子の特性のシミュ
レーションの結果を示している。この図における符号
は、図３において用いたものと同様である。
体素子の特性説明図である。図４（Ａ）は第２実施例の
半導体素子のデバイスシミュレーションの対象とした構
成を示し、図４（Ｂ）はその半導体素子の特性のシミュ
レーションの結果を示している。この図における符号
は、図３において用いたものと同様である。
【００３５】この実施例の半導体素子の特性のシミュレ
ーションの対象とした構成は図４（Ａ）に示されている
ように、ＬＤＤ型ＭＯＳトランジスタであり、牙状の溝
は、ペリフェラルエッチングを用いたため、ゲート電極
のｎ- ソース領域２８側とｎ - ドレイン領域２９側に形
成されている。
ーションの対象とした構成は図４（Ａ）に示されている
ように、ＬＤＤ型ＭＯＳトランジスタであり、牙状の溝
は、ペリフェラルエッチングを用いたため、ゲート電極
のｎ- ソース領域２８側とｎ - ドレイン領域２９側に形
成されている。
【００３６】この構成の半導体素子のゲート電圧−基板
電流特性のシミュレーションの結果は図４（Ｂ）に示さ
れているように、Ｎ型の負性抵抗特性を有している。こ
の実施例においては、製造工程の関係でゲート電極のソ
ース領域側とドレイン領域側ともに溝が形成されている
が、第１実施例のドレイン側のみに溝を形成した場合と
ほぼ同様の特性を有している。なお、上記のシミュレー
ションの結果は、図３によって説明した製造工程によっ
て製造した半導体素子の特性の実測値と概ね一致する。
電流特性のシミュレーションの結果は図４（Ｂ）に示さ
れているように、Ｎ型の負性抵抗特性を有している。こ
の実施例においては、製造工程の関係でゲート電極のソ
ース領域側とドレイン領域側ともに溝が形成されている
が、第１実施例のドレイン側のみに溝を形成した場合と
ほぼ同様の特性を有している。なお、上記のシミュレー
ションの結果は、図３によって説明した製造工程によっ
て製造した半導体素子の特性の実測値と概ね一致する。
【００３７】
【発明の効果】以上説明したように、本発明によると、
ＭＯＳ構造を有する電圧制御型負性抵抗素子を形成する
ことができ、近年多様されているＭＯＳ主体の集積回路
に整合性よく組み込んでＤＲＡＭ等を構成することがで
きる。
ＭＯＳ構造を有する電圧制御型負性抵抗素子を形成する
ことができ、近年多様されているＭＯＳ主体の集積回路
に整合性よく組み込んでＤＲＡＭ等を構成することがで
きる。
【図１】（Ａ），（Ｂ）は、本発明の半導体素子の原理
説明図である。
説明図である。
【図２】（Ａ）〜（Ｃ）は、第１実施例の半導体素子の
製造工程説明図である。
製造工程説明図である。
【図３】（Ａ）〜（Ｄ）は、第２実施例の半導体素子の
製造工程説明図である。
製造工程説明図である。
【図４】（Ａ），（Ｂ）は、第２実施例の半導体素子の
特性説明図である。
特性説明図である。
【図５】（Ａ），（Ｂ）は、負性抵抗素子の特性説明図
である。
である。
【図６】（Ａ）〜（Ｃ）は、従来のＭＯＳトランジスタ
のゲート電圧と基板電流の関係説明図である。
のゲート電圧と基板電流の関係説明図である。
１ ｐ型半導体基板 ２ ソース領域 ３ ドレイン領域 ４ 牙状の溝 ５ ゲート絶縁膜 ６ ゲート電極 ７ チャネル ８ 空乏層 ９ 衝突電離を起こす領域 １１ ｐ型シリコン基板 １２ ゲート絶縁膜 １３ 多結晶シリコン層 １４ レジスト膜 １５ ゲート電極 １６ ソース領域 １７ ドレイン領域 １８ レジスト膜 １９ 溝 ２１ ｐ型シリコン基板 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ 多結晶シリコン膜 ２５ レジスト膜 ２６ ゲート電極 ２７ 牙状の溝 ２８ ｎ- ソース領域 ２９ ｎ- ドレイン領域 ３０ 第１のスルー酸化膜 ３１ サイドウォール ３２ 第２のスルー酸化膜 ３３ ｎ+ ソース領域 ３４ ｎ+ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｈ 7377−4Ｍ 29/78 ３０１ Ｊ 7377−4Ｍ ３０１ Ｐ
Claims (3)
- 【請求項１】 ＭＯＳトランジスタ構造を有し、そのゲ
ート電極の少なくともドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝が形成されて
いることを特徴とする半導体素子。 - 【請求項２】 ＭＯＳトランジスタ構造を有し、そのゲ
ート電極の少なくともドレイン側のサイドウォールの下
の基板に、ドレイン領域の一部を残して溝が形成され、
ゲート電圧と基板電流との間に電圧制御型負性抵抗特性
をもたせたことを特徴とする半導体素子。 - 【請求項３】 半導体基板の上に導電性被膜を形成する
工程と、該導電性被膜をパターニングしてゲート電極を
形成する工程と、該ゲート電極の側面に生じるペリフェ
ラルエッチングによって、該ゲート電極のソース側とド
レイン側の基板に、ソース領域の一部とドレイン領域の
一部を残して牙状の溝を形成する工程を含むことを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093265A JPH05291572A (ja) | 1992-04-14 | 1992-04-14 | 半導体素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093265A JPH05291572A (ja) | 1992-04-14 | 1992-04-14 | 半導体素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291572A true JPH05291572A (ja) | 1993-11-05 |
Family
ID=14077652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4093265A Withdrawn JPH05291572A (ja) | 1992-04-14 | 1992-04-14 | 半導体素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168456A2 (en) * | 2000-06-22 | 2002-01-02 | Progressant Technologies Inc. | A CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
-
1992
- 1992-04-14 JP JP4093265A patent/JPH05291572A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168456A2 (en) * | 2000-06-22 | 2002-01-02 | Progressant Technologies Inc. | A CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
| EP1168456A3 (en) * | 2000-06-22 | 2003-08-27 | Progressant Technologies Inc. | A CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5512770A (en) | MOSFET device structure three spaced-apart deep boron implanted channel regions aligned with gate electrode of NMOSFET device | |
| JP3640406B2 (ja) | トランジスタの製造方法 | |
| US5512771A (en) | MOS type semiconductor device having a low concentration impurity diffusion region | |
| JP5540026B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH04345064A (ja) | 半導体集積回路装置およびその製造方法 | |
| TW200950086A (en) | Semiconductor device having transistor and method of manufacturing the same | |
| JPH0666466B2 (ja) | 半導体装置の製造方法 | |
| JP2929432B2 (ja) | 半導体デバイス製造方法 | |
| JPH08264789A (ja) | 絶縁ゲート半導体装置および製造方法 | |
| JPH08125180A (ja) | 半導体装置およびその製造方法 | |
| KR19990084302A (ko) | 반도체 소자 및 그 제조방법 | |
| JPH04186732A (ja) | 半導体装置及びその製造方法 | |
| TWI635534B (zh) | 半導體元件及其製造方法 | |
| JP2519608B2 (ja) | 半導体装置およびその製造方法 | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0456279A (ja) | 半導体装置の製造方法 | |
| JPH05291572A (ja) | 半導体素子とその製造方法 | |
| KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
| JPH1126765A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2500689B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH0870122A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| KR940002776B1 (ko) | Cmos 및 soi 복합 구조를 갖는 mos fet 생성방법 | |
| JPS6153773A (ja) | 半導体装置およびその製造方法 | |
| JP2702576B2 (ja) | 電界効果型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |