JP2013531881A - ジャンクションレス薄膜トランジスタを含むメモリデバイス - Google Patents

ジャンクションレス薄膜トランジスタを含むメモリデバイス Download PDF

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Abstract

不揮発性メモリデバイス（２００）は、少なくとも１つのジャンクションレストランジスタと蓄積領域とを備える。ジャンクションレストランジスタは、ＴＦＴであって、１００ｎｍより小さい２つの寸法を有するジャンクションレスの高濃度にドープされた半導体チャネル（２０４）を含む。メモリデバイスは、ＮＡＮＤフラッシュメモリまたは抵抗スイッチングメモリであり得る。メモリセルは、３次元に集積され得る。

Description

本発明は、半導体デバイスに関し、特にメモリデバイスと、そのメモリデバイスを製造し使用する方法とに向けられている。
多くの異なるタイプのメモリデバイスが、コンピュータ、携帯用情報端末（ＰＤＡ）、デジタルカメラ、およびセルラー電話のような電子デバイスと共に使用される。このようなメモリデバイスは、例えば、その全体が本願明細書において参照により援用されている、米国特許第５，６７７，５５６号（特許文献１）および米国特許出願公開第２００６／０２７８９１３号（特許文献２）に記載されているように、例えばランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびフラッシュメモリを含む。
フラッシュメモリは、電子的に多数回再書き込みされ得る一種の不揮発性メモリである。代表的なフラッシュメモリデバイスは、ＮＯＲゲートまたはＮＡＮＤゲートのアーキテクチャと類似するアーキテクチャを有するＭＯＳＦＥＴ技術に基づく。
薄膜トランジスタ（ＴＦＴ）は、ＮＡＮＤタイプまたはＮＯＲタイプのメモリデバイスに採用され得る。バルク半導体材料を基板として使用する在来のＭＯＳＦＥＴとは違って、ＴＦＴは誘電体層の上に薄膜半導体活性層を有し、活性層は多様な半導体基板、絶縁基板または導電性基板の上に堆積させられ得る。
ＮＡＮＤフラッシュメモリデバイスは、通例、メモリセルの複数のストリングを含む。メモリセルの在来のストリングは、ｐ形シリコン基板のような基板上に製造される。ｐ形基板の複数のｎ＋領域または基板のｐウェルの複数のｎ＋領域がセルのためのソース領域およびドレイン領域としてふるまう。各メモリセルは、トンネル誘電体層の上に形成されて電荷を蓄積するように構成されたフローティングゲートを有する。フローティングゲートの上のブロッキング誘電体層の上に形成されたコントロールゲートはメモリセルの読み出し、書き込み（プログラミング）、または消去のプロセスを制御するために使用される。
ＮＡＮＤストリングのドレイン側は、選択トランジスタを通してビット線に接続され得る。ＮＡＮＤストリングのソース側は、他の１つの選択トランジスタを通してソース線に接続され得る。行方向のメモリセルのアレイのコントロールゲートはワード線として役立ち得る。
書き込み操作はメモリセルに対してソース線で順次行われ得る。選択されたメモリセルのコントロールゲートに高電圧（約２０Ｖ）が印加される。ビット線側でメモリセルのコントロールゲートと、選択されていないワード線とに対して中間電圧（約１０Ｖ）が印加され得る。０Ｖの電圧がビット線に印加されると、誘電体トンネル層を通しての基板からフローティングゲートへの電荷注入を引き起こすために電位は選択されたメモリセルのドレインへ伝えられる。電荷注入後、選択されたメモリセルのしきい値は正方向にシフトされ、セルの状態は、その高められたしきい値電圧を通して特定され得る。中間電圧は電荷注入を引き起こさず、従って選択されていないセルは変化していないしきい値を有する。
消去操作は同時に複数のセルのために行われ得る。例えば、全てのコントロールゲートが０Ｖにセットされ、２０Ｖの高電圧がｐウェルにおいて印加され得る。選択ゲートおよびビット線は浮いたままとされる。従って、フローティングゲート内の負電荷は基板へ解放され、しきい値は負方向へシフトされ得る。
読み出し操作の間、ビット線と選択されていないＮＡＮＤメモリブロック内のセルのコントロールゲートおよび選択ゲートとに０．１〜１．２Ｖの電圧が印加され、ソース線と選択されたメモリセルのコントロールゲートとに０Ｖの電圧が印加され、選択されたＮＡＮＤメモリブロック内の選択されていないワード線は約３〜８Ｖの電圧を有する。選択されたセルにおいて電流が検出されれば、その選択されたセルは「１」状態として読み出される。
米国特許第５，６７７，５５６号 米国特許出願公開第２００６／０２７８９１３号 米国特許出願公開第２００６／０２５０８３６号 米国特許出願公開第２００６／０２５０８３７号 米国特許第５，９１５，１６７号
Colinge et al., "Nanowire transistors without junctions," Nature Nanotechnology, February 21, 2010
一実施形態では、不揮発性メモリデバイスは、少なくとも１つのジャンクションレストランジスタおよび蓄積領域を備える。ジャンクションレストランジスタは、１００ｎｍ未満の少なくとも２つの寸法を有するジャンクションレスの高濃度にドープされた半導体チャネルを含む。
本発明の一実施形態に従う２次元ＮＡＮＤメモリデバイスの透視図である。 本発明の実施形態に従うメモリデバイスにおける順次消去操作を示す略図である。 本発明の実施形態に従うメモリデバイスにおける順次消去操作を示す略図である。 本発明の実施形態に従うメモリデバイスにおける順次消去操作を示す略図である。 本発明の実施形態に従うメモリデバイスにおける順次消去操作を示す略図である。 本発明の他の１つの実施形態に従うメモリデバイスにおけるワード線消去操作を示す略図である。 本発明の他の１つの実施形態に従うメモリデバイスにおけるワード線消去操作を示す略図である。 本発明の他の１つの実施形態に従うメモリデバイスの側断面図である。 本発明の他の１つの実施形態に従う３次元の垂直に積み重ねられたジャンクションレスＮＡＮＤメモリデバイスの略図である。 本発明の他の１つの実施形態に従う抵抗率スイッチング型メモリデバイスの透視図である。
その全体が本願明細書において参照により援用されている、米国特許出願公開第２００６／０２７８９１３号（特許文献２）、米国特許第５，６７７，５５６号（特許文献１）、およびColinge et al., "Nanowire transistors without junctions," Nature Nanotechnology, February 21, 2010（非特許文献１）は、本願明細書に記載した実施形態を理解し実施するために有益であり得る。
図１は、ジャンクションレストランジスタを使用するＮＡＮＤフラッシュ型メモリデバイス１００の一実施形態の透視図である。デバイス１００は、半導体基板１０２または他の任意の基板の上に製造され得る。基板１０２は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコンカーバイドのようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物、そのような基板の上のエピタキシャル層のような当該技術分野において知られている任意の半導体基板、あるいはガラス、プラスチック、金属もしくはセラミック基板のような他の任意の半導電性もしくは非半導電性の材料であり得る。基板は、その上に製造されたＣＭＯＳドライバ回路および／またはメモリデバイスのための電極のような集積回路を含み得る。
例えば、ＴＦＴ型メモリデバイスのためのセミコンダクタオンインシュレータ（ＳＯＩ）構造が図１に示されている。半導体基板１０２はｐ形シリコン基板またはｎ形シリコン基板であり得る。メモリデバイス１００を制御するためのＣＭＯＳドライバ回路も基板１０２の上または中に構築され得る。ＢＯＸ酸化物層または他の適切な絶縁層のような絶縁層１０４が基板１０２の上に形成されている。複数のジャンクションレス半導体チャネル領域１０６が絶縁層の上に形成されている。本願明細書で使用される用語「ジャンクションレス」は、トランジスタの境界においてチャネルにドープされたｐ−ｎジャンクションがないことを意味する。しかし、チャネルは、同じ導電性タイプのより高濃度にドープされた領域およびより低濃度にドープされた領域を包含し得る。
チャネル領域は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、シリコンカーバイド、ＧａＡｓ、ＧａＮなどのＩＩＩ−Ｖ半導体材料、ＺｎＳｅなどのＩＩ−ＶＩ半導体材料のような任意の適切な半導体材料から作られ得る。半導電性カーボンナノチューブのような他の半導体材料も使用され得る。
半導体材料は単結晶、多結晶またはアモルファスであり得る。ＳＯＩタイプのプロセスでは、半導体材料１０６はアモルファスなシリコンまたはポリシリコンとして堆積させられ、その後に熱アニーリングまたはレーザアニーリングを用いて結晶化または再結晶化させられる。あるいは、チャネル１０６は、単結晶半導体基板内にまたは直に単結晶基板の表面上にある単結晶層内に形成され得る。
チャネル１０６は、半導体層を堆積させ、次に層をフォトリソグラフィックパターニング（例えば、マスキングおよびエッチング）により細長いかまたはストリップ形状のチャネル１０６とすることによって形成され得る。好ましくは、各チャネル１０６は、前述したフォトリソグラフィックパターニングにより、あるいは別の基板上でナノワイヤ形で成長させ、次にナノワイヤをデバイス基板１０２へ移すことにより形成される半導体ナノワイヤを含む。従って、半導体チャネルは好ましくは細くて、１００ｎｍ未満の２つの寸法を持ち得る。例えば、チャネル１０６は、２〜２０ｎｍの高さと、５〜５０ｎｍの幅と、１００ｎｍより大きいといった５０ｎｍより大きい長さとを有するナノワイヤチャネルであり得る。
チャネル１０６は、その伸長方向に沿って好ましくは実質的に一様にドープされる（例えば、ｎ形またはｐ形ドープされる）。好ましくは、各チャネル１０６は、ｎ形またはｐ形縮退ドープされる。縮退半導体とは、材料が半導体としてよりはむしろ金属のように振る舞い始めるような高いドーピングレベルを有する半導体である。充分に高い不純物濃度では、個々の不純物原子は、そのドーピングレベルが不純物帯に没入するに充分なほど互いに近寄ることができて、そのようなシステムの挙動は半導体の代表的な特徴、例えば温度上昇に伴う導電率の増大を示すことをやめる。一方、縮退半導体は依然として真の金属よりは遥かに少ない電荷担体を有するので、その挙動は多くの点で半導体と金属との中間にある。
縮退ドーピングレベルは種々の半導体について様々であり、例えば、ｎ形シリコン（すなわち、Ｐ、Ａｓおよび／またはＳｂでドープされたシリコン）について、ドーピングレベルは少なくとも２×１０18ｃｍ-3、あるいは少なくとも１×１０19ｃｍ-3であり、好ましくは１〜５×１０19ｃｍ-3の範囲内にあり得る。
図１に示されているように、複数の電荷蓄積領域１０７が各チャネルの上に位置する。各電荷蓄積領域１０７は、誘電体絶縁フローティングゲート、酸化物−窒化物−酸化物電荷トラッピング膜（ＯＮＯ ＣＴＦ）、または絶縁マトリックス内の金属ナノドットのような導電性ナノドットのうちの１つを含む。フローティングゲート型電荷蓄積領域について、フローティングゲートの仕事関数が電子注入を許し、仕事関数がデバイスのしきい値に影響を及ぼす限りは、ポリシリコンのような任意の適切な材料が使用され得る。
複数のコントロールゲート電極１０８が電荷蓄積領域１０７の上およびチャネル１０６の上に形成される。コントロールゲート電極は、ポリシリコンまたは金属のような任意の適切な導電性材料から作られ得る。例えば、金属電極はタングステン、銅、アルミニウム、タンタル、チタン、コバルト、窒化チタンまたはそれらの合金を含み得る。或る実施形態では、割合に高い温度での処理を可能にするためにタングステンが好ましい。他の或る実施形態では、銅またはアルミニウムが好ましい材料である。ＴｉＮ層のような障壁層および接着層が含まれ得る。コントロールゲート材料は、コントロールゲートからの電子注入に不利な仕事関数を持つように選択される。
図１に示されているように、ＮＡＮＤフラッシュメモリデバイス１００は少なくとも１つのＮＡＮＤストリングを含む。例えば、３つの隣接するＮＡＮＤストリングが示されている。各ＮＡＮＤストリングは、ジャンクションレスの高濃度にドープされた半導体チャネル１０６と、チャネルに隣接する複数のコントロールゲート電極１０８と、チャネルおよび複数のコントロールゲート電極の各々の間に位置する複数の電荷蓄積領域１０７のうちの１つとを含む。例えば、図１に示されているように、各ＮＡＮＤストリングは６個のコントロールゲート１０８を含む。
各ＮＡＮＤストリングは、共通のジャンクションレスのナノワイヤチャネル１０６と、チャネル１０６および各コントロールゲート１０８の間の電荷蓄積領域１０７とを包含する複数のジャンクションレス薄膜トランジスタと見られ得る。在来のトランジスタと比べると、ナノワイヤチャネルは、ドープされたｐ−ｎジャンクション（すなわち、ソースまたはドレイン拡散）を欠いている。そのようなジャンクションレスのトランジスタはゲート付きレジスタ(gated resistor)としても知られている。
チャネル１０６は、コントロールゲート電極に印加された約−３Ｖ〜３Ｖのオーダーの電圧がチャネル内で自由キャリアを消耗するかあるいは反転を引き起こし得るようなナノスケール断面寸法を有する。チャネルにバイアスまたは電界が存在しなければ、チャネルは導電性または「オン」であり得る。従って、チャネルは、拡散ジャンクションを必要とすることなくゲート制御され（すなわち、ゲートにより制御され）、オン状態およびオフ状態の間でスイッチングされ得る。
図１のメモリデバイス１００は「水平」タイプの２次元ＮＡＮＤフラッシュメモリデバイスである。各ＮＡＮＤストリングは、基板１０２の主面１０３に対して実質的に平行に位置する。換言すれば、各チャネルは、この主面１０３に対して平行な方向に延びている。
ジャンクションレスＴＦＴ構造は空乏型（ｎ＋ボディ）セルトランジスタを含む。ジャンクションと、結果として生じるドーピング拡散とがなければ、短チャネル効果が低減され、構造は２０ｎｍ未満にスケーリングされ得る。後で記述するように、本発明の実施形態に従って３次元メモリデバイスもジャンクションレストランジスタを使用することができる。
ジャンクションレストランジスタを有する３次元構造は、有利なことに代表的な３次元デバイスの熱的予算により影響されない。換言すれば、代表的な３次元デバイスでは、各デバイスレベルはドーパントイオン注入と、それに続く活性化アニールとを含む。各々のより高いデバイスレベルでの活性化アニールは、より低いレベルでのドーパント分布に悪影響を及ぼす。ジャンクションレスデバイスでは、活性化アニールは回避され得る。
さらに、低濃度にドープされた拡散がメモリセルに含まれるときには、プログラミング／消去サイクルの間にコントロールゲート間での電荷トラッピングに起因して直列抵抗が増大し得る。従って、高濃度にドープされたジャンクションのないＮＡＮＤフラッシュストリングは、さらに、有利なことに直列抵抗における劣化が少ない。
ジャンクションレスＮＡＮＤフラッシュメモリデバイスの他の利点は、例えば、低アスペクト比の活性領域およびコントロールゲートのプロセス、在来のＮＡＮＤフラッシュメモリと同じプログラミングおよび読み出し、改善された結合比（例えば、少なくとも約０．５の比）、シリコンオンインシュレータ（ＳＯＩ）内に構築されたｎボディＴＦＴ ＮＡＮＤフラッシュメモリを含む。ｎボディは、後で記述するように３次元垂直ＮＡＮＤ集積化のためにも有利である。しかし、消去電位はｎ形ボディに沿って低下するので、改変された消去操作が必要とされるかもしれないということが特筆される。
図２Ａおよび図２Ｂは、メモリデバイス２００における順次消去操作を示す略図である。図２Ａは、図１の水平ＮＡＮＤデバイスのような水平ＮＡＮＤデバイスのメモリセルのストリングの断面図を示す。図２Ｂは、互いに結合された複数の（例えば、２つの）メモリストリングの回路略図を示す。
メモリデバイス２００は、チャネル２０４の一端（例えば、ソース側）に隣接するソース側選択ゲート電極２０２のような第１のアクセスゲート電極（選択ゲート電極とも称される）を含む。メモリデバイス２００は、図２Ｂに示されているように、複数のメモリストリングを含み得る。
第１のアクセスゲート電極２０２は、例えば、複数のコントロールゲート電極２０８を選択するためにソース端に配置され得る。１つの共通のチャネル２１８を有する複数のコントロールゲート電極２０８は複数のストリングにグループ化され得る。
第２のアクセスゲート電極（例えば、ドレイン選択ゲート電極）２１０はチャネル２０４の他の一端（ドレイン側）に隣接して位置し得る。複数の電荷蓄積領域２１６のうちの１つがチャネル２０４と複数のコントロールゲート電極２０８の各々との間に位置する。アクセスゲート電極２０２、２１０とチャネル２０４との間には電荷蓄積領域は配置されていない。
メモリデバイス２００は、さらに、第１のアクセスゲート電極２０２に隣接するチャネル２０４の第１の端（ソース側）に連絡する第１の接点２１２と、第２のアクセスゲート電極２１０に隣接するチャネル２０４の第２の端（ドレイン側）に電気的に連絡する第２の接点２１４とを含む。第１の接点２１２および第２の接点２１４は、金属層または高濃度にドープされたｎ＋＋半導体層から作られ得る。図に示されているメモリデバイス２００のＮＡＮＤストリングはジャンクションレス半導体チャネル２０４を通して互いに結合されたメモリセルのストリングを含む。
ストリングは、図２Ａおよび図２Ｂに示されているように、ストリングのメモリセルのうちの１つのコントロールゲート２０８に消去電圧Ｖerase を印加するのと同時に残りのメモリセルのコントロールゲートにゼロ電圧を印加し、同時にソース電極２１２とアクセスゲート電極２０２とに消去電圧を印加し、ドレインアクセスゲート電極２１０を浮かせておくことによって順次消去され得る。
ソース側から始まって、コントロールゲートは０ＶからＶerase （消去電圧）へ段階的に高められる。ドレイン電極（すなわち、ビット線）２１４は、浮いていることを許される。Ｖerase は５〜２０Ｖ、例えば１０〜１５Ｖであり得る。例えば、Ｔstep＝１においてソース線２１２と、ソース線２１２に隣接する選択トランジスタのゲート２０２とは共にＶerase にバイアスされ、全てのセルのコントロールゲートは０Ｖにバイアスされる。第１のセル２０８、すなわちソース線２１２に最も近いセルについて、チャネル電圧はＶerase であって、ＶCG＝０であるので、第１のセル２０８は消去する。高いチャネル電圧Ｖerase はＶCG＝０である第１のセル２０８を通過して伝播することはできないので、他のセルは消去しない。Ｔstep＝２において、第１のセル２０８のコントロールゲート電位は０ＶからＶerase へ切り替えられるが、他のセルのコントロールゲートは０Ｖに留まる。従って、チャネル電圧Ｖerase は第１のセル２０８を通過して伝播し、第２のセルは消去する。Ｔstep＝３および４においてコントロールゲート電位がソースからドレインのほうへ次第に０ＶからＶerase へ切り替えられるので、第３のセルおよび第４のセルは順次消去される。
図２Ｃおよび図２Ｄは、ｎ形チャネル２４０に基づくＮＡＮＤストリング２２０について正電圧および負電圧をそれぞれ用いる代表的な消去シーケンスを示す略回路図である。図２Ｃは図２Ａおよび図２Ｂに関して前に記述した順次消去操作の変形を示す略図であり、図２Ｄは図２Ａおよび図２Ｂに関して前に記述した代替の順次消去操作を示す略図である。ストリング２２０は、ソース線２２２と、ソース側選択（すなわち、アクセス）ゲート２２４と、４つのセル２２８、２３０、２３２、２３４のためのコントロールゲート電極２２６とを含む。
図２Ｃにおいて、第１の消去シーケンス（行「ｉｉ」）で、Ｖerase がソース線２２２およびソース選択ゲート２２４に印加される。第１のセル２２８のコントロールゲートには０Ｖが印加される。他のセル２３０〜２３４は、浮くことを許されるコントロールゲートを有する。この場合、第１のセル２２８は消去され、その蓄積領域に蓄積されている電子はトンネリング誘電体層を通ってチャネル２４０内へトンネリングする。選択ゲート２２４には、ソース線２２２と同様にＶerase が印加されるので、第１のセル２２８とソース線２２２との間のチャネルは「オープン」である。従って、第１のセル２２８の蓄積領域から注入された電子はチャネル２４０を通ってソース線２２２へ流れることができる。
次のシーケンス（行「ｉｉｉ」）において、ソース線２２２と、ソース選択ゲート２２４と、第１のセル２２８のコントロールゲートとにＶerase が印加される。第２のセル２３０のコントロールゲートには０Ｖが印加され、残りのセル２３２、２３４のコントロールゲートは浮くことを許される。この場合、第２のセル２３０は消去される。従って、ストリング２２０内の最後のセルが消去されるまでＶerase がセル２２８、２３０・・・に順次印加され得る。
ｐ形チャネルに基づくＮＡＮＤストリングでは、同じシーケンスが当てはまるけれども電圧の極性が負に変わる。特に、ｐ形チャネルは消去時に電子を放出し、従ってＶerase の下へ反転されるべきである。従って、ドーピング濃度は縮退の始まりより余り高くあるべきではない、すなわち、濃度は約１０19ｃｍ-3より高くあるべきではない。
要約すると、図２Ｃの方法は、ＮＡＮＤストリング２２０のソース線２２２に消去電圧を印加することと、実質的に同時にＮＡＮＤストリングのソース側アクセスゲート２２４に消去電圧を印加することと、第１のメモリセル２２８のコントロールゲート２２６に０Ｖを印加するのと同時にＮＡＮＤストリング２２０の残りのメモリセル２３０〜２３４のコントロールゲート２２６が浮くことを許すことによってソース側アクセスゲート２２４に隣接して位置する第１のメモリセル２２８を消去することとを含む。この方法は、第１のメモリセル２２８のコントロールゲート２２６に消去電圧を印加すると共に第２のメモリセル２３０のコントロールゲート２２６に０Ｖを印加するのと同時にＮＡＮＤストリングの残りのメモリセル２３２、２３４のコントロールゲートが浮くことを許すことによって、第１のメモリセル２２８に隣接して位置する第２のメモリセル２３０を消去することも含む。この方法は、さらに、第１のメモリセル２２８および第２のメモリセル２３０のコントロールゲート２２６に消去電圧を印加し、第３のメモリセル２３２のコントロールゲート２２６に０Ｖを印加し、最後のセル２３４のコントロールゲートを浮かせることによって、第２のメモリセルに隣接するＮＡＮＤストリングの第３のメモリセル２３２を消去することを含む。プロセスは、その後、最後のセル２３４を消去するために反復される。
第１、第２、第３、および第４のメモリセル２２８〜２３４を消去する間、ＮＡＮＤストリングのソース線２２２およびＮＡＮＤストリングのソース側アクセスゲート２２４に消去電圧を連続的に印加するかまたは再印加し得る。消去電圧は、ｎ形ドープされたチャネルのためには正電圧（例えば、１０〜２０Ｖ）を含み、ｐ形ドープされたチャネルのためには負電圧（例えば、−１０〜−２０Ｖ）を含む。
この消去方法では、選択されていないブロックのソース選択ゲートは低電圧、例えば４Ｖ未満に保たれながら、共通アレイソース電極は高い正電圧Ｖerase へ上昇する。従って、選択ゲート酸化物は、連続する消去操作およびサイクルの間に続いて起こる高電圧ストレスに劣化することなく耐えるために充分に厚くなければならない。
図２Ｄに、代わりの順次消去方法が示されている。第１のシーケンス（行「ｉｉ」）において、ドレイン選択ゲート２４２に隣接するセル２３４のコントロールゲートに負電圧−Ｖerase が印加される。ドレイン選択ゲート２４２には１〜２Ｖの電圧が印加される。チャネルおよびソース選択ゲート２２４には０Ｖが印加される。他のセル２３０、２２８、２３２のコントロールゲートには０Ｖが印加される。この場合、セル２３４が消去される。次のシーケンス（行「ｉｉｉ」）では、セル２３２のコントロールゲートに−Ｖerase が印加され、他のセル２２８、２３０、２３４およびソース選択ゲート２２４には０Ｖが印加される。この場合にはセル２３２が消去される。ＮＡＮＤストリング２２０はこのようにドレイン側から順次消去され得る。ｐ形基板のためには、電圧の極性が逆にされるが、シーケンスは同じままである。
要約すると、消去方法は、チャネルに０Ｖを印加することと、ソース側アクセスゲート２２４に０Ｖを印加することと、例えば１〜２Ｖの電圧をＮＡＮＤストリングのドレイン側アクセスゲート２４２に印加することと、第１のメモリセル２３４のコントロールゲートに消去電圧を印加するのと同時にＮＡＮＤストリングの残りのメモリセル２２８〜２３２のコントロールゲートに０Ｖを印加することによってドレイン側アクセスゲート２４２に隣接して位置する第１のメモリセル２３４を消去することとを含む。この方法は、第２のメモリセル２３２のコントロールゲートに消去電圧を印加するのと同時にＮＡＮＤストリングの残りのメモリセル２２８、２３０、２３４のコントロールゲートに０Ｖを印加することによって、第１のメモリセル２３４に隣接して位置するＮＡＮＤストリングの第２のメモリセル２３２を消去することも含む。この方法は、第３のメモリセルのコントロールゲートに消去電圧を印加するのと同時に残りのメモリセル２２８、２３２、２３４のコントロールゲートに０Ｖを印加することによって、第２のメモリセル２３２に隣接して位置する第３のメモリセル２３０を消去することも含む。第４のメモリセル２２８は、前に記述したのと同じ方法を用いて消去され得る。
前の実施形態の場合と同じく、第１、第２、および第３のメモリセルを消去する間、チャネルとＮＡＮＤストリングのソース側アクセスゲートとに０Ｖを印加するかまたは再印加し、ＮＡＮＤストリングのドレイン側アクセスゲートに１〜２Ｖの電圧を印加するかまたは再印加する。消去電圧は、ｎ形ドープされたチャネルのためには負電圧、ｐ形ドープされたチャネルのためには正電圧を含む。
１行のメモリセルが消去された後で消去が次の行へ進む前に、消去されたばかりの行に対して消去−ベリファイ操作が加えられ得る。消去−ベリファイ操作は、例えば、メモリセルの行を読み出すことであり得る。その行において消去成功がベリファイされれば、次の行が消去され、その後にベリファイされる。行が消去−ベリファイに合格しなければ、その行だけが、例えば再びより高い電圧へパルスされることによって再び消去され得る。これは有利なことに、消去−ベリファイが、消去操作がメモリセルの１つのブロック全体に対して加えられた後に行われる在来のＮＡＮＤメモリデバイスにおける消去−ベリファイのプロセスと比べると、時間を節約することができる。在来のＮＡＮＤメモリデバイスにおいて、ブロック全体の消去−ベリファイプロセスが合格しなければ、どの行が余分の消去を必要としているのかは分からず、従って多大の時間を消費して、高められた電圧を用いて全ての行が再び消去されなければならない。
図３Ａおよび図３Ｂは、メモリデバイス３００におけるワード線消去操作（例えば、ランダムシングルワード線消去操作）を示す略図である。シングルワード線プロセスは、消去およびプログラミングの両方のために使用され得る。例えば、セル３０２を含む、単一の選択されたストリングまたは行内の全セルが、−Ｖerase （約−１０〜２０Ｖ）をセルのコントロールゲートに印加し、Ｖerase より低い絶対値を有するＶpass（約６〜８Ｖ）を残りのメモリセルのコントロールゲートに印加し、０Ｖをチャネルのソース側およびドレイン側に（それぞれソース線およびビット線を介して）印加し、小さな電圧Ｖon（約１〜２Ｖ、Ｖpassより小さい絶対値を有する）をソース選択ゲートおよびドレイン選択ゲート（すなわち、アクセスゲート）に印加することによって、消去され得る。図に示されているようにチャネルがｎ形ではなくてｐ形であれば正のＶerase が使用され得る。この方法は、ナノドット電荷蓄積領域を有するデバイスに特に適している。
図４は、各デバイスレベルにおいて水平ＮＡＮＤストリングを包含するモノリシックな３次元ＮＡＮＤメモリデバイス４００の断面図である。デバイスを製造するために、酸化物層４０４のような絶縁層が基板４０２の主面上に形成され得る。半導体層が酸化物層４０６の上に形成され、後に細長い高濃度にｎ形ドープされたＴＦＴチャネル領域４０６にパターニングされ、チャネル領域はナノワイヤ形状を持つことができて基板４０２の主面に対して実質的に平行に延びることができる。酸化ケイ素層のようなトンネル誘電体層４０８がチャネル４０６の上に形成され得る。複数の電荷蓄積領域４１０がトンネリング誘電体層４０８の上に形成され得る。領域４１０は金属フローティングゲートまたは導電性ナノドットを含み得る。領域４１０および層４０８は、フォトリソグラフィックパターニングを用いて離散的な領域にパターニングされ得る。
その後、複数の電荷蓄積領域４１０をマスクとして用いてチャネル４０６内にアンダーカット４１２が形成され、これによりチャネル４０６の幅を蓄積領域４１０より狭くする。アンダーカットは、誘電体層４０８または電荷蓄積領域４１０の材料と比べてチャネル４０６の半導体材料を選択的にエッチングする液状エッチング媒体を用いる選択的ウェットエッチングにより形成され得る。アンダーカットは２〜１５ｎｍ、例えば２〜１０ｎｍの幅を有する。従って、複数の電荷蓄積領域４０８の各々の張り出し部４１４はチャネル４０６の上に張り出す。
その後、ブロッキング誘電体層４１６が複数の電荷蓄積領域４１０の各々の張り出し部４１４とトンネリング誘電体層４０８との下のスペース（すなわち、アンダーカット）４１２を埋めるように、酸化ケイ素層のようなブロッキング誘電体層４１６が複数の電荷蓄積領域４１０の上に形成される。その後、図１に示されているように、導電性層を堆積させて導電性層をゲートストリップにパターニングすることによってブロッキング誘電体層４１６の上に複数のコントロールゲート４１８が形成され得る。これで第１のデバイスレベル４２１は完成する。
前述したステップは、２つ以上のデバイスレベル４２１、４２２のモノリシックな３次元アレイを形成するために反復され得る。各デバイスレベルは、基板４０２の主面に対して平行な１つ以上の水平ＮＡＮＤストリングを含む。
ｎ形ドープされたＴＦＴチャネルの幅が狭められていることはチャネルの完全空乏化を促進し、これにより結合比を改善する。デバイスの結合比は、例えば、少なくとも０．５であり得る。従来技術のナノドットフラッシュメモリデバイスまたはシンメタルシートフローティングゲートメモリデバイスには、結合比が低いためにプログミング／消去ウィンドウが小さいという欠点がある。アンダーカットが形成された後、酸化ケイ素充填材のようなシャロートレンチアイソレーション（ＳＴＩ）充填材がフローティングゲートの上に形成されてアンダーカット領域を埋めることができる。その後、ＳＴＩ層４１６の上にコントロールゲート層４１８が形成され得る。
図５は、基板の主面５４０に対して実質的に垂直に位置する複数のＮＡＮＤストリング５０２を含む３次元の垂直に積み重ねられたジャンクションレスＮＡＮＤメモリデバイス５００の略回路図である。この場合、ストリング５０２のチャネル５０６は基板の主面５０４に対して実質的に垂直に延びる。複数のコントロールゲート電極５０８も基板の主面５０４に対して実質的に垂直な方向に積み重ねられる。
図５に示されている複数のストリング５０２は、基板の主面５０４に対して実質的に垂直な方向に積み重ねられている。複数のＮＡＮＤストリング５０２の各々は、基板の主面５０４に対して実質的に垂直に延びるチャネル５０６と、基板の主面５０４に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極５０８と、チャネル５０６の各端に隣接するアクセスゲート電極５１０とを含む。ゲートレス半導体（例えば、ｎ形ポリシリコン）トランスファ領域５１２が、隣り合うＮＡＮＤストリング５０２のチャネルの隣り合う端の間に配置され得る。基板の主面５０４に隣接する２つのストリング５０２は、結合されて、１つのより長いストリングを形成することができる。
３次元ＮＡＮＤ構造のマルチｎ層スタックのワンタイム処理は困難である。特に、在来のメモリデバイスはｐ形ボディを採用するので、トランスファ領域は容易に反転され得ない。電荷トラッピング問題はトランスファ領域ではいっそう悪化する。本発明の実施形態に従うジャンクションレスメモリデバイスは、高濃度にドープされたｎ形ボディを採用することができ、これによりｐ形ボディが使用されるときの問題を解決することができる。
ジャンクションレスＮＡＮＤメモリデバイスでは、個々のメモリセルはＮＡＮＤストリングの他のメモリセルを通してビット線（金属線）に接続される。従って、全体としてのストリングのコンダクタンスは、隣り合うゲートスタック間のセル領域の導電率により限定され、チャネルは、読み出し時に選択されていないワード線に印加される電圧Ｖreadによって容易にはオンに転換され得ない。これと比べて、トランジスタは普通そのソースおよびドレインが金属線に接続されるのでトランジスタのチャネルから金属線までの接続路の抵抗は適切なデバイスおよび回路レイアウトによって最小にされ得る。論理回路およびアナログ回路中のＭＯＳＦＥＴは、正常動作中には周囲の誘電体層中に電子を放出しないように設計される。対照的に、ＮＡＮＤセルは、フローティングゲート、ナノドット、または電荷蓄積層のような電荷蓄積ノードへ、およびそのような電荷蓄積ノードから、電子を放出するように要求される。そのような放出された電子はプログラミング／消去サイクル中にゲートスタック間の誘電体層中に集積し、ストリング電流劣化を生じさせることがある。
本発明の実施形態に従う他の設計考慮事項は、チャネルにおけるドーピングレベルを含む。ドーピングが低濃度すぎれば、低濃度なドーピングに関連して導電率が小さいことと、結果として隣り合うセル同士を電気的に結合させることが困難であることとの故に、ＮＡＮＤストリングはおそらく消去しにくく、プログラミング／消去サイクル後に消去劣化が起こりがちであり得る。
ゲートスタック間の領域を含むストリング全体にわたって高濃度にドープされたチャネルは、ＮＡＮＤストリングがより容易に消去することを可能にし、サイクリング誘起劣化はより少ない。
前にＮＡＮＤフラッシュ型デバイスについて記述したけれども、本発明の他の１つの実施形態では、メモリデバイスはいわゆる抵抗率スイッチング不揮発性メモリデバイス（時にはＲｅＲＡＭデバイスとも称される）を含み得る。代表的なデバイスが図６に示されている。不揮発性メモリセル６００は、蓄積素子６１８と直列に位置するジャンクションレストランジスタ６１０のステアリング素子を含む。トランジスタ６１０と蓄積素子６１８とは２つの電極６０１および６０２の間に配置されている。
抵抗率スイッチング材料は、ヒューズ、アンチヒューズ誘電体、スイッチング可能金属酸化物（例えば、酸化ニッケル、酸化バナジウム）、複合金属酸化物層、カーボンナノチューブ材料、グラフェン抵抗率スイッチング可能材料、カーボン抵抗率スイッチング可能材料、相変化材料、導電性ブリッジ素子、またはスイッチング可能ポリマー材料のうちの少なくとも１つを含む。
１つの非限定的な例として、図６は、本発明の実施形態に従って形成されたメモリセルの透視図を示す。底部導体６０１は、導電性材料、例えばタングステンから形成され、第１の方向に延びている。ＴｉＮ層のような障壁層および接着層が底部導体６０１に含まれ得る。ジャンクションレストランジスタ６１０は、底部導体６０１に対して垂直に延びるナノワイヤの形状のジャンクションレスチャネルを包含する。チャネル端１１２、１１６が図６に見える。チャネルの中央部分は、円形ラップコントロールゲート１１４により覆われている。
抵抗率スイッチング層６１８は、トランジスタ６１０の上または下に配置される。頂部導体６０２は、底部導体６０１と同じ仕方で同じ材料から形成され、第１の方向とは異なる第２の方向に延びる。トランジスタ６１０は底部導体６０１と頂部導体６０２との間に垂直に配置される。
トランジスタおよび蓄積素子は、図６に示されている円柱形状あるいは円柱形状以外の形状を持つことができる。ダイオードと金属酸化物とを含む抵抗率スイッチングメモリセルの設計についての詳しい説明に関しては、例えば、その全体が本願明細書において参照により援用されている、２００５年５月９日に出願された米国特許出願第１１／１２５，９３９号（Hernerらの米国特許出願公開第２００６／０２５０８３６号に対応）（特許文献３）、および２００６年３月３１日に出願された米国特許出願第１１／３９５，９９５号（Hernerらの米国特許出願公開第２００６／０２５０８３７号に対応）（特許文献４）を参照されたい。
図６に示されている前述したメモリセルは１メモリレベル型デバイス内に配置され得る。所望される場合には、モノリシックな３次元メモリアレイを形成するために第１のメモリレベルより上にさらなるメモリレベルが形成され得る。或る実施形態では、複数のメモリレベル間で導体が共有され得る。すなわち、図６に示されている頂部導体６０２は次のメモリレベルの底部導体として役立つ。他の実施形態では、レベル間誘電体が第１のメモリレベルより上に形成され、その表面が平坦化され、この平坦化されたレベル間誘電体の上で第２のメモリレベルの構築が、共有される導体なしで、開始される。
モノリシックな３次元メモリアレイとは、ウェハのような単一の基板より上に複数のメモリレベルが、介在する基板なしで、形成されるものである。１つのメモリレベルを形成する層は、既存の１つまたは複数のレベルの層の上に直接堆積または成長させられる。対照的に、積み重ねられたメモリは、Leedy の「３次元構造メモリ」という米国特許第５，９１５，１６７号（特許文献５）の場合のように、別々の基板上にメモリレベルを形成して、そのメモリレベルを上下に重ねて接着することによって、構築されている。ボンディングの前に、基板は薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
基板より上に形成されるモノリシックな３次元メモリアレイは、少なくとも、基板の上の第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを含む。そのようなマルチレベルアレイでは３、４、８、あるいは実際に任意の数のメモリレベルが基板より上に形成され得る。
叙上は特定の好ましい実施形態に関連しているけれども、本発明はそのように限定されないということが理解されるべきである。当業者であれば、開示された実施形態に対して種々の改変が加えられ得ること、さらにそのような改変が本発明の範囲内にあるように意図されることに想到できるはずである。ここで引用された刊行物、特許出願および特許は全て、その全体が本願明細書において参照により援用されている。

Claims (42)

  1. 不揮発性メモリデバイスであって、
    少なくとも１つのジャンクションレストランジスタと、
    蓄積領域と、を備え、
    前記ジャンクションレストランジスタは、１００ｎｍより小さい少なくとも２つの寸法を有するジャンクションレスの高濃度にドープされた半導体チャネルを含む不揮発性メモリデバイス。
  2. 請求項１記載の不揮発性メモリデバイスにおいて、
    前記高濃度にドープされた半導体チャネルは、ｎ形またはｐ形に縮退ドープされている不揮発性メモリデバイス。
  3. 請求項２記載の不揮発性メモリデバイスにおいて、
    前記半導体チャネルは、絶縁層の上に位置する多結晶または単結晶半導体チャネルであり、
    前記トランジスタは、ジャンクションレス薄膜トランジスタを含む不揮発性メモリデバイス。
  4. 請求項１記載の不揮発性メモリデバイスにおいて、
    前記チャネルは、２〜２０ｎｍの高さ、５〜５０ｎｍの幅、５０ｎｍより大きい長さを有するナノワイヤチャネルである不揮発性メモリデバイス。
  5. 請求項４記載の不揮発性メモリデバイスにおいて、
    前記ジャンクションレスナノワイヤチャネルは、前記トランジスタ内にドープされたｐ−ｎジャンクションを有しない不揮発性メモリデバイス。
  6. 請求項１記載の不揮発性メモリデバイスにおいて、
    前記メモリデバイスは、ＮＡＮＤフラッシュメモリデバイスを含む不揮発性メモリデバイス。
  7. 請求項６記載の不揮発性メモリデバイスにおいて、
    前記ＮＡＮＤフラッシュメモリデバイスは、前記ジャンクションレスの高濃度にドープされた半導体チャネルと、前記チャネルに隣接する複数のコントロールゲート電極と、前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの１つとを含む少なくとも１つのＮＡＮＤストリングを含む不揮発性メモリデバイス。
  8. 請求項７記載の不揮発性メモリデバイスにおいて、
    各電荷蓄積領域は、誘電体絶縁フローティングゲート、酸化物−窒化物−酸化物電荷トラッピング膜、あるいは導電性ナノドットのうちの１つを含む不揮発性メモリデバイス。
  9. 請求項８記載の不揮発性メモリデバイスにおいて、
    前記少なくとも１つのＮＡＮＤストリングは、第１のＮＡＮＤストリングを含み、
    前記第１のＮＡＮＤストリングは、前記第１のＮＡＮＤストリングがその上に位置する基板の主面に対して実質的に平行に位置する不揮発性メモリデバイス。
  10. 請求項９記載の不揮発性メモリデバイスにおいて、
    前記チャネルは、各電荷蓄積領域幅より狭い幅を有する不揮発性メモリデバイス。
  11. 請求項９記載の不揮発性メモリデバイスにおいて、
    前記少なくとも１つのＮＡＮＤストリングは、前記基板の主面に対して実質的に平行に位置する第２のＮＡＮＤストリングをさらに含み、
    前記第２のＮＡＮＤストリングは、ＮＡＮＤストリングのモノリシックな３次元アレイを形成するように前記第１のＮＡＮＤストリングの上に位置する不揮発性メモリデバイス。
  12. 請求項８記載の不揮発性メモリデバイスにおいて、
    前記少なくとも１つのＮＡＮＤストリングは、１つのＮＡＮＤストリングを含み、
    前記１つのＮＡＮＤストリングは、前記１つのＮＡＮＤストリングがその上に位置する基板の主面に対して実質的に垂直に位置する不揮発性メモリデバイス。
  13. 請求項１２記載の不揮発性メモリデバイスにおいて、
    前記チャネルは、前記基板の主面に対して実質的に垂直に延び、
    複数のコントロールゲート電極は、前記基板の主面に対して実質的に垂直な方向に積み重ねられている不揮発性メモリデバイス。
  14. 請求項１３記載の不揮発性メモリデバイスにおいて、
    前記基板の主面より上で複数のコントロールゲート電極より下に前記チャネルに隣接して位置する第１のアクセスゲート電極と、
    前記基板の主面より上で複数のコントロールゲート電極より上に前記チャネルに隣接して位置する第２のアクセスゲート電極と、
    前記第１のアクセスゲート電極に隣接する前記チャネルの第１の端に電気的に連絡する第１の接点と、
    前記第２のアクセスゲート電極に隣接する前記チャネルの第２の端に電気的に連絡する第２の接点と、
    をさらに備える不揮発性メモリデバイス。
  15. 請求項１２記載の不揮発性メモリデバイスにおいて、
    前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のＮＡＮＤストリングであって、
    前記基板の主面に対して実質的に垂直に延びるチャネルと、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、前記チャネルの各それぞれの端に隣接するアクセスゲート電極と、を各々含む複数のＮＡＮＤストリングと、
    隣接するＮＡＮＤストリングのチャネルの隣接する端の間に位置するゲートレスｎ形ポリシリコンのトランスファ領域と、
    をさらに備える不揮発性メモリデバイス。
  16. 請求項１記載の不揮発性メモリデバイスにおいて、
    前記少なくとも１つのジャンクションレストランジスタは、前記メモリデバイスのステアリングデバイスを含み、
    前記蓄積領域は、抵抗率スイッチング材料を含む不揮発性メモリデバイス。
  17. 請求項１６記載の不揮発性メモリデバイスにおいて、
    前記ステアリングデバイスおよび前記抵抗率スイッチング材料は、２つの電極の間に電気的に直列に位置し、
    前記抵抗率スイッチング材料は、ヒューズ、アンチヒューズ誘電体、スイッチング可能金属酸化物、複合金属酸化物層、カーボンナノチューブ材料、グラフェン抵抗率スイッチング可能材料、カーボン抵抗率スイッチング可能材料、相変化材料、導電性ブリッジ素子、またはスイッチング可能ポリマー材料のうちの少なくとも１つを含む不揮発性メモリデバイス。
  18. 垂直３次元ＮＡＮＤメモリデバイスであって、
    主面を有する基板と、
    前記基板の主面に対して実質的に垂直に延びるジャンクションレス半導体チャネルと、
    前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、
    前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの１つと、
    を備えるデバイス。
  19. 請求項１８記載のデバイスにおいて、
    各電荷蓄積領域は、誘電体絶縁フローティングゲート、酸化物−窒化物−酸化物電荷トラッピング膜、または導電性ナノドットのうちの１つを含み、
    前記半導体チャネルは、高濃度にドープされたｎ形半導体チャネルを含むデバイス。
  20. 請求項１９記載のデバイスにおいて、
    前記基板の主面より上で複数のコントロールゲート電極より下に前記チャネルに隣接して位置する第１のアクセスゲート電極と、
    前記基板の主面より上で複数のコントロールゲート電極より上に前記チャネルに隣接して位置する第２のアクセスゲート電極と、
    前記第１のアクセスゲート電極に隣接するチャネルの第１の端に電気的に連絡する第１の接点と、
    前記第２のアクセスゲート電極に隣接するチャネルの第２の端に電気的に連絡する第２の接点と、
    前記チャネルの中央領域より高濃度にｎ形ドープされている第１および第２の端領域と、
    をさらに備えるデバイス。
  21. 請求項２０記載のデバイスにおいて、
    前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のＮＡＮＤストリングであって、
    前記基板の主面に対して実質的に垂直に延びるチャネルと、前記基板の主面に対して実質的に垂直な方向に積み重ねられた複数のコントロールゲート電極と、前記チャネルの各それぞれの端に隣接するアクセスゲート電極と、を各々含む複数のＮＡＮＤストリングと、
    隣接するＮＡＮＤストリングのチャネルの隣接する端の間に位置するゲートレスｎ形ポリシリコンのトランスファ領域と、
    をさらに備えるデバイス。
  22. ＮＡＮＤメモリデバイスであって、
    ２〜２０ｎｍの高さ、５〜５０ｎｍの幅、５０ｎｍより大きい長さを有し、ｎ形またはｐ形に縮退ドープされている細長い半導体チャネル層と、
    前記チャネル層に隣接して位置する複数の電荷蓄積領域と、
    複数の蓄積領域のうちのそれぞれの１つに隣接して位置する複数のコントロールゲート電極と、
    を備えるデバイス。
  23. 請求項２２記載のデバイスにおいて、
    前記チャネル層は、その伸長方向に沿って実質的に一様にドープされているデバイス。
  24. 請求項２３記載のデバイスにおいて、
    前記チャネル層は、少なくとも２×１０18ｃｍ-3のドーピングレベルにｎ形ドープされた半導体を含むデバイス。
  25. 請求項２４記載のデバイスにおいて、
    前記チャネル層、複数の電荷蓄積領域、および複数のコントロールゲート電極は、複数のメモリセルを形成し、
    前記チャネルに沿って複数のメモリセルのうちの少なくとも２つの間にはｐ−ｎジャンクションがないデバイス。
  26. 請求項２２記載のデバイスにおいて、
    複数のメモリセルのうちの少なくとも１つは、前記チャネル層においてドープされたｐ−ｎジャンクションを有しないデバイス。
  27. ＮＡＮＤメモリデバイスであって、
    主面を有する基板と、
    前記基板の主面に対して実質的に平行に延びるジャンクションレス半導体チャネルと、
    前記基板の主面に対して実質的に平行な方向に前記チャネルの上に積み重ねられた複数のコントロールゲート電極と、
    前記チャネルと複数のコントロールゲート電極の各々との間に位置する複数の電荷蓄積領域のうちの１つと、を備え、
    前記チャネルは、各電荷蓄積領域幅より狭い幅を有するデバイス。
  28. 請求項２７記載のデバイスにおいて、
    複数の電荷蓄積領域の各々は、誘電体絶縁金属フローティングゲートまたは誘電体絶縁導電性ナノドットを含み、
    前記デバイスの結合比は、少なくとも約０．５であるデバイス。
  29. ＮＡＮＤストリングを作る方法であって、
    基板の主面の上に半導体層を形成するステップと、
    前記半導体層を、前記基板の主面に対して実質的に平行に延びる細長いナノワイヤ形状チャネルにパターニングするステップと、
    前記チャネルの上にトンネリング誘電体層を形成するステップと、
    前記トンネリング誘電体層の上に複数の電荷蓄積領域を形成するステップと、
    前記チャネルが各電荷蓄積領域幅より狭い幅を有するように、かつ複数の電荷蓄積領域の各々の張り出し部が前記チャネルの上に張り出すように、複数の電荷蓄積領域をマスクとして用いて前記チャネルをアンダーカットするステップと、
    複数の電荷蓄積領域の上にブロッキング誘電体層を、前記ブロッキング誘電体層が複数の電荷蓄積領域の各々の張り出し部より下のスペースを埋めるように、形成するステップと、
    前記ブロッキング誘電体層の上に複数のコントロールゲートを形成するステップと、
    を含む方法。
  30. 請求項２９記載の方法において、
    複数の電荷蓄積領域の各々は、前記トンネリング誘電体層および前記ブロッキング誘電体層により絶縁された金属フローティングゲートまたは導電性ナノドットを含み、
    前記デバイスの結合比は、少なくとも約０．５である方法。
  31. ジャンクションレス半導体チャネルを通して互いに結合された少なくとも３つのメモリセルのストリングを含むＮＡＮＤストリングを消去する方法であって、
    前記ＮＡＮＤストリングのソース線に消去電圧を印加するステップと、
    前記ＮＡＮＤストリングのソース側アクセスゲートに消去電圧を印加するステップと、
    前記ソース側アクセスゲートに隣接して位置するＮＡＮＤストリングの第１のメモリセルを、前記第１のメモリセルのコントロールゲートに０Ｖを印加するのと同時に前記ＮＡＮＤストリングの残りのメモリセルのコントロールゲートが浮くことを許すかあるいは０Ｖを印加することによって、消去するステップと、
    前記第１のメモリセルに隣接して位置するＮＡＮＤストリングの第２のメモリセルを、前記第１のメモリセルのコントロールゲートに消去電圧を印加すると共に前記第２のメモリセルのコントロールゲートに０Ｖを印加するのと同時に前記ＮＡＮＤストリングの残りのメモリセルのコントロールゲートが浮くことを許すかあるいは０Ｖを印加することによって、消去するステップと、
    前記第２のメモリセルに隣接して位置するＮＡＮＤストリングの第３のメモリセルを、前記第１および第２のメモリセルのコントロールゲートに消去電圧を印加すると共に前記第３のメモリセルのコントロールゲートに０Ｖを印加することによって、消去するステップと、
    を含む方法。
  32. 請求項３１記載の方法において、
    前記第１、第２、および第３のメモリセルを消去するステップの間、前記ＮＡＮＤストリングのソース線および前記ＮＡＮＤストリングのソース側アクセスゲートに消去電圧を印加するかまたは再印加する方法。
  33. 請求項３１記載の方法において、
    消去電圧は、ｎ形ドープされたチャネルのための正電圧またはｐ形ドープされたチャネルのための負電圧を含む方法。
  34. 請求項３１記載の方法において、
    前記第１、第２、および第３のメモリセルを含む少なくとも３つのメモリセルの行を、メモリセルの行を消去した後でメモリセルの次の行を消去する前に、消去−ベリファイするステップをさらに含む方法。
  35. ジャンクションレス半導体チャネルを通して互いに結合された少なくとも３つのメモリセルのストリングを含むＮＡＮＤストリングを消去する方法であって、
    前記チャネルに０Ｖを印加するステップと、
    前記ＮＡＮＤストリングのソース側アクセスゲートに０Ｖを印加するステップと、
    前記ＮＡＮＤストリングのドレイン側アクセスゲートにパス電圧を印加するステップと、
    前記ドレイン側アクセスゲートに隣接して位置するＮＡＮＤストリングの第１のメモリセルを、前記第１のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記ＮＡＮＤストリングの残りのメモリセルのコントロールゲートに０Ｖを印加することによって、消去するステップと、
    前記第１のメモリセルに隣接して位置するＮＡＮＤストリングの第２のメモリセルを、前記第２のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記ＮＡＮＤストリングの残りのメモリセルのコントロールゲートに０Ｖを印加することによって、消去するステップと、
    前記第２のメモリセルに隣接して位置するＮＡＮＤストリングの第３のメモリセルを、前記第３のメモリセルのコントロールゲートに消去電圧を印加するのと同時に前記ＮＡＮＤストリングの残りのメモリセルのコントロールゲートに０Ｖを印加することによって、消去するステップと、
    を含む方法。
  36. 請求項３５記載の方法において、
    前記第１、第２、および第３のメモリセルを消去するステップの間、前記チャネルと前記ＮＡＮＤストリングのソース側アクセスゲートとに０Ｖを印加するかまたは再印加し、前記ＮＡＮＤストリングのドレイン側アクセスゲートにパス電圧を印加するかまたは再印加する方法。
  37. 請求項３５記載の方法において、
    消去電圧は、ｎ形ドープされたチャネルのための負電圧またはｐ形ドープされたチャネルのための正電圧を含む方法。
  38. 請求項３５記載の方法において、
    パス電圧は、約１〜２Ｖである方法。
  39. 請求項３５記載の方法において、
    前記第１、第２、および第３のメモリセルを含む少なくとも３つのメモリセルの行を、メモリセルの行を消去した後でメモリセルの次の行を消去する前に、さらに消去−ベリファイする方法。
  40. ジャンクションレス半導体チャネルを通して互いに結合された少なくとも３つのメモリセルのストリング内の選択されたＮＡＮＤメモリセルを消去する方法であって、
    前記チャネルに０Ｖを印加するステップと、
    前記メモリセルのストリングのソース側アクセスゲートおよびドレイン側アクセスゲートに第１の電圧を印加するステップと、
    前記選択されたＮＡＮＤメモリセルのコントロールゲートに消去電圧を印加し、消去電圧より小さい絶対値を有する第２の電圧をメモリセルのストリングの残りのメモリセルのコントロールゲートに印加することによって、前記選択されたＮＡＮＤメモリセルを消去するステップと、
    を含む方法。
  41. 請求項４０記載の方法において、
    第１の電圧は、第２の電圧より小さい絶対値を有する方法。
  42. 請求項４０記載の方法において、
    第１の電圧は、約１〜２Ｖであり、
    第２の電圧は、約６〜８Ｖであり、
    消去電圧は、前記チャネルがｎ形ならば約−１０〜−２０Ｖであり、前記チャネルがｐ形ならば約１０〜２０Ｖである方法。
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