JP7074417B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 低電力化および高集積化が可能な半導体記憶装置を提供する。【解決手段】 本発明の不揮発性半導体メモリ１００は、基板上に、ＮＯＲ型フラッシュメモリの構造を有するＮＯＲ型アレイ１１０Ａと、抵抗変化型メモリの構造を有する抵抗変化型アレイ１１０Ｂとが形成されたメモリセルアレイ１１０を含む。読み書き制御部１７０は、抵抗変化型アレイ１１０Ｂの選択メモリセルにセット書込みと行う場合、選択グローバルビット線ＧＢＬを充電し、その後、選択グローバルビット線ＧＢＬに充電された電圧を用いて選択メモリセルにセット書込み電圧を印加する。【選択図】 図１

Description

本発明は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを集積させた半導体記憶装置に関する。
ＮＯＲ型フラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置し、メモリセルへのランダムアクセスが可能な不揮発性メモリである。また、その集積度の向上を図るために、仮想接地方式や多値方式を採用している（例えば、特許文献１）。
一方、ＮＯＲ型フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリがある。抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶する（例えば、特許文献２）。
特開２０１１－１９２３４６号公報 特許６８１０７２５号公報
ＮＯＲ型フラッシュメモリでは、高集積化が進んでいるが、書込みや消去のために比較的大きな電圧を必要とし、低電力化は必ずしも十分ではない。他方、抵抗変化型メモリは、ＮＯＲ型フラッシュメモリのような消去を必要とせず、低電圧でデータを書き換えることが可能であるが、抵抗変化型メモリのメモリセルのサイズがＮＯＲ型のメモリセルには到底及ばず、集積度を上げるとコストパフォーマンスが低下する。このようにＮＯＲ型フラッシュメモリと抵抗変化型メモリは、それぞれ一長一短を有している。
本発明は、低電力化および高集積化が可能な半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイと、前記メモリセルアレイの列方向に延在し、第１および第２のメモリセルアレイによって共有される複数のグローバルビット線と、第１のメモリセルアレイまたは第２のメモリセルアレイの選択されたメモリセルに読み書きを行う読み書き制御部とを有し、前記読み書き制御手段は、選択グローバルビット線に充電された書込み電圧を用いて前記選択メモリセルにセット書込み電圧を印加する。
ある態様では、半導体記憶装置はさらに、第１のメモリセルアレイと第２のメモリセルアレイとの境界に、前記複数のグローバルビット線を選択的に第１のメモリセルアレイに接続する接続手段を含み、前記接続手段は、選択グローバルビット線に充電された電圧に基づき前記セット書込み電圧を選択メモリセルに印加する。ある態様では、前記書込み制御手段は、選択グローバルビット線を充電した後、当該選択グローバルビット線をフローティング状態にし、前記接続手段は、フローティング状態の選択グローバルビット線をローカルビット線に電気的に接続する。ある態様では、前記接続手段は、１つのグローバルビット線を複数のローカルビット線との間にそれぞれ接続された複数のトランジスタを含み、前記接続手段は、選択されたトランジスタをオンすることで選択グローバルビット線を選択されたローカルビット線に接続し、前記トランジスタは、前記セット書込み電圧を生成する。ある態様では、前記選択されたトランジスタのゲートには、前記セット書込み電圧を生成するためのクランプ電圧が印加され、前記選択グローバルビット線に充電される電圧は前記クランプ電圧よりも大きい。ある態様では、前記メモリセルは、可変抵抗素子と当該可変抵抗素子に接続されたアクセストランジスタとを含み、前記アクセストランジスタのゲートがワード線に接続され、前記アクセストランジスタがオンしたとき前記可変抵抗素子に前記セット書込み電圧が印加される。ある態様では、前記読み書き制御手段は、選択メモリセルにリセット書込みを行うとき、ソース線にリセット書込み電圧を印加し、選択グローバルビット線にＧＮＤレベルを印加する。
本発明の書込み方法は、同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイと、前記メモリセルアレイの列方向に延在し、第１および第２のメモリセルアレイによって共有される複数のグローバルビット線とを含む半導体記憶装置のものであって、第1のメモリセルアレイの選択メモリセルにセット書込みと行う場合、選択グローバルビット線を充電し、その後、選択グローバルビット線に充電された電圧を用いて選択メモリセルにセット書込み電圧を印加する。
ある態様では、選択グローバルビット線を選択ローカルビット線との間に接続されたトランジスタをオフにした状態で選択グローバルビット線を充電し、その後、当該トランジスタをオンし、選択グローバルビット線を選択ローカルビット線に電気的に接続することで選択メモリセルに前記セット書込み電圧を印加する。ある態様では、前記トランジスタのゲートには、前記セット書込み電圧を生成するためのクランプ電圧が印加され、前記選択グローバルビット線に充電される電圧は前記クランプ電圧よりも大きい。
本発明によれば、メモリセルアレイが抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとを含むようにしたので、半導体記憶装置の高集積化と低電力化を図ることができる。さらに本発明では、グローバルビット線に充電した電圧を利用して抵抗変化型メモリのセット書込みを行うことで消費電力の低減を図ることができる。
本発明の実施例に係る不揮発性メモリの全体構成を示す図である。 本発明の実施例に係るメモリセルアレイの構成を示す模式図である。 本発明の実施例に係るメモリセルアレイの構成を示す模式図である。 本発明の実施例に係るＮＯＲ型メモリセルアレイの一部の回路図である。 本発明の実施例に係る抵抗変化型メモリセルアレイの一部の回路図である。 本発明の実施例に係るＮＯＲ型メモリセルアレイの概略部分断面図である。 本発明の実施例に係る抵抗変化型メモリセルアレイの概略部分断面図である。 本発明の実施例に係る抵抗変化型メモリの書込み動作を説明するフローである。 本発明の実施例に係る抵抗変化型メモリの各部の動作波形例を示す図である。 本発明の実施例に係る抵抗変化型メモリの動作時にバイアス電圧の一例を示すテーブルである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、ＮＯＲ型フラッシュメモリと抵抗変化型メモリとを組み合わせた不揮発性メモリに関する。好ましい態様では、ＮＯＲ型フラッシュメモリの構造を有するメモリセルアレイと抵抗変化型メモリの構造を有するメモリセルアレイとが共通の基板上に集積される。
次に、本発明の実施例に係る不揮発性メモリの詳細について説明する。図１は、本実施例に係る不揮発性メモリ１００の全体構成を示すブロック図である。同図に示すように、不揮発性メモリ１００は、例えば、シリコン等の基板上に、メモリセルアレイ１１０、アドレスバッファ１２０、セクタ／ゲート選択回路１３０、ワード線デコーダ１４０、Ｙデコーダ１５０、入出力回路１６０および読み書き制御部１７０などを集積して構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続される。同図には、主要な構成を示しており、電圧生成回路等は省略してある。
メモリセルアレイ１１０は、ＮＯＲ型フラッシュメモリの構造を有する第１のメモリセルアレイ（以下、ＮＯＲ型アレイと称す）１１０Ａと、抵抗変化型メモリの構造を有する第２のメモリセルアレイ（以下、抵抗変化型アレイと称す）１１０Ｂとを含む。ＮＯＲ型アレイ１１０Ａは、抵抗変化型アレイ１１０Ｂに比較して高集積化が可能であり、抵抗変化型アレイ１１０Ｂは、ＮＯＲ型アレイ１１０Ａに比較して低電力動作が可能である。
図２Ａは、メモリセルアレイの構成を模式的に示した平面図である。メモリセルアレイ１１０は、列方向にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを含む。ＮＯＲ型アレイ１１０Ａや抵抗変化型アレイ１１０Ｂのメモリサイズは特に限定されないが、例えば、ＮＯＲ型アレイ１１０Ａは１６ＭＢであり、抵抗変化型アレイ１１０Ｂは１Ｍｂである。
ＮＯＲ型アレイ１１０Ａは、列方向に消去単位である複数のセクタ（またはブロック）０、１、・・・Ｐを含み、各セクタは、セクタ内を列方向に延在するローカルビット線ＬＢＬを選択するためのＬＢＬ選択ゲート１１０Ｄを含む。ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの間にエントリーゲート１１０Ｃが形成される。エントリーゲート１１０Ｃは、抵抗変化型アレイ１１０Ｂ内を列方向に延在するローカルビット線を選択するとともに、ＮＯＲ型アレイ１１０Ａがアクセスされるとき抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから隔離する。
メモリセルアレイ１１０の列方向に複数のグローバルビット線ＧＢＬ０、１、２、・・・、ｍ（総称するときグローバルビット線ＧＢＬ）が形成される。グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａの各セクタのＬＢＬ選択ゲート１１０Ｄに接続されるとともに、エントリーゲート１１０Ｃに接続され、つまり、グローバルビット線ＧＢＬは、ＮＯＲ型アレイ１１０Ａおよび抵抗変化型アレイ１１０Ｂによって共有される。
図２Ｂは、図２Ａの平面図にワード線、選択信号線を表した平面図である。複数のワード線がメモリセルアレイ１１０の行方向に形成される。セクタ０の行方向にはワード線ＷＬ００～ＷＬ０ｎが形成され、セクタ１の行方向にはワード線ＷＬ１０～１ｎが形成され、同様にセクタＰの行方向にはワード線ＷＬＰ０～Ｐｎが形成され、抵抗変化型アレイ１１０Ｂの行方向にワード線ＷＬＱ０～Ｑｊが形成される。
セクタ０のＬＢＬ選択ゲート１１０Ｄにはセクタ／ゲート選択回路１３０からの４ビットの選択信号線ＳＥＬ＿０［０：３］が供給され、セクタ１のＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿１［０：３］が供給され、同様にセクタＰのＬＢＬ選択ゲート１１０Ｄには選択信号線ＳＥＬ＿Ｐ［０：３］が供給され、エントリーゲート１１０Ｃには選択信号線ＳＥＬ＿Ｑ［０：３］が供給される。後述するように、セクタ／ゲート選択回路１３０は、行アドレスの一部（上位ビット）によりＮＯＲ型アレイ１１０Ａのセクタまたは抵抗変化型アレイ１１０Ｂを選択し、選択されたセクタまたは抵抗変化型アレイ１１０Ｂに対応するＬＢＬ選択ゲート１１０Ｄに選択信号線を供給し、あるいはエントリーゲート１１０Ｃに選択信号線を供給する。
図３に、セクタ０の一部の回路構成を示し、図４に、エントリーゲート１１０Ｃと抵抗変化型アレイ１１０Ｂの一部の回路構成を示す。図３に示すように、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線ＧＢＬを４つのローカルビット線ＬＢＬ０～ＬＢＬ３に分割するように、行方向に延在する。つまり、ｍ本のグローバルビット線ＧＢＬは、ＬＢＬ選択ゲート１１０Ｄによってｍ×４本に分割される。
１つのグローバルビット線ＧＢＬと４つのローカルビット線ＬＢＬ０～ＬＢＬ３との間には、並列に接続された４つのＮＭＯＳトランジスタＱ０、Ｑ１、Ｑ２、Ｑ３が形成される。トランジスタＱ０の各ゲートには、行方向に延在する選択信号線ＳＥＬ０が共通に接続され、トランジスタＱ１の各ゲートには、行方向に延在する選択信号線ＳＥＬ１が共通に接続され、トランジスタＱ２の各ゲートには、行方向に延在する選択信号線ＳＥＬ２が共通に接続され、トランジスタＱ３の各ゲートには、行方向に延在する選択信号線ＳＥＬ３が共通に接続される。
セクタ／ゲート選択回路１３０は、行アドレスの上位ビットに従いセクタを選択し、かつ列アドレスに従い選択したセクタのＬＢＬ選択ゲート１１０Ｄに接続された選択信号線ＳＥＬ＿０［０：３］のいずれかをＨレベルに駆動し、残りをＬレベルに駆動する。例えば、選択信号線ＳＥＬ０がＨレベルに駆動され、残りの選択信号線ＳＥＬ１～ＳＥＬ３がＬレベルに駆動され、これにより、ＬＢＬ選択ゲート１１０Ｄのｍ個のトランジスタＱ０がオンし、ｍ本のグローバルビット線ＧＢＬが対応するｍ個のローカルビット線ＬＢＬ０に選択的に接続され、他方、トランジスタＱ１～Ｑ３がオフし、ローカルビット線ＬＢＬ１～ＬＢＬ３は、グローバルビット線から切り離される。
各セクタ内には、複数のメモリセルが行列状に形成される。列方向に隣接するメモリセルのドレイン領域が共通に接続され、このドレイン領域がローカルビット線に接続される。また、行方向のメモリセルの各ゲートは、行方向のワード線に共通に接続され、行方向のメモリセルの各ソース領域が行方向のソース線に共通に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬ００、０１に接続され、メモリセルＭＣ０、ＭＣ１の共通のドレイン領域がローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ０のソース領域がソース線ＳＬ００に接続され、メモリセルＭＣ１のソース領域がソース線ＳＬ０１に接続される。セクタ／ゲート選択回路１３０は、列アドレスに従い選択されたセクタのソース線を選択し、読み書き制御部１７０の制御により選択したソース線に動作電圧を印加する。
メモリセルは、例えば、基板表面上に電荷をトラップするための蓄積領域として機能する酸化膜－窒化膜－酸化膜（ＯＮＯ）を含み、その上にポリシリコンまたは金属等の導電性のゲートを含む。メモリセルは、例えば、ソース／ドレイン領域間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでデータをプログラムすることができる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。
図５に、メモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のゲートは、行方向のワード線ＷＬ００、ＷＬ０１を構成する。メモリセルＭＣ０、ＭＣ１のドレイン領域は共通であり、当該ドレイン領域は、ビアコンタクトＶ０を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ０、ＭＣ１のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬ００、ＳＬ０１に電気的に接続される。上記の例では、ソース線が基板上の導電層によって形成されたが、これに限らず、基板内の埋め込み拡散領域によってソース線を形成するようにしてもよい。この場合、行方向のメモリセルの各ソース領域が共通に接続される。
また、メモリセルＭＣ０と隣接するアクティブ領域に、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介して列方向のグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。
ＬＢＬ選択ゲート１１０Ｄによって形成された複数のローカルビット線ＬＢＬ０～ＬＢＬ３は、セクタ０の最後のメモリセルＷＬ０ｎ－１とＷＬ０ｎとの共通ドレイン領域に接続され、そこで終端する。他のセクタ１～Ｐもセクタ０と同様に構成される。
次に、エントリーゲート１１０Ｃについて説明する。エントリーゲート１１０Cは、図２Ａ、図２Ｂに示すように、ＮＯＲ型アレイ１１０Ａの最後のセクタＰと抵抗変化型アレイ１１０Ｂとの境界に形成される。エントリーゲート１１０Ｃは、ＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３とゲート幅、ゲート長が同じサイズのトランジスタＱ０～Ｑ３を含んで構成されが、ＬＢＬ選択ゲート１１０Ｄと異なり、１つのグローバルビット線ＧＢＬを２つのローカルビット線ＬＢＬ０、ＬＢＬ１に分割するように、グローバルビット線ＧＢＬに接続される。
図４に、エントリーゲート１１０Ｃと抵抗変化型アレイ１１０Ｂの一部の回路構成を示す。エントリーゲート１１０Ｃは、１つのグローバルビット線ＧＢＬと４つの犠牲ローカルビット線Ｓ＿ＬＢＬ０～Ｓ＿ＬＢＬ３との間に並列に接続されたトランジスタＱ０～Ｑ３を含む。トランジスタＱ０～Ｑ３のゲートには、セクタ／ゲート選択回路１３０からの選択信号線ＳＥＬ＿Ｑ［０：３］が接続される。
犠牲ローカルビット線Ｓ＿ＬＢＬ０とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ１とを短絡することでローカルビット線ＬＢＬ０が形成され、犠牲ローカルビット線Ｓ＿ＬＢＬ２とこれに隣接する犠牲ローカルビット線Ｓ＿ＬＢＬ３とを短絡することでローカルビット線ＬＢＬ１が形成される。
このような構成により、抵抗変化型アレイ１１０Ｂのローカルビット線ＬＢＬ０／ＬＢＬ１のピッチは、ＮＯＲ型アレイ１１０Ａのローカルビット線ＬＢＬ０／ＬＢＬ１、ＬＢＬ２／ＬＢＬ３のピッチの２倍となる。また、エントリーゲート１１０Ｃでは、１つのローカルビット線に２つのトランジスタが並列に接続されるため、抵抗変化型アレイ１１０Ｂの１つのローカルビット線に供給できる電流は、ＮＯＲ型アレイ１１０Ａの１つのローカルビット線に供給できる電流の２倍になる。抵抗変化型アレイ１１０Ｂのローカルビット線間のピッチをＮＯＲ型アレイ１１０Ａよりも大きくするのは、抵抗変化型のメモリセルのサイズがＮＯＲ型メモリセルのサイズまで小さくすることが難しいためである。また、抵抗変化型アレイ１１０Ｂのローカルビットに供給する電流を大きくするのは、ＮＯＲ型メモリセルを流れる最大電流（例えば、チャネルホットエレクトロン電流）に比べて抵抗変化型メモリセルを流れる最大電流がその倍近くになり得るためである。
抵抗変化型アレイ１１０Ｂには、複数のメモリセルが行列状に形成される。１つのメモリセルは、１つのアクセストランジスタと１つの可変抵抗素子を含んで構成される。行方向のアクセストランジスタの各ゲートは、行方向のワード線に共通に接続され、列方向に隣接する一対のアクセストランジスタのソース領域が共通に対応するソース線に接続され、アクセストランジスタのドレイン領域に可変抵抗素子の一方の電極が接続され、可変抵抗素子の他方の電極がローカルビット線に接続される。例えば、メモリセルＭＣ０、ＭＣ１のゲートは、ワード線ＷＬＱ０、Ｑ１に接続され、メモリセルＭＣ０、ＭＣ１の共通のソース領域がソース線ＳＬＱ０に接続され、メモリセルＭＣ０のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続され、メモリセルＭＣ１のドレイン領域が可変抵抗素子を介してローカルビット線ＬＢＬ０に接続される。
可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。可変抵抗素子は、例えば、ビット線側からソース線側に向けて電流を流したとき低抵抗状態にセットされ、ソース線側からビット線側に向けて電流を流したとき、高抵抗状態にリセットされる。
図６に、メモリセルＭＣ０、ＭＣ１の列方向の概略断面を示す。Ｐ型のシリコン基板またはＰウエル領域２００内に、フィールド酸化膜またはトレンチアイソレーションにより形成されたアクティブ領域内にメモリセルＭＣ０、ＭＣ１が形成される。メモリセルＭＣ０、ＭＣ１のアクセストランジスタのゲートは、行方向のワード線ＷＬＱ０、ＷＬＱ１を構成し、アクセストランジスタの共通のソース領域は、ビアコンタクトＶ１を介して行方向のソース線ＳＬＱ０に電気的に接続される。メモリセルＭＣ０のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ０に接続され、さらに可変抵抗素子ＶＲ０は、ビアコンタクトＶ３を介して列方向のローカルビット線ＬＢＬ０に電気的に接続される。メモリセルＭＣ１のアクセストランジスタのドレイン領域は、ビアコンタクトＶ１を介して可変抵抗素子ＶＲ１に接続され、さらに可変抵抗素子ＶＲ１は、ビアコンタクトＶ３を介してローカルビット線ＬＢＬ０に電気的に接続される。
メモリセルＭＣ０と隣接するアクティブ領域に、エントリーゲート１１０ＣのトランジスタＱ０が形成される。トランジスタＱ０のゲートは、行方向の選択信号線ＳＥＬ０を構成し、ドレイン領域がビアコンタクトＶ２を介してグローバルビット線ＧＢＬ０に電気的に接続され、ソース領域がビアコンタクトＶ０を介してローカルビット線ＬＢＬ０に電気的に接続される。
メモリセルアレイ１１０は、多層配線構造によって形成されるが、図５、図６に示すように、抵抗変化型アレイ１１０Ｂおよびエントリーゲート１１０Ｃは、ＮＯＲ型アレイ１１０Ａと互換性のある構成であることが理解される。
再び図１を参照する。アドレスバッファ１２０は、図示しないアドレスバスからアドレスを受け取り、受け取った行アドレスと列アドレスをセクタ／ゲート選択回路１３０およびＹデコーダ１５０に提供する。セクタ／ゲート選択回路１３０は、行アドレスに基づきセクタまたはエントリーゲート１１０Ｃを選択し、列アドレスに基づき選択されたセクタまたはエントリーゲート１１０Ｃの選択信号線ＳＥＬ０～ＳＥＬ３をＨレベルまたはＬレベルで駆動する。さらにセクタ／ゲート選択回路１３０は、列アドレスに従い、選択されたセクタまたは抵抗変化型アレイ１１０Ｂのソース線に動作電圧を印加する。この動作電圧は、読み書き制御部１７０によって制御される。
Ｙデコーダ１５０は、列アドレスに基づきグローバルビット線ＧＢＬ０～ＧＢＬｍを選択する。選択されたグローバルビット線ＧＢＬには、読み書き制御部１５０の制御に従い、読出し電圧、プログラム電圧、消去電圧などが印加される。
ワード線デコーダ１４０は、アドレスバッファ１２０から行アドレスを受け取り、受け取った行アドレスのデコード結果に基づきワード線ＷＬを選択する。選択ワード線には、読み書き制御部１７０の制御に従い、読出し電圧、プログラム（書込み）電圧、消去電圧などが供給される。なお、ＮＯＲ型アレイ１１０Ａのセクタ内のメモリセルのデータを全て消去する場合には、セクタ内の全てのワード線が選択される。
入出力回路１６０は、メモリセルアレイ１１０から読み出されたデータを外部端子に出力したり、外部端子から受け取ったデータをメモリセルに書き込む。さらに外部端子から受け取ったアドレスをアドレスバッファ１２０に提供し、コマンドを読み書き制御部１７０へ提供する。
読み書き制御部１７０は、例えば、ステートマシンあるいはマイクロコントローラ、センスアンプＳ／Ａ、書込みアンプＷ／Ａ等を含み、不揮発性メモリ１００の全体の動作を制御する。読み書き制御部１７０は、入出力回路１６０から受け取ったコマンドを解読し、解読結果に基づき読出し、書込み、消去を行う。
読み書き制御部１７０は、ＮＯＲ型フラッシュメモリに使用されるコマンドにより抵抗変化型アレイ１１０Ｂの読み書きを制御するようにしてもよい。但し、抵抗変化型メモリには、消去の概念が存在しないので、読み書き制御部１７０は、行アドレスから抵抗変化型アレイ１１０Ｂがアクセスされたことを認識し、かつ消去コマンドを受け取った場合には、抵抗変化型アレイ１１０Ｂが全てのメモリセルがデータ「１」になるようなデータの書き換えを行う。勿論、ユーザーは、ＮＯＲ型アレイ１１０Ａをアクセスする場合にはそこで使用するコマンド、抵抗変化型アレイ１１０Ｂをアクセスする場合にはそこで使用するコマンドを区別して不揮発性メモリ１００に入力するようにしてもよい。
次に、本実施例の不揮発性メモリ１００の動作について説明する。
［読出し動作］
外部端子から読出しコマンドよびアドレスが入力されると、ワード線デコーダ１４０は、行アドレスに従いワード線を選択し、セクタ／ゲート選択回路１３０は、行アドレスに基づきセクタまたはエントリーゲート１１０Ｃを選択し、選択したセクタのＬＢＬ選択ゲート１１０Ｄの選択信号線ＳＥＬ０～ＳＥＬ３またはエントリーゲート１１０Ｃの選択信号線ＳＥＬ０～ＳＥＬ３を駆動し、かつ列アドレスに従いソースＳＬを選択する。Ｙデコーダ１５０は、列アドレスに従いグローバルビット線を選択する。セクタ／ゲート選択回路１３０は、ＮＯＲ型アレイ１１０Ａへのアクセスが行われる期間中、エントリーゲート１１０Ｃを非選択とし（選択信号線ＳＥＬ０～ＳＥＬ３は全てＬレベル）、抵抗変化型アレイ１１０ＢをＮＯＲ型アレイ１１０Ａから切り離す。
例えば、図３に示すメモリセルＭａが選択される場合、選択ワード線ＷＬ０１に読出し電圧が印加され、ソース線ＳＬ０１にＧＮＤが供給される。また、ＬＢＬ選択ゲート１１０Ｄは、選択信号線ＳＥＬ２をＨレベルに駆動し、トランジスタＱ２をオンさせ、Ｙデコーダ１５０は、グローバルビット線ＧＢＬ０を選択し、読み書き制御部１７０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。メモリセルＭａは、記憶したデータに応じた閾値によりオン／オフし、センスアンプは、グローバルビット線ＧＢＬ０の電圧または電流を感知する。
また、図４に示すメモリセルＭｂが選択される場合、選択ワード線ＷＬＱ１に読出し電圧が印加され、アクセストランジスタがオンされ、セクタ／ゲート選択回路１３０によって選択されたソース線ＳＬＱ０にＧＮＤが供給される。また、セクタ／ゲート選択回路１３０は、エントリーゲート１１０Ｃの選択信号線ＳＥＬ２をＨレベルに駆動し、トランジスタＱ２をオンさせ、Ｙデコーダ１５０は、グローバルビット線ＧＢＬ０を選択し、読み書き制御部１７０は、グローバルビット線ＧＢＬ０に読出し電圧を印加する。可変抵抗素子が低抵抗状態または高抵抗状態によりグローバルビット線ＧＢＬ０からソース線ＳＬＱ０に流れる電流が異なり、この電圧または電流がセンスアンプによって感知される。
［書込み動作］
読み書き制御部１７０は、ＮＯＲ型アレイ１１０ＡのメモリセルＭａにデータ「０」を書き込む場合には、選択ワード線ＷＬ０２に書込み電圧を印加し、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬ０１にＧＮＤを印加する。一方、抵抗変化型アレイ１１０ＢのメモリセルＭｂにデータ「０」を書き込む場合には、選択ワード線ＷＬＱ２に書込み電圧を印加してアクセストランジスタをオンさせ、選択されたグローバルビット線ＧＢＬ０に書込み電圧を印加し、選択されたソース線ＳＬＱ１にＧＮＤを印加する。なお、抵抗変化型アレイ１１０Ｂへの書込み動作の詳細については後述する。
［消去動作］
ＮＯＲ型アレイ１１０Ａのセクタの消去を行う場合、当該セクタの全てのワード線が選択され、選択したワード線にＧＮＤに印加される。また、セクタ／ゲート選択回路１３０は、選択されたＬＢＬ選択ゲート１１０ＤのトランジスタＱ０～Ｑ３を全てオフにし、ローカルビット線ＬＢＬ０～ＬＢＬ３をフローティング状態にし、選択したセクタ内の全てのソース線に消去電圧を印加する。これにより、セクタ内の全てのメモリセルのゲートとソース領域間に高電圧が印加され、メモリセル内の電子がソース側に抜け、メモリセルの閾値が下がり、データが「１」となる。
一方、アドレスが抵抗変化型アレイ１１０Ｂである場合、ワード線デコーダ１４０は、抵抗変化型アレイ１１０Ｂの全ワード線を選択し、全てのアクセストランジスタをオンさせる。エントリーゲート１１０Ｃは、トランジスタＱ０～Ｑ３の全てをオンさせ、全てのローカルビット線ＬＢＬ０、ＬＢＬ１をグローバルビット線ＧＢＬに接続する。読み書き制御部１７０は、全ての可変抵抗素子にデータ「１」を書き込むべくグローバルビット線ＧＢＬにＧＮＤを印加し、セクタ／選択ゲート１３０は、ソース線ＳＬＱ１～ＳＬＱｋに書込み電圧を印加する。
このように本実施例によれば、メモリセルアレイ１１０上にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを集積させた場合に、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとの境界にエントリーゲート１１０Ｃを設けることで、ＮＯＲ型アレイ１１０Ａが動作しているときにグローバルビット線ＧＢＬなどを介して望ましくない電圧によるストレスが抵抗変化型アレイ１１０Ｂに影響を及ぼすのを防止することができる。
また、ＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを搭載することで、ＮＯＲ型アレイ１１０Ａによる高集積化の長所と抵抗変化型アレイ１１０Ｂによる低電力動作の長所とを併せ持つことができる。
上記実施例では、ＬＢＬ選択ゲート１１０Ｄは、１つのグローバルビット線を４つのローカルビット線に分割したが、これは一例であり、１つのグローバルビット線から分割されるローカルビット線の数は任意である。また、エントリーゲート１１０Ｃにより分割されるローカルビット線間のピッチは、ＬＢＬ選択ゲート１１０Ｄによって分割されるローカルビット線間のピッチの２倍としたが、これは一例であり、エントリーゲート１１０Ｃにより分割されるローカルビット線間のピッチがＬＢＬ選択ゲート１１０のものよりも大きければよい。さらにエントリーゲート１１０ＣのトランジスタのサイズとＬＢＬ選択ゲートのトランジスタのサイズを等しくしたが、これは一例であり、エントリーゲート１１０Ｃのトランジスタのゲート幅をＬＢＬ選択ゲート１１０Ｄのものよりも大きくしてもよい。
次に、本実施例による抵抗変化型アレイ１１０Ｂの書込み動作について説明する。抵抗変化型メモリの可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。セット書込みパルスが印加されると、可変抵抗素子の電極間にはフィラメントのような電流経路が形成され、可変抵抗素子は低抵抗状態（ＬＲＳ）となる。他方、極性の異なるリセット書込みパルスが印加されると、可変抵抗素子の電極間のフィラメントが破断ないし低減され、可変抵抗素子は高抵抗状態（ＨＲＳ）となる。
このような可変抵抗素子の動作電流特性として、可変抵抗素子をセットするとき、セット書込みパルスの印加時間が長くなると可変抵抗素子に電流が流れ過ぎ、可変抵抗素子がリセット状態に戻ってしまうことが知られている。これは、電極間に形成されたフィラメントに電流が流され続けることで、フィラメントが破断されてしまうためである。従って、理想的には、可変抵抗素子がセットされるや否や速やかにセット書込み電圧の印加が停止されることが望ましい。可変抵抗素子をリセットする場合にも、リセット後にリセット書込み電圧が印加され続けるとセット状態に戻ってしまうことがあり、それ故、可変抵抗素子がリセットされるや否や速やかにリセット書込み電圧の印加が停止されることが望ましい。
従来のセット書込みでは、予め規定されたパルス幅を持つセット書込みパルス電圧をローカルビット線に印加するが、可変抵抗素子が低抵抗状態になるタイミングにパルス幅を一致させることは容易ではない。そこで、本実施例では、従来のようにセット書込みパルス電圧を印加するのではなく、セット動作のプリセット中に、選択グローバルビット線に電圧を充電しておき、その後のセット動作において、選択グローバルビット線に充電した電圧を利用して可変抵抗素子のセット書込みを行う。
図７に、本実施例の抵抗変化型メモリの書込み動作のフローを示す。読み書き制御部１７０は、外部からコマンドを受け取ると（Ｓ１００）、当該コマンドが抵抗変化型アレイ１１０Ｂへのセット書込みか否かを判定する（Ｓ１１０）。セット書込み以外のコマンドであれば、読み書き制御部１７０は、通常通りの方法でそのコマンドを実施する（Ｓ１２０）。
セット書込みコマンドの場合、読み書き制御部１７０は、プリセット動作として書込みアンプ（Ｗ／Ａ）から選択グローバルビット線ＧＢＬに書込み用充電電圧Ｖｐを充電する（Ｓ１３０）。このとき、エントリーゲート１１０Ｃ、ＬＢＬ選択ゲート１１０Ｄの全てのトランジスタＱ０～Ｑ３はオフであり、選択グローバルビット線ＧＢＬは抵抗変化型アレイ１１０Ｂ、ＮＯＲ型アレイ１１０Ａから切り離されている。
複数のグローバルビット線ＧＢＬの各々の一方の端部には書込みアンプが接続され、書込みアンプは、選択グローバルビット線ＧＢＬに書込み用充電電圧Ｖｐを一定期間供給し、選択グローバルビット線ＧＢＬを書込み用充電電圧Ｖｐに充電する（グローバルビット線の電圧ＶＧＢＬ＝Ｖｐ）。選択グローバルビット線ＧＢＬの電圧ＶＧＢＬ（＝Ｖｐ）は、可変抵抗素子に印加するセット書込み電圧ＶＳＥＴよりも大きい。メモリセルアレイ１１０の列方向にＮＯＲ型アレイ１１０Ａと抵抗変化型アレイ１１０Ｂとを集積したことでグローバルビット線ＧＢＬの列方向の配線長が大きくなり、それに応じて容量も大きくなる。それ故、グローバルビット線ＧＢＬは、可変抵抗素子にセット書込みを行うのに十分な電力を充電することが可能である。
選択グローバルビット線ＧＢＬの充電後、読み書き制御部１７０は、書込みアンプを選択グローバルビット線ＧＢＬから切り離し（例えば、書込みアンプとグローバルビット線との間に接続されたトランジスタをオフする）、選択グローバルビット線ＧＢＬをフローティング状態にする（Ｓ１４０）。こうして選択グローバルビット線ＧＢＬに充電された電圧ＶＧＢＬは、その後、セット書込み時の電流源として使用される。
次に、読み書き制御部１７０は、エントリーゲート１１０Ｃの選択されたトランジスタをオンさせ（Ｓ１５０）、選択グローバルビット線ＧＢＬを選択ローカルビット線ＬＢＬに電気的に接続する。このとき、選択されたトランジスタのゲートには、セット書込み電圧ＶＳＥＴ＋Ｖｔｈ（トランジスタの閾値）の電圧が印加され、このトランジスタは、セット書込み電圧ＶＳＥＴを生成するためのクランプト機能を有する。これにより、これにより、選択ローカルビット線ＬＢＬの電圧ＶＬＢＬ＝セット書込みＶＳＥＴとなる。
一方、ワード線デコーダ１４０は、選択ワード線ＷＬに書込み電圧を印加し、選択メモリセルのアクセストランジスタをオンさせ、セクタ／ゲート選択回路１３０は、選択メモリセルに対応する選択ソース線にＧＮＤを供給する。こうして、選択メモリセルの可変抵抗素子にはバイアス電圧としてセット書込み電圧（ＶＬＢＬ＝ＶＳＥＴ）が印加される。可変抵抗素子は、セット書込み電圧ＶＳＥＬにより高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移し、セット書込みが終了する（Ｓ１６０）。可変抵抗素子が低抵抗状態（ＬＲＳ）に遷移すると、選択グローバルビット線ＧＢＬの残りの電圧は、低抵抗状態の可変抵抗素子を介して選択ソース線に一気に放電される（Ｓ１７０）。
このように、可変抵抗素子が低抵抗状態に遷移したことに応答して概ね自律的に選択グローバルビット線ＧＢＬに充電された電圧が放電されるので、可変抵抗素子のセット後に、従来の書込みパルスのときのように必要以上に継続的に可変抵抗素子に電流が流されるのが回避される。その結果、セット後の可変抵抗素子に流す電流を減少させ、セット書込みの信頼性を向上させることができる。同時にセット書込みの無駄な消費電流を抑制することができる。
次に、図４に示す選択メモリセルＭｂにセット書込みを行うときの各部の動作波形例を図８に示す。図９は、抵抗変化型メモリの各動作時のバイアス電圧の一例を示すＶＬＢＬ＝選択ローカルビット線ＬＢＬの電圧、ＶＧＢＬ＝選択グローバルビット線ＧＢＬの電圧、ＶＳＬ＝選択ソース線ＳＬの電圧、ＶＷＬ＝選択ワード線の電圧）
図８において、時刻ｔ１～Ｔ２は、プリセット期間、ｔ３～ｔ５は、セット書込み期間である。読み書き制御部１７０の書込みアンプは、時刻ｔ１からｔ２の期間、選択グローバルビット線ＧＢＬ０に書込み用充電電圧Ｖｐを充電する。書込み用充電電圧Ｖｐは、例えば、５Ｖである。
次に、時刻ｔ２で、読み書き制御部１７０は、書込みアンプを選択グローバルビット線ＧＢＬ０を切断し、選択グローバルビット線ＧＢＬ０をフローティング状態にする。
次に、時刻ｔ３で、読み書き制御部１７０は、エントリーゲート１１０ＣのトランジスタＱ２をオンさせる。トランジスタＱ２のゲートには、セット書込み電圧ＶＳＥＴ＋Ｖｔｈが印加される。セット書込み電圧ＶＳＥＴは、例えば、２Ｖである。これによりローカルビット線ＬＢＬ１の電圧ＶＬＢＬとして、セット書込み電圧ＶＳＥＴが供給される。一方、選択ワード線ＷＬＱ２には、選択ワード線の電圧ＶＷＬとして書込み電圧ＶＷＲＩＴＥが供給され、選択メモリセルＭｂのアクセストランジスタがオンされる。書込みパルス電圧ＶＷＲＩＴＥは、例えば２Ｖである。非選択ワード線にはＧＮＤが印加され、非選択メモリセルのアクセストランジスタはオフである。また、選択ソース線ＳＬＱ１の電圧ＶＳＬとしてＧＮＤが印加される。非選択ソース線はフローティングである。
こうして、選択メモリセルＭｂの可変抵抗素子にはセット書込み電圧ＶＳＥＴのバイアス電圧が印加される。可変抵抗素子は、このバイアス電圧の印加により、時刻ｔ４で高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移する。可変抵抗素子が低抵抗状態になったことで、選択グローバルビット線ＧＢＬ０の残りの電圧がローカルビット線ＬＢＬ１、可変抵抗素子、アクセストランジスタを介して選択ソース線ＳＬＱ１に放電される。その後、時刻ｔ５で、選択ワード線ＷＬＱ２の電圧ＶＷＬがＧＮＤになり、セット書込み動作が終了する。選択メモリセルＭｂのセット書込みに要する時間は、プリセットを含めて、おおよそ１００ｎｓ以下である。
選択メモリセルＭｂのリセット書込みでは、プリセットとして選択グローバルビット線ＧＢＬ０にＧＮＤレベルが供給される。その後のリセット書き込み動作で、エントリーゲート１１０ＣのトランジスタＱ２がオンし、ローカルビット線ＬＢＬ１がＧＮＤレベルになる。選択ワード線ＷＬＱ２には、書込み電圧ＶＲ＿ＷＲＩＴＥ（例えば、３Ｖ）が印加され、選択ソース線ＳＬＱ１にはソース電圧ＶＳＬとしてリセット書込み電圧ＶＲＥＳＥＴ（例えば、２Ｖ）が印加される。
こうして、選択メモリセルＭｂの可変抵抗素子には、選択ソース線ＳＬＱ１から選択グローバルビット線ＧＢＬ０に向けて電流が流れ、可変抵抗素子が低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移する。可変抵抗素子が高抵抗状態になると、ローカルビット線ＬＢＬ１の電圧ＶＬＢＬがＧＮＤレベルに低下し、トランジスタＱ２が非導通になり、選択グローバルビット線ＧＢＬ０がフローティング状態になる。選択メモリセルＭｂのリセット書込みに要する時間は、プリセットを含めてもおおよそ１００ｎｓ以下である。このようにリセット書込みもまた可変抵抗素子が高抵抗状態に遷移したことに応答して概ね自律的に終了リセット書込み動作を終了させることができる。
このように本実施例の書込み方法によれば、グローバルビット線に電圧を充電しておき、この充電した電圧を利用してセット書込みを行うようにしたので、セット書込み時間を自律的に制御し、セット書込みの信頼性を向上させることができる。また、チャージポンプを用いて外部供給電圧から所望の内部電圧を生成する場合には、無駄なチャージポンプ動作を減少させることが期待でき、このことは、一度に行えるセット／リセット書込みのビット数の増加を可能にする。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：不揮発性メモリ
１１０：メモリセルアレイ
１１０Ａ：ＮＯＲ型アレイ（第１のメモリセルアレイ）
１１０Ｂ：抵抗変化型アレイ（第２のメモリセルアレイ）
１１０Ｃ：エントリーゲート
１１０Ｄ：セクタ選択ゲート
１２０：アドレスバッファ
１３０：ゲート選択回路
１４０：ワード線デコーダ
１５０：Ｙデコーダ
１６０：入出力回路
１７０：読み書き制御部

Claims (10)

  1. 同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイと、
    前記メモリセルアレイの列方向に延在し、第１および第２のメモリセルアレイによって共有される複数のグローバルビット線と、
    第１のメモリセルアレイまたは第２のメモリセルアレイの選択されたメモリセルに読み書きを行う読み書き制御部とを有し、
    前記読み書き制御手段は、選択グローバルビット線に充電された書込み電圧を用いて前記選択メモリセルにセット書込み電圧を印加する、半導体記憶装置。
  2. 半導体記憶装置はさらに、第１のメモリセルアレイと第２のメモリセルアレイとの境界に、前記複数のグローバルビット線を選択的に第１のメモリセルアレイに接続する接続手段を含み、
    前記接続手段は、選択グローバルビット線に充電された電圧に基づき前記セット書込み電圧を選択メモリセルに印加する、請求項１に記載の半導体記憶装置。
  3. 前記書込み制御手段は、選択グローバルビット線を充電した後、当該選択グローバルビット線をフローティング状態にし、
    前記接続手段は、フローティング状態の選択グローバルビット線をローカルビット線に電気的に接続する、請求項２に記載の半導体記憶装置。
  4. 前記接続手段は、１つのグローバルビット線を複数のローカルビット線との間にそれぞれ接続された複数のトランジスタを含み、
    前記接続手段は、選択されたトランジスタをオンすることで選択グローバルビット線を選択されたローカルビット線に接続し、
    前記トランジスタは、前記セット書込み電圧を生成する、請求項２に記載の半導体記憶装置。
  5. 前記選択されたトランジスタのゲートには、前記セット書込み電圧を生成するためのクランプ電圧が印加され、前記選択グローバルビット線に充電される電圧は前記クランプ電圧よりも大きい、請求項３に記載の半導体記憶装置。
  6. 前記メモリセルは、可変抵抗素子と当該可変抵抗素子に接続されたアクセストランジスタとを含み、前記アクセストランジスタのゲートがワード線に接続され、
    前記アクセストランジスタがオンしたとき前記可変抵抗素子に前記セット書込み電圧が印加される、請求項１に記載の半導体記憶装置。
  7. 前記読み書き制御手段は、選択メモリセルにリセット書込みを行うとき、ソース線にリセット書込み電圧を印加し、選択グローバルビット線にＧＮＤレベルを印加する、請求項１に記載の半導体記憶装置。
  8. 同一基板上に、抵抗変化型メモリ構造を有する第１のメモリセルアレイと、ＮＯＲ型フラッシュメモリ構造を有する第２のメモリセルアレイとが形成されたメモリセルアレイと、前記メモリセルアレイの列方向に延在し、第１および第２のメモリセルアレイによって共有される複数のグローバルビット線とを含む半導体記憶装置の書込み方法であって、
    第1のメモリセルアレイの選択メモリセルにセット書込みと行う場合、選択グローバルビット線を充電し、その後、選択グローバルビット線に充電された電圧を用いて選択メモリセルにセット書込み電圧を印加する、書込み方法。
  9. 選択グローバルビット線を選択ローカルビット線との間に接続されたトランジスタをオフにした状態で選択グローバルビット線を充電し、その後、当該トランジスタをオンし、選択グローバルビット線を選択ローカルビット線に電気的に接続することで選択メモリセルに前記セット書込み電圧を印加する、請求項８に記載の書込み方法。
  10. 前記トランジスタのゲートには、前記セット書込み電圧を生成するためのクランプ電圧が印加され、前記選択グローバルビット線に充電される電圧は前記クランプ電圧よりも大きい、請求項９に記載の書込み方法。
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