CN115482861A - 半导体存储装置及其写入方法 - Google Patents

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Abstract

本发明提供一种可实现低功率化以及高集成度的半导体存储装置及其写入方法。本发明的非易失性半导体存储器包括存储单元阵列，所述存储单元阵列在基板上形成具有NOR型快闪存储器结构的NOR型阵列与具有电阻变化型存储器结构的电阻变化型阵列。读写控制部在对电阻变化型阵列的选择存储单元进行置位写入的情况下，对选择全局位线进行充电，其后，使用充电至选择全局位线的电压对选择存储单元施加置位写入电压。

Description

半导体存储装置及其写入方法
技术领域
本发明涉及一种将或非(Not OR，NOR)型快闪存储器与电阻变化型存储器集成而成的半导体存储装置及其写入方法。
背景技术
NOR型快闪存储器是在位线与源极线之间配置一个存储单元(memory cell)，能够对存储单元进行随机存取(random access)的非易失性存储器。
另一方面，作为取代NOR型快闪存储器的非易失性存储器，利用可变电阻元件的电阻变化型存储器，通过对可变电阻元件施加脉冲电压，使可变电阻元件可逆且非易失地成为高电阻状态或低电阻状态来存储数据。
发明内容
电阻变化型存储器不需要像NOR型快闪存储器那样的擦除，因而能以低电压来改写数据，但电阻变化型存储器的存储单元的尺寸无论不及NOR型存储单元，若提高集成度，则性价比(cost performance)将下降。
本发明的目的在于提供一种能够实现低功率化以及高集成度的半导体存储装置。
本发明的半导体存储装置包括：存储单元阵列，在同一基板上形成具有电阻变化型存储器结构的第一存储单元阵列与具有NOR型快闪存储器结构的第二存储单元阵列；多个全局位线，沿存储单元阵列的列方向延伸，由第一存储单元阵列及第二存储单元阵列所共用，以及读写控制部，对第一存储单元阵列或第二存储单元阵列的被选择的存储单元进行读写，其中，读写控制部使用充电至选择全局位线的写入电压对被选择的存储单元施加置位写入电压。
在一实施例中，半导体存储装置还包括连接部件，连接部件在第一存储单元阵列与第二存储单元阵列的边界，将多个全局位线选择性地连接于第一存储单元阵列，连接部件基于充电至选择全局位线的电压，将置位写入电压施加至被选择的存储单元。在一实施例中，读写控制部在对选择全局位线进行充电后，使选择全局位线成为浮动状态，连接部件将浮动状态的选择全局位线电连接于局域位线。在一实施例中，连接部件包括将一个全局位线分别连接于与多个局域位线之间的多个晶体管，且连接部件通过导通所选择的晶体管而将选择全局位线连接于所选择的局域位线，晶体管生成置位写入电压。在一实施例中，对所选择的晶体管的栅极施加用于生成置位写入电压的钳位电压，充电至选择全局位线的电压比钳位电压大。在一实施例中，存储单元包括可变电阻元件及连接于可变电阻元件的存取晶体管，存取晶体管的栅极与字线连接，在存取晶体管导通时，对可变电阻元件施加置位写入电压。在一实施例中，读写控制部在对被选择的存储单元进行复位写入时，对源极线施加复位写入电压，对选择全局位线施加接地(Ground，GND)电平。
本发明的写入方法为半导体存储装置的写入方法，半导体存储装置包括：存储单元阵列，在同一基板上形成着具有电阻变化型存储器结构的第一存储单元阵列与具有NOR型快闪存储器结构的第二存储单元阵列；以及多个全局位线，沿存储单元阵列的列方向延伸，由第一存储单元阵列及第二存储单元阵列所共用，在对第一存储单元阵列的被选择的存储单元进行置位写入的情况下，对选择全局位线进行充电，其后，使用充电至选择全局位线的电压对被选择的存储单元施加置位写入电压。
在一实施例中，在使将选择全局位线连接于与选择局域位线之间的晶体管成为关断的状态下，对选择全局位线进行充电，其后，通过导通晶体管，将选择全局位线电连接于选择局域位线，从而对被选择的存储单元施加置位写入电压。在一实施例中，对晶体管的栅极施加用于生成置位写入电压的钳位电压，充电至选择全局位线的电压比钳位电压大。
发明的效果
根据本发明，存储单元阵列包括具有电阻变化型存储器结构的第一存储单元阵列与具有NOR型快闪存储器结构的第二存储单元阵列，因此可实现半导体存储装置的高集成度与低功率化。进而，通过利用充电至全局位线的电压进行电阻变化型存储器的置位写入，可实现功耗的减少。
附图说明
图1是表示本发明的实施例的非易失性存储器的整体结构的图；
图2A、2B是表示本发明的实施例的存储单元阵列的结构的示意图；
图3是本发明的实施例的NOR型存储单元阵列的一部分的电路图；
图4是本发明的实施例的电阻变化型存储单元阵列的一部分的电路图；
图5是本发明的实施例的NOR型存储单元阵列的概略部分剖面图；
图6是本发明的实施例的电阻变化型存储单元阵列的概略部分剖面图；
图7是对本发明的实施例的电阻变化型存储器的写入动作进行说明的流程图；
图8是表示本发明的实施例的电阻变化型存储器的各部的运行波形例的图；
图9是表示在本发明的实施例的电阻变化型存储器的运行时偏置电压的一例的表。
符号的说明
100：非易失性存储器(非易失性半导体存储器)
110：存储单元阵列
110A：NOR型阵列(第一存储单元阵列)
110B：电阻变化型阵列(第二存储单元阵列)
110C：进入栅
110D：扇区选择栅
120：地址缓冲器
130：栅极选择电路
140：字线解码器
150：Y解码器
160：输入/输出电路
170：读写控制部
200：P阱区域
GBL0～GBLm：全局位线
LBL0～LBL3：局域位线
Ma、Mb、MC0、MC1：存储单元
Q0～Q3：晶体管
SEL_Q[0:3]、SEL_P[0:3]…SEL_1[0:3]、SEL_0[0:3]：选择信号线
SEL0～SEL3：选择信号线
SL00、SL01、SLQ0～SLQk：源极线
S_LBL0～S_LBL3：牺牲局域位线
S100、S110、S120、S130、S140、S150、S160、S170：步骤
t1～t5：时刻
V0～V3：接触通孔
VGBL：选择全局位线GBL的电压
VLBL：选择局域位线LBL的电压
Vp：写入用充电电压
VR0、VR1、VR2：可变电阻元件
VSET：置位写入电压
VSL：选择源极线SL的电压
VWL：选择字线的电压
VWRITE：写入脉冲电压(写入电压)
WL00～WL0n、WL10～WL1n、WLQ0～WLQj、WLP0～WLPn：字线
具体实施方式
接下来，参照附图来详细说明本发明的实施方式。本发明的半导体存储装置是将具有NOR型快闪存储器结构的存储单元阵列与具有电阻变化型存储器结构的存储单元阵列集成在共同的基板上。
实施例
接下来，对本发明的实施例的非易失性存储器的详情进行说明。图1是表示本实施例的非易失性存储器100的整体结构的框图。如本图所示，非易失性存储器100例如是在硅等的基板上集成存储单元阵列110、地址缓冲器120、扇区/栅极选择电路130、字线解码器140、Y解码器150、输入/输出电路160以及读写控制部170等而构成。各部通过能够收发地址、数据、控制信号等的内部总线等而连接。本图中示出了主要的结构，电压生成电路等予以省略。
存储单元阵列110包括：具有NOR型快闪存储器的结构的第一存储单元阵列(以下称作NOR型阵列)110A；以及具有电阻变化型存储器的结构的第二存储单元阵列(以下称作电阻变化型阵列)110B。与电阻变化型阵列110B相比，NOR型阵列110A能够实现高集成度，与NOR型阵列110A相比，电阻变化型阵列110B能够实现低功率运行。
图2A是示意性地表示存储单元阵列的结构的平面图。存储单元阵列110沿列方向包括NOR型阵列110A与电阻变化型阵列110B。NOR型阵列110A或电阻变化型阵列110B的存储器尺寸并无特别限定，例如NOR型阵列110A为16MB，电阻变化型阵列110B为1Mb。
NOR型阵列110A沿列方向包括作为擦除单位的多个扇区(或块)0、1、…P，各扇区包括LBL选择栅110D，所述LBL选择栅110D用于选择在扇区内沿列方向延伸的局域位线LBL。在NOR型阵列110A的最后的扇区P与电阻变化型阵列110B之间形成进入栅(entry gate)110C。进入栅110C选择在电阻变化型阵列110B内沿列方向延伸的局域位线，并且在NOR型阵列110A受到存取时，使电阻变化型阵列110B从NOR型阵列110A分离。
沿存储单元阵列110的列方向形成有多个全局位线GBL0、GBL1、GBL2、…、GBLm(总称时称作全局位线GBL)。全局位线GBL连接于NOR型阵列110A的各扇区的LBL选择栅110D，并且连接于进入栅110C，即，全局位线GBL是由NOR型阵列110A以及电阻变化型阵列110B所共用。
图2B是在图2A的平面图上示出了字线、选择信号线的平面图。多个字线是沿存储单元阵列110的行方向形成。沿扇区0的行方向形成字线WL00～字线WL0n，沿扇区1的行方向形成字线WL10～字线WL1n，同样，沿扇区P的行方向形成字线WLP0～字线WLPn，沿电阻变化型阵列110B的行方向形成字线WLQ0～字线WLQj。
对于扇区0的LBL选择栅110D，供给来自扇区/栅极选择电路130的4位的选择信号线SEL_0[0:3]，对于扇区1的LBL选择栅110D供给选择信号线SEL_1[0:3]，同样，对于扇区P的LBL选择栅110D供给选择信号线SEL_P[0:3]，对于进入栅110C供给选择信号线SEL_Q[0:3]。如后所述，扇区/栅极选择电路130通过行地址的一部分(上位比特)来选择NOR型阵列110A的扇区或电阻变化型阵列110B，对与所选择的扇区或电阻变化型阵列110B对应的LBL选择栅110D供给选择信号线，或者对进入栅110C供给选择信号线。
图3中示出扇区0的一部分的电路结构，图4中示出进入栅110C与电阻变化型阵列110B的一部分的电路结构。如图3所示，LBL选择栅110D以将一个全局位线GBL分割为四个局域位线LBL0～LBL3的方式而沿行方向延伸。即，m根全局位线GBL由LBL选择栅110D分割为m×4根。
在一个全局位线GBL与四个局域位线LBL0～LBL3之间，形成并联连接的四个NMOS晶体管Q0、Q1、Q2、Q3。在晶体管Q0的各栅极，共同地连接有沿行方向延伸的选择信号线SEL0，在晶体管Q1的各栅极，共同地连接有沿行方向延伸的选择信号线SEL1，在晶体管Q2的各栅极，共同地连接有沿行方向延伸的选择信号线SEL2，在晶体管Q3的各栅极，共同地连接有沿行方向延伸的选择信号线SEL3。
扇区/栅极选择电路130按照行地址的上位比特来选择扇区，且将与按照列地址而选择的扇区的LBL选择栅110D连接的选择信号线SEL_0[0:3]的任一个驱动为H(高)电平，将剩余的选择信号线驱动为L(低)电平。例如，将选择信号线SEL0驱动为H电平，将剩余的选择信号线SEL1～选择信号线SEL3驱动为L电平，由此，LBL选择栅110D的m个晶体管Q0导通，m根全局位线GBL选择性地连接于对应的m个局域位线LBL0，另一方面，晶体管Q1～晶体管Q3关断，局域位线LBL1～局域位线LBL3从全局位线分离。
在各扇区内，呈矩阵状地形成有多个存储单元。沿列方向邻接的存储单元的漏极区域共连，漏极区域连接于局域位线。而且，行方向的存储单元的各栅极共同连接于行方向的字线，行方向的存储单元的各源极区域共同连接于行方向的源极线。例如，存储单元MC0、存储单元MC1的栅极连接于字线WL00、字线WL01，存储单元MC0、存储单元MC1共同的漏极区域连接于局域位线LBL0，存储单元MC0的源极区域连接于源极线SL00，存储单元MC1的源极区域连接于源极线SL01。扇区/栅极选择电路130选择按照列地址而选择的扇区的源极线，对通过读写控制部170的控制而选择的源极线施加运行电压。
存储单元例如在基板表面上包括作为用于捕获(trap)电荷的蓄积区域发挥功能的氧化膜-氮化膜-氧化膜(Oxide-Nitride-Oxide，ONO)，在其上包括多晶硅或金属等导电性的栅极。存储单元例如通过将在源极/漏极区域间流经有电流时产生的热电子(hotelectron)捕获至ONO膜，从而可对数据进行编程。但是，除此以外，也可通过福勒-诺德海姆(Fowler-Nordheim，FN)隧穿(tunneling)来使电荷捕获至ONO膜。所捕获的电荷例如可通过FN隧穿或热穴注入而擦除。
图5中示出存储单元MC0、存储单元MC1的列方向的概略剖面。在P型的硅基板或P阱区域200内，在通过场氧化膜或沟槽隔离(trench isolation)所形成的主动区域内形成有存储单元MC0、存储单元MC1。存储单元MC0、存储单元MC1的栅极构成行方向的字线WL00、字线WL01。存储单元MC0、存储单元MC1的漏极区域为共用，漏极区域经由接触通孔(viacontact)V0而电连接于列方向的局域位线LBL0。存储单元MC0、存储单元MC1的源极区域经由接触通孔V1而电连接于行方向的源极线SL00、源极线SL01。示例中，源极线是由基板上的导电层所形成，但并不限于此，也可由基板内的嵌入扩散区域来形成源极线。此时，行方向的存储单元的各源极区域共连。
而且，在与存储单元MC0邻接的主动区域，形成LBL选择栅110D的晶体管Q0。晶体管Q0的栅极构成行方向的选择信号线SEL0，漏极区域经由接触通孔V2而电连接于列方向的全局位线GBL0，源极区域经由接触通孔V0而电连接于局域位线LBL0。
由LBL选择栅110D所形成的多个局域位线LBL0～LBL3连接于扇区0的最后的存储单元WL0n-1与存储单元WL0n的共同漏极区域，在此处终结。其他扇区1～扇区P也与扇区0同样地构成。
接下来，对进入栅110C进行说明。进入栅110C如图2A、图2B所示，形成于NOR型阵列110A的最后的扇区P与电阻变化型阵列110B的边界。进入栅110C是包含栅极宽度、栅极长度与LBL选择栅110D的晶体管Q0～晶体管Q3为相同尺寸的晶体管Q0～晶体管Q3而构成，但与LBL选择栅110D不同，以将一个全局位线GBL分割为两个局域位线LBL0、LBL1的方式而连接于全局位线GBL。
图4中示出进入栅110C与电阻变化型阵列110B的一部分的电路结构。进入栅110C包括并联连接于一个全局位线GBL与四个牺牲局域位线S_LBL0～S_LBL3之间的晶体管Q0～晶体管Q3。在晶体管Q0～晶体管Q3的栅极，连接有来自扇区/栅极选择电路130的选择信号线SEL_Q[0:3]。
通过将牺牲局域位线S_LBL0和与其邻接的牺牲局域位线S_LBL1予以短路，从而形成局域位线LBL0，通过将牺牲局域位线S_LBL2和与其邻接的牺牲局域位线S_LBL3予以短路，从而形成局域位线LBL1。
通过此种结构，电阻变化型阵列110B的局域位线LBL0/局域位线LBL1的间距成为NOR型阵列110A的局域位线LBL0/局域位线LBL1、局域位线LBL2/局域位线LBL3的间距的两倍。而且，在进入栅110C，在一个局域位线并联连接有两个晶体管，因此可对电阻变化型阵列110B的一个局域位线供给的电流成为可对NOR型阵列110A的一个局域位线供给的电流的两倍。之所以使电阻变化型阵列110B的局域位线间的间距大于NOR型阵列110A，是因为电阻变化型存储单元的尺寸难以小至NOR型存储单元的尺寸。而且，之所以加大对电阻变化型阵列110B的局域位线供给的电流，是因为与流经NOR型存储单元的最大电流(例如隧穿热电子电流)相比，流经电阻变化型存储单元的最大电流可能达到此倍附近。
在电阻变化型阵列110B中，呈矩阵状地形成有多个存储单元。一个存储单元包括一个存取晶体管与一个可变电阻元件而构成。行方向的存取晶体管的各栅极共同连接于行方向的字线，沿列方向邻接的一对存取晶体管的源极区域共同连接于对应的源极线，可变电阻元件的其中一个电极连接于存取晶体管的漏极区域，可变电阻元件的另一个电极连接于局域位线。例如，存储单元MC0、存储单元MC1的栅极连接于字线WLQ0、字线WLQ1，存储单元MC0、存储单元MC1共同的源极区域连接于源极线SLQ0，存储单元MC0的漏极区域经由可变电阻元件而连接于局域位线LBL0，存储单元MC1的漏极区域经由可变电阻元件而连接于局域位线LBL0。
可变电阻元件例如包含氧化铪(HfOx)等过渡金属的薄膜氧化物，根据写入脉冲电压的极性以及大小来置位或复位。可变电阻元件例如在使电流从位线侧朝向源极线侧流动时被置位为低电阻状态，在使电流从源极线侧朝向位线侧流动时被复位为高电阻状态。
图6中示出存储单元MC0、存储单元MC1的列方向的概略剖面。在P型的硅基板或P阱区域200内，在通过场氧化膜或沟槽隔离而形成的主动区域内，形成有存储单元MC0、存储单元MC1。存储单元MC0、存储单元MC1的存取晶体管的栅极构成行方向的字线WLQ0、字线WLQ1，存取晶体管共同的源极区域经由接触通孔V1而电连接于行方向的源极线SLQ0。存储单元MC0的存取晶体管的漏极区域经由接触通孔V1而连接于可变电阻元件VR0，进而，可变电阻元件VR0经由接触通孔V3而电连接于列方向的局域位线LBL0。存储单元MC1的存取晶体管的漏极区域经由接触通孔V1而连接于可变电阻元件VR1，进而，可变电阻元件VR1经由接触通孔V3而电连接于局域位线LBL0。
在与存储单元MC0邻接的主动区域，形成有进入栅110C的晶体管Q0。晶体管Q0的栅极构成行方向的选择信号线SEL0，漏极区域经由接触通孔V2而电连接于全局位线GBL0，源极区域经由接触通孔V0而电连接于局域位线LBL0。
存储单元阵列110是由多层配线结构所形成，但如图5、图6所示，可理解的是，电阻变化型阵列110B以及进入栅110C是与NOR型阵列110A具有兼容性的结构。
再次参照图1。地址缓冲器120从未图示的地址总线接收地址，并将所接收的行地址与列地址提供给扇区/栅极选择电路130以及Y解码器150。扇区/栅极选择电路130基于行地址来选择扇区或进入栅110C，将基于列地址而选择的扇区或进入栅110C的选择信号线SEL0～选择信号线SEL3驱动为H电平或L电平。进而，扇区/栅极选择电路130对依据列地址而选择的扇区或电阻变化型阵列110B的源极线施加运行电压。所述运行电压是由读写控制部170予以控制。
Y解码器150基于列地址来选择全局位线GBL0～全局位线GBLm。对于所选择的全局位线GBL，依据读写控制部170的控制来施加读出电压、编程电压、擦除电压等。
字线解码器140从地址缓冲器120接收行地址，基于所接收的行地址的解码结果来选择字线WL。对于选择字线，依据读写控制部170的控制来供给读出电压、编程(写入)电压、擦除电压等。另外，在将NOR型阵列110A的扇区内的存储单元的数据全部擦除的情况下，选择扇区内的所有字线。
输入/输出电路160将从存储单元阵列110读出的数据输出至外部端子，或者将从外部端子接收的数据写入至存储单元。进而，将从外部端子接收的地址提供给地址缓冲器120，将命令提供给读写控制部170。
读写控制部170例如包含状态机或者微控制器、读出放大器S/A、写入放大器W/A等，控制非易失性存储器100整体的动作。读写控制部170对从输入/输出电路160接收的命令进行解读，基于解读结果来进行读出、写入、擦除。
读写控制部170也可根据被用于NOR型快闪存储器的命令来控制电阻变化型阵列110B的读写。但是，在电阻变化型存储器中，不存在擦除的概念，因此读写控制部170识别从行地址对电阻变化型阵列110B进行存取的情况，且在收到擦除命令时，电阻变化型阵列110B进行使所有的存储单元成为数据“1”的数据改写。当然，用户也可将对NOR型阵列110A进行存取时在其中使用的命令、对电阻变化型阵列110B进行存取时在其中使用的命令区分开来输入至非易失性存储器100。
接下来，对本实施例的非易失性存储器100的动作进行说明。
读出动作：
当从外部端子输入读出命令及地址时，字线解码器140按照行地址来选择字线，扇区/栅极选择电路130基于行地址来选择扇区或进入栅110C，对所选择的扇区的LBL选择栅110D的选择信号线SEL0～选择信号线SEL3或进入栅110C的选择信号线SEL0～选择信号线SEL3进行驱动，且按照列地址来选择源极SL。Y解码器150按照列地址来选择全局位线。扇区/栅极选择电路130在对NOR型阵列110A进行存取的期间中，将进入栅110C设为非选择(选择信号线SEL0～选择信号线SEL3全部为L电平)，使电阻变化型阵列110B从NOR型阵列110A分离。
例如，在图3所示的存储单元Ma受到选择的情况下，对选择字线WL01施加读出电压，对源极线SL01供给GND。而且，LBL选择栅110D将选择信号线SEL2驱动为H电平，使晶体管Q2导通，Y解码器150选择全局位线GBL0，读写控制部170对全局位线GBL0施加读出电压。存储单元Ma通过与所存储的数据相应的阈值来导通/关断，读出放大器对全局位线GBL0的电压或电流进行感知。
而且，在图4所示的存储单元Mb受到选择的情况下，对选择字线WLQ1施加读出电压，存取晶体管导通，对由扇区/栅极选择电路130所选择的源极线SLQ0供给GND。而且，扇区/栅极选择电路130将进入栅110C的选择信号线SEL2驱动为H电平，使晶体管Q2导通，Y解码器150选择全局位线GBL0，读写控制部170对全局位线GBL0施加读出电压。根据可变电阻元件为低电阻状态或高电阻状态，从全局位线GBL0流向源极线SLQ0的电流不同，通过读出放大器来感知所述电压或电流。
写入动作：
读写控制部170在对NOR型阵列110A的存储单元Ma写入数据“0”的情况下，对选择字线WL02施加写入电压，对所选择的全局位线GBL0施加写入电压，对所选择的源极线SL01施加GND。另一方面，在对电阻变化型阵列110B的存储单元Mb写入数据“0”的情况下，对选择字线WLQ2施加写入电压而使存取晶体管导通，对所选择的全局位线GBL0施加写入电压，对所选择的源极线SLQ1施加GND。此外，关于向电阻变化型阵列110B的写入动作的详情，将于后述。
擦除动作：
在进行NOR型阵列110A的扇区的擦除的情况下，选择所述扇区的所有字线，对所选择的字线施加GND。而且，扇区/栅极选择电路130将所选择的LBL选择栅110D的晶体管Q0～晶体管Q3全部设为关断，将局域位线LBL0～局域位线LBL3设为浮动状态，对所选择的扇区内的所有源极线施加擦除电压。由此，对扇区内的所有存储单元的栅极与源极区域间施加高电压，存储单元内的电子逃向源极侧，存储单元的阈值下降，数据变为“1”。
另一方面，在地址为电阻变化型阵列110B的情况下，字线解码器140选择电阻变化型阵列110B的所有字线，使所有的存取晶体管导通。进入栅110C使晶体管Q0～晶体管Q3全部导通，将所有的局域位线LBL0、局域位线LBL1连接至全局位线GBL。读写控制部170对于应向所有可变电阻元件写入数据“1”的全局位线GBL施加GND，扇区/选择栅130对源极线SLQ1～源极线SLQk施加写入电压。
如此，根据本实施例，在使NOR型阵列110A与电阻变化型阵列110B集成在存储单元阵列110上的情况下，通过在NOR型阵列110A与电阻变化型阵列110B的边界设置进入栅110C，从而可防止在NOR型阵列110A正在运行时，因不希望的电压引起的应力经由全局位线GBL等而对电阻变化型阵列110B造成影响。
而且，通过搭载NOR型阵列110A与电阻变化型阵列110B，能够兼具NOR型阵列110A带来的高集成度的优点与电阻变化型阵列110B带来的低功率运行的优点。
所述实施例中，LBL选择栅110D将一个全局位线分割为四个局域位线，但这只是一例，从一个全局位线分割的局域位线的数量为任意。而且，由进入栅110C所分割的局域位线间的间距是设为由LBL选择栅110D所分割的局域位线间的间距的两倍，但这只是一例，由进入栅110C所分割的局域位线间的间距只要大于由LBL选择栅110D所分割的局域位线间的间距即可。进而，使进入栅110C的晶体管的尺寸与LBL选择栅的晶体管的尺寸相等，但这只是一例，也可使进入栅110C的晶体管的栅极宽度大于LBL选择栅110D的晶体管的栅极宽度。
接下来，对本实施例的电阻变化型阵列110B的写入动作进行说明。电阻变化型存储器的可变电阻元件例如包含氧化铪(HfOx)等过渡金属的薄膜氧化物，根据写入脉冲电压的极性及大小来置位或复位。当施加置位写入脉冲时，在可变电阻元件的电极间形成长丝那样的电流路径，可变电阻元件成为低电阻状态(low resistance state，LRS)。另一方面，当施加极性不同的复位写入脉冲时，可变电阻元件的电极间的长丝断裂或减少，可变电阻元件成为高电阻状态(high resistance state，HRS)。
作为此种可变电阻元件的运行电流特性，已知当对可变电阻元件进行置位时，若置位写入脉冲的施加时间变长，则电流过量地流经可变电阻元件，可变电阻元件会返回到复位状态。其原因在于，电流持续流经形成于电极间的长丝而导致长丝断裂。因此，理想的是，期望可变电阻元件一经置位就立即停止置位写入电压的施加。在将可变电阻元件复位的情况下，若在复位后持续施加复位写入电压，则有时会返回到置位状态，因此，期望可变电阻元件一经复位就立即停止复位写入电压的施加。
在现有的置位写入中，将具有预先规定的脉冲宽度的置位写入脉冲电压施加至局域位线，但在可变电阻元件成为低电阻状态的时机使脉冲宽度一致并不容易。因此，在本实施例中，并非如以往那样施加置位写入脉冲电压，而是在置位动作的预设中，对选择全局位线以电压进行充电，在其后的置位动作中，利用充电至选择全局位线的电压来进行可变电阻元件的置位写入。
图7中示出本实施例的电阻变化型存储器的写入动作的流程。当读写控制部170从外部接收到命令时(S100)，判定所述命令是否为向电阻变化型阵列110B的置位写入(S110)。若为置位写入以外的命令，则读写控制部170利用通常的方法实施所述命令(S120)。
在为置位写入命令的情况下，读写控制部170从写入放大器(W/A)以写入用充电电压Vp向选择全局位线GBL进行充电来作为预设动作(S130)。此时，进入栅110C、LBL选择栅110D的所有晶体管Q0～Q3关断，选择全局位线GBL从电阻变化型阵列110B、NOR型阵列110A分离。
在多个全局位线GBL各自的其中一个端部连接有写入放大器，写入放大器以一定期间对选择全局位线GBL供给写入用充电电压Vp，以写入用充电电压Vp对选择全局位线GBL进行充电(全局位线的电压VGBL＝Vp)。选择全局位线GBL的电压VGBL(＝Vp)比施加至可变电阻元件的置位写入电压VSET大。通过沿存储单元阵列110的列方向集成NOR型阵列110A及电阻变化型阵列110B，全局位线GBL的列方向的布线长变大，电容也与此相应地变大。因此，关于全局位线GBL，能够以足以对可变电阻元件进行置位写入的电力进行充电。
在选择全局位线GBL的充电后，读写控制部170将写入放大器从选择全局位线GBL分离(例如，将连接于写入放大器与全局位线之间的晶体管关断)，使选择全局位线GBL成为浮动状态(S140)。如此，充电至选择全局位线GBL的电压VGBL随后被用作置位写入时的电流源。
接着，读写控制部170使进入栅110C的被选择的晶体管导通(S150)，将选择全局位线GBL电连接于选择局域位线LBL。此时，对所选择的晶体管的栅极施加置位写入电压VSET+Vth(晶体管的阈值)的电压，所述晶体管具有用于生成置位写入电压VSET的节流(cramped)功能。由此，选择局域位线LBL的电压VLBL＝置位写入电压VSET。
另一方面，字线解码器140对选择字线WL施加写入电压，使选择存储单元的存取晶体管导通，扇区/栅极选择电路130对与选择存储单元对应的选择源极线供给GND。如此，对选择存储单元的可变电阻元件施加置位写入电压(VLBL＝VSET)来作为偏置电压。可变电阻元件通过置位写入电压VSEL从高电阻状态(HRS)转变为低电阻状态(LRS)，置位写入结束(S160)。当可变电阻元件转变为低电阻状态(LRS)时，选择全局位线GBL的剩余电压经由低电阻状态的可变电阻元件而一下子放电至选择源极线(S170)。
如此，由于响应于可变电阻元件转变为低电阻状态，充电至选择全局位线GBL的电压大致自主地进行放电，因此在可变电阻元件的置位后，如以往的写入脉冲时那样电流超过必要地继续流经可变电阻元件的情况得以避免。其结果，可减少置位后的可变电阻元件中流经的电流，从而可提高置位写入的可靠性。同时可抑制置位写入的无用的消耗电流。
接着，将对图4所示的选择存储单元Mb进行置位写入时的各部的运行波形例示于图8中。图9表示电阻变化型存储器的各运行时的偏置电压的一例(VLBL＝选择局域位线LBL的电压、VGBL＝选择全局位线GBL的电压、VSL＝选择源极线SL的电压、VWL＝选择字线的电压)。
在图8中，时刻t1～时刻t2是预设期间，时刻t3～时刻t5是置位写入期间。读写控制部170的写入放大器在从时刻t1至时刻t2的期间以写入用充电电压Vp对选择全局位线GBL0进行充电。写入用充电电压Vp例如为5V。
接着，在时刻t2，读写控制部170将写入放大器从选择全局位线GBL0切断，使选择全局位线GBL0成为浮动状态。
接着，在时刻t3，读写控制部170使进入栅110C的晶体管Q2导通。对晶体管Q2的栅极施加置位写入电压VSET+Vth。置位写入电压VSET例如为2V。由此，作为局域位线LBL1的电压VLBL而供给置位写入电压VSET。另一方面，对选择字线WLQ2供给写入电压VWRITE作为选择字线的电压VWL，选择存储单元Mb的存取晶体管被导通。写入脉冲电压VWRITE例如为2V。对非选择字线施加GND，非选择存储单元的存取晶体管关断。而且，作为选择源极线SLQ1的电压VSL而施加GND。非选择源极线是浮动的。
如此，对选择存储单元Mb的可变电阻元件施加置位写入电压VSET的偏置电压。可变电阻元件通过偏置电压的施加，在时刻t4从高电阻状态(HRS)转变为低电阻状态(LRS)。由于可变电阻元件成为低电阻状态，选择全局位线GBL0的剩余电压经由局域位线LBL1、可变电阻元件、存取晶体管向选择源极线SLQ1放电。其后，在时刻t5，选择字线WLQ2的电压VWL成为GND，置位写入动作结束。关于选择存储单元Mb的置位写入所需的时间，包含预设在内大约为100ns以下。
在选择存储单元Mb的复位写入中，作为预设而向选择全局位线GBL0供给GND电平。在之后的复位写入动作中，进入栅110C的晶体管Q2导通，局域位线LBL1成为GND电平。对选择字线WLQ2施加写入电压VR_WRITE(例如3V)，对选择源极线SLQ1施加复位写入电压VRESET(例如2V)来作为源极电压VSL。
如此，在选择存储单元Mb的可变电阻元件中，电流从选择源极线SLQ1朝向选择全局位线GBL0流动，可变电阻元件从低电阻状态(LRS)转变为高电阻状态(HRS)。当可变电阻元件成为高电阻状态时，局域位线LBL1的电压VLBL降低至GND电平，晶体管Q2成为非导通，选择全局位线GBL0成为浮动状态。关于选择存储单元Mb的复位写入所需的时间，包含预设在内也大约为100ns以下。如此，复位写入也可响应于可变电阻元件转变为高电阻状态而大致自主地结束复位写入动作。
如此，根据本实施例的写入方法，由于以电压对全局位线进行充电，并利用所述所充电的电压进行置位写入，因此可自主地控制置位写入时间，提高置位写入的可靠性。而且，在使用电荷泵从外部供给电压生成所期望的内部电压的情况下，可期待减少无用的电荷泵运行，这使得能够增加一次可进行的置位/复位写入的位数。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求所记载的本发明的主旨的范围内能够进行各种变形、变更。

Claims (10)

1.一种半导体存储装置，包括：存储单元阵列，在同一基板上形成具有电阻变化型存储器结构的第一存储单元阵列与具有或非型快闪存储器结构的第二存储单元阵列；
多个全局位线，沿所述存储单元阵列的列方向延伸，由所述第一存储单元阵列及第二存储单元阵列所共用；以及
读写控制部，对第一存储单元阵列或第二存储单元阵列的被选择的存储单元进行读写，
所述读写控制部使用充电至选择全局位线的写入电压，对所述被选择的存储单元施加置位写入电压。
2.根据权利要求1所述的半导体存储装置，其中，半导体存储装置还包括连接部件，所述连接部件在所述第一存储单元阵列与所述第二存储单元阵列的边界，将所述多个全局位线选择性地连接于所述第一存储单元阵列，
所述连接部件基于充电至所述选择全局位线的电压，将所述置位写入电压施加至所述被选择的存储单元。
3.根据权利要求2所述的半导体存储装置，其中，所述读写控制部在对所述选择全局位线进行充电后，使所述选择全局位线成为浮动状态，
所述连接部件将浮动状态的所述选择全局位线电连接于局域位线。
4.根据权利要求3所述的半导体存储装置，其中，所述连接部件包括将一个所述全局位线分别连接于多个所述局域位线之间的多个晶体管，且
所述连接部件通过导通所选择的晶体管而将所述选择全局位线连接于所选择的局域位线，
所述晶体管生成所述置位写入电压。
5.根据权利要求4所述的半导体存储装置，其中，对所述所选择的晶体管的栅极施加用于生成所述置位写入电压的钳位电压，充电至所述选择全局位线的电压比所述钳位电压大。
6.根据权利要求1所述的半导体存储装置，其中，所述存储单元包括可变电阻元件及连接于所述可变电阻元件的存取晶体管，所述存取晶体管的栅极与字线连接，
在所述存取晶体管导通时，对所述可变电阻元件施加所述置位写入电压。
7.根据权利要求1所述的半导体存储装置，其中，所述读写控制部在对所述被选择的存储单元进行复位写入时，对源极线施加复位写入电压，对所述选择全局位线施加接地电平。
8.一种写入方法，为半导体存储装置的写入方法，所述半导体存储装置包括：存储单元阵列，在同一基板上形成具有电阻变化型存储器结构的第一存储单元阵列与具有或非型快闪存储器结构的第二存储单元阵列；以及多个全局位线，沿所述存储单元阵列的列方向延伸，由所述第一存储单元阵列及所述第二存储单元阵列所共用，
在对所述第一存储单元阵列的被选择的存储单元进行置位写入的情况下，对选择全局位线进行充电，其后，使用充电至所述选择全局位线的电压对所述被选择的存储单元施加置位写入电压。
9.根据权利要求8所述的写入方法，其中，在使将所述选择全局位线连接于与选择局域位线之间的晶体管成为关断的状态下，对所述选择全局位线进行充电，其后，通过导通所述晶体管，将所述选择全局位线电连接于所述选择局域位线，从而对所述被选择的存储单元施加所述置位写入电压。
10.根据权利要求9所述的写入方法，其中，对所述晶体管的栅极施加用于生成所述置位写入电压的钳位电压，充电至所述选择全局位线的电压比所述钳位电压大。
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