KR20090006097A - 반도체 전계 효과 트랜지스터, 메모리 셀 및 메모리 장치 - Google Patents

반도체 전계 효과 트랜지스터, 메모리 셀 및 메모리 장치 Download PDF

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크리스티아노 칼리가로
루이기 파스쿠치
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에스티마이크로일렉트로닉스 에스.알.엘.
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Abstract

반도체 물질의 제1 도전 스트립(10), 제1 도전 스트립의 채널부(5c)와 대향하는 반도체 물질의 제어 게이트 영역(7; 35; 55), 제1 도전 스트립과 제어 게이트 영역 사이에 배치된 절연 영역(6; 32; 52)으로 형성된 반도체 장치(1; 38; 48)를 개시한다. 제1 도전 스트립(10)은 서로 인접하게 배치되고 전기적으로 접촉하는 제1 도전 형을 갖는 도전 라인(5) 및 제2 도전 형을 갖는 제어 라인(4)을 포함하고, 도전 라인(5)은 채널부(5c), 채널부 맞은편에 배치된 제1 도전부(5a) 및 제2 도전부(5b)를 형성한다.
반도체 물질, 절연 영역, 도전 스트립, 메모리 셀, 반도체 장치 어레이

Description

반도체 전계 효과 트랜지스터, 메모리 셀 및 메모리 장치{SEMICONDUCTOR FIELD-EFFECT TRANSISTOR, MEMORY CELL AND MEMORY DEVICE}
본 발명은 트랜지스터, 메모리 셀 및 장치 어레이를 형성하는 전계 효과 전자 장치에 관한 것이다.
주지하고 있는 바와 같이, 시장은 항상 증가하는 데이터량을 저장할 수 있는 대용량 저장 메모리를 필요로 한다. 따라서 당분간은 단일 장치에서 항상 증가하고 있는 수의 셀의 집적을 가능하게 하도록 각 셀들의 치수를 저감하는데 연구가 집중되고 있다. 다른 공지의 방법은 다레벨 저장 기술(소위 "전기 증강(electrical enhancement)")을 이용하여 단일 셀에서 증가하는 수의 비트를 저장하도록 하는 것이다.
그러나 두 가지 방법은 메모리 어레이의 설계와, 메모리 어레이 내로/로부터 데이터의 입력 및 출력을 가능케 하도록 설계된 회로의 설계에 있어 이론적 제한과 장해에 관련된 한계를 갖는다.
다른 공지의 방법은 로우 및 컬럼을 포함하는 통상적으로 사용된 평면에 직교하는 방향에서 셀의 전개(development)를 파악하는 것이다. 특히, 중첩 레벨의 셀로 형성되어 3차원을 갖는 3차원 메모리 어레이가 이미 제안되어 있다.
이와 관련하여, US-A-6,034,882는 메모리 셀이 다른 레벨에 배치되고, 상 변화 소자에 연속하게 선택 소자에 의해 형성된 3 차원 어레이를 개시하고 있다. 선택 소자는 예를 들어, PN 다이오드, 쇼트키 다이오드(Schottky diode), 제너 다이오드, SCR, 바이폴라 트랜지스터 또는 전계 효과 트랜지스터로 형성된다. 상 변화 소자는 예를 들어, 유전 물질 또는, 비 결정질 또는 다결정 실리콘의 퓨즈(fuse), 강유전체 커패시터, 또는 홀 효과 장치로 형성된다. 따라서 메모리 어레이는 1회 프로그램가능 셀(OTP 장치)의 그리드로 형성된다. 따라서 이 장치는 셀의 복수 회 소거 및 재기록가 가능할 필요가 있는 대용량 저장 응용에는 적합하지 않다.
US-A-6,501,111은 또한 칼코게나이드(calcogenides)의 이용을 기반으로 상 변화 저항을 기초 셀로서 이용하여 전기적으로 프로그램될 수 있는 3차원 메모리 어레이를 기술하고 있다. 따라서 이 방법은 전자 메모리를 제조하는데 사용된 전형적인 기술과는 다른 기술을 이용하는데, 반도체 산업에 일반적이지 않아서 아직 잘 알려지지 않은 신뢰성을 갖는 비용 및 레벨을 제공하는 특정 물질의 사용을 필요로 한다.
마지막으로, US 6,940,109 B2는 트랜지스터 또는 메모리 셀로 형성되고, 다수의 레벨들을 포함하는 3차원 구조를 기술하는데, 각 레벨은 복수의 병렬 라인들로 형성되고, 각 라인은 그 라인 아래의 레벨과 그 라인 이상의 레벨의 라인들에 수직으로 연장한다. 메모리 어레이의 경우에, 각 라인은 기본적으로 채널 영역들을 하우징하고, 영역들 각각이 대향하고, 그 단부들에서 하부 레벨의 두 개의 라인들과 전기적으로 접촉하는 하부 유전체 층; 일련의 중간 전하 저장 층들; 및 상부 레벨의 채널 영역들과 전기적으로 접촉하는 일련의 상부 도전 층들을 포함하는 층들의 스택으로 형성된다. 따라서 상부 레벨의 채널 영역과 전기적으로 접촉하는 하부 레벨의 두 개의 인접 라인들이 메모리 셀의 소스 및 드레인 영역들을 구성하는 한편, 상부 레벨의 상부 도전 층들이 같은 셀의 게이트를 형성한다. 또한, 소정 레벨의 셀의 게이트를 형성하는 상부 도전 층들이 또한 상부 레벨의 셀들의 소스 및 드레인 영역들을 형성한다.
이렇게 하여 각 메모리 셀은 두 개의 레벨에 걸쳐 있으며, 적어도 3개의 라인 즉, 두 개의 바닥 소스 및 드레인 라인들과 상부 게이트 라인을 포함하도록 형성된다.
따라서 위의 구조는 단위 면적당 셀 밀도에 있어서 상당한 증가를 가능케하지만, 이 구조는 이용가능한 층들을 효율적으로 이용하지 못한다. 또한, 여러 층들, 특히 바닥 소스 및 드레인 라인들에 대한 채널 영역들의 단부들의 정렬에 실제적인 어려움으로 실제 제조가 매우 어렵게 되고, 획득한 공간에서 이득을 부분적으로 무효로 하는 높은 제조 격차(production tolerance)를 필요로 하고, 또한 실제로 어레이 설계의 어려움이 발생하게 된다.
따라서 본 발명의 목적은 공지 방법의 단점을 해소하는 장치, 메모리 셀, 및 메모리 어레이를 제공하는데 있다.
본 발명에 따르면, 각기 청구항 제1항 및 제12항에 정의된 바와 같은 반도체 장치 및 반도체 장치 어레이가 제공된다.
이제 본 발명의 이해를 위해 일부 바람직한 실시예들을 첨부 도면을 참조하여 비한정의 예로만 기술한다.
도 1a는 본 발명의 일 특징에 따른 트랜지스터의 구조를 나타내는 반도체 물질의 바디의 단면도이다.
도 1b는 도 1a의 트랜지스터와 등가의 전기 회로를 도시한다.
도 2는 도 1a에 따른 트랜지스터에 의해 형성된 평면 어레이의 사시도를 도시한다.
도 3은 도 1a의 트랜지스터에 의해 형성된 3차원 멀티트랜지스터 구조의 사시도이다.
도 3a는 도 3의 3차원 멀티트랜지스터 구조의 변형을 도시한다.
도 4a는 본 발명의 제2 특징에 따른 메모리 셀의 구조를 도시하는 반도체 물질의 바디의 단면도이다.
도 4b는 도 4a의 메모리 셀과 등가의 전기 회로를 도시한다.
도 5는 도 4a에 따른 메모리 셀에 의해 형성된 평면 메모리 어레이의 사시도이다.
도 6은 도 5의 평면 구조에 기반한 3차원 메모리 어레이의 사시도이다.
도 7a는 본 발명의 제3 특징에 따른 메모리 셀의 구조를 도시하는 반도체 물질의 바디의 단면도이다.
도 7b는 도 7a의 메모리 셀과 등가의 전기 회로를 도시한다.
도 8은 도 7a에 따른 메모리 셀에 의해 형성된 평면 메모리 어레이의 사시도이다.
도 9는 도 8의 평면 구조에 기반한 3차원 메모리 어레이의 사시도이다.
도 1a는 본 발명의 제1 특징에 따른 트랜지스터(1)의 구조를 도시한다.
트랜지스터(1)는 실리콘 기판(2); 두꺼운 산화물물 층(3); 벌크 영역(4); 도전 영역(5); 게이트 산화물물 영역(6); 및 게이트 영역(7)으로 형성된 스택을 포함하는 반도체 물질(2)의 바디내에 형성된다. 벌크 영역(4)은 바람직하게 예를 들어 70nm의 두께의 P 형의 다결정 실리콘으로 되고, 도전 영역(5)은 바람직하게 예를 들어 50nm의 두께의 N 형의 다결정 실리콘으로 된다. 벌크 영역(4) 및 도전 영역(5)은 제1 도전 스트립(10)을 형성한다. 게이트 영역(7)은 트랜지스터의 어레이에 관한 도 2의 사시도에 도시한 바와 같이 제2 도전 스트립(17)에 의해 형성된다. 게이트 산화물물 영역(6)은 현재 표준 CMOS 프로세스에서 사용된 것들과 유사한 구조 및 두께를 갖고, 게이트 영역(7)은 표준 MOS 장치에서와 같이 N+ 또는 P 도핑을 갖는 다결정 실리콘으로 된다.
도전 영역(5)은 게이트 영역(7)의 제1 측면에서(도면에서 왼쪽에서), 제1 도전 영역(5a)을 형성하는 드레인 단자(D)에 접속되고, 게이트 영역(7)의 제2 측면에서(도면에서 우측), 제2 도전 영역(5b)을 형성하는 소스 단자(S)에 접속된다. 게이트 영역(7) 아래의 그리고 제1과 제2 도전 영역(5a, 5b) 사이의 도전 영역(5) 부분이 채널 영역(5c)을 형성한다. 도면으로부터 알 수 있는 바와 같이, 벌크 영 역(4)은 도전 영역(5a, 5b)과 채널 영역(5c) 아래에서 연속 방식으로 연장한다.
벌크 영역(4)은 벌크 단자(B)에 접속되고, 게이트 영역(7)은 게이트 단자(G)에 접속된다.
도 1a의 트랜지스터(1)와 등가 전기 회로가 도 1b에 도시되는데, 도 1b에서 또한 전압(Vb, Vg, Vd, 및 Vs)이 각기 벌크 단자(B), 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)에 인가되는 것으로 도시되어 있다.
트랜지스터(1)는 "공핍" 형이고, 여기서 게이트 단자에 전압이 부재하고 벌크 영역이 그라운드된 경우, 임계 전압(Vth0)은 N 형의 도핑 레벨과 관련되고, 도전 영역(5)의 두께와 관련된(예를 들어, 나타낸 두께에서, 도핑이 Vth0 = -1.5V이도록 조정될 수 있음)값을 갖는 음의 값으로 된다. 이 상태에서 도전 영역(5)이 전류 도전체로서 동작하고, 드레인 단자(D)와 소스 단자(S) 사이에서 전류를 통과시킨다. 대신, 임계 전압 이하의 값을 갖는 음 전압이 드레인 단자(G)에 인가되어 채널 영역(5c)의 공핍과 이 영역의 핀치 오프(pinch-off)를 일으킨다. 이 상태에서, 트랜지스터(1)는 오프된다.
트랜지스터(1)의 임계 전압은 이하 벌크 전압(Vb)이라고 하는 음 전압을 갖는 전압을 바디 단자(B)를 통해 벌크 영역(4)에 인가함으로써 변경될 수 있다. 이 상태에서, 사실상 바디 효과 때문에 트랜지스터(1)의 임계 전압(Vth)은
Vth = Vth0 + f(Vb)
로 되는데, 여기서, f(Vb)는 벌크 전압(Vb)의 (공지의) 함수이고, 양의 값으로 된다. 특히, 게이트 단자(G)에 전압이 없을 때, 만일
Figure 112008072317563-PCT00001
의 경우,
임계 전압(Vth)은 음의 값이고; 대신
Figure 112008072317563-PCT00002
의 경우,
임계 전압(Vth)은 양의 값이다.
후자의 경우, 트랜지스터(1)는 정상적으로 오프(Vg = 0V)되고, 게이트 전압(Vg)이 표준 인핸스먼트 트랜지스터와 유사하게 임계 전압(Vth)을 초과할 때만 턴온 된다.
전술한 바와 같이, 트랜지스터(1)는 두 개의 다른 제어 영역 즉, 게이트 영역(7) 및 벌크 영역(4)을 갖는데, 이들은 채널 영역(5c)의 핀치 오프를 얻도록 택일적으로 또는 조합으로 사용될 수 있다.
도 1a의 트랜지스터(1)는 예를 들어, 기판(2)의 상부에 두꺼운 산화물물 층(3), P 형의 제1 다결정 실리콘 층을 증착하여 벌크 영역(4)을 형성하도록 층(2-4)의 스택을 형성한 다음, N형의 제2 다결정 실리콘 층을 증착하여 도전 영역(5)을 형성하고, 다음에 표준 방식으로 게이트 산화물물 영역(6) 및 게이트 영역(7)이 형성됨으로써 간단히 제조될 수 있다.
도 2는 도 1a의 트랜지스터(1)를 이용하여 형성된 평면 트랜지스터의 어레이(12)를 도시한다. 알 수 있는 바와 같이, 복수의 스트립(10)은 두꺼운 산화물물 층(3)의 상부에서 연장되고, 각 스트립(10)은 유전 물질로 된 절연 영역(11)에 의해 서로 수평으로 절연된 벌크 라인(14) 및 도전 라인(15)에 의해 형성된다. 복수 의 게이트 산화물물 라인(16) 및 복수의 게이트 라인(17)은 스트립(10)에 수직한 방향에서 스트립(10)과 절연 영역(11)의 상부에서 연장한다.
도 2의 어레이(12)에서, 각 스트립(10)은 각각의 게이트 라인(17)에 각기 대향하는 복수의 채널부(5c) 및 각 채널부 맞은편에 배치된 복수의 제1 및 제2 도전부(5a, 5b)를 형성한다. 실제로, 각 스트립(10)은 서로 케스케이스 접속되고(cascaded-connected), 스트립(10)의 방향에서 정렬된 복수의 트랜지스터(1)를 형성한다. 또한, 각 게이트 라인(17)은 게이트 라인(17)의 방향에서 복수의 상호 절연된 트랜지스터(1)를 형성한다.
도 2의 어레이(12)에서, 벌크 라인(14)(Vb = 0V)의 바이어싱의 부재시 도 1a를 참조하여 기술한 것과 유사하게, 같은 스트립(10)을 따라 모든 트랜지스터가 온된다. 대신, 벌크 전압(Vb)이 벌크 라인(14)에 인가된 경우, 스트립(10) 상의 모든 트랜지스터가 오프된다. 따라서, 도 2의 어레이의 각 트랜지스터(1)의 도전성은 어레이(12)의 벌크 라인(14) 및 게이트 라인(17)에 적합한 벌크 전압을 인가함으로써 조정될 수 있다. 예를 들어, 트랜지스터는 V = 1.5-2V로 바이어스될 수 있고, 게이트 전압(Vg)에 따라 온 또는 오프 상태에 있게 된다.
제조 프로세스는 스트립(10) 사이에 절연 영역(11)의 배치를 필요로 하는 것을 제외하고는 전술한 것과 유사하다. 절연 영역은 예를 들어, 영역(14 및 15)을 형성하기 위한 실시 이전에 트랜치를 형성하고 이 트랜치들을 유전 물질로 충전함으로써 형성된 산화물물 영역일 수 있다.
도 3은 복수의 평면 또는 레벨로 형성된 3차원 트랜지스터를 도시하는데, 복 수의 평면 또는 레벨 각각은 도 2에 도시한 구조를 가지며, 도 2에서 각 레벨의 게이트 영역들은 이하에서 상세히 기술하는 바와 같이 도 2의 스트립(10)과 같은 구조를 갖는 스트립(10)으로 형성된다.
바닥 레벨을 제외하고, 도 2와 정확하게 같은 구조를 가지므로 같은 참조 번호들이 사용되는 도 3의 구조에서, 각 레벨은 도시의 명확화를 위해 도 3의 좌측 부분에서만 도시된 절연 영역(24)으로 서로 분리된 복수의 스트립(20)을 구비한다. 각 스트립(20)은 게이트 산화물물 층(21), 벌크 라인(22) 및 도전 라인(23)을 포함하고, 라인(22, 23)은 바람직하게 벌크 라인(14) 및 도전 라인(15)과 같다. 이와 달리, 게이트 산화물물 층(21)은 도 3a에서 볼수 있는 바와 같이, 하부 레벨의 표면 모두에 걸쳐 연장할 수 있고, 어레이 전체에 걸쳐 연속될 수 있다.
각 레벨의 스트립(20)은 하부 또는 상부 레벨의 스트립(10, 20)에 수직한 방향에서 연장한다. 이렇게 해서 각 트랜지스터는 소정 레벨(이 라인은 도 1a의 도전 영역(5)을 형성함)의 단 하나의 스트립(10 또는 20) 및 바로 위 레벨(이 라인은 도 1a의 게이트 영역(7)을 형성함)의 단 하나의 스트립(20)에 의해 형성된다. 또한, 각 스트립(20)은 소정 레벨의 트랜지스터의 도전 영역(5) 또는 하부 레벨의 트랜지스터의 게이트 영역(7)으로서 택일적으로 동작한다.
도 4a는 도 1a의 트랜지스터 구조를 기반으로 한 메모리 셀(38)의 구조를 도시하므로, 같은 부분들은 같은 참조 번호로 도시한다.
구체적으로, 메모리 셀(38)은 실리콘 기판(2); 두꺼운 산화물물 층(3); 벌크 영역(4); 도전 영역(5); 게이트 산화물물 영역(32); 부동 게이트 영역(33); 인터폴 리(interpoly) 산화물물 영역(34) 및 제어 게이트 영역(35)을 포함한다. 게이트 산화물물 영역(32), 부동 게이트 영역(33) 및 인터폴리 산화물물 영역(34)은 원래 공지된 방식으로 절연 게이트 영역(31)을 형성한다. 부동 게이트 영역(33) 및 제어 게이트 영역(35)은 모두 다결정 실리콘이다.
도 1a와 유사하게, 도전 영역(5)은 일 단부에서 드레인 단자(D)에 그리고 타 단부에서 소스 단자(S)에 접속되고, 벌크 영역(4)은 벌크 단자 즉, 접속부(B)(Vb로 설정됨)에 접속되고, 제어 게이트 영역(35)은 게이트 단자 즉, 접속부(G)(Vg로 설정됨)에 접속된다.
도 4a의 메모리 셀(38)과 등가 전기 회로를 도 4b에 도시한다.
메모리 셀(38)의 동작을 이하 기술한다. 벌크 영역(4)이 바이어스되지 않는 경우(Vb = 0V), 메모리 셀(38)은 두 개의 다른 임계 값(Vth0v 및 Vth0p)을 갖는데, 메모리 셀이 깨끗하거나(소거) 또는 프로그램되었는지 여부에 따라 Vth0v < Vth0p식이 성립한다.
또한, 도 1a의 트랜지스터(1)와 유사하게 각 메모리 셀(38)의 임계 전압은 음의 값을 갖는 벌크 전압(Vb)을 통해 각각의 벌크 층(4)을 바이어싱함으로써 변경될 수 있다. 이 상태에서, 사실상 바디 효과 때문에, 메모리 셀(38)은 깨끗한 메모리 셀의 경우에 깨끗한 임계 전압(Vthv) 및 프로그램된 메모리 셀의 경우에 프로그램된 임계 전압(Vthp)을 갖는데 다음식,
Vthv = Vth0v + f(Vb),
Vthp = VthOp + f(Vb),
으로 표현되고, 여기서 f(Vb)는 벌크 전압(Vb)의 (공지의) 함수이다.
특히, 깨끗한(소거된) 메모리 셀의 경우에, 벌크 전압(Vb)이 f(Vb) <
Figure 112008072317563-PCT00003
가 성립하도록 인가된 경우, 임계 전압(Vthv)은 아직 음의 값이고, 게이트 전압(Vg = 0V)의 부재시, 셀은 약간 도전된다.
대신, f(Vb)≥
Figure 112008072317563-PCT00004
인 경우, Vthv 는 양의 값이고, 셀은 Vg < Vthv 의 경우 오프되고, Vg > Vthv 의 경우 온된다.
바디 전압(Vb)이 인가됨으로써, 프로그램된 임계 전압(Vthp)의 유사한 이동이 일어나서, 벌크 영역(4)이 음의 전압에서 바이어스되고 중간 게이트 전압(Vg)이 Vthv와 Vthp 사이에 인가된 경우 두 레벨 메모리 셀에서와 같이 메모리 셀(38)을 판독할 수 있다.
메모리 셀(38)의 프로그래밍은 제어 게이트 영역(35)에 고 전압, 예를 들어 18V를 인가함으로써 Flower Nordheim 터널링 효과에 의해 얻어진다.
메모리 셀(38)의 소거는 고 전압, 예를 들어 18-20V를 벌크 영역(4) 및 도전 영역(5)(전기적으로 서로 접속됨)에 인가함으로써 프로그래밍 전압에 대해 극성을 역으로 함으로써 발생된다.
도 5는 도 4a의 복수의 메모리 셀(38)에 의해 형성된 평면 메모리 어레 이(30)를 도시한다.
구체적으로, 평면 메모리 어레이(30)는 실리콘 기판(2), 두꺼운 산화물물 층(3) 및 복수의 절연 영역(11)에 의해 서로 절연된 복수의 스트립(10)을 포함한다. 각 스트립은 도 2와 유사하게 벌크 라인(14) 및 도전 라인(15)를 포함한다. 또한 여기서 영역(32-34)으로 형성된 복수의 절연 게이트 영역(31)은 각 스트립(10)의 상부에서 연장한다. 절연 영역(도시 않음)은 절연 게이트 영역(31) 사이로 연장한다. 다결정 실리콘으로 되고 도 4a의 제어 게이트 영역(35)을 형성하는 워드라인은 절연 게이트 영역(31)의 상부에서 연장한다. 워드라인(36)은 또한 절연 영역(도시 않음)으로 분리된다. 또한, 이 경우, 개별 게이트 산화물물 영역(32)을 갖는 대신에 어레이의 모든 표면에 걸쳐 연장하는 단 하나의 연속 게이트 산화물물 층을 가질 수 있다.
워드라인(36)은 스트립(10)에 수직한 방향에서 연장하고, 워드라인 각각은 사용시 게이트 전압(Vgi-1, Vgi,...)에 바이어스된 게이트 접속부(Gi-1, Gi,...,)에 접속된다. 스트립(10)은 제1 단부에서 비트라인 접속부(BLi-1, BLi,...)에 접속되고, 대향 단부에서 공통 소스 접속부(S)에 접속된다(예를 들어, 판독시 그라운드에 접속됨). 벌크 라인(14)은 각각의 벌크 접속부(Bi-1, Bi,...,)에 접속된다.
실제로, 각각의 절연 게이트 영역(31)은 상부 스트립(10) 부분과 하부 워드 라인(36) 부분과 더불어 메모리 셀(38)을 형성하고, 메모리 셀(38)은 스트립(10) 및 워드라인을 따라 정렬된다. 또한, 각 메모리 셀(38)은 단일 스트립(10)의 한 부분, 상부 워드라인(36) 부분 및 개재된 절연 게이트 영역(31)에 의해서만 형성된다.
평면 메모리 어레이(30)의 동작은 메모리 셀(38)에 대한 고려사항을 기초로 한다.
도 6은 도 5의 평면 메모리 어레이(30)에 기초한 3차원 메모리 어레이(40)를 도시한다.
구체적으로, 바닥 레벨을 제외하고, 도 5에 도시한 것과 정확하게 같은 구조를 가져서 같은 참조 번호가 사용된 도 6의 구조에서, 각 레벨은 복수의 스트립(41) 및 복수의 절연 게이트 영역(31)을 포함한다. 각각의 스트립(41)은 영역(14, 15)과 유사한 벌크 영역(42) 및 도전 영역(43)을 포함한다. 절연 게이트 영역(31)은 또한 여기서 영역(32-34)으로 형성된다. 바람직하게, 인터폴리 산화물물 영역(34)은 메모리 셀(38)을 비대칭으로 만들도록 게이트 산화물물 영역(32)의 전기적 두께 이상의 전기적 두께(상대 유전 상수로 나눠진 두께와 동일)를 갖는다.
각 레벨의 스트립(41)은 하부 또는 상부 레벨의 스트립(10, 41)에 수직한 방향에서 연장하고, 절연 게이트 영역(31)은 연속 레벨의 스트립(41) 사이의 교차점에 배치된다. 인접 스트립(41) 및 절연 게이트 영역(31)은 절연 영역(44)(부분적으로만 도시, 영역(11)과 유사)에 의해 분리된다. 이렇게 하여 각 메모리 셀(38)은 소정 레벨(제1 도전 영역(5a), 제2 도전 영역(5b) 및 제3 도전 영역(5c)을 포함하는 도전 영역을 형성)의 단 하나의 스트립(10 또는 41) 및 바로 위 레벨(제어 게이트 영역을 형성)의 단 하나의 스트립(41)뿐만아니라 개재된 절연 게이트 영 역(31)에 의해 형성된다. 또한, 각 스트립(41)은 소정 레벨(제1 방향에서 정렬됨) 의 메모리 셀(38)의 도전 영역 또는 하부 레벨(제1 방향에 수직한 제2 방향에서 정렬됨)의 메모리 셀의 제어 게이트 영역으로서 택일적으로 동작한다.
도 6의 3차원 메모리 어레이의 각 레벨의 동작은 평면 메모리 어레이(30)에 대해 나타낸 것과 유사하다. 물론, 이 경우, 여러 레벨의 각 스트립의 정확한 선택 및 바이어싱을 위한 선택기들이 적어도 각 스트립(41)의 일 단부에서 제공된다. 또한, 영역(32)과 영역(34) 사이의 두께 차이는 프로그래밍 및 소거가 게이트 산화물물 영역(32)을 통해서만 발생하는 것을 보장하여 소정 레벨의 셀들의 프로그래밍 또는 소거를 보장한다.
도 7a는 도 1a의 트랜지스터 구조에 기반한 다른 메모리 셀(48)의 구조를 도시하므로, 동일한 부분들을 같은 도면 번호들로 도시한다.
구체적으로, 메모리 셀(48)은 다결정 실리콘의 실리콘 기판(32); 두꺼운 산화물물 층(3); 벌크 라인(14); 도전 라인(15); ONO 영역(51) 및 제어 게이트 영역(55)을 포함한다. ONO 영역(51)은 게이트 산화물물 영역(52); 실리콘 질화물의 전하 트래핑 영역(53), 및 바람직하게 게이트 산화물물 영역(52)의 두께 이상의 두께를 갖는 인터폴리 산화물 영역(54)을 포함한다.
예를 들어, 벌크 라인(14)은 50nm의 두께를 갖고, 도전 라인(15)은 30nm의 두께를 갖고, 게이트 산화물 영역(52)은 7nm의 두께를 갖고, 전하 트래핑 영역(53)은 8nm의 두께를 갖고, 인터폴리 산화물 영역(54)은 13nm의 두께를 갖고, 제어 게이트 영역(55)은 50nm의 두께를 갖는다.
도 1a와 유사하게, 도전 라인(15)은 드레인 단자(D) 및 소스 단자(S)에 접속되고, 벌크 라인(14)은 벌크 단자 즉, 접속부(B)(Vb로 설정됨)에 접속되고, 제어 게이트 영역(55)은 게이트 단자 또는 접속부(G)(Vg로 설정됨)에 접속된다. 실제로, 도 7a의 메모리 셀(48)에서, 도 4a의 절연 게이트 영역(41)은 ONO 영역(51)로 대체된다. 따라서 전하 트래핑 층은 유전 물질로 되고, 프로그래밍 단계에서 트랩된 전기 전하들은 전하 트래핑 영역에서 자유로이 이동하지 않는다. 메모리 셀(48)의 구조 및 동작에 있어서 나머지는 메모리(38)의 구조 및 동작과 같다.
메모리 셀(48)과 등가 전기 회로를 도 7b에 도시한다.
메모리 셀(48)의 동작은 도 4a와 관련한 메모리 셀(38)에 대해 전술한 동작과 유사하다.
도 8은 도 7a의 복수의 메모리 셀(48)로 형성된 평면 메모리 어레이(50)를 도시한다.
구체적으로, 평면 메모리 어레이(50)는 실리콘 기판(2), 두꺼운 산화물 층(3) 및 복수의 스트립(10)을 포함한다. 게이트 산화물 층(57)으로 형성된 ONO 스택, 실리콘 질화물의 전하 트래핑 층(58) 및 인터폴리 산화물 층(59)은 각 스트립(10)의 상부에서 연장한다. 다결정 실리콘의 워드라인(56)은 ONO 스택의 상부에서 연장하고, 도 7a의 제어 게이트 영역(55)을 형성한다. 실제로, 워드라인(56)은 제어 게이트 영역을 형성하고, ONO 스택은 워드라인(56)과 스트립(10)의 교차점에서, 양호한 이해를 위해 도 7a에서 파선으로 부분적으로 나타낸 도 7a의 절연 게이트 영역(51)을 형성한다. 실제로, 전하 트래핑 영역(58)은 유전 물질로 되어 트랩 된 전하들의 이동을 불가능하게 하므로, 이 층은 연속 층으로 형성될 수 있고, 이 형성을 위해 고의로 제공되는 마스킹 및 에칭 단계들이 필요치 않게 되어 손상을 줄 수 있는 단계들이 제거므로 제조 비용 절감과 보다 양호한 전기적 동작이 가능하다.
워드라인(56)은 스트립(10)에 수직한 방향에서 연장하고, 워드라인 각각은 사용시 게이트 전압(Vgi-1, Vgi,...)에서 바이어스된 게이트 접속부(Gi-1, Gi,...,)에 각각 접속된다. 도 5와 유사하게, 스트립(10)은 제1 단부에서 비트라인 접속부(BLi-1, BLi,..,)에 접속되고, 대향 단부에서 공통 소스 접속부(S)에 접속된다. 벌크 라인(14)은 각각의 벌크 접속부(Bi-1, Bi,...)에 접속된다.
실제로, 스트립(10)과 워드라인(56)의 교차점에 배치된 ONO 층의 부분들은 이들 스트립(10)과 이들 라인(56)의 대향 부분들과 더불어 메모리 셀(48)을 형성한다.
이와는 달리, 메모리 어레이(50)의 영역에 걸쳐 연장하는 비 정의된 ONO 스택을 갖는 대신에, 워드라인(56)에 자체 정렬되고, 같은 마스크를 이용하여 형성된 복수의 ONO 라인들을 가질 수 있다.
또한, 실리콘 질화물 대신에, 전하 트래핑 층(58)은 다결정 그레인들이 서로 융합되지(merge with) 않는 식으로 증착된 폴리실리콘의 매우 얇은 층으로 될 수 있다. 따라서 각각의 마이크로그레인(micrograin) 또는 나노그레인(nanograin)은 같은 레벨에서 인접한 것들로부터 공간적으로 분리되어 실질적으로 게이트 산화물 층(57)과 인터폴리 산화물 층(59) 사이에서 절연되고, 국부적 부동 게이트 영역으로서 동작한다. 전계를 반전시킴으로써 마이크로그레인/나노그레인 내로/으로부터 전자들을 효과적으로 주입/추출할 수 있다. 스트립(10) 및 워드라인(56)의 교차 영역 밖의 마이크로그레인/나노그레인 모두는 도전성을 갖기는 하나 비활성을 갖는데, 이는 이들이 서로 수평으로 이격되어 떨어져있기 때문이다.
도 8의 평면 메모리 어레이(50)의 동작은 도 4의 메모리 어레이(40)의 동작과 유사하다.
이 방법은 작은 전체 치수의 경우에도(예를 들어, 50nm의 채널 길이와, 또한 대략 50nm의 스트립(10)과 워드라인(56) 사이의 간격 즉, "프린지 캐패시턴스(fringe capacitance)"라고 하는 현상의 경우), 메모리 셀(48) 사이의 용량성 결합 문제를 나타내지 않는 장점을 갖는다.
도 9는 도 8의 평면 메모리 어레이(50)에 기반한 3차원 메모리 어레이(60)를 도시한다.
구체적으로, 바닥 레벨을 제외하고, 도 8의 구조와 정확하게 같은 구조를 갖는 도 9의 구조에서, 각 레벨은 ONO 스택(57-59) 및 절연 영역(64)으로 분리된 복수의 스트립(61)을 포함한다. 각 스트립(61)은 라인(14, 15)과 유사한 벌크 라인(62)과 도전 라인(63)을 포함한다.
도 6과 유사하게, 각 레벨의 스트립(61)은 상부 또는 하부 레벨의 스트립(10, 61)에 수직한 방향에서 연장한다. 이렇게 하여 각 메모리 셀은 소정 레벨(도전 영역을 형성)의 단 하나의 스트립(10 또는 61) 및 바로 위 레벨(제어 게이트 영역을 형성)의 단 하나의 스트립(61)뿐만 아니라 상기 두 스트립(61) 사이의 교차점에 배치된 ONO 스택의 부분으로 만들어진다. 따라서 도 6과 유사하게, 각각의 스트립(61)은 소정 레벨의 메모리 셀(48)의 도전 영역 및 하부 레벨의 메모리 셀(48)의 게이트 영역으로서 택일적으로 동작한다.
또한, 이 경우 도 8의 평면 메모리 어레이(50)에서와 같이, 전하 트래핑 영층(58)은 매우 얇은 증착 폴리실리콘 층으로 될 수 있고, 및/또는 스택(57-59)은 스트립(61)과 합동하는 복수의 스트립을 형성하도록 형성될 수 있다.
전술한 장치의 장점들은 위의 설명으로부터 명확하다. 특히, 기본 구조의 극도의 융통성(extreme flexibility)을 강조한다. 실제로, 채널, 하나의 또한 같은 도전 영역(5)에서 소스 및 드레인 영역이 형성되고, 그리고 게이트 영역(7)과 벌크 영역(4)으로 형성된 두 개의 제어 영역이 존재함으로써 극도로 콤팩트한 구조를 얻을 수 있다. 이런 식으로, 각 트랜지스터(1) 또는 어레이의 메모리 셀(18, 31, 38)은 항상, 서로 교차하여 사진석판술 제한으로 한정되지 않는 작은 측면 공간을 점유하는 두 개의 스트립으로만 만들어진다. 따라서 전체 어레이는 2차원 방법 및 3차원 방법 모두에서 전체 치수를 작게 제공할 수 있다.
또한, 채널이 핀치 오프되는 경우에도 채널 영역(5c)에 인접한 영역(5a, 5b)이 극성의 반전을 겪지 않으므로 같은 형의 또는 다른 형의 다른 장치들의 유사한 부분을 갖는 바람직한 영역(5a, 5b)의 접속부를 만들 수 있다. 따라서 기본 구조는 여러 방식으로 조합될 수 있고, 임의 형태의 회로 또는 전체 구조를 만들 수 있다.
기본 구조는 또한 어레이를 이루도록 접속되는, 트랜지스터 또는 메모리 셀, 개별 장치 또는 장치들을 형성하도록 용이하게 변경될 수 있으며, 따라서 이들은 위에서 상세히 기술한 바와 같이 2차원 형태 또는 아니면 3차원 형태로 될 수 있다.
벌크 영역(4) 또는 게이트 영역(7)에 핀치 오프 전압을 인가하거나 또는 임의의 경우에 제어 영역(4, 7)에 인가된 전압을 조합 방식으로 여러가지로 변경함으로써 채널부(5c)의 핀치 오프를 얻을 수 있어서 장치에서 상당한 기능적 융통성을 제공할 수 있다.
또한, 메모리 셀의 기본 구조는 다른 기술을 이용하여 용이하게 변경되어 질화물을 이용하여, 폴리실리콘 나노층을 이용하여, 상 변화 물질을 이용하여 또는 정보 저장의 임의의 물리적 원리를 나타내는 임의의 다른 물질을 이용하여 ONO 형태의 게이트 영역을 제공할 수 있다.
마지막으로, 공지되어 있는 다년간 테스트된 물질의 사용으로 장치의 제어성 및 재생성을 보장한다.
또한, 부속 청구범위에 정의된 본 발명의 영역 내에서 여기서 기술 및 도시한 장치에 대한 여러 변경 및 변형이 이루어질 수 있음은 명확하다.
특히, 장치(트랜지스터 및 셀)가 다른 형태의 구조를 실시하는 여러 방식으로 접속될 수 있음을 강조한다. 특히, 메모리 어레이의 경우에, AND 및 OR 구조를 얻을 수 있다. 벌크 영역(4; 14; 22; 42; 62) 및 접속 영역(5; 15; 43; 63)은 다르게 배치 예를 들어, 서로 나란히 수평으로 배치될 수 있다.

Claims (22)

  1. 반도체 물질의 제1 도전 스트립(10);
    상기 제1 도전 스트립의 채널부(5c)와 대향하는 반도체 물질의 제어 게이트 영역(7; 35; 55); 및
    상기 제1 도전 스트립과 상기 제어 게이트 영역 사이에 배치된 절연 영역(6; 32; 52)을 포함하는 반도체 장치(1; 38; 48)로서,
    상기 제1 도전 스트립(10)은 제1 도전형의 도전 라인(5) 및 제2 도전형의 제어 라인(4)을 포함하고, 상기 도전 라인(5) 및 제어 라인(4)은 서로 인접하여 전기적으로 접촉하고, 상기 도전 라인(5)은 상기 채널부(5c), 상기 채널부 맞은편에 배치된 제1 도전부(5a) 및 제2 도전부(5b)를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    각각의 제어 전압을 상기 제어 게이트 영역(7; 35; 55) 및 상기 제어 라인(5)에 공급하여 상기 장치의 제1 동작 조건에서 상기 채널부(5c)의 핀치 오프(pinch-off), 및 상기 제1 및 제2 도전부(5a, 5b) 사이의 전기적 단절을 일으키고, 상기 장치의 제2 동작 조건에서 상기 제1 및 제2 도전부(5a, 5b) 사이의 전기적 접속을 유지하도록 구성된 제1 및 제2 바이어싱 수단(G, B)을 더 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 도전 라인(5) 및 제어 라인(4)은 서로 접촉하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도전 라인(5) 및 제어 라인(4)은 서로 중첩되는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    반도체 바디(2), 및 상기 반도체 바디(2)와 상기 제1 도전 스트립(10) 사이에 배치된 유전체 층(3)을 포함하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    전계 효과 트랜지스터(1)를 형성하는 반도체 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    메모리 셀(38; 48)을 형성하는 반도체 장치.
  8. 제7항에 있어서,
    상기 메모리 셀(38; 48)은 상기 절연 영역(32; 53)을 결합하고, 상기 제어 게이트 영역(35; 55)과 상기 채널부(5c) 사이에 배치된 절연 게이트 영역(31; 51)을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 절연 게이트 영역은 반도체 물질의 부동 게이트 영역(31; 51)을 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 부동 게이트 영역(31; 51)은 실리콘 질화물, 서로 분리된 마이크로그레인/나노그레인으로 형성된 폴리실리콘, 및 칼코게나이드(calcogenides) 중에서 선택된 물질 층(33; 53)을 포함하는 반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 도전 스트립(10)에 횡으로 연장하는 제2 도전 스트립(7)에 속하는 제어 게이트 영역(7; 35; 55)을 구성하는 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 따른 반도체 장치(1; 38; 48)의 어레이(12; 18; 30; 40; 50; 60)로서,
    서로 나란하게 연장하는 복수의 제1 도전 스트립(10);
    상기 제1 도전 스트립(10)에 횡으로 서로 나란하게 연장하는 복수의 제2 도전 스트립(17; 20; 36; 41; 56; 61); 및
    상기 제1 도전 스트립과 상기 제2 도전 스트립 사이의 교차점들에 배치된 복수의 절연 영역(16; 21; 32; 57)을 포함하고,
    상기 제1 도전 스트립(17; 20; 36; 41; 56; 61) 각각은 서로 인접하는 제1 도전 라인(15) 및 제1 제어 라인(14)을 포함하고, 상기 제1 도전 라인(15)은 제 1 도전형이고, 상기 제1 제어 라인(14)은 제2 도전형이며, 상기 제1 도전 라인(15) 각각은 제2 도전 스트립(17; 20; 36; 41; 56; 61) 각각과 각기 대향하는 복수의 제1 채널부(5c), 및 상기 제1 채널부(5c) 맞은편에 배치된 복수의 제1 및 제2 도전부(5a, 5b)를 구비하고, 상기 제2 도전 스트립(17; 20; 35; 41; 55; 61)은 상기 제1 도전 스트립의 제1 채널부 각각과 각기 대향하는 제어 게이트 영역(7; 35; 55)을 형성하는 반도체 장치 어레이.
  14. 제13항에 있어서,
    상기 제2 도전 스트립(17; 20; 36; 41; 56; 61) 중 적어도 하나에 또한 상기 제1 제어 라인(14) 중 적어도 하나에 각각의 제어 전압(Vg, Vb)을 공급하여 상기 제1 채널부(5c) 중 적어도 하나의 핀치 오프, 및 하나의 제1 채널부에 인접한 각각의 제1 도전부(5a)와 각각의 제2 도전부(5b) 사이의 전기적 단절을 일으켜서 상기 어레이의 제1 동작 조건에서 상기 제1 채널부와 인접하는 제1 및 제2 도전부에 의해 형성된 반도체 장치를 스위치 오프하며, 각각의 제1 도전부(5a)와 각각의 제2 도전부(5b) 사이에 전기적 접속을 유지하여 상기 어레이의 제2 동작 조건에서 상기 반도체 장치를 턴 온하도록 구성된 제1 및 제2 바이어싱 수단(G, B)을 더 포함하는 반도체 장치 어레이.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 절연 영역(16; 21; 32; 57)은 같은 층에 속하는 반도체 장치 어레이.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 절연 영역(32; 57)과 상기 제2 도전 스트립(36; 41; 56; 61) 사이에 배치된 복수의 제2 절연 영역(34; 59) 및 복수의 제1 전하 트래핑 영역(33; 58)을 포함하는 반도체 장치 어레이.
  17. 제16항에 있어서,
    상기 제1 전하 트래핑 영역은 반도체 물질의 부동 게이트 영역인 반도체 장치 어레이.
  18. 제16항에 있어서,
    상기 제1 전하 트래핑 영역(33; 58)은 실리콘 질화물, 서로 분리된 마이크로그레인/나노그레인으로 형성된 폴리실리콘, 및 칼코게나이드 중에서 선택된 물질로 이루어진 반도체 장치 어레이.
  19. 제18항에 있어서,
    상기 제1 전하 트래핑 영역(33; 58)이 같은 층에 속하고, 상기 제2 절연 영역(34; 59)이 같은 층에 속하는 반도체 장치 어레이.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서,
    3차원 어레이(40; 60)를 형성하고;
    상기 제2 도전 스트립(41; 61)에 횡으로 서로 나란하게 연장하는 복수의 제3 도전 스트립(41; 61); 및
    상기 제2 및 제3 도전 스트립 사이의 교차점들에 배치된 복수의 제3 절연 영역(32; 57)을 포함하며,
    상기 제2 도전 스트립(41; 61) 각각은 서로 인접한 제2 도전 라인(43; 63) 및 제2 제어 라인(42; 62)을 포함하고, 상기 제3 도전 스트립(41; 61) 각각은 서로 인접한 제3 도전 라인(43; 63) 및 제3 제어 라인(42; 62)을 포함하고, 상기 제2 및 제3 도전 라인(43; 63)은 제1 도전형이고, 상기 제2 및 제3 제어 라인(42; 62)은 제2 도전형이며, 상기 제2 도전 라인(43; 63)은 제3 도전 스트립(41; 61) 각각과 각기 대향하는 복수의 제2 채널부(5c), 및 상기 제2 채널부 맞은편에 배치된 복수의 제1 및 제2 도전부(5a, 5b)를 포함하고, 상기 제3 도전 스트립(41; 61)의 상기 제3 제어 라인(42; 62)은 상기 제2 채널부와 대향하는 반도체 장치 어레이.
  21. 제20항에 있어서,
    제16항 내지 제19항 중 어느 한 항에 따를 때, 상기 제2 제어 절연 영역(32; 57)과 상기 제3 도전 스트립(41; 61) 사이에 배치된 복수의 제4 절연 영역(34; 59) 및 복수의 제2 전하 트래핑 영역(33; 58)을 포함하는 반도체 장치 어레이.
  22. 제21항에 있어서,
    상기 제4 절연 영역(34; 59)은 상기 제3 절연 영역(32; 57) 보다 큰 두께를 갖고, 상기 제2 절연 영역(34; 59)은 상기 제1 절연 영역(32; 57)보다 큰 두께를 갖는 반도체 장치 어레이.
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