CN117916805A - 薄膜铁电晶体管的三维nor存储器串阵列 - Google Patents

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Abstract

一种存储器结构包括经组织为水平NOR存储器串的储存晶体管，其中这些储存晶体管是具有形成为邻近于半导体通道的铁电闸极介电层的薄膜铁电场效晶体管(FeFET)。在一些具体实例中，该半导体通道由氧化物半导体材料形成，且这些铁电储存晶体管是其中该通道中无p/n接面的无接合晶体管。在一些具体实例中，各NOR存储器串中的这些铁电储存晶体管共用作为共同源极线的第一导电层以及作为共同位元线的第二导电层，该第一导电层及该第二导电层与该半导体通道电接触。大量NOR存储器串中的这些铁电储存晶体管经配置以形成半自主三维存储器阵列(图案块)，其中各图案块协同存储器控制器来借由各图案块下面的半导体基板中的电路系统而经个别地定址及控制。

Description

薄膜铁电晶体管的三维NOR存储器串阵列
技术领域
本发明关于高密度存储器结构。特别地，本发明关于由互连薄膜储存元件(例如，薄膜储存晶体管的三维阵列)形成的高密度、低读取潜时存储器结构，包括经组织为NOR型存储器串(「NOR存储器串」)的存储器结构。
背景技术
NOR型存储器串包括储存晶体管，这些储存晶体管共用一共同源极区及一共同汲极区，同时允许各储存晶体管经个别地定址及存取。2018年11月6日发布的题为「Capacitive-Coupled Non-Volatile Thin-film Transistor NOR Strings in Three-Dimensional Arrays」的美国专利10,121,553(‘553专利)揭示经组织为形成于半导体基板的平坦表面上方的NOR存储器串的三维阵列的储存晶体管或存储器晶体管。‘553专利出于所有目的以全文引用的方式并入本文中。在‘553专利中，NOR存储器串包括共用一共同位元线及一共同源极线的大量薄膜储存晶体管。特别地，‘553专利揭示NOR存储器串，其包括(i)共同源极区及共同汲极区，此两者均沿着水平方向纵向地延伸；以及(ii)用于储存晶体管的闸极电极，其各自沿着竖直方向延伸。在本说明书中，术语「竖直」是指垂直于半导体基板的表面的方向，且术语「水平」是指平行于该半导体基板的表面的任何方向。在三维阵列中，NOR存储器串设置于半导体基板上方的多个平面(例如，8或16个平面)上，其中NOR存储器串在各平面上配置成列。对于电荷捕获型储存晶体管，数据储存在各储存晶体管中的电荷储存膜中。举例而言，电荷储存膜包括以此次序配置且被称为ONO层的穿隧介电层、电荷捕获层及阻挡层，其可实施为包括氧化硅、氮化硅及氧化硅的多层。跨越电荷储存膜的所施加电场添加电荷或自电荷捕获层中的电荷阱去除电荷，由此更改储存晶体管的临限电压以将给定逻辑状态编码至储存晶体管。
可电极化材料(「铁电材料」)，尤其是用于半导体制造制程中的可电极化材料的进步表明了铁电存储器电路中的新的潜在应用。举例而言，等人在2011国际电子装置会议(2011International Electron Devices Meeting；IEDM)公开的论文「Ferroelectricity in Hafnium Oxide:CMOS compatible Ferroelectric Field EffectTransistors」(第24.5.1至24.5.4页)揭示了使用氧化铪作为闸极介电材料的铁电场效晶体管(「FeFET」)。借由控制铁电闸极介电层中的极化方向，FeFET可经程序化以具有两个临限电压中的任一者。FeFET的各临限电压构成表示指定逻辑值的一状态，例如「程序化」状态或「抹除」状态。此FeFET在高密度存储器电路中具有应用。举例而言，D.V.NirmalRamaswamy等人在2013年5月17日申请的题为「Apparatuses having a ferroelectricfield-effect transistor memory array and related method」的美国专利申请案第13/897,037号且现为美国专利9,281,044揭示了FeFET的三维阵列。
然而，先前技术的FeFET具有低耐久性。举例而言，K.Florent等人在2018IEEE国际电子装置会议(2018IEEE International Electron Devices Meeting；IEDM)公开的论文「Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture:Towards DenseLow-Power Memory」(第2.5.1至2.5.4页)揭示了仅104个循环的耐久性。此低耐久性使存储器电路实际上不适合用于许多存储器应用。
发明内容
在本发明的具体实例中，一种形成于一半导体基板的一平坦表面上方的三维存储器结构包括经组织为沿着实质上平行于该半导体基板的该平坦表面的一第一方向延伸的NOR存储器串的多个堆叠的薄膜铁电场效晶体管(FeFET)的多个堆叠。各堆叠的NOR存储器串沿着实质上垂直于该平坦表面的一第二方向而设置成彼此叠加。各NOR存储器串内的这些FeFET共用一共同源极层及一共同汲极层，其中各层沿着该第一方向延伸。
在一些具体实例中，NOR存储器串的各堆叠包括沿着该第二方向而配置成彼此叠加的多个存储器串对，各存储器串对是借由一第一隔离层与其他存储器串对隔离。此外，各存储器串对包含一第一共同汲极层、一第一共同源极层以及一第二共同汲极层，各层是借由一第二隔离层在该第二方向上彼此间隔开配置。此外，各存储器串对包括由该第一共同汲极层及该第一共同源极层形成的一第一NOR存储器串，以及由该第二共同汲极层及该第一共同源极层形成的一第二NOR存储器串。
该存储器结构进一步包括设置成邻近于NOR存储器串的各堆叠且与各别堆叠中的这些共同源极层及这些共同汲极层接触的一半导体层。在该第二方向上设置于邻近共同源极层与共同汲极层之间的该半导体层形成用于各别NOR存储器串的这些FeFET的一通道区。该存储器结构进一步包括设置成邻近于该半导体层且沿着该第二方向延伸的一铁电闸极介电层。最后，该存储器结构进一步包括设置于NOR存储器串的邻近堆叠之间且沿着该第二方向延伸的多个导体，各导体充当用于这些邻近堆叠的这些NOR存储器串中的各别FeFET的一共同闸极电极。在一些具体实例中，该存储器结构可进一步包括在该铁电闸极介电层与形成该通道的该半导体层之间的一介面层。
在一些具体实例中，该铁电闸极介电层包括在该第二方向上邻近于各导体而设置为一连续层的一铁电极化层。
在另外其他具体实例中，该半导体层沿着NOR存储器串的各个各别堆叠的侧壁设置为一连续层。
在一些具体实例中，该铁电闸极介电层由一掺杂氧化铪材料形成，且形成该通道区的该半导体层是由一非晶形氧化物半导体材料形成的一氧化物半导体层。
在一些具体实例中，该第一共同汲极层及该第二共同汲极层以及该第一共同源极层部分地或实质上由一金属导体材料制成。
将自以下描述及图式更充分地理解本发明的此等及其他优势、态样及新颖特征以及其所绘示的具体实例的细节。
附图说明
在以下详细描述及随附图式中揭示本发明的各种具体实例。尽管图式描绘本发明的各种实例，但本发明不受所描绘实例限制。应理解，在图式中，相同附图标号指定相同结构元件。此外，应理解，图中的描绘未必按比例。
图1是包括本发明的具体实例中的NOR存储器串的三维阵列的存储器结构的透视图。
图2是包括本发明的替代具体实例中的NOR存储器串的三维阵列的存储器结构的透视图。
图3是包括本发明的具体实例中的NOR存储器串的三维阵列的图1的存储器结构的一部分的横截面视图。
图4是本发明的具体实例中的NOR存储器串的三维阵列的电路表示。
图5绘示可实施于本发明的具体实例中的NOR存储器串的三维阵列中的抹除操作。
图6绘示在本发明的具体实例中的图5中的抹除操作之后的可实施于NOR存储器串的三维阵列中的程序化操作。
图7绘示在本发明的具体实例中的图5及图6中的写入操作之后的可实施于NOR存储器串的三维阵列中的读取操作。
图8绘示可实施于本发明的具体实例中的NOR存储器串的三维阵列中的位元线选择器。
图9(a)至图9(n)绘示用于制造存储器结构的制程，该存储器结构包括根据本发明的具体实例的铁电储存晶体管的NOR存储器串的三维阵列。
图10(a)至图10(b)绘示用于制造存储器结构的替代制程，该存储器结构包括根据本发明的具体实例的铁电储存晶体管的NOR存储器串的三维阵列。
图11是存储器结构的一部分的横截面视图，该存储器结构包括本发明的具体实例中的借由气隙空腔隔离的NOR存储器串的三维阵列。
图12是包括NOR存储器串的三维阵列的存储器结构的一部分的横截面视图，其中在本发明的替代具体实例中，铁电晶体管是借由气隙空腔隔离。
图13是包括NOR存储器串的三维阵列的存储器结构的一部分的横截面视图，其中在本发明的替代具体实例中，铁电晶体管是借由气隙空腔隔离。
具体实施方式
根据本发明的具体实例，一种存储器结构包括经组织为水平NOR存储器串的储存晶体管，其中这些储存晶体管是具有形成为邻近于氧化物半导体通道区的铁电闸极介电层的薄膜铁电场效晶体管(FeFET)。由此形成的铁电储存晶体管是在通道中不具有p/n接面且通道中的移动载子密度借由铁电闸极介电层的极化来调变的无接合晶体管。在本发明的具体实例中，各NOR存储器串中的铁电储存晶体管共用充当共同源极线的第一导电层以及充当共同位元线的第二导电层，该第一导电层及该第二导电层与氧化物半导体通道区电接触。NOR存储器串中的铁电储存晶体管是借由个别控制闸极电极控制以允许各储存晶体管经个别地定址及存取。在一些具体实例中，铁电闸极介电层由掺杂氧化铪材料形成且氧化物半导体通道区由非晶形氧化物半导体材料形成。
在一些具体实例中，存储器结构包括以三维阵列组织的多个NOR存储器串以形成高密度存储器结构。NOR存储器串的三维阵列在第一方向上经组织为NOR存储器串的堆叠，其中NOR存储器串在第一方向上以堆叠形式形成为彼此叠加。NOR存储器串的三维阵列在形成平面的第二方向上亦经组织为NOR存储器串列，其中NOR存储器串列在第一方向上配置于一或多个平行平面中。在一些具体实例中，堆叠中的一对邻近NOR存储器串共用一共同源极线。各共用的共同源极线上的电压可个别地自三维结构中的各源极线的一端或两端直接施加。在一些具体实例中，共用的共同源极线以电性方式浮置，且源极电压使用预充电晶体管自共同位元线施加，以便缓解三维结构中的位元线/源极线端部阶梯处的连接器电线的拥塞。此外，在一些具体实例中，氧化物半导体通道区跨越堆叠中形成的多个NOR存储器串而至少在第一方向上形成为连续层。以此方式，可使用简化制造制程步骤来建构NOR存储器串，其具有减小的纵横比以用于经由多层存储器串各向异性地蚀刻沟槽以形成具有紧密尺寸的高密度存储器结构。
如本文中所描述，铁电储存晶体管针对抹除(低于5.0伏特)及程序化(例如，低于-5.0伏特)操作两者提供高耐久性、长数据留存以及相对较低电压操作。借由将铁电或极化特性与三维组织(例如，如本文中所描述的薄膜NOR存储器串)进行组合，本发明的铁电储存晶体管的存储器结构实现具有带有低读取潜时的高速随机存取存储器电路的优势的高密度、低成本存储器阵列的额外益处。将在以下描述中进一步描述本发明的存储器结构的此等及其他优势。
在本说明书中，为了便于参考诸图，使用笛卡尔座标参考系，其中Z方向垂直于半导体表面的平坦表面，并且X方向及Y方向正交于Z方向且正交于彼此，如诸图中所指示。
此外，本文中所提供的图式是用以绘示本揭示内容的具体实例的理想化表示，且并不意欲为任何特定组件、结构或装置的实际视图。图式未按比例绘制，且为了清楚起见，可放大一些层的厚度及尺寸。将预期到图示的形状的变化。举例而言，绘示为箱形状的区典型地可具有粗糙及/或非线性特征。所绘示的锐角可为磨圆的。相同数字通篇指代相同组件。
存储器结构
图1是包括本发明的具体实例中的NOR存储器串的三维阵列的存储器结构的透视图。在一些实例中，存储器结构可用于实施半导体存储器装置的部分。参考图1，存储器结构10包括形成于半导体基板12的平坦表面上的数个交替的导电层及隔离层。举例而言，在一些具体实例中，隔离层可为绝缘介电层。在本说明书中，具有交错隔离层的一对导电层被称为主动层11。缓冲层14可设置于半导体基板12与形成于该基板上的主动层11之间。在一些具体实例中，缓冲层14可为碳氧化硅(SiOC)层或氧化硅(SiO2)层。包括交替的导电层及隔离层的主动层11在Z方向上形成为彼此叠加(亦即，沿着垂直于基板12的平坦表面的方向)。主动层11在X方向上经划分为彼此堆叠的窄条带(「主动条带」)24，以形成在Y方向上延伸的主动条带的堆叠(「主动堆叠」)。如此形成，各主动条带24形成在Y方向上延伸的铁电储存晶体管20的NOR存储器串。
各主动层11包括充当用于NOR存储器串的共同位元线的第一导电层16以及充当用于NOR存储器串的共同源极线的第二导电层18。第一导电层16及第二导电层18是借由隔离层17分离，该隔离层在一些具体实例中可为介电层。举例而言，隔离层在一些具体实例中可为氧化硅层。在本图示中，提供八个主动层11-0至11-7。存储器结构10的突出特征在于成对的邻近主动层11共用共同源极线18以使得N个主动层的存储器结构包括N个共同位元线，但仅包括N/2个共同源极线。举例而言，该对邻近主动层11-0及11-1包括(i)形成第一NOR存储器串的共同位元线的第一导电层16a，(ii)隔离层17a，(iii)形成第一NOR存储器串及第二NOR存储器串的共同源极线的第二导电层18，(iv)隔离层17b，以及(v)形成第二NOR存储器串的共同位元线的第一导电层16b。如此组态，在存储器结构10中，邻近主动层对形成共用共同源极线18的NOR存储器串对。一对邻近主动层是借由诸如绝缘介电层等隔离层15而与其他对分离。
后续处理步骤在分离的主动堆叠之间的窄沟槽22中形成氧化物半导体通道区25、铁电闸极介电层26以及闸极电极28。存储器结构10的另一突出特征在于各氧化物半导体通道区25在X方向上跨越主动堆叠中的多个NOR存储器串而沿着主动堆叠的侧壁形成为连续层。在一些具体实例中，各氧化物半导体通道区25是沿着共用窄沟槽22的一对邻近堆叠的侧壁的连续层。氧化物半导体通道区25与形成于另一窄沟槽22中的另一氧化物半导体通道区25隔离。
在本发明的具体实例中，闸极电极28及铁电闸极介电层26形成为在Z方向上延伸的柱状结构。在本实例中，铁电闸极介电层26包围柱状结构中的闸极电极28。在本说明书中，闸极电极28亦被称为「区域字线」，并且由铁电闸极介电层26包围的闸极电极28被统称为「区域字线(LWL)结构」。形成于各沟槽22中的区域字线结构是借由介电材料23彼此隔离。铁电储存晶体管20形成于主动条带11与通道区25及LWL结构的交叉点处。因此，铁电储存晶体管20形成于主动条带的两侧上。在本图示中，LWL结构在邻近沟槽22中错开地形成，以使得形成于主动条带的两侧上的储存晶体管20沿着NOR存储器串在Y方向上彼此偏移。特别地，在NOR存储器串对之间的隔离层15以及在邻近源极线与位元线之间的隔离层17a、17b提供隔离以将形成于相同主动条带之两侧上的铁电储存晶体管解耦。如此组态，沿着各主动条带(在Y方向上)，共用共同源极线18及共同位元线16的铁电储存晶体管20形成NOR存储器串(亦被称为「水平NOR存储器串」或「HNOR存储器串」)。
在由此形成的NOR存储器串的三维阵列中，铁电储存晶体管20是不包括p/n接面作为通道中的汲极区或源极区的无接合晶体管。实情为，第一导电层16(共同位元线)充当汲极区，且第二导电层18充当铁电储存晶体管20的源极区。因此，NOR存储器串包括共用共同汲极区(共同位元线16)及共同源极区(共同源极线18)的铁电储存晶体管20。
在一些具体实例中，第一导电层16及第二导电层18各自使用诸如钼(Mo)、钨(W)、氮化钨(WN)、钌或钛钨合金(TiW)等金属层或低电阻率金属导电材料而形成。在一些具体实例中，隔离层15及17可形成为氧化硅层(SiO2)。在其他具体实例中，隔离层15可由诸如氮化硅等其他隔离介电材料形成。在一些具体实例中，铁电闸极介电层由诸如掺锆氧化铪(HfZrO或「HZO」)等掺杂氧化铪材料形成。在一些具体实例中，氧化铪可掺有硅(Si)、铱(Ir)或镧(La)。在一些具体实例中，氧化物半导体通道区由诸如氧化铟镓锌(IGZO)等非晶形氧化物半导体材料形成。
为了完成存储器电路，各种类型的电路形成于半导体基板12的表面中或该表面处以支援HNOR存储器串的存储器操作。此等电路被称为「阵列下电路」(「CuA」)且可包括模拟及数字电路。举例而言，存储器操作可包括读取及写入操作。在本说明书中，对存储器电路的写入操作包括抹除及程序化操作，指代将铁电介电层的极化状态或极化方向自一个极化状态改变为另一极化状态。此外，在一些具体实例中，存储器操作包括再新操作。在一些具体实例中，阵列下电路支援存储器电路的存储器操作，包括抹除、程序化、读取及再新操作。
在一些具体实例中，阵列下电路包括用于产生诸如电源电压、接地电压、程序化、抹除或读取电压或参考电压等操作电压的各种电压源或电压产生器。阵列下电路可进一步包括字线驱动器电路、位元线驱动器电路以及输入/输出驱动器电路。阵列下电路可进一步包括用于解码地址信号以选择指定储存晶体管的地址解码器、用以自选定储存晶体管读取所储存数据的感测放大器、锁存器及暂存器，诸如移位暂存器，或其他存储器元件。阵列下电路可进一步包括各种逻辑电路，诸如反相器、NAND、NOR、非排他性或及其他逻辑闸。在一些具体实例中，阵列下电路包括状态机、微型定序器及数据处理电路系统。举例而言，在一个具体实例中，阵列下电路包括用于管理存储器电路处的存储器操作(例如，读取、抹除、程序化及再新操作)的状态机。
在一些具体实例中，其他导电层可配置于存储器结构10上方或下方以将诸如字线信号等控制信号提供至铁电储存晶体管阵列。在一些具体实例中，导电层可经配置以将阵列下电路连接至NOR存储器串的共同位元线且连接至区域字线以支援存储器操作。在一个具体实例中，可提供导电层以用于在NOR存储器串及阵列下电路当中路由控制及数据信号。如此组态，阵列下电路支援NOR存储器串的存储器操作且回应于提供至存储器结构的抹除、程序化及读取命令而针对NOR存储器串自主地实施抹除、程序化及读取操作。在一个实例中，对铁电储存晶体管的写入操作包括抹除操作，继之以程序化操作。
在一些具体实例中，存储器结构10耦接至一个别半导体基板的存储器控制器，且使用包括例如混合结合、TSV、曝露接触及其他合适互连技术之一或多个整合技术来电连接至存储器结构。存储器控制器通常借由诸如存储器胞元地址及用于写入操作的写入数据等伴随资讯来将诸如抹除、程序化及读取命令等命令提供至阵列下电路。存储器结构使用阵列下电路来回应于所接收的命令而自主地执行存储器操作。
在本揭示内容的具体实例中，存储器结构10表示被称为「图案块」的模组化存储器单元，且存储器装置是使用模组化存储器单元阵列而形成。在一个例示性具体实例中，存储器装置经组织为图案块的二维阵列，其中各图案块包括铁电储存晶体管的三维阵列，其中用于各图案块的支援电路系统形成于各别图案块下方。更具体言之，提供用于各图案块的铁电储存晶体管的支援电路系统以用于在各图案块下面的半导体基板的部分中的模组化。以此方式，各模组化存储器单元(或图案块)半自主地操作以执行其自身存储器操作，诸如抹除、程序化、读取及再新操作。因此，存储器装置包括图案块阵列，其中各图案块可借由形成于各图案块下面的阵列下电路(CuA)而经个别地定址及控制。特别地，在提供基于图案块的CuA以用于各图案块的情况下，图案块阵列中的各图案块可彼此独立地存取，其中存储器操作是在多个图案块上并行地执行。在一些具体实例中，基于图案块的阵列下电路(CuA)是使用第一制造制程形成于半导体基板中，且接着在第二制造制程中提供上面形成有基于图案块的支援电路的半导体基板以形成薄膜储存晶体管。
存储器装置可耦接至存储器控制器以形成存储器模组。存储器控制器可为控制器积体电路，有时被称为「小晶片」。替代地，存储器控制器可嵌入或实施于通用积体电路(例如，中央处理单元(CPU)或图形处理单元(GPU))中。存储器控制器实施用于存储器装置的管理功能。在一些具体实例中，存储器控制器将诸如启动、读取、抹除、程序化、提交及再新命令等命令提供至存储器装置以及诸如存储器地址及写入数据等伴随的命令资讯。在适用情况下，存储器控制器亦可提供主机介面功能，其实施用于主机存取及其他系统功能的存储器介面。存储器控制器与各图案块的阵列下电路协同操作以在各图案块处启用半自主存储器操作以及在大量图案块上启用并行存储器操作。形成有图案块阵列的存储器装置实现具有并行存取多个图案块中的储存晶体管的能力的高速及高容量存储器。
在图1中所展示的具体实例中，存储器结构10包括沿着NOR存储器串的主动堆叠的侧壁在Y方向上各自形成为连续层的氧化物半导体通道区25。在其他具体实例中，氧化物半导体通道区25可在邻近LWL结构之间分离，如图2中所展示。图2是包括本发明的替代具体实例中的NOR存储器串的三维阵列的存储器结构的透视图。图1及图2中的相同元件用相同附图标号表示以简化论述。参考图2，除形成氧化物半导体通道区25以外，以与图1的存储器结构10实质上相同的方式建构存储器结构30。在存储器结构30中，形成于窄沟槽22中的氧化物半导体通道区25在各LWL结构处分离或单体化，如由虚线圆32指示。亦即，氧化物半导体通道区25仅设置成邻近于铁电闸极介电层26及闸极电极28的各柱状结构。在邻近LWL结构之间去除氧化物半导体通道区25，此具有除去可形成于LWL结构之间的区域中的寄生装置的作用。
图3是包括本发明的具体实例中的NOR存储器串的三维阵列的图1的存储器结构的一部分的横截面视图。图1及图3中的相同元件用相同附图标号表示以简化论述。参考图3，存储器结构10包括形成于半导体基板上的铁电储存晶体管的NOR存储器串的三维阵列(为简单起见在图3中省略)。在本具体实例中，毗邻相同窄沟槽22的NOR存储器串的一对主动堆叠在各LWL结构处共用共同氧化物半导体通道区25、铁电闸极介电层26以及闸极电极28。亦即，氧化物半导体通道区25沿着窄沟槽22的底部部分连续。形成于一个窄沟槽22中的氧化物半导体通道区25与形成于其他窄沟槽22中的氧化物半导体通道区25隔离。各主动堆叠24具有形成于堆叠的两侧上的铁电储存晶体管20。在LWL结构在Y方向上错开的情况下，邻近窄沟槽22具有储存晶体管，这些储存晶体管在Y方向上彼此偏移地形成以使得主动堆叠24不包括在X方向上跨越主动堆叠而直接形成的储存晶体管。介电材料23形成于LWL结构之间的沟槽22中。
氧化物半导体通道区实现本发明的NOR存储器串的三维阵列中的许多优势。首先，氧化物半导体通道区典型地具有高迁移率以实现较大切换效能，且无需关心电子或电洞穿隧。其次，具有氧化物半导体通道区的NOR存储器串的储存晶体管变成无接合晶体管，借此不再需要在存储器结构中提供多晶硅源极-汲极层。因此，相较于具有相同数目个NOR存储器串的平面或层的传统存储器阵列，NOR存储器串的三维阵列的堆叠高度大大减小。此外，在本发明的具体实例中，NOR存储器串的堆叠高度借由在邻近主动层之间共用共同源极线而进一步减小。因此，实现高密度但又紧密的存储器结构。
在存储器结构10中，各对主动层(在Z方向上)包括借由隔离层17a分离的第一共同位元线(第一导电层16a)及共同源极线(第二导电层18)以及借由隔离层17b而与共同源极线18分离的第二共同位元线(第一导电层16b)，以形成第一及第二NOR存储器串。各对第一及第二NOR存储器串在Z方向上借由隔离层15与其他对分离。
在本具体实例中，隔离层15在Z方向上具有d1的厚度，且隔离层17a、17b在Z方向上具有d2的厚度。厚度d1经选择以提供主动堆叠中的邻近共同位元线的充分隔离。共同位元线与共同源极线之间的厚度d2界定铁电储存晶体管20的通道长度。在本具体实例中，第一导电层16及第二导电层18在Z方向上具有相同厚度d3。在其他具体实例中，第一导电层16及第二导电层18可在Z方向上具有不同厚度。此外，在本具体实例中，氧化物半导体通道区25在铁电闸极介电层26与主动堆叠24中的源极线/位元线之间在X方向上具有界定通道区的深度的厚度d4。
在一些具体实例中，厚度d1在30nm至50nm的范围内，且在一个实例中具有30nm的值。在一些具体实例中，厚度d2在30nm至80nm的范围内，且在一个实例中具有50nm的值。在一些具体实例中，厚度d3在30nm至40nm的范围内，且在一个实例中具有40nm的值。在一个例示性具体实例中，一对邻近NOR存储器串的堆叠高度是250nm。包括8个NOR存储器串的堆叠的存储器结构可形成有仅1000nm的堆叠高度，此自诸如使用多晶硅通道形成的存储器结构等已知存储器结构显著减小。堆叠高度减小具有减小纵横比以供蚀刻制程在制造制程期间在主动堆叠之间形成窄沟槽的作用，如将在下文更详细地描述。
在一些具体实例中，氧化物半导体通道区25在X方向上具有8nm至15nm的厚度d4。在一个实例中，氧化物半导体通道区25可具有10nm的厚度。在一些具体实例中，铁电闸极介电层26在X方向上具有3nm至7nm的厚度。在一个实例中，铁电闸极介电层26可具有4nm的厚度。在一些具体实例中，主动堆叠24在X方向上具有60nm的宽度，且其中形成有LWL结构的窄沟槽在X方向上具有70nm的宽度。在一些具体实例中，闸极电极在X方向上具有约55nm的厚度。在本说明书中，尺寸仅出于说明性目的而提供且并不意欲为限制性的。在实际实施方案中，可使用任何合适的厚度或尺寸。
在图3的存储器结构10中，NOR存储器串的三维阵列包括铁电储存晶体管20，这些铁电储存晶体管沿着各主动条带的长度(Y方向)形成于两个侧边缘上，其中竖直区域字线28设置成在Y方向上以错开配置沿着两个侧边缘。高密度是借由在邻近主动堆叠之间共用区域字线28来达成，其中各区域字线28充当至各主动堆叠的主动条带的竖直对准的铁电储存晶体管20的闸极电极。竖直区域字线28可借由设置于NOR存储器串的三维阵列上方或下方的互连导体42(亦被称为「全域字线」)而接触。在一个具体实例中，全域字线42沿着横向于所接触的主动条带24的长度(Y)的方向(X)延伸。全域字线42将区域字线28连接至形成于半导体基板12的阵列下电路(CuA)中的支援电路，诸如字线驱动器电路。
存储器电路及操作
图4是本发明的具体实例中的NOR存储器串的三维阵列的电路表示。特别地，图4绘示可由上文所描述的图1至图3的存储器结构建构的NOR存储器串的一部分。参考图4，存储器阵列90包括配置于包括NOR存储器串95-0至95-5的NOR存储器串95中的铁电储存晶体管92。各NOR存储器串95包括铁电储存晶体管92，这些铁电储存晶体管跨越共同位元线BL 94(例如，BLk至BLk+5)及共同源极线SL 96(例如，SLm至SLm+2)而连接，其中各NOR存储器串95中的各铁电储存晶体管92是由各别字线WL 98(例如，WLn至WLn+6)控制。更具体言之，NOR存储器串95中的各铁电储存晶体管92具有连接至字线WL 98的闸极端子、连接至位元线BL 94的汲极端子以及连接至源极线SL 96的源极端子。
存储器阵列90包括形成于主动堆叠中的NOR存储器串，其中各NOR存储器串95-0至95-5位于三维存储器结构的不同平面上。借由共同字线WL 98，亦被称为区域字线或LWL，来控制成行的跨越多个NOR存储器串的铁电储存晶体管92。图4绘示包括连接至字线WLn至WLn+6的铁电储存晶体管92的NOR存储器串的一部分。实务上，存储器阵列中可存在数千个字线(例如，4096个字线)，由此在NOR存储器串中产生数千个随机可存取的铁电储存晶体管。存储器阵列90包括用于控制存储器阵列的读取、写入及再新操作的控制电路。举例而言，控制电路可在存储器阵列下形成于半导体基板12中，如图1中所展示，且被称为阵列下电路或CuA。
在存储器阵列90中，邻近NOR存储器串95共用共同源极线SL。举例而言，NOR存储器串95-0及95-1共用共同源极线SLm，而NOR存储器串95-2及95-3共用共同源极线SLm+1。相较于各NOR存储器串具有其自身共同源极线的情况，借由在邻近的一对NOR存储器串之间共用共同源极线，用于形成主动堆叠的导电层的数目减少。在替代具体实例中，存储器阵列可经建构有各NOR存储器串95，该NOR存储器串具有其自身共同源极线及共同位元线，而无需与另一NOR存储器串共用共同源极线。
在一些实例中，存储器阵列90可经组织于存储器页面中，其中存储器页面指代被一起存取以用于读取及写入操作的储存晶体管的群组。在本具体实例中，存储器页面97包括跨越存储器阵列90的多个平面而配置成行且共用共同字线98的储存晶体管。亦即，存储器页面97包括连接至相同字线98(例如，字线WLn)的NOR存储器串95-0至95-5的主动堆叠中的储存晶体管。在实际实施方案中，存储器页面可包括跨越与相同连续氧化物半导体通道相关联且共用相同字线的NOR存储器串的多个平面的呈一或多个行的铁电储存晶体管92。
在存储器阵列90中，源极线96以电性方式浮置，亦即，源极线96不直接连接至任何电位。实务上，源极线96在源极端子处经由诸如在储存晶体管的源极端子与闸极端子之间的寄生电容等寄生电容而维持相对恒定电压。更具体言的，各NOR存储器串所固有的寄生电容(例如，在NOR存储器串的共同源极端子与其多个相关联区域字线之间的分布电容)可在一些操作条件下用作虚拟电压源，以提供共同源极电压。在本说明书中，源极线96有时被称为正连接至虚拟接地。在一些实例中，可经由预充电操作将源极电压设定为所要电压值且接着可在预充电操作之后使源极线保持浮置。在一个具体实例中，预充电操作将共同位元线设定为所要电压，且接着预充电晶体管即刻接通以使共同位元线短接至共同源极线以将位元线电压转移至源极线。因此，共同源极线自共同位元线上的电压充电至等于设置于位元线上的电压的电压。在预充电操作完成之后，预充电晶体管断开。共同源极线在源极端子处经由诸如在NOR存储器串中的储存晶体管的源极端子与闸极端子之间的寄生电容等寄生电容而维持相对恒定电压。在其他具体实例中，源极线96可借由电压源而具备给定电压电位，诸如接地电压。
在本发明的具体实例中，铁电储存晶体管92是薄膜铁电场效晶体管。更具体言之，借由使用铁电材料作为在通常为金属层的闸极导体与场效晶体管的通道之间的闸极介电层来形成铁电场效晶体管(亦被称为FeFET)。在一些具体实例中，铁电储存晶体管可进一步包括邻近于通道及铁电闸极介电层的介面介电层。铁电储存晶体管借由将数据作为极化状态储存在铁电闸极介电层中来实现存储器功能。特别地，施加在闸极导体与通道之间的电压是在铁电闸极介电层中诱发电极化，该极化可随着施加相反极性的电压而逆转。铁电闸极介电层在去除所施加的闸极电压之后保持所诱发的极化状态，由此实现铁电储存晶体管的存储器功能。举例而言，铁电储存晶体管可经应用以形成非挥发性存储器胞元，其中数据作为两个稳定、残余极化状态而储存在铁电闸极介电层中。
铁电闸极介电层的所诱发的极化状态改变铁电储存晶体管的临限电压。铁电储存晶体管的临限电压由于不同极化状态而发生的改变或移位可用于表示不同逻辑状态中的数据。举例而言，由于铁电闸极介电层中的两个所诱发的电极化状态，两个逻辑状态(例如，「0」及「1」)可由铁电储存晶体管的较高及较低临限电压表示。在其他具体实例中，可诸如借由在铁电闸极介电层上施加两个或更多个不同电压范围来在铁电闸极介电层中诱发多于两个极化状态。以此方式，铁电储存晶体管可经操作以将数据储存在多于两个逻辑状态中。举例而言，三态将会提供对应于储存在各胞元中的1.5个位元的三个临限电压状态，或对应于储存在一个铁电存储器胞元中的2个位元的四极状态(00、01、10、11)等等，直至模拟状态的连续区。此模拟连续区状态在人工智能及机器学习应用中将为有利的。
在本发明的具体实例中，铁电储存晶体管的NOR存储器串的三维阵列可经应用以实施非挥发性存储器装置或准挥发性存储器装置。举例而言，准挥发性存储器具有大于100毫秒，诸如约10分钟或几小时的平均留存时间，而非挥发性存储器装置可具有超过几天至几年的最小数据留存时间。在一个具体实例中，铁电储存晶体管具有长于1小时的数据留存时间以及大于108个程序化/抹除循环的程序化/抹除循环耐久性。举例而言，铁电储存晶体管可具有几小时的数据留存时间以及约1011的程序化/抹除循环耐久性。此类铁电储存晶体管可用于形成准挥发性存储器装置，其中再新时间间隔可为大约几小时，此显著地长于DRAM的再新时间间隔，该DRAM的再新时间间隔需要更加频繁的再新，诸如在几十毫秒内。在一些具体实例中，铁电储存晶体管(「图案块」)的多个三维阵列可用于形成具有高存储器容量的准挥发性存储器装置。
铁电储存晶体管将数据储存在铁电闸极介电层中。在操作中，诸如借由相对于源极端子而在闸极端子处施加第一极性的电压来施加的第一极性的电场会在铁电闸极介电层中诱发第一极化状态。同时，诸如借由相对于源极端子而在闸极端子处施加第二极性的电压来施加与第一极性相反的第二极性的电场会在铁电闸极介电层中诱发第二极化状态。第一极化状态将铁电储存晶体管的临限电压Vt移位至较低值，该较低值可用于对诸如逻辑「1」状态等第一逻辑状态进行编码。替代地，第二极化状态使铁电储存晶体管的临限电压Vt移位至较高值，该较高值可用于对诸如「0」状态等第二逻辑状态进行编码。在本说明书中，将铁电储存晶体管的临限电压Vt移位至较高值(逻辑「0」)在本文中被称为程序化操作，且将铁电储存晶体管的临限电压Vt移位至较低值(逻辑「1」)在本文中被称为抹除操作。
在一些具体实例中，上文所描述的预充电操作可用以将NOR存储器串的源极线电压及位元线电压设定为比区域字线上的电压更负(例如在抹除操作期间)或比区域字线上的电压更正(例如在程序化操作期间)的电压是有利的，因为铁电储存晶体管的抹除或程序化极化状态略微对称，原因在于可借由将作为一个电极的源极端子及汲极端子的电压与作为第二电极的区域字线的电压逆转来容易地逆转电池极化。在一些具体实例中，相较于形成于半导体基板内的单晶晶体管，各串铁电储存晶体管借助于作为薄膜晶体管而不需要硬电线连接至半导体基板的接地电位以用于其共同源极、共同汲极或共同通道中的任一者。实情为，两个极化状态可施加在仅具有施加至区域字线或共同源极/共同汲极的正电压(或仅具有负电压)的FeFET上。此单电压极性特征简化用于形成于基板中的控制/逻辑晶体管的制程流程，且允许最佳化操作，因为铁电极化状态典型地具有可自负电压(抹除状态)变为正电压(程序化状态)的电压滞后。
在本发明的具体实例中，使用氧化物半导体通道形成铁电储存晶体管。举例而言，可使用诸如氧化铟镓锌(InGaZnO或「IGZO」)等非晶形氧化物半导体材料形成氧化物半导体通道。氧化物半导体通道区具有高迁移率以实现较大切换效能且无需关心电子或电洞穿隧的优势。举例而言，取决于铟、镓及锌的相对组成物，IGZO膜具有10.0cm2/V至100.0cm2/V的电子迁移率。氧化物半导体通道形成N型单极性通道区，其中导电层16a、18、16b(图1)形成直接接触通道区的源极端子及汲极端子。由此形成的铁电储存晶体管是空乏模装置，其中晶体管正常接通且可借由耗尽通道区中的N型载子而断开。铁电储存晶体管的临限电压是氧化物半导体通道区25的厚度d4(图3)的函数。亦即，铁电储存晶体管的临限电压是用以耗尽氧化物半导体通道区的厚度d4以关断铁电储存晶体管所必需的电压量。
现将参考图5至图7描述铁电储存晶体管的三维NOR存储器串的例示性操作条件。在本发明的具体实例中，借由首先执行抹除操作继之以程序化操作来进行至NOR存储器串的写入操作。在本具体实例中，抹除操作应用于存储器页面中的所有储存晶体管以将所有储存晶体管设定为第一逻辑状态，且后续程序化操作应用于存储器页面中的选定储存晶体管以将选定储存晶体管程序化至第二逻辑状态。
图5绘示可实施于本发明的具体实例中的NOR存储器串的三维阵列中的抹除操作。参考图5，借由属于选定全域字线(GWL)42a的一组NOR存储器串的第一部分以及属于未选定全域字线42b的一组NOR存储器串的第二部分来绘示存储器阵列50。在实际实施方案中，NOR存储器串的第一部分及第二部分绘示形成于相同组NOR存储器串(相同组主动堆叠)上但与不同区域字线28相关联的铁电储存晶体管。亦即，NOR存储器串的第一部分及第二部分绘示沿着NOR存储器串在Y方向上的不同位置上的铁电储存晶体管。
如上文所描述，全域字线42a、42b是将字线信号连接至一或多个区域字线28的互连导体，该一或多个区域字线耦接至形成于一或多个主动堆叠中的NOR存储器串。NOR存储器串的第一部分绘示属于选定全域字线42a且在X方向上配置于相同平面中的铁电储存晶体管。第一部分中的铁电储存晶体管属于存储器页面52a及存储器页面54a，这些存储器页面是形成于相同平面中但在X方向上的不同位置中的存储器页面。NOR存储器串的第二部分绘示属于未选定全域字线42b且在X方向上配置于相同平面中的铁电储存晶体管。第二部分中的铁电储存晶体管属于存储器页面52b及存储器页面54b，这些存储器页面形成于相同平面中但在X方向上的不同位置中的存储器页面。特别地，页面52b中的铁电储存晶体管属于与选定页面52a相同的NOR存储器串中的未选定页面。亦即，存储器页面52a及存储器页面52b属于相同组NOR存储器串但在Y方向上的不同位置中。因此，页面52a、52b的位元线及源极线经偏压至相同电压位准，但页面52b与未选定全域字线42b相关联。同时，存储器页面54a及54b与相同NOR存储器串相关联但在Y方向上的不同位置中。存储器页面54a连接至选定全域字线42a，且存储器页面54b连接至未选定全域字线42b。
在本具体实例中，存储器页面包括共用共同字线且进一步共用相同连续氧化物半导体通道区的NOR存储器串的两个邻近堆叠中的铁电储存晶体管。在一个具体实例中，存储器阵列50包括8层NOR存储器串，且存储器页面包括跨越NOR存储器串的两个邻近主动堆叠的至少16个铁电储存晶体管(或16个位元)。在其他具体实例中，氧化物半导体通道可在各窄沟槽22的底部处分离。在彼情况下，NOR存储器串的各堆叠中的铁电储存晶体管形成其自身的存储器页面。举例而言，在氧化物半导体通道在窄沟槽的底部处分离的情况下，存储器阵列50可包括跨越8层NOR存储器串的一个主动堆叠的8个铁电储存晶体管(或8个位元)的存储器页面。
在本具体实例中，抹除操作抹除了铁电储存晶体管的存储器页面。在一些实例中，此被称为区块抹除操作。举例而言，抹除操作抹除了与选定页面52a中的选定全域字线42a相关联的所有铁电储存晶体管。为了抹除选定页面52a中的铁电储存晶体管，使用比源极线电压及位元线电压更正的字线电压。在一些具体实例中，源极线电压及位元线电压均被设定为0V且选定全域字线42a经驱动为2V至3V。在本实例中，选定全域字线42a经驱动为2.2V。为了抑制其他未选定铁电储存晶体管上的抹除，未选定全域字线42b经偏压至低于选定全域字线42a的电压的正电压。举例而言，未选定全域字线42b经偏压至选定全域字线42a的电压的一半，诸如1.1V。未选定页面54a、54b的源极线电压及位元线电压经驱动为与未选定全域字线42b相同的电压(例如，1.1V)，此跨越此等未选定铁电储存晶体管而产生0V的闸极至源极电压。对于页面52b中的铁电储存晶体管，借助于作为与选定页面52a相同的一组NOR存储器串，源极线及位元线经偏压至0V。然而，由于此等未选定铁电储存晶体管的闸极端子经偏压至未选定全域字线电压(例如1.1V)且跨越此等未选定铁电储存晶体管的闸极至源极电压不足以翻转晶体管的极化状态，因此将不抹除此等未选定铁电储存晶体管。因此，仅抹除页面52a中的铁电储存晶体管。在本说明书中，已抹除的铁电储存晶体管具有第一逻辑状态「1」。
图6绘示在本发明的具体实例中的图5中的抹除操作之后的可实施于NOR存储器串的三维阵列中的程序化操作。参考图6，在已抹除选定页面52a中的铁电储存晶体管(逻辑状态「1」)之后，将会基于写入数据而将该页面中的一些铁电储存晶体管程序化至第二逻辑状态「0」。在图6中，假定借由虚线框44表示的晶体管将要经程序化。其他晶体管未经程序化且将保持与抹除状态(「1」)相关联的逻辑状态。
为了程序化选定页面52a中的选定铁电储存晶体管，使用比源极线电压及位元线电压更负的字线电压。替代地，可使待程序化的铁电储存晶体管的源极线电压及位元线电压比字线电压更正。在本揭示内容的具体实例中，铁电储存晶体管的程序化操作实施非对称程序化。非对称程序化是指使用不同的源极线电压及位元线电压用于程序化操作。在本具体实例中，为了程序化选定页面52a中的选定铁电储存晶体管(由虚线框44表示)，选定全域字线42a经设定为0V。用于待程序化的选定铁电储存晶体管的位元线电压经设定为1.8V，而用于未选定铁电储存晶体管的位元线电压经设定为0.8V。用于所有铁电储存晶体管的源极线电压亦经设定为0.8V。如此组态，仅具有负闸极至源极电压(例如，-0.8V)及足够大的负闸极至汲极电压(例如，-1.8V)的铁电储存晶体管将在汲极端子处经历足够高的电场以将晶体管的极化状态翻转为程序化状态(逻辑「0」)。选定页面52a中具有仅-0.8V的闸极至汲极电压的其他铁电储存晶体管将保持其先前抹除状态(例如，逻辑「1」)。
为了抑制其他未选定铁电储存晶体管上的程序化，未选定全域字线42b经偏压至比选定全域字线42a的电压更正的电压。举例而言，未选定全域字线42b经偏压至0.8V。未选定页面54a、54b的源极线电压及位元线电压经驱动为与未选定全域字线42b相同的电压(例如，0.8V)。因此，0V的闸极至源极电压经施加至未选定页面54b中的未选定铁电储存晶体管上，且此等晶体管将未经程序化。未选定页面54a中的铁电储存晶体管具有-0.8V的负闸极至源极电压，但闸极至汲极电压仅为-0.8V，此不足以改变此等铁电储存晶体管的极化状态。对于页面52b中的未选定铁电储存晶体管，借助于作为与选定页面52a相同的一组NOR存储器串而将源极线电压及位元线电压偏压至与页面52a中的晶体管相同的值。然而，由于此等未选定铁电储存晶体管的闸极端子经偏压至未选定全域字线电压(例如0.8V)且跨越此等未选定铁电储存晶体管的闸极至源极电压是0V以保持此等晶体管断开，因此将不程序化此等未选定铁电储存晶体管。因此，仅程序化页面52a中的选定铁电储存晶体管(由框44表示)。
在图6的存储器阵列50中，连续通道使得寄生晶体管装置在Z方向上形成于两个邻近铁电储存晶体管的两个位元线之间的区中，如由图6中的虚线椭圆形45a至45f所表示。此等寄生晶体管装置中的各者包括铁电闸极介电层、通道区以及充当导电源极/汲极端子的两个位元线。尽管存储器阵列50包括此等寄生晶体管装置，但其存在并不影响存储器操作。特别地，将在抹除操作期间抹除寄生晶体管装置45a至45f。接着在程序化操作期间，两个未选定铁电储存晶体管之间的寄生晶体管装置(例如，45d)将未经程序化，并且具有经选择以用于程序化的至少一个相邻铁电储存晶体管的寄生晶体管装置(例如，45a至45c及45e至45f)将同时经程序化。然而，寄生晶体管装置的程序化增大寄生晶体管装置的临限电压，此具有断开经程序化寄生晶体管装置以用于读取操作的作用。因此，寄生晶体管装置在程序化操作期间的偶然程序化并不影响存储器阵列50的操作。
图7绘示在本发明的具体实例中的图5及图6中的写入操作之后的可实施于NOR存储器串的三维阵列中的读取操作。参考图7，为了自选定页面52a读取铁电储存晶体管，施加较小正闸极至源极电压且施加较小正位元线电压。在本具体实例中，借由将选定全域字线42a设定为0.7V的正电压、将源极线电压设定为0V且将位元线电压设定为0.5V来执行读取操作。如此偏压，处于抹除状态中的铁电储存晶体管将导电，且「接通」电流Ion在经抹除储存晶体管的位元线与源极线之间流动。同时，处于程序化状态中的铁电储存晶体管将为非导电的，且在经程序化储存晶体管的位元线与源极线之间无电流流动，除了较小泄漏电流，被称为「断开」电流Ioff。
在读取操作期间，未选定全域字线42b经设定为0V。未选定存储器页面54a、54b亦将具有设定为0V的位元线电压及源极线电压。对于属于与选定页面52a相同的NOR存储器串的页面52b中的未选定铁电储存晶体管，将源极线电压及位元线电压偏压至与页面52a中的晶体管相同的值。然而，由于此等未选定铁电储存晶体管的闸极端子经偏压至未选定全域字线电压(例如0V)且跨越此等未选定铁电储存晶体管的闸极至源极电压是0V以保持此等晶体管断开，因此将不读取此等未选定铁电储存晶体管。
如此偏压，经抹除的选定页面52a中的铁电储存晶体管将传导电流Ion，而经程序化的选定页面52a中的铁电储存晶体管将传导电流Ioff。铁电储存晶体管的位元线连接至感测放大器以感测胞元电流且产生指示胞元电流的输出逻辑值。两个位元线之间的寄生晶体管装置将不影响读取操作，不管寄生装置是经抹除还是经程序化。此是由于寄生晶体管装置的源极-汲极端子经偏压至相同位元线电压(0.5V)，且因此无电流将在此等寄生晶体管装置中流动。
在一些具体实例中，NOR存储器串的三维阵列中的铁电储存晶体管可经诱发以储存多状态数据，亦即，储存与多于两个逻辑状态相对应的多于两个极化状态的数据。在一个具体实例中，铁电储存晶体管经操作以借由以下操作来储存多状态或多级数据：将铁电储存晶体管抹除至表示一个极化状态的较低临限电压位准，且随后将铁电储存晶体管程序化至两个或更多个中间状态，各状态具有比与抹除状态相关联的临限电压位准高的临限电压位准。
在一些具体实例中，使用上文参考图5所描述的偏压条件来抹除铁电储存晶体管。举例而言，选定全域字线经驱动为2.2V，选定位元线及源极线经驱动为0V。未选定全域字线、未选定位元线以及未选定源极线经驱动为1.1V。在此偏压条件下，在第一临限电压是用于铁电储存晶体管的较低或最低临限电压的情况下抹除选定铁电储存晶体管。
在一些具体实例中，相同页面(诸如页面52a)中的铁电储存晶体管在单个程序化操作中经程序化至多个逻辑状态。亦即，相同页面中的铁电储存晶体管的临限电压自经抹除临限电压位准增大至相同程序化操作中的不同较高临限电压位准。因此，仅需要两个写入循环(一个抹除及一个程序化)以将多个(或多于两个)逻辑状态储存在铁电储存晶体管中。
在一个实例中，用于将相同页面中的所有铁电储存晶体管程序化至两个程序化状态的偏压条件包括将选定全域字线驱动为0V且取决于用于各别铁电储存晶体管的所要程序化状态而将选定位元线驱动为1.6V或2V。以此方式，选定铁电储存晶体管可经程序化至在单个程序化操作中具有不同程序化临限电压位准的两个程序化状态，这些程序化状态连同抹除状态一起使得三个逻辑状态储存在选定页面的铁电储存晶体管中。在另一实例中，用于将相同页面中的所有铁电储存晶体管程序化至三个程序化状态的偏压条件包括将选定全域字线驱动为0V且取决于用于各别铁电储存晶体管的所要程序化状态而将选定位元线驱动为1.6V、1.8V或2V。以此方式，选定铁电储存晶体管可经程序化至在单个程序化操作中具有不同程序化临限电压位准的三个程序化状态，这些程序化状态连同抹除状态一起使得四个逻辑状态储存在选定页面的铁电储存晶体管中。在本实例中，在多状态程序化操作期间，所有源极线及未选定位元线以及未选定全域字线可经设定为0.8V。在其他实例中，存储器页面中的选定铁电储存晶体管可借由将诸如1.6V与2.0V之间的电压值等不同程序化电压施加至位元线而经程序化至相同程序化操作中的任何数目个程序化状态。存储器页面中的选定铁电储存晶体管可借由在诸如1.6V与2.0V之间的连续程序化电压值等连续电压范围内施加程序化电压而经程序化至临限电压值的连续区。
在其他具体实例中，相同页面(诸如页面52a)中的铁电储存晶体管在个别程序化操作中经程序化至多个逻辑状态。亦即，在抹除操作之后，选定铁电储存晶体管经程序化以在个别程序化操作中将临限电压增大至不同位准。在一个实例中，选定全域字线经驱动为0V。随后在第一程序化操作中，第一群组选定位元线经驱动为1.6V(VPP电压)以将相关联的铁电储存晶体管程序化至第二逻辑状态(抹除状态是第一逻辑状态)。所有源极线及未选定位元线以及未选定全域字线经设定为0.44*VPP的电压值，亦即0.7V。为了在第二程序化操作中程序化另一逻辑状态，第二群组选定位元线经驱动为2.0V(VPP电压)以将相关联的铁电储存晶体管程序化至第三逻辑状态。所有源极线及未选定位元线以及未选定全域字线经设定为0.44*VPP的电压值，亦即，0.88V。可执行连续程序化操作以使用不同VPP电压值将选定铁电储存晶体管程序化至任何数目个逻辑状态。
在以上描述中，描述电压偏压条件，且提供实例电压值以绘示铁电储存晶体管的存储器阵列的抹除、程序化及读取操作。上文所描述的电压仅为说明性的且并不意欲为限制性的。在其他具体实例中，其他电压值可用于实施用于抹除、程序化及读取操作的电压偏压条件。
如上文所描述，在本揭示内容的具体实例中，存储器结构的共同源极线可保持浮置或并不电连接至任何电位。实情为，共同源极线可在抹除、程序化及读取操作的前使用该对NOR存储器串中的位元线中的一者或两者进行预充电。在一个具体实例中，预充电操作经由预充电晶体管将位元线设定为所要电压，且接着源极线自位元线经充电至等于位元线电压的电压。
用于感测放大器的位元线选择
返回至图1，存储器结构10展示为包括在8层三维存储器结构的各层或平面上具有四个位元线的四个主动堆叠。铁电储存晶体管20形成于各主动堆叠的两侧上以沿着各主动条带形成NOR存储器串。在实际实施方案中，存储器结构10可形成有每层数千个位元线(例如，2048个位元线)，其中各位元线耦接至数千个LWL结构以沿着主动条带形成数千个铁电储存晶体管20(例如，4096个晶体管)作为NOR存储器串。
在一些具体实例中，存储器结构10中的储存晶体管以具有给定位元组大小的存储器页面为单位而经存取，并且形成于存储器阵列下的半导体基板12中的支援电路系统包括用于输出存储器页面位元组大小的读取数据的感测放大器电路。在一个实例中，可在64位元组或512位元的存储器页面大小中存取存储器结构10。在彼情况下，存储器阵列下的支援电路可包括512个感测放大器以输出512位元的读取数据。在一些具体实例中，位元线选择器用以将存储器结构中的数千个位元线多工至给定数目个感测放大器以使得能够存取存储器数据的页面。举例而言，位元线选择器可用于将16k位元线多工至512个感测放大器。
图8绘示可实施于本发明的具体实例中的NOR存储器串的三维阵列中的位元线选择器。在上文所描述的具体实例中，形成于主动堆叠中的铁电储存晶体管属于相同存储器页面且一起经存取。参考图8，位元线选择器电路80经组态以使得能够跨越属于相同主动堆叠的存储器阵列的所有层而选择位元线，借此选择属于相同存储器页面的储存晶体管。
在本具体实例中，位元线选择器电路80包括多个位元线选择器SEL0至SEL31。在本图示中，为简单起见仅展示两个选择器SEL0及SEL31。各位元线选择器SELn包括多工器82(例如，多工器电路82-1、82-2等)，其中各多工器82自32行中选择一行位元线。多工器82可被称为32:1多工器或32:1选择器。在本具体实例中，多工器82接收选择信号S0至S31以自32个输出端子中选择或启动一个输出端子88。举例而言，多工器82-1自32个输出端子88-0至88-31中选择一个输出端子。同时，多工器82-31自32个输出端子88-992至88-1023中选择一个输出端子。各输出端子88耦接至闸极端子至一组通道晶体管。各组通道晶体管跨越存储器阵列的所有层而在第一端子处接收相同行的位元线信号。当通道晶体管是借由输出端子88启动时，位元线信号经传送至该组通道晶体管的各别第二端子。该组通道晶体管的第二端子将会诸如经由金属互连件而连接至各别感测放大器电路。
举例而言，在位元线选择器SEL0处，各输出端子88-0至88-31连接至一组通道晶体管，其中各组中的通道晶体管连接至各别感测放大器电路SA00至SA07。各输出端子88-0至88-31连接至铁电储存晶体管的不同页面。举例而言，输出端子88-0跨越存储器阵列的层L0至L7而连接至位元线B0，且输出端子88-31跨越存储器阵列的层L0至L7而连接至位元线B31。同时，位元线选择器SEL31包括具有输出端子88-992至88-1023的32:1多工器82-31，其中各组中的通道晶体管连接至各别感测放大器电路SA248至SA255。各输出端子88-992至88-1023连接至铁电储存晶体管的不同页面。举例而言，输出端子88-992跨越存储器阵列的层L0至L7而连接至位元线B992，且输出端子88-1023跨越存储器阵列的层L0至L7而连接至位元线B1023。
如此组态，在位元线选择器SEL0至SEL31处，多工器82-0至82-31回应于选择信号S0至S31而各自选择一个输出端子88。因此，选择与各多工器相关联的一行位元线，其中各选定行包括来自阵列的所有层的位元线。因此选择总共32行的位元线，其中各行耦接至各别感测放大器电路。在此实例中，32个选定行的位元线连接至256个感测放大器电路SA0至SA255，以提供256个位元的读取数据。
本文中所描述的位元线选择器电路80仅为说明性的且并不意欲为限制性的。各种电路组态可用于实施本文中所描述的位元线选择。在本文中提供位元线选择器电路80作为一个例示性具体实例。
制造制程
图9(a)至图9(n)绘示用于制造存储器结构的制程，该存储器结构包括根据本发明的具体实例的铁电储存晶体管的NOR存储器串的三维阵列。图9(a)至图9(h)绘示NOR存储器串的三维阵列的一部分的竖直横截面视图(亦即，在X-Z平面中)。图9(i)至图9(n)中的各图包括两个视图：视图(i)是视图(ii)中沿着线A-A'的水平横截面视图(亦即，在X-Y平面中)，并且视图(ii)是视图(i)中沿着线A-A'的竖直横截面视图(亦即，在X-Z平面中)。
参考图9(a)，最初，借由将(i)隔离介电层104及(ii)牺牲层106连续沉积于半导体基板101的平坦表面上以形成多层结构而形成存储器结构100。在一些具体实例中，缓冲层102可在隔离介电层104及牺牲层106形成于基板101上的前设置于半导体基板101的表面上。在一些具体实例中，缓冲层102可为碳氧化硅(SiOC)层或氧化硅(SiO2)层。在本具体实例中，隔离介电层104是氧化硅层且可具有30nm的厚度。牺牲层106是氮化硅层，且可具有40nm的厚度。在后续处理中，牺牲层106将在金属替换制程中由导电层替换。图9(a)展示在沉积初始薄膜层之后的存储器结构100。如上文所描述，尺寸出于说明性目的而提供于本说明书中且并不意欲为限制性的。在实际实施方案中，可使用任何合适的厚度或尺寸。这些图式未必按比例。
参考图9(b)，在光微影图案化步骤之后使用例如各向异性蚀刻来使第一组沟槽108形成于存储器结构100中。在一些实例中，沟槽108可为70nm宽，其中间隔为190nm。参考图9(c)，接着将非晶形金属氧化物半导体层120保形地沉积于沟槽108的经曝露侧壁上。可使用例如原子层沉积(ALD)技术、电浆增强型ALD技术或使用物理气相沉积(PVD)来沉积非晶形金属氧化物半导体层120(「氧化物半导体层120」)。特别地，氧化物半导体层120可在低处理温度下形成，诸如低于400℃。在本具体实例中，氧化物半导体层120是氧化铟镓锌(InGaZnO或「IGZO」)层。举例而言，使用热ALD或电浆增强型ALD的IGZO沉积可在低至200℃的处理温度下进行。可使用的其他氧化物半导体材料包括氧化铟锌(InZnO或「IZO」)、氧化铟铝锌(IAlZnO)或氧化铟锡锌(ITZO)。在一个具体实例中，氧化物半导体层120具有10nm的厚度。氧化物半导体层120将变成待形成的铁电储存晶体管的通道区。
在本具体实例中，沉积的氧化物半导体层120是沿着沟槽108的经曝露侧壁的连续层。在一些具体实例中，在沉积氧化物半导体层120之后，可进行蚀刻制程以蚀刻掉沟槽108的底部处的氧化物半导体层120的部分，借此分离形成于沟槽的侧壁上的氧化物半导体层。自沟槽108的底部对氧化物半导体层120的蚀刻是视情况选用的，且若需要某些特定存储器页面大小，则可包括该蚀刻，如上文所描述。
参考图9(d)，接着借由介电材料110填充沟槽108。在一些具体实例中，介电材料110是氧化硅材料，诸如SiO2。可使用例如化学机械抛光(CMP)自存储器结构100的顶部去除多余介电材料。图9(d)展示所得存储器结构100。
参考图9(e)，在来自介电材料110的机械支撑件的情况下，接着使用与上文结合图9(b)所论述的实质上相同的技术来切割第二组沟槽109。在一些实例中，沟槽109可为70nm宽。在邻近对的第一组沟槽108之间切割第二组沟槽109中的各者，且在邻近对的第一组沟槽108之间实质上等距地切割第二组沟槽109中的各者。由于沟槽108及109在多层结构中经切割，因此多层结构中的堆叠形成，其在本说明书中被称为「主动堆叠」。在一些实例中，主动堆叠各自大致为60nm宽。主动堆叠中的层104及106的所得窄条带在本文中被称为「主动条带」。
此后，使用例如湿式蚀刻来去除牺牲氮化硅层106，借此在隔离介电层104之间产生空腔，如图9(f)中所展示。用导电层112填充空腔，如图9(g)中所展示。在一些具体实例中，导电层112是耐火金属层，诸如钼(Mo)或钨(W)。在其他具体实例中，导电层112可为选自以下的金属层：钼、钛、钨、镧、钽、钌、其任何硅化物、其任何氮化物，及其任何组合。举例而言，可使用例如原子层沉积(ALD)技术来形成导电层112。蚀刻步骤自沟槽109的侧壁去除沉积材料中的任一者。在一些实例中，各向同性湿式蚀刻用以自沟槽109的侧壁去除沉积材料。在本具体实例中，导电层112是钼层且形成待形成的铁电储存晶体管的源极端子及汲极端子。
其后，接着诸如使用ALD制程将非晶形金属氧化物半导体层120保形地沉积于沟槽109的经曝露侧壁上。氧化物半导体层120可具有10nm的厚度。接着用诸如SiO2等介电材料110来填充沟槽109。可诸如借由CMP自存储器结构100的顶部去除多余沉积材料。所得存储器结构100展示于图9(h)中。
参考图9(i)，其后，将通孔114图案化，且使用例如各向异性蚀刻来蚀刻借由通孔114曝露的介电材料110。通孔114可以椭圆形状而经遮蔽，如图9(i)的水平横截面视图(i)中所展示。在一些实例中，椭圆形状遮罩开口可具有沿着X方向的100nm的长轴及沿着Y方向的60nm的短轴。稍后用介电材料来填充通孔114，以便隔离待形成的NOR存储器串中的邻近储存晶体管。
参考图9(j)，接着用牺牲氮化硅衬里115及牺牲非晶硅层116来填充通孔114。可使用例如CMP去除存储器结构100的顶部上的多余材料。在通孔114经填充的情况下，接着使用例如湿式蚀刻步骤来去除沟槽108及109中的介电材料110的剩余部分，如图9(k)中所绘示。因此，空腔118形成于通孔114外部的沟槽108及109中，这些通孔现填充有氮化硅衬里115及非晶硅层116的牺牲层。
参考图9(l)，铁电闸极介电层122随后保形地沉积于空腔118的经曝露侧壁上。在一些具体实例中，铁电闸极介电层122是借由合适的沉积方法中的任一者进行沉积，这些沉积方法包括但不限于化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、物理气相沉积(PVD)以及原子层沉积(ALD)。亦可使用其他沉积方法，诸如蒸发及电沉积。在一些具体实例中，铁电闸极介电层122是掺杂氧化铪(HfO2)层。在一个具体实例中，氧化铪掺杂有氧化锆(ZrO2)以形成氧化铪锆层(HfZrO或「HZO」)。在另一具体实例中，氧化铪掺杂有硅(Si)、铱(Ir)及镧(La)。在一些具体实例中，铁电闸极介电层122是选自以下的材料：掺锆氧化铪(HZO)、掺硅氧化铪(HSO)、掺铝锆氧化铪(HfZrAlO)、掺铝氧化铪(HfO2:Al)、掺镧氧化铪(HfO2:La)、氮氧化铪锆(HfZrON)、氧化铪锆铝(HfZrAlO)，以及包括锆杂质的任何氧化铪。
在一个具体实例中，铁电闸极介电层122具有4nm的厚度。在一些具体实例中，介面介电层(有时被称为「介面层」)形成于氧化物半导体层120与铁电闸极介电层122之间。在一些具体实例中，使用具有高电容率(K)的材料(亦被称为「高K」材料)来形成介面介电层。在一个实例中，介面介电层(若存在)可为氮化硅(Si3N4)层且具有1nm的厚度。铁电闸极介电层122可经沉积且接着经退火以在铁电材料中形成铁电相。铁电闸极介电层122形成待形成的铁电储存晶体管的闸极介电层。
在沉积的铁电闸极介电层122经退火之后，用导电层124来填充空腔118，该导电层可包括连续沉积的氮化钛(TiN)衬里及钨(W)层。可使用例如原子层沉积(ALD)技术来形成TiN衬里。在空腔118中的各者中，在邻近通孔114(现由牺牲材料115、116填充)之间，导电层124提供充当用于在相同主动堆叠中竖直对准的铁电储存晶体管中的各者的闸极电极的竖直区域字线(LWL)。由铁电闸极介电层122与导电层124的组合产生的结构在本文中被称为区域字线(LWL)结构。可诸如借由CMP自存储器结构100的顶部去除多余沉积材料。图9(l)绘示所得存储器结构100。
有指导性的是应注意，存储器结构100包括在存储器结构的中心部分中的规则大小的空腔118a以及在存储器结构的边缘处的延伸大小的空腔118b(图9(k))。因此，存储器结构100包括形成于规则大小的空腔118a中的LWL结构，这些空腔将用于形成NOR存储器串的铁电储存晶体管。在适用时，形成于存储器结构100的边缘处的延伸大小的空腔118b中的结构可为虚拟结构或其可转换成非存储器晶体管，诸如预充电晶体管。存储器串的边缘处的存储器结构100的准确组态对本发明的实践而言并非关键的。
参考图9(m)，在LWL结构形成之后，形成于通孔114中的牺牲材料现经去除，由此形成空腔126。在本具体实例中，诸如借由使用湿式蚀刻步骤来去除非晶硅层116。氮化硅衬里115留在空腔126中。在其他具体实例中，亦可诸如借由使用湿式蚀刻步骤来去除氮化硅衬里115。
参考图9(n)，介电材料130接着填充经曝露空腔126。在一些具体实例中，介电材料130是氧化硅，诸如SiO2。可借由CMP去除存储器结构100的顶部上的多余材料。所得存储器结构100包括形成于多个主动堆叠中的铁电储存晶体管的多层NOR存储器串以实现具有大容量的存储器装置。特别地，NOR存储器串中的铁电储存晶体管是由作为源极端子及汲极端子的导电层112、作为通道区的氧化物半导体层120、作为闸极介电层的铁电闸极介电层122以及作为闸极端子或闸极导体的导电层124来形成。存储器结构100包括作为在Z方向上跨越主动堆叠的所有层的连续层的氧化物半导体层120。此外，导电层112经配置以使得NOR存储器串对共用共同源极线。
在图9(n)的存储器结构100中，氧化物半导体层120形成为跨越主动堆叠的连续层，且进一步是在Y方向上沿着NOR存储器串的连续层。使氧化物半导体层120留在LWL结构之间并不会影响存储器装置，因为LWL结构之间的区仅用介电材料来填充。然而，在一些具体实例中，氧化物半导体层120可在LWL结构之间分离，如图2的存储器结构30所绘示。
图10(a)至图10(b)绘示用于制造存储器结构的替代制程，该存储器结构包括根据本发明的具体实例的铁电储存晶体管的NOR存储器串的三维阵列。参考图10(a)，存储器结构200已按与上文参考图9(a)至图9(h)所描述的相同方式建构，其中所得结构包括交替的隔离介电层104与导电层112以及由衬有氧化物半导体层120且填充有介电材料110的沟槽分离的主动堆叠，如图9(h)中所展示。
此后，将通孔114图案化，且使用例如各向异性蚀刻来蚀刻借由通孔114曝露的介电材料110。在本具体实例中，在自通孔114去除介电材料110之后，亦诸如借由各向异性干式蚀刻或湿式蚀刻制程来去除通孔114中的经曝露氧化物半导体层120。因此，氧化物半导体层120仅保持在通孔114外部，且氧化物半导体层120的各片段是沿着待形成的NOR存储器串而在Y方向上彼此分离。进行上文参考图9(j)至图9(n)所描述的后续处理步骤以完成存储器结构200的制造。参考图10(b)，LWL结构形成于通孔114之间的空腔中。LWL结构包括铁电闸极介电层122及导电层124。形成于通孔114中的牺牲材料是由诸如氧化硅等介电材料130替换。如图10(b)的水平视图(i)中所展示，氧化物半导体层120是在Y方向上沿着NOR存储器串分离且仅设置成邻近各LWL结构。
在本发明的具体实例中，存储器结构可使用气隙作为共用共同源极线的NOR存储器串对之间的绝缘而经建构。气隙具有大致1.0的介电常数，此显著低于大部分介电材料，由此有效地减小在Z方向上的在一对NOR存储器串中的位元线与邻近对NOR存储器串中的位元线之间的寄生电容。气隙改良邻近NOR存储器串对之间的隔离且增强自其形成的存储器装置的效能。图11是存储器结构的一部分的横截面视图，该存储器结构包括本发明的具体实例中的借由气隙空腔隔离的NOR存储器串的三维阵列。图1、图3及图11中的相同元件用相同附图标号表示以简化论述。参考图11，存储器结构300包括形成于半导体基板(图11中未示)上的铁电储存晶体管的NOR存储器串的三维阵列。在本具体实例中，毗邻相同窄沟槽22的NOR存储器串的一对主动堆叠24共用共同氧化物半导体通道区25、铁电闸极介电层26以及闸极电极28。形成于一个窄沟槽22中的氧化物半导体通道区25与形成于其他窄沟槽22中的氧化物半导体通道区25隔离。各主动堆叠24具有形成于堆叠的两侧上的铁电储存晶体管。在LWL结构在Y方向上错开的情况下，邻近窄沟槽22具有储存晶体管，这些储存晶体管在Y方向上彼此偏移地形成以使得主动堆叠24不包括在X方向上跨越主动堆叠而直接形成的储存晶体管。形成于各沟槽22中的区域字线结构是借由介电材料23彼此隔离。
在存储器结构300中，各对主动层包括借由隔离层17a分离的第一共同位元线(第一导电层16a)及共同源极线(第二导电层18)以及借由隔离层17b而与共同源极线18分离的第二共同位元线(第三导电层16b)，以形成第一及第二NOR存储器串。在本揭示内容的具体实例中，各对第一及第二NOR存储器串是借由在本文中亦被称为「气隙空腔」的气隙或空腔315而在Z方向上与其他对分离。以此方式，气隙315使存储器结构的各主动堆叠中的邻近位元线绝缘。NOR存储器串的三维阵列可包括底部隔离层305，该底部隔离层形成于存储器阵列下方以将第一导电层16a与半导体基板隔离。NOR存储器串的三维阵列可进一步包括顶部隔离层325，该顶部隔离层形成于三维阵列上方以使存储器阵列与形成于存储器阵列上方的导电连接器隔离。
在本说明书中，气隙是指形成于存储器结构中的不具有任何材料的空腔。在一些具体实例中，气隙315可借由在多层连续沉积制程期间用气隙牺牲层替换一些隔离介电层而形成，诸如图9(a)中所展示。举例而言，在图9(a)的多层结构中，不算最底部隔离介电层，隔离介电层140的各第三层可由气隙牺牲层替换。在一些具体实例中，气隙牺牲层是对用以形成源极线18及位元线16a、16b的导电材料具有高蚀刻选择性且亦对用以隔离源极线且与存储器串中的位元线隔离的隔离材料17a、17b具有选择性的材料。在一些具体实例中，气隙牺牲层可为选自锗(Ge)、硅锗(SiGe)或碳(C)的材料。
随后，在区域字线结构形成于沟槽22中之后，诸如在图9(n)的形成包括氧化物半导体通道25、铁电闸极介电层26及闸极电极28的存储器结构300的制程之后，可接着诸如经由在指定位置处形成于窄沟槽22中的一或多个轴杆来蚀刻掉气隙牺牲层。可在碳牺牲层的情况下使用各向同性干式蚀刻或湿式蚀刻或灰化来蚀刻气隙牺牲层。区域字线结构及形成于主动堆叠24之间的沟槽22中的介电材料23向主动堆叠24提供支撑。将在Y方向上沿着NOR存储器串的长度的气隙牺牲层蚀刻掉以产生由邻近位元线导体定界的长窄空腔315，在本文中被称为「气隙」或「气隙空腔」。如此形成，存储器结构300包括在各邻近对位元线导体16b及16a之间的形成于阵列内的周期性气隙315。此等周期性气隙315具有大致1.0的介电常数，此显著低于可用于位元线隔离的绝缘介电材料的介电常数。举例而言，相较于气隙的1.0的介电常数，氧化硅(SiO2)具有4.0的介电常数。在使用空腔或气隙315作为邻近位元线之间的绝缘层的情况下，在Z方向上在邻近位元线对之间的寄生电容大幅度减小。
在一些具体实例中，在去除气隙牺牲层之后，可沉积气隙衬里层以密封由气隙315曝露的表面。举例而言，气隙衬里层可经应用以密封形成共同位元线16a及16b以及氧化物半导体通道区25的经曝露表面的经曝露导电材料。在一些具体实例中，气隙衬里层是介电材料，且在一些实例中，气隙衬里层是衬在借由气隙空腔315产生的经曝露表面里的氮化硅层或氧化硅层。
在替代具体实例中，空腔或气隙315可有利地应用以在邻近对NOR存储器串之间的区处将氧化物半导体通道25分段。此外，在一些具体实例中，空腔或气隙315可进一步应用以亦将铁电闸极介电层26分段以使铁电闸极介电层与各对NOR存储器串隔离。图12是包括NOR存储器串的三维阵列的存储器结构的一部分的横截面视图，其中在本发明的替代具体实例中，铁电晶体管是借由气隙空腔隔离。图11及图12中的相同元件用相同附图标号表示以简化论述。参考图12，存储器结构400以与图11中的存储器结构300实质上相同的方式形成，以包括在邻近对NOR存储器串之间的气隙或气隙空腔315。在存储器结构400中，气隙空腔315的形成提供机会以进一步蚀刻掉氧化物半导体通道25的经曝露侧壁。在一些具体实例中，气隙315进一步用于蚀刻掉铁电闸极介电层26的经曝露侧壁。在一些具体实例中，氧化物半导体通道侧壁及铁电闸极介电层侧壁是借由湿式蚀刻或各向同性干式蚀刻来蚀刻或去除。氧化物半导体通道侧壁及铁电闸极介电层侧壁的蚀刻制程应对位元线导体层16a、16b具有选择性，以使得位元线导体层16a及16b受蚀刻制程的影响最小。在蚀刻制程之后，去除在邻近对位元线导体16b、16a之间的氧化物半导体通道区及铁电闸极介电层，如由虚线圆355所展示。因此，氧化物半导体通道25及铁电闸极介电层26与主动堆叠24中的各对NOR存储器串隔离。此类隔离有益于减少寄生电容以及在主动堆叠24中(亦即，在Z方向上)的邻近对NOR存储器串之间的干扰的消除。在本揭示内容的具体实例中，空气顶盖空腔可用以去除或分段仅氧化物半导体通道25，且铁电闸极介电层26可保持为连续层而留下。
如上文参考图11所描述，气隙衬里层可经沉积以密封借由气隙315曝露的表面。特别地，气隙衬里层可经应用以密封形成共同位元线16a及16b的经曝露导电材料、气隙空腔315中的氧化物半导体通道区的经曝露表面以及铁电闸极介电层26的经曝露表面。在一些具体实例中，气隙衬里层可为介电材料，诸如氮化硅或氧化硅。
在一些具体实例中，图11及图12中的存储器结构300、400可使用牺牲层而非隔离层17a、17b来形成，其中牺牲层在后续处理步骤中由空腔或气隙替换。在彼情况下，存储器结构形成为在各对源极线与位元线之间具有空腔或气隙。以此方式，在邻近源极线导体与位元线导体之间的寄生电容减小。当牺牲层由空腔替换时，氧化物半导体通道25及铁电闸极介电层26得以保存，因为其形成铁电储存晶体管的通道区及闸极介电质。在一些具体实例中，气隙衬里层可经应用以密封气隙空腔的经曝露表面。
在上文所描述的具体实例中，NOR存储器串的三维阵列的铁电储存晶体管使用氧化物半导体材料来形成通道区。在本发明的其他具体实例中，可使用用于通道区的多晶硅材料来形成NOR存储器串。亦即，以上具体实例中的任一者中所描述的氧化物半导体通道区25可由多晶硅通道替换。在彼情况下，介面介电层经添加于多晶硅通道区与铁电闸极介电层之间。在一个具体实例中，介面介电层是氧化硅层(SiO2)、氮化硅层(Si3N4)或氧化铝层。
在一些具体实例中，可使用具有或不具有重度掺杂的多晶硅层的导电层(诸如金属)作为源极区或汲极区来各自形成源极层及汲极层。在一个具体实例中，多晶硅通道是重度掺杂的N型层以形成无接合通道。以与氧化物半导体通道相同的方式，重度掺杂的N型通道区形成空乏模铁电晶体管。在一个具体实例中，多晶硅通道以约2至5×1018cm-3的掺杂剂浓度而掺杂有N型掺杂剂。重度掺杂的N型通道区使得能够与形成源极层及汲极层的金属导体直接接触，由此消除对多晶硅源极-汲极层的需求。
在本揭示内容的其他态样中，气隙空腔可应用于存储器结构中以用于隔离主动堆叠中的个别NOR存储器串。图13是包括NOR存储器串的三维阵列的存储器结构的一部分的横截面视图，其中在本发明的替代具体实例中，铁电晶体管是借由气隙空腔隔离。图1、图3及图13中的相同元件用相同附图标号表示以简化论述。参考图13，存储器结构500包括形成于半导体基板(图13中未示)上的铁电储存晶体管的NOR存储器串的三维阵列。存储器结构500是使用交替的导电层作为共同位元线及共同源极线来建构。因此，如在上文所描述的具体实例中，邻近对NOR存储器串并不共用共同源极线。因此，存储器结构500包括由个别NOR存储器串11-0至11-7形成的主动堆叠，各NOR存储器串具有其自身的由隔离层17分离的共同位元线16及共同源极线18。在本具体实例中，各NOR存储器串形成为邻近于其自身的氧化物半导体通道区25及铁电闸极介电层26。毗邻相同窄沟槽22的NOR存储器串的一对主动堆叠24共用闸极导体28。各主动堆叠24具有形成于堆叠的两侧上的铁电储存晶体管。在LWL结构在Y方向上错开的情况下，邻近窄沟槽22具有储存晶体管，这些储存晶体管在Y方向上彼此偏移地形成以使得主动堆叠24不包括在X方向上跨越主动堆叠而直接形成的储存晶体管。形成于各沟槽22中的区域字线结构是借由介电材料23彼此隔离。
在存储器结构500中，诸如主动层11-0至11-7等各主动层包括共同位元线(第一导电层16)及共同源极线(第二导电层18)，此等线由隔离层17分离以形成NOR存储器串。在本揭示内容的具体实例中，各NOR存储器串是借由气隙或空气顶盖空腔415在Z方向上与其他NOR存储器串分离。以此方式，气隙空腔415使存储器结构的各主动堆叠中的邻近铁电储存晶体管绝缘。NOR存储器串的三维阵列可包括底部隔离层405，该底部隔离层形成于存储器阵列下方以将导电层18与半导体基板隔离。NOR存储器串的三维阵列可进一步包括顶部隔离层425，该顶部隔离层形成于三维阵列上方以使存储器阵列与形成于存储器阵列上方的导电连接器隔离。
存储器结构500以与图11中的存储器结构300实质上相同的方式形成，以包括用于隔离NOR存储器串的气隙或空腔。在一些具体实例中，存储器结构500中的气隙415可借由在多层连续沉积制程期间用气隙牺牲层替换一些隔离层而形成，诸如图9(a)中所展示。举例而言，在图9(a)的多层结构中，不算最底部隔离介电层，隔离介电层140的每隔一个层可由气隙牺牲层替换。随后，在区域字线结构形成于沟槽22中之后，诸如在图9(n)的形成包括氧化物半导体通道25、铁电闸极介电层26及闸极电极28的存储器结构500的制程之后，可接着诸如经由在指定位置处形成于窄沟槽22中的一或多个轴杆来蚀刻掉气隙牺牲层。可在碳牺牲层的情况下使用各向同性干式蚀刻或湿式蚀刻或灰化来蚀刻气隙牺牲层。区域字线结构及形成于主动堆叠24之间的沟槽22中的介电材料23向主动堆叠24提供支撑。将在Y方向上沿着NOR存储器串的长度的气隙牺牲层蚀刻掉以产生由邻近位元线导体/源极线导体定界的长窄气隙空腔415。此外，在本具体实例中，气隙空腔415用作机会以进一步蚀刻掉氧化物半导体通道25的经曝露侧壁以及铁电闸极介电层26的经曝露侧壁。以此方式，氧化物半导体通道26及铁电闸极介电层26与各NOR存储器串隔离。如此形成，存储器结构500包括在主动堆叠中的邻近NOR存储器串的各邻近位元线16与源极线18之间的形成于阵列内的周期性气隙415。周期性气隙415具有低介电常数，此有益于减小主动堆叠(Z方向)中的邻近NOR存储器串中的位元线与源极线之间的寄生电容。此外，借由使用气隙空腔415将氧化物半导体通道及铁电闸极介电层分段成各NOR存储器串，进一步减小寄生电容且将主动堆叠24中(亦即，在Z方向上)的邻近NOR存储器串之间的干扰最小化。在一些具体实例中，气隙衬里层可经应用以密封气隙空腔的经曝露表面。
在此详细描述中，针对一个具体实例所描述的制程步骤可用于不同具体实例中，即使这些制程步骤并未明确地描述于不同具体实例中。当在本文中参考包括两个或更多个所定义步骤的方法时，所定义步骤可以任何次序或同时进行，除非上下文规定或本文中另外提供特定指令。此外，除非上下文规定或另外提供明确指令，否则该方法亦可包括在所定义步骤中的任一者之前、所定义步骤中的两者之间或在所有所定义步骤之后进行的一或多个其他步骤。
在此详细描述中，本发明的各种具体实例或实例可以众多方式实施，包括实施为制程；设备；系统；以及物质组成物。上文连同绘示本发明的原理的随附图式提供本发明的一或多个具体实例的详细描述。结合此等具体实例描述本发明，但本发明不限于任何具体实例。在本发明的范围内的众多修改及变化是可能的。本发明的范围仅受权利要求书限制，且本发明涵盖众多替代方案、修改以及等效物。在该描述中阐述众多特定细节以便提供对本发明的透彻理解。出于实例的目的提供此等细节，且可根据权利要求书在不存在此等特定细节中的一些或全部的情况下实践本发明。出于清晰的目的，技术领域中已知关于本发明的技术材料尚未详细地描述，以使得本发明不会被不必要地遮蔽。本发明是由所附权利要求书界定。

Claims (67)

1.一种三维存储器结构，其形成于半导体基板的平坦表面上方，该存储器结构包含：
薄膜铁电场效晶体管(FeFET)的多个堆叠，其经组织为沿着实质上平行于该半导体基板的该平坦表面的第一方向延伸的NOR存储器串的多个堆叠，各堆叠的这些NOR存储器串沿着实质上垂直于该平坦表面的第二方向而设置成彼此叠加，各NOR存储器串内的这些铁电场效晶体管共用共同源极层及共同汲极层，其中各层沿着该第一方向延伸，其中(i)所述NOR存储器串的各堆叠包含沿着该第二方向而配置成彼此叠加的多个存储器串对，各存储器串对是借由第一隔离层与其他存储器串对隔离；(ii)各存储器串对包含第一共同汲极层、第一共同源极层以及第二共同汲极层，各层是借由第二隔离层在该第二方向上彼此间隔开配置；(iii)各存储器串对包含由该第一共同汲极层及该第一共同源极层形成的第一NOR存储器串，以及由该第二共同汲极层及该第一共同源极层形成的第二NOR存储器串；(iv)半导体层设置成邻近于所述NOR存储器串的各堆叠且与各别堆叠中的这些共同源极层及这些共同汲极层接触，其中在该第二方向上设置于相邻的共同源极层与共同汲极层之间的该半导体层形成用于各别NOR存储器串的这些铁电场效晶体管的通道区；(v)铁电闸极介电层设置成邻近于该半导体层且沿着该第二方向延伸；并且(vi)多个导体设置成邻近于在所述NOR存储器串的相邻的堆叠之间的该铁电闸极介电层且沿着该第二方向延伸，各导体充当用于这些相邻的堆叠的这些NOR存储器串中的各别铁电场效晶体管的共同闸极电极。
2.如权利要求1的存储器结构，其中该铁电闸极介电层包含在该第二方向上邻近于各导体而设置为连续层的铁电极化层。
3.如权利要求1的存储器结构，其中该半导体层包含掺杂N型多晶硅层，且这些铁电场效晶体管各自包含空乏模晶体管，其中该存储器结构进一步包含设置于该N型多晶硅层与该铁电闸极介电层之间的介面介电层。
4.如权利要求3的存储器结构，其中该介面介电层包含氮化硅层及一氧化铝层中的一或多者。
5.如权利要求1的存储器结构，其中该半导体层包含氧化物半导体层。
6.如权利要求5的存储器结构，其中该氧化物半导体层包含氧化铟锌(IZO)层及氧化铟镓锌(IGZO)层中的一者。
7.如权利要求5的存储器结构，其中该铁电闸极介电层直接接触该氧化物半导体层，其间实质上无介面介电层。
8.如权利要求1的存储器结构，其中该半导体层沿着所述NOR存储器串的各个各别堆叠的侧壁设置为连续层。
9.如权利要求8的存储器结构，其中该半导体层包含形成于所述NOR存储器串的相邻的堆叠的相对侧壁上的连续层。
10.如权利要求9的存储器结构，其中与所数NOR存储器串的一对相邻的堆叠相关联的该半导体层是自与所述NOR存储器串的其他对相邻的堆叠相关联的该半导体层隔离。
11.如权利要求1的存储器结构，其中该半导体层及该铁电闸极介电层形成为邻近于在相邻的堆叠之间的各别导体，且该半导体层是在该第一方向上自与设置于相同相邻的堆叠之间的其他导体相关联的该半导体层隔离。
12.如权利要求1的存储器结构，其中该第一隔离层包含气隙空腔。
13.如权利要求12的存储器结构，其中这些气隙空腔延伸至所述NOR存储器串的一堆叠中的这些铁电场效晶体管的该铁电闸极介电层，该半导体层设置成仅邻近于该堆叠中的各存储器串对且借由相邻的存储器串对之间的这些气隙空腔划分。
14.如权利要求13的存储器结构，其中这些气隙空腔延伸至形成NOR存储器串的一堆叠中的这些铁电场效晶体管的该共同闸极电极的该导体，该半导体层及该铁电闸极介电层设置成仅邻近于该堆叠中的各存储器串对且借由邻近存储器串对之间的这些气隙空腔划分。
15.如权利要求12的存储器结构，其中该第二隔离层包含气隙空腔。
16.如权利要求12的存储器结构，其中该第一隔离层在该第二方向上具有第一尺寸且该第二隔离层在该第二方向上具有第二尺寸，该第二尺寸是该铁电场效晶体管的通道长度。
17.如权利要求16的存储器结构，其中该第一隔离层的该第一尺寸小于该第二隔离层的该第二尺寸。
18.如权利要求16的存储器结构，其中该第一隔离层的该第一尺寸是30nm，且该第二隔离层的该第二尺寸具有30nm至80nm之间的值。
19.如权利要求1的存储器结构，其中该共同源极层及该共同汲极层各自包含金属层。
20.如权利要求19的存储器结构，其中与各NOR存储器串中的这些铁电场效晶体管相关联的该半导体层接触形成该共同源极层及该共同汲极层的这些金属层以提供用于各铁电场效晶体管的无接合通道区。
21.如权利要求19的存储器结构，其中该金属层包含金属，该金属包含以下中的一或多者：钼、钛、钨、镧、钽、钌、任何其硅化物、任何其氮化物及任何其组合。
22.如权利要求1的存储器结构，其中各NOR存储器串的该共同汲极层充当用于各NOR存储器串的共同位元线。
23.如权利要求1的存储器结构，其中该多个导体各自包含氮化钛层。
24.如权利要求23的存储器结构，其中该多个导体各自包含形成为邻近于该铁电闸极介电层的该氮化钛层以及形成为邻近于该氮化钛层的钨层。
25.如权利要求1的存储器结构，其中该铁电闸极介电层包含掺杂氧化铪层。
26.如权利要求25的存储器结构，其中该掺杂氧化铪层包含以下中的一或多者：掺锆氧化铪(HZO)、掺硅氧化铪(HSO)、掺铝锆氧化铪(HfZrAlO)、掺铝氧化铪(HfO2:Al)、掺镧氧化铪(HfO2:La)、氮氧化铪锆(HfZrON)、氧化铪锆铝(HfZrAlO)以及包括锆杂质的任何氧化铪。
27.如权利要求1的存储器结构，其中各铁电场效晶体管是借由将第一电压施加至该共同源极层及该共同汲极层两者且将第二电压施加至相关联共同闸极电极而以电性方式置于第一极化状态中；并且各铁电场效晶体管是借由将第三电压施加至该共同汲极层、将第四电压施加至该共同源极层且将第五电压施加至该相关联共同闸极电极而以电性方式置于第二极化状态中，该第三电压不同于该第四电压。
28.如权利要求1的存储器结构，其中各铁电场效晶体管是借由将第一电压施加至该共同源极层及该共同汲极层两者且将至少一第二电压施加至相关联共同闸极电极而以电性方式置于第一极化状态中；并且各铁电场效晶体管是借由将电压施加至该共同汲极层、该共同源极层及该相关联共同闸极电极而以电性方式置于多于两个极化状态中，这些电压针对该多于两个极化状态中的各者而具有不同电压范围。
29.如权利要求28的存储器结构，其中该多于两个极化状态包含模拟状态的连续区。
30.如权利要求27的存储器结构，其中在所述NOR存储器串的各别堆叠中在该第二方向上形成于一行中的铁电场效晶体管经分组以形成一页存储器胞元，该页存储器胞元是借由将该第一电压施加至各别共同源极层及该共同汲极层且将该第二电压施加至各别共同闸极电极而一起置于该第一极化状态中。
31.如权利要求27的存储器结构，其中这些NOR存储器串的这些共同源极层以电性方式浮置，且各别共同源极层在预充电阶段期间经偏压至给定电压且随后保持浮置。
32.如权利要求1的存储器结构，其中所述NOR存储器串的各堆叠包含形成于该堆叠的两侧上的侧壁上的铁电场效晶体管。
33.如权利要求1的存储器结构，其中用于支援存储器操作的电路系统形成于多个铁电场效晶体管堆叠下面的该半导体基板的该平坦表面处。
34.如权利要求33的存储器结构，其中用于支援存储器操作的该电路系统包括模拟及数字电路两者。
35.如权利要求33的存储器结构，其中用于支援存储器操作的该电路系统回应于提供至该存储器结构的抹除、程序化及读取命令而针对该多个铁电场效晶体管堆叠实施抹除、程序化及读取操作。
36.如权利要求33的存储器结构，其进一步包含形成于这些NOR存储器串上方且与这些NOR存储器串电连接的互连导体层以及用于支援存储器操作的该电路系统，该互连导体层经设置以用于在这些NOR存储器串及用于支援存储器操作的该电路系统当中路由控制及数据信号。
37.如权利要求36的存储器结构，其中用于支援存储器操作的该电路系统包含以下中的两者或更多者：字线驱动器电路、位元线驱动器电路、输入/输出驱动器电路、地址解码器、感测放大器、用于产生用于该存储器操作的操作电压的电压源、锁存器、暂存器或其他存储器元件以及用于管理这些NOR存储器串的这些铁电场效晶体管处的这些存储器操作的状态机。
38.如权利要求37的存储器结构，其中用于支援存储器操作的该电路系统耦接至形成于个别半导体基板上的存储器控制器以自该存储器控制器接收命令及数据信号。
39.如权利要求1的存储器结构，其中各铁电场效晶体管具有长于1小时的数据留存时间以及大于108个程序化/抹除循环的程序化/抹除循环耐久性。
40.一种三维存储器结构，其形成于半导体基板的平坦表面上方，该存储器结构包含：
多个薄膜铁电场效晶体管(FeFET)，其形成于该半导体基板上方且配置于一或多个平行平面中，其中(i)这些薄膜铁电场效晶体管经组织为NOR存储器串，各NOR存储器串沿着实质上平行于该半导体基板的该平坦表面的第一方向延伸；(ii)这些NOR存储器串配置在两个方向上：(a)配置为多个堆叠的NOR存储器串，各堆叠包括沿着实质上垂直于该平坦表面的第二方向而配置成彼此叠加的所述NOR存储器串，以及(b)配置为多个列的NOR存储器串，其沿着实质上正交于该第一方向及该第二方向两者的第三方向配置；(iii)各NOR存储器串内的这些铁电场效晶体管共用共同源极层及共同汲极层，该共同源极层及该共同汲极层各自沿着该第一方向延伸；(iv)各堆叠内的相邻的NOR存储器串对共用相同的共同源极层，各堆叠内的相邻的成对的NOR存储器串是借由第一隔离层而与其他对隔离；(v)氧化物半导体层设置成邻近于所述NOR存储器串的各堆叠且沿着该第二方向延伸以与各别堆叠中的这些共同源极层及这些共同汲极层接触，在该第二方向上设置于相邻的共同源极层与共同汲极层之间的该氧化物半导体层形成用于各别NOR存储器串的这些铁电场效晶体管的通道区；(vi)铁电闸极介电层设置成邻近于该氧化物半导体层且沿着该第二方向延伸；并且(vii)多个导体设置成邻近于在所述NOR存储器串的相邻的堆叠之间的该铁电闸极介电层且沿着该第二方向延伸，各导体充当用于这些相邻的堆叠的这些NOR存储器串中的各别铁电场效晶体管的共同闸极电极。
41.如权利要求40的存储器结构，其中该铁电闸极介电层包含在该第二方向上邻近于各导体而设置为连续层的铁电极化层。
42.如权利要求40的存储器结构，其中该氧化物半导体层沿着所述NOR存储器串的各个各别堆叠的侧壁设置为连续层。
43.如权利要求40的存储器结构，其中各NOR存储器串内的这些铁电场效晶体管的该共同源极层及该共同汲极层是借由第二隔离层在该第二方向上间隔开配置。
44.如权利要求40的存储器结构，其中该氧化物半导体层包含氧化铟锌(IZO)层及氧化铟镓锌(IGZO)层中的一者。
45.如权利要求40的存储器结构，其中该氧化物半导体层及该铁电闸极介电层形成为邻近于在相邻的堆叠之间的各别导体，且该氧化物半导体层是在该第一方向上自与设置于相同相邻的堆叠之间的其他导体相关联的该氧化物半导体层隔离。
46.如权利要求40的存储器结构，其中该第一隔离层包含气隙空腔。
47.如权利要求46的存储器结构，其中这些气隙空腔延伸至所述NOR存储器串的一堆叠中的这些铁电场效晶体管的该铁电闸极介电层，该氧化物半导体层设置成仅邻近于该堆叠中的各存储器串对且借由相邻的存储器串对之间的这些气隙空腔划分。
48.如权利要求46的存储器结构，其中这些气隙空腔延伸至形成所述NOR存储器串的一堆叠中的这些铁电场效晶体管的该共同闸极电极的该导体，该氧化物半导体层及该铁电闸极介电层设置成仅邻近于该堆叠中的各存储器串对且借由相邻的存储器串对之间的这些气隙空腔划分。
49.如权利要求40的存储器结构，其中该共同源极层及该共同汲极层各自包含金属层；并且其中与各NOR存储器串中的这些铁电场效晶体管相关联的该氧化物半导体层接触形成该共同源极层及该共同汲极层的这些金属层以提供用于各铁电场效晶体管的无接合通道区。
50.如权利要求40的存储器结构，其中该铁电闸极介电层包含掺杂氧化铪层。
51.如权利要求40的存储器结构，其中各铁电场效晶体管是借由将第一电压施加至该共同源极层及该共同汲极层两者且将第二电压施加至相关联共同闸极电极而以电性方式置于第一极化状态中；并且各铁电场效晶体管是借由将第三电压施加至该共同汲极层、将第四电压施加至该共同源极层且将第五电压施加至该相关联共同闸极电极而以电性方式置于第二极化状态中，该第三电压不同于该第四电压。
52.如权利要求51的存储器结构，其中这些NOR存储器串的这些共同源极层以电性方式浮置，且各别共同源极层在预充电阶段期间经偏压至给定电压且随后保持浮置。
53.一种三维存储器结构，其形成于半导体基板的平坦表面上方，该存储器结构包含：
多个薄膜铁电场效晶体管(FeFET)，其形成于该半导体基板上方且配置于一或多个平行平面中，其中(i)这些薄膜铁电场效晶体管经组织为NOR存储器串，各NOR存储器串沿着实质上平行于该半导体基板的该平坦表面的第一方向延伸；(ii)这些NOR存储器串配置在两个方向上：(a)配置为多个堆叠的NOR存储器串，各堆叠包括沿着实质上垂直于该平坦表面的第二方向而设置成彼此叠加的所述NOR存储器串，各堆叠内的这些NOR存储器串是借由分离邻近平面的气隙空腔彼此隔离，以及(b)配置为多个列的NOR存储器串，其沿着实质上正交于第一尺寸及该第二方向两者的第三尺寸配置；(iii)各NOR存储器串内的这些铁电场效晶体管共用共同源极层及共同汲极层，该共同源极层及该共同汲极层各自沿着该第一方向延伸；(iv)各NOR存储器串中的各铁电场效晶体管包含氧化物半导体层以及形成为邻近于该氧化物半导体层的铁电闸极介电层，该氧化物半导体层在该共同源极层与该共同汲极层之间形成通道区；并且(v)多个导体各自沿着该第二方向延伸，各导体设置于所述NOR存储器串的相邻的堆叠之间且充当用于这些邻近堆叠的这些NOR存储器串中的各别铁电场效晶体管的共同闸极电极，
其中至少该氧化物半导体层是借由各平面处的这些气隙空腔分离，以将该氧化物半导体层与所述NOR存储器串的各别堆叠中的各NOR存储器串隔离。
54.如权利要求53的存储器结构，其中该氧化物半导体层及该铁电闸极介电层两者是借由各平面处的这些气隙空腔分离，以将该氧化物半导体层及该铁电闸极介电层与所述NOR存储器串的该各别堆叠中的各NOR存储器串隔离。
55.如权利要求53的存储器结构，其中该铁电闸极介电层包含在该第二方向上邻近于各导体而设置为连续层的铁电极化层。
56.如权利要求53的存储器结构，其中各NOR存储器串内的这些铁电场效晶体管的该共同源极层及该共同汲极层是借由第一隔离层在该第二方向上间隔开配置。
57.如权利要求56的存储器结构，其中该第一隔离层包含介电层。
58.如权利要求53的存储器结构，其中该氧化物半导体层包含氧化铟锌(IZO)层及氧化铟镓锌(IGZO)层中的一者。
59.如权利要求53的存储器结构，其中该氧化物半导体层及该铁电闸极介电层形成为邻近于在相邻的堆叠之间的各别导体，且该氧化物半导体层是在该第一方向上自与设置于相同相邻的堆叠之间的其他导体相关联的该氧化物半导体层隔离。
60.如权利要求53的存储器结构，其中这些气隙空腔延伸至所述NOR存储器串的一堆叠中的这些铁电场效晶体管的该铁电闸极介电层，该氧化物半导体层设置成仅邻近于该堆叠中的各存储器串且借由相邻的存储器串之间的这些气隙空腔划分。
61.如权利要求53的存储器结构，其中这些气隙空腔延伸至形成所述NOR存储器串的一堆叠中的这些铁电场效晶体管的该共同闸极电极的该导体，该氧化物半导体层及该铁电闸极介电层设置成仅邻近于该堆叠中的各存储器串且借由相邻的存储器串之间的这些气隙空腔划分。
62.如权利要求53的存储器结构，其中该共同源极层及该共同汲极层各自包含金属层；并且其中与各NOR存储器串中的这些铁电场效晶体管相关联的该氧化物半导体层接触形成该共同源极层及该共同汲极层的这些金属层以提供用于各铁电场效晶体管的无接合通道区。
63.如权利要求53的存储器结构，其中该铁电闸极介电层包含掺杂氧化铪层。
64.如权利要求63的存储器结构，其中该掺杂氧化铪层包含以下中的一或多者：掺锆氧化铪(HZO)、掺硅氧化铪(HSO)、掺铝锆氧化铪(HfZrAlO)、掺铝氧化铪(HfO2:Al)、掺镧氧化铪(HfO2:La)、氮氧化铪锆(HfZrON)、氧化铪锆铝(HfZrAlO)以及包括锆杂质的任何氧化铪。
65.如权利要求53的存储器结构，其中这些NOR存储器串的这些共同源极层以电性方式浮置，且各别共同源极层在预充电阶段期间经偏压至给定电压且随后保持浮置。
66.如权利要求53的存储器结构，其中NOR存储器串的各堆叠包含形成于该堆叠的两侧上的侧壁上的铁电场效晶体管。
67.如权利要求53的存储器结构，其中用于支援存储器操作的电路系统形成于多个铁电场效晶体管堆叠下方的该半导体基板的该平坦表面处。
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