TWI787016B - 包含半導體元件的記憶裝置 - Google Patents

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Abstract

半導體基材在基板上在垂直方向直立或在水平方向延伸。在配置於半導體基材的兩端之第一與第二雜質層之間，第一及第二閘極絕緣層及第一及第二閘極導體層配置於半導體基材的周圍。記憶體寫入動作係施加電壓於第一及第二雜質層及第一及第二閘極導體層，使撞擊游離現象在通道區域發生，並使產生的電子群及電洞群之中的電子群從通道領域排出使電洞群的一部分保持於通道區域而進行。記憶體抹除動作係使保持的電洞群經由第一雜質層及第二雜質層的任一方或兩方排出而進行。

Description

包含半導體元件的記憶裝置
本發明係關於包含半導體元件的記憶體裝置。
近年來，在大型積體電路(LSI)技術開發上，一直在追求記憶體裝置的高度積體化及高性能化。
通常的平面型金屬氧化物半導體(MOS)電晶體，係具有在沿著半導體基板的上表面之水平方向延伸之通道(channel)。相對於此，環繞式閘極電晶體(SGT)係具有在與半導體基板的上表面垂直的方向延伸之通道(參照例如專利文獻1及非專利文獻1)。因此，與平面型MOS電晶體相比，SGT可達成更高密度化的半導體裝置。將該SGT用作為選擇電晶體，可實現例如連接有電容的動態隨機存取記憶體(DRAM)(參照例如非專利文獻2)、連接有電阻值變化元件的相變化記憶體(PCM,Phase Change Memory)(參照例如非專利文獻3)、電阻式隨機存取記憶體(RRAM,Resistive Random Access Memory)(參照例如非專利文獻4)、利用電流使磁化方向變化而使電阻值變化之磁阻式隨機存取記憶體(MRAM, Magneto-resistive Random Access Memory)(參照例如非專利文獻5)等的高度積體化。另外，還有例如不包含電容，只用一個MOS電晶體構成的DRAM記憶體單元(參照例如專利文獻2、非專利文獻6)。本案係關於不包含電阻值變化元件或電容之可只用MOS電晶體構成之動態快閃記憶體(dynamic flash memory)。
圖15A至15D顯示前述的不包含電容，只用一個MOS電晶體構成的DRAM記憶體單元的寫入動作，圖16A及16B顯示動作上的問題點，圖17A至17C顯示讀出動作(參照非專利文獻7至10)。圖15A顯示寫入“1”之際的狀態。此處，記憶體單元(memory cell)係形成於SOI(絕緣層上覆矽)基板1100，該記憶體單元係由與源極線SL連接的源極N+層1103、與位元線BL連接的汲極N+層1104、與字元線WL連接的閘極導電層1105及MOS電晶體1110a的浮體(floating body)1102所構成，並不包含有電容，該單一個MOS電晶體1110a構成DRAM記憶體單元。在浮體1102正下方，SOI基板1100的SiO2層1101與浮體1102相接觸。要將“1”寫入此只由單一個MOS電晶體1110a構成的記憶體單元時，係使MOS電晶體1110a在飽和區域動作。亦即，從源極N+層1103開始延伸的電子的通道1107會有夾止點1108，並不會到達與位元線連接的汲極N+層1104。當在與汲極N+層1104連接的位元線BL及與閘極導電層1105連接的字元線WL都施加高電壓，且使閘極電壓為汲極電壓的約1/2程度而使MOS電晶體1110a動作時，在汲極N+層1104附近的夾止點1108，電場強度會最大。因而，從源極N+層1103朝向汲極N+層1104流動之受到加速的電子會撞擊Si的晶格，撞擊時喪失的運動能量會使得電子-電洞對產 生(撞擊游離(Impact Ionization)現象)。產生的大部分的電子(未圖示)會到達汲極N+層1104。小部分的極熱的電子會越過閘極氧化膜1109而到達閘極導電層1105。同時，產生的電洞1106會使得浮體1102充電。在此情況，因為浮體1102為P型Si，所以產生的電洞使得多數載子更增多。當浮體1102中充滿了產生的電洞1106使得浮體1102的電壓變高到比源極N+層1103高出Vb以上，再產生出的電洞就會放電到源極N+層1103。此處，Vb為源極N+層1103與P層的浮體1102之間的PN接面的內建電壓(built-in voltage)，約為0.7V。圖15B顯示產生的電洞1106將浮體1102充電到飽和的情形。
接著，參照圖15C來說明記憶體單元1110b的寫入“0”的動作。就共通的選擇字元線WL而言，隨機存在有寫入“1”的記憶體單元1110a及寫入“0”的記憶體單元1110b。圖15C顯示的是從“1”的狀態改寫為“0”的狀態的情形。要寫入“0”時，係使位元線BL的電壓為負偏壓，使汲極N+層1104與P層的浮體1102之間的PN接面為順偏壓。如此一來，在前一個週期預先於浮體1102產生的電洞1106會流入與位元線BL連接的汲極N+層1104。寫入動作結束，就得到充滿了產生的電洞1106之記憶體單元1110a(圖15B)、及產生的電洞都流掉了的記憶體單元1110b(圖15C)這兩種記憶體單元的狀態。充滿了電洞1106的記憶體單元1110a的浮體1102的電位係比產生的電洞都流掉了的浮體1102高。因此，記憶體單元1110a的閾值電壓會比記憶體單元1110b的閾值電壓低。圖15D顯示該狀況。
接著，參照圖16A及圖16B來說明由單一個MOS電晶體構成的記憶體單元的動作上的問題點。如圖16A所示，浮體1102的電容量 CFB為與字元線連接的閘極導體層1105與浮體1102之間的電容量CWL、與源極線連接的源極N+層1103與浮體1102之間的PN接面的接面電容量CSL、與位元線連接的汲極N+層1104與浮體1102之間的PN接面的接面電容量CBL的總和，如以下的式(1)所示。
CFB=CWL+CBL+CSL (1)
因此，寫入時當字元線電壓VWL變動，作為記憶體單元的記憶節點(storage node)之浮體1102的電壓也會受其影響。圖16B顯示該狀況。寫入時當字元線電壓VWL從0V升高到VProgWL，浮體1102的電壓VFB會因為與字元線的電容耦合而從字元線電壓變化之前的初始狀態的電壓VFB1升高到VFB2。其電壓變化量ΔVFB如以下的式(2)所示。
ΔVFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)
此處，將CWL/(CWL+CBL+CSL)表示成β，如以下的式(3)所示。
β=CWL/(CWL+CBL+CSL) (3)
β稱為耦合率。在如此的記憶體單元中，CWL的貢獻率很大，例如CWL：CBL：CSL=8：1：1。在此情況，β=0.8。當字元線從例如寫入時的5V，在寫入結束後降到0V時，由於字元線與浮體1102的電容耦合，浮體1102會受到5V×β=4V之振幅雜訊。因此，很難取得夠大的足以區分寫入時的浮體1102的“1”電位與“0”電位的電位差裕度(margin)。
圖17A及圖17B顯示讀出動作，圖17A顯示“1”寫入的狀態，圖17B顯示“0”寫入的狀態。實際上，即便在寫入“1”時於浮體1102寫入Vb，當字元線的電壓在寫入結束回到0V，浮體1102也會降到負偏壓。 在寫入“0”之際，浮體1102的電位會變為負更多的負偏壓，而難以在寫入之際有夠大的“1”與“0”的電位差裕度。因此，難以將實際上不包含電容的DRAM記憶體單元予以製品化。另外，還有一種記憶體裝置其每個記憶體單元係形成在SOI(Silicon on Insulator)層上且包含兩個MOS電晶體(參照例如專利文獻4、5，在此將兩文獻併入作為參考)。此等裝置係將分隔出兩個MOS電晶體的浮體通道之作為源極或汲極的N+層與絕緣層相接觸而形成。該N+層與絕緣層相接觸，所以兩個MOS電晶體的浮體通道係互相電性分離。因此，蓄積有作為訊號電荷的電洞群之分離的浮體通道的電壓會如前述，當各MOS電晶體的閘極電極受到脈衝電壓的施加，會如式(2)所示大幅地變化。因而，會有：無法有夠大的寫入之際的“1”與“0”的電位差裕度之問題(參照例如非專利文獻15圖8)。
[先前技術文獻]
[專利文獻]
[專利文獻1]特開平2-188966號公報
[專利文獻2]特開平3-171768號公報
[專利文獻3]特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
[非專利文獻4]T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
[非專利文獻6]M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
[非專利文獻7]J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
[非專利文獻8]T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9]T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10]E. Yoshida: “ACapacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
[非專利文獻11]J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻12]N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻13]H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻14]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
[非專利文獻15]F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在沒有電容的一個電晶體型的DRAM(增益單元(gain cell))之記憶體裝置中，字元線與浮動的SGT基體(SGT body)的電容耦合很強。在資料讀出時及寫入時使字元線的電位變化，該變化就會直接成為雜訊而 傳到SGT基體。此會引起記憶資料的誤讀出或誤寫入之問題，使得沒有電容的一個電晶體型的DRAM(增益單元)的實用化變困難。
為了解決上述的課題，根據本發明的一個態樣之半導體記憶裝置係包含：
半導體基材，係在基板上直立於垂直方向、或沿著該基板在水平方向延伸；
第一雜質層及第二雜質層，係配置於該半導體基材的兩端；
第一閘極絕緣層，係圍繞該第一雜質層與該第二雜質層之間的該半導體基材的側面的一部分或全部，且與該第一雜質層接觸或接近；
第二閘極絕緣層，係圍繞該半導體基材的側面的一部分或全部，且與該第一閘極絕緣層連接，與該第二雜質層接觸或接近；
第一閘極導體層，係覆蓋該第一閘極絕緣層；第二閘極導體層，係覆蓋該第二閘極絕緣層；
第一絕緣層，係配置於該第一閘極導體層與該第二閘極導體層之間；
第一配線導體層，係連接到該第一雜質層；
第二配線導體層，係連接到該第二雜質層；
第三配線導體層，係連接到該第一閘極導體層；以及
第四配線導體層，係連接到該第二閘極導體層，
其中，該半導體基材係包含一通道半導體層，該通道半導體層係由被該第一閘極絕緣層所覆蓋的第一通道半導體層及被該第二閘極絕緣層所覆蓋的第二通道半導體層所構成，該通道半導體層側面係全部由該第一閘極 絕緣層及該第二閘極絕緣層或由包含該第一閘極絕緣層及該第二閘極絕緣層之絕緣材料層加以圍繞，控制施加於該第一配線導體層、該第二配線導體層、該第三配線導體層及該第四配線導體層之電壓，以藉由進行以下動作而進行記憶體寫入動作：利用在該第一雜質層與該第二雜質層之間流通的電流使撞擊游離化現象在該第一通道半導體層與該第二通道半導體層間的第一交界區域、或第一雜質層與第一通道半導體層間的第二交界區域、或第二雜質層與第二通道半導體層間的第三交界區域發生之動作、或產生閘極誘導汲極漏電流之動作；進行使產生的電子群及產生的電洞群之中之屬於該通道半導體層中的少數載子之該電子群或該電洞群從該第一雜質層或該第二雜質層排除掉之動作；以及進行使屬於該通道半導體層中的多數載子之該電子群或該電洞群的一部分或全部殘留在該第一通道半導體層及該第二通道半導體層的任一方或兩方之動作；以及
控制施加於該第一配線導體層、該第二配線導體層、該第三配線導體層及該第四配線導體層之電壓，將屬於該通道半導體層中的多數載子之該電子群或該電洞群之中的殘留的電子群或殘留的電洞群從該第一雜質層及該第二雜質層的一方或兩方去除掉，而進行記憶體清除動作。
該半導體記憶裝置係藉由進行該記憶體清除動作，而將該第一雜質層與該第一通道半導體層之間的第一PN接面、及該第二雜質層與該第二通道半導體層之間的第二PN接面保持在逆偏壓狀態。
該半導體記憶裝置係該第一配線導體層為源極線，該第二配線導體層為位元線，該第三配線導體層及該第四配線導體層之中的一者為字元線，另一者為第一驅動控制線，且施加電壓於該源極線、該位元線、 該第一驅動控制線及該字元線來選擇性地進行該記憶體清除動作及該記憶體寫入動作。
該半導體記憶裝置係俯視時，該第二配線導體層係與該第三配線導體層及該第四配線導體層正交。
該半導體記憶裝置係該第一閘極導體層與該第一通道半導體層之間的第一閘極電容係比該第二閘極導體層與該第二通道半導體層之間的第二閘極電容大。
該半導體記憶裝置係藉由使該第一閘極導體層的第一閘極長度比該第二閘極導體層的第二閘極長度長、使該第一閘極絕緣層比該第二閘極絕緣層薄、使該第一閘極絕緣層的相對介電常數比該第二閘極絕緣層的相對介電常數大之中的任一者、或該等的任意組合，而使該第一閘極電容比該第二閘極電容大。
該半導體記憶裝置係該第一雜質層及該第二雜質層為N型半導體層，該第一通道半導體層及該第二通道半導體層為P型半導體層或中性半導體層，在該記憶體清除動作開始時，係藉由電洞群排除動作及接續之已排除電洞群排除停止動作而進行該記憶體清除動作，該電洞群排除動作係使該第二雜質層的電壓變為低於該第二通道半導體層的電壓，使該第二雜質層與該第二通道半導體層之間之由該第二雜質層與該第二通道半導體層所形成的第二PN接面變為順偏壓，且將該電洞群從該第二通道半導體層去除至該第二雜質層；該已排除電洞群排除停止動作係使該第二雜質層的電壓變為高於該第二通道半導體層的電壓，使該第二PN接面變為逆偏壓，且使該電洞群之去除停止。
該半導體記憶裝置係在該記憶體寫入動作開始時，使因撞擊游離化現象而產生的該電洞群儲存於該第一通道半導體層及該第二通道半導體層，儲存的該電洞群使得該第一閘極導體層的第一MOS電晶體區域的第一閾值電壓及該第二閘極導體層的第二MOS電晶體區域的第二閾值電壓降低，且使該第一閘極導體層及該第二閘極導體層的任一者的電壓隨著該降低而降低。
該半導體記憶裝置係在該記憶體寫入動作開始時，使因撞擊游離化現象而產生的該電洞群儲存於該第一通道半導體層及該第二通道半導體層，儲存的該電洞群使得該第一閘極導體層的第一MOS電晶體區域的第一閾值電壓及該第二閘極導體層的第二MOS電晶體區域的第二閾值電壓降低，該降低產生使從前述第二雜質層流到前述第一雜質層之電流增大的效果，該效果在該記憶體寫入動作中使正回授發生而進行寫入。
該半導體記憶裝置係在該記憶體寫入動作中及記憶體讀出動作中，在與驅動控制線連接的該第一閘極導體層或第二閘極導體層所圍繞的該第一通道半導體層或該第二通道半導體層的外周部形成反轉層。
該半導體記憶裝置係該半導體基材係垂直於該基板而形成，且在垂直方向，該半導體記憶體裝置係包含：在該基板上之該第一雜質層、在該第一雜質層上之該第一通道半導體層、在該第一通道半導體層上之該第二通道半導體層、在該第二通道半導體層上之該第二雜質層、圍繞該第一通道半導體層之該第一閘極絕緣層、圍繞該第二通道半導體層之該第二閘極絕緣層、圍繞該第一閘極絕緣層之該第一閘極導體層、圍繞該第二閘 極絕緣層之該第二閘極導體層、以及在該第一閘極導體層與該第二閘極導體層之間之該第一絕緣層。
該半導體記憶裝置係該第一閘極絕緣層與該第二閘極絕緣層係由相同材料所形成。
該半導體記憶裝置係該第一閘極絕緣層與該第二閘極絕緣層係由不同的材料層所形成，該第一絕緣層與該第二閘極絕緣層係由相同的材料層所形成。
該半導體記憶體裝置更包含：第一絕緣材料層，係具有第一空孔或不具有該第一空孔，而且與該第一閘極導體層及該第二閘極導體層鄰接配置，並相對於該基板在垂直方向延伸。
該半導體記憶裝置係該第一絕緣材料層係由低介電常數材料所形成。
該半導體記憶體裝置更包含：第二絕緣材料層，係具有第二空孔或不具有該第二空孔，且與該第一配線導體層及該第二配線導體層的一方或兩方鄰接配置。
該半導體記憶裝置係該第二絕緣材料層係由低介電常數材料所形成。
該半導體記憶體裝置更包含：第一導體層，係配置於該第一絕緣材料層的底部，而且與該第一雜質層連接並在水平方向延伸。
該半導體記憶體裝置更包含：形成於該基板之第一雜質井層、及形成於該第一雜質井層內之第二雜質井層，該半導體基材係在該第二雜質井層之上垂直於該基板而直立或在水平方向延伸。
該半導體記憶裝置係該基板為P型半導體，該第一雜質井層為N型半導體，該第二雜質井層為P型半導體，且在進行該記憶體抹除動作時對屬於P型半導體之該第二雜質井層施加負偏壓。
1:P層基板
1A:N井層
1B:P井層
2,4,411~433,101a,101b:N+層
3:P層
511~533:遮罩材料層
311~333:P層Si柱
611~633:HfO2層
7,8,11,15:SiO2層
81,82,83,101,102,103,291,292,293,311,312,313:TiN層
1211~1233:空孔
1311~1333:導體層
141,142,143:銅層
3411~3433:SiN層
100:Si柱
102,102a,102b:通道區域
103a,103a2,103b,103b2:閘極絕緣層
104a,104a2,104b,104b2:閘極導體層
105:絕緣層
110:動態快閃記憶體單元
1110a,1110b:記憶體單元
1100:SOI基板
1101:SiO2層
1102:浮體
1103:源極N+層
1104:汲極N+層
1105:閘極導電層
1106:電洞
1107:電子的通道
1108:夾止點
1109:閘極氧化膜
BL:位元線
BL1~BL3:位元線
CL11~CL33:記憶體單元
FB:浮體
PL:板線
PL1~PL3:板線
SL:源極線
SL1~SL3:源極線
WL:字元線
WL1~WL3:字元線
圖1係根據第一實施型態之包含SGT的記憶體裝置的構造圖。
圖2A係用來說明根據第一實施型態之包含SGT的記憶體裝置的抹除動作機制之圖。
圖2B係用來說明根據第一實施型態之包含SGT的記憶體裝置的抹除動作機制之圖。
圖2C係用來說明根據第一實施型態之包含SGT的記憶體裝置的抹除動作機制之圖。
圖2D係用來說明根據第一實施型態之包含SGT的記憶體裝置的抹除動作機制之圖。
圖3A係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3B係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3C係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3D係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3E係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3F係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3G係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3H係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3I係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖3J係用來說明根據第一實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖4A係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4B係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4C係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4D係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4E係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4F係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4G係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖4H係用來說明根據第一實施型態之包含SGT的記憶體裝置的讀出動作機制之圖。
圖5A係用來說明根據第二實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖5B係用來說明根據第二實施型態之包含SGT的記憶體裝置的寫入動作機制之圖。
圖6係根據第三實施型態之包含SGT的記憶體裝置的構造圖。
圖7AA、7AB及7AC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7BA、7BB及7BC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7CA、7CB及7CC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7DA、7DB及7DC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7EA、7EB及7EC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7FA、7FB及7FC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7GA、7GB及7GC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7HA、7HB及7HC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7IA、7IB及7IC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7JA、7JB及7JC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7KA、7KB及7KC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7LA、7LB及7LC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖7MA、7MB及7MC係用來說明根據第四實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖8A係用來說明根據第五實施型態之包含SGT的記憶體裝置的區塊抹除動作之電路方塊圖及時序動作波形圖。
圖8B係用來說明根據第五實施型態之包含SGT的記憶體裝置的區塊抹除動作之電路方塊圖及時序動作波形圖。
圖8C係用來說明根據第五實施型態之包含SGT的記憶體裝置的區塊抹除動作之電路方塊圖及時序動作波形圖。
圖8D係用來說明根據第五實施型態之包含SGT的記憶體裝置的區塊抹除動作之電路方塊圖及時序動作波形圖。
圖8E係用來說明根據第五實施型態之包含SGT的記憶體裝置的區塊抹除動作之電路方塊圖及時序動作波形圖。
圖9A係用來說明根據第六實施型態之包含SGT的記憶體裝置的頁寫入動作之電路方塊圖及時序動作波形圖。
圖9B係用來說明根據第六實施型態之包含SGT的記憶體裝置的頁寫入動作之電路方塊圖及時序動作波形圖。
圖9C係用來說明根據第六實施型態之包含SGT的記憶體裝置的頁寫入動作之電路方塊圖及時序動作波形圖。
圖10A係用來說明根據第七實施型態之包含SGT的記憶體裝置的頁讀出動作之電路方塊圖及時序動作波形圖。
圖10B係用來說明根據第七實施型態之包含SGT的記憶體裝置的頁讀出動作之電路方塊圖及時序動作波形圖。
圖10C係用來說明根據第七實施型態之包含SGT的記憶體裝置的頁讀出動作之電路方塊圖及時序動作波形圖。
圖11A係用來說明根據第八實施型態之包含SGT的記憶體裝置的區塊刷新動作之電路方塊圖及時序動作波形圖。
圖11B係用來說明根據第八實施型態之包含SGT的記憶體裝置的區塊刷新動作之電路方塊圖及時序動作波形圖。
圖11C係用來說明根據第八實施型態之包含SGT的記憶體裝置的區塊刷新動作之電路方塊圖及時序動作波形圖。
圖12A係用來說明根據第九實施型態之包含SGT的記憶體裝置的頁抹除動作之電路方塊圖及時序動作波形圖。
圖12B係用來說明根據第九實施型態之包含SGT的記憶體裝置的頁抹除動作之電路方塊圖及時序動作波形圖。
圖12C係用來說明根據第九實施型態之包含SGT的記憶體裝置的頁抹除動作之電路方塊圖及時序動作波形圖。
圖13AA、13AB及13AC係用來說明根據第十實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖13BA、13BB及13BC係用來說明根據第十實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖13CA、13CB及13CC係用來說明根據第十實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖13DA、13DB及13DC係用來說明根據第十實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖13EA、13EB及13EC係用來說明根據第十實施型態之包含SGT的記憶體裝置的製造方法之平面圖及剖面構造圖。
圖14係用來說明根據第十一實施型態之動態快閃記憶體的設於P層基板1內的二層井構造的製造方法之剖面構造圖。
圖15A係顯示傳統例的不包含有電容的DRAM記憶體單元的寫入動作之圖。
圖15B係顯示傳統例的不包含有電容的DRAM記憶體單元的寫入動作之圖。
圖15C係顯示傳統例的不包含有電容的DRAM記憶體單元的寫入動作之圖。
圖15D係顯示傳統例的不包含有電容的DRAM記憶體單元的寫入動作之圖。
圖16A係用來說明傳統例的不包含有電容的DRAM記憶體單元的動作上的問題點之圖。
圖16B係用來說明傳統例的不包含有電容的DRAM記憶體單元的動作上的問題點之圖。
圖17A係顯示傳統例的不包含有電容的DRAM記憶體單元的讀出動作之圖。
圖17B係顯示傳統例的不包含有電容的DRAM記憶體單元的讀出動作之圖。
圖17C係顯示傳統例的不包含有電容的DRAM記憶體單元的讀出動作之圖。
以下，參照圖式來說明根據本發明的實施型態之記憶體裝置(以下，稱為動態快閃記憶體)及其製造方法。
第一實施型態
參照圖1至圖4，說明根據本發明的第一實施型態之動態快閃記憶體單元的構造及動作機制。參照圖1來說明動態快閃記憶體單元的構造。然後，參照圖2來說明動態快閃記憶體單元的資料抹除機制，參照圖3來說明資料寫入機制，參照圖4來說明資料讀出機制。
圖1顯示根據本發明的第一實施型態之動態快閃記憶體單元的構造。在形成於基板Sub(申請專利範圍中的“基板”的一例)上的P型或I型(本質型)的導電型之矽半導體柱100(以下，將矽半導體柱稱為“Si柱”)(申請專利範圍中的“半導體基材”的一例)的上下的位置，分別形成有N+層101a及101b，且其一作為源極另一作為汲極(以下，將包含有高濃度的施體雜質之半導體層稱為“N+層”)(為申請專利範圍中的“第一雜質層”、“第二雜質層”的一例)。該作為源極及汲極之N+層101a及N+層101b間的Si柱100的部分係作為通道區域102。圍繞該通道區域102形成有第一閘極絕緣層103a(申請專利範圍中的“第一閘極絕緣層”的一例)及第二閘極絕緣層103b(申請專利範圍中的“第二閘極絕緣層”的一例)。該第一閘極絕緣層103a及第二閘極絕緣層103b分別與作為源極及汲極之N+層101a及N+層101b相接觸或是接近。圍繞該第一閘極絕緣層103a及第二閘極絕緣層103b分別形成有第一閘極導體層104a(申請專利範圍中的“第一閘極導體層”的一例)及第二閘極導體層104b(申請專利範圍中的“第二閘極導體層”的一例)。第一閘極導體層104a與第二閘極導體層104b係由絕緣層105(申請專利範圍中的“第一絕緣層”的一例)使之相隔離。通道區域102(申請專利範圍中的“通道半導體層”的一例)為N+層101a與N+層101b間的Si柱100的部分，且係由第一通道Si層102a(申請專利範圍中的“第一通道 半導體層”的一例)及第二通道Si層102b(申請專利範圍中的“第二通道半導體層”的一例)所構成，第一通道Si層102a係第一閘極絕緣層103a所圍繞，第二通道Si層102b係第二閘極絕緣層103b所圍繞。藉此，作為源極及汲極之N+層101a及N+層101b、通道區域102、第一閘極絕緣層103a、第二閘極絕緣層103b、第一閘極導體層104a及第二閘極導體層104b構成動態快閃記憶體單元110。作為源極之N+層101a係連接至源極線SL(申請專利範圍中的“源極線”的一例)，作為汲極之N+層101b係連接至位元線BL(申請專利範圍中的“位元線”的一例)，第一閘極導體層104a係連接至板線PL(申請專利範圍中的“第一驅動控制線”的一例)，第二閘極導體層104b係連接至字元線WL(申請專利範圍中的“字元線”的一例)。而且，希望具有的構造係：與板線PL連接的第一閘極導體層104a的閘極電容量比與字元線WL連接的第二閘極導體層104b的閘極電容量大之構造。
在圖1中，係將第一閘極導體層104a的閘極長度形成得比第二閘極導體層104b的閘極長度還要長，來使得與板線PL連接的第一閘極導體層104a的閘極電容量比與字元線WL連接的第二閘極導體層104b的閘極電容量大。除此之外，亦可改變各閘極絕緣層的膜厚，將第一閘極絕緣層103a的閘極絕緣膜的膜厚形成得比第二閘極絕緣層103b的閘極絕緣膜的膜厚還要薄，而不是使第一閘極導體層104a的閘極長度比第二閘極導體層104b的閘極長度還要長。再者，亦可改變各閘極絕緣層的材料的介電常數，使第一閘極絕緣層103a的閘極絕緣膜的介電常數比第二閘極絕緣層103b的閘極絕緣膜的介電常數還要高。
參照圖2A至2D來說明抹除動作機制。N+層101a與N+層101b間的通道區域102係電性地與基板Sub隔離而成為浮體(floating body)。圖2A顯示在抹除動作前在前一個週期利用撞擊游離所產生的電洞群106蓄積於通道區域102內的狀態。如圖2B所示，在抹除動作時係使源極線SL的電壓為負電壓VERA。此處，VERA為例如-3V。如此一來，不管通道區域102的初始電位的值為何，與源極線SL連接之作為源極的N+層101a與通道區域102的PN接面都會是順偏壓。因而，在前一個週期利用撞擊游離所產生的蓄積於通道區域102內的電洞群106會被吸到作為源極之N+層101a，通道區域102的電位VFB會為VFB=VERA+Vb。此處，Vb為PN接面的內建電壓(build-in voltage)，約為0.7V。因此，在VERA=-3V的情況，通道區域102的電位為-2.3V。此值為抹除狀態的通道區域102的電位狀態。因此，當作為浮體之通道區域102的電位變為負的電壓，N通道MOS電晶體110的閾值電壓就會因為基板偏壓效應(substrate bias effect)而變高。因此，如圖2C所示，與字元線WL連接的第二閘極導體層104b的閾值電壓會變高。此通道區域102的抹除狀態被當作是邏輯記憶資料“0”。圖2D顯示上述抹除動作時的各主要節點(node)的電壓條件例。
圖3A至3C顯示根據本發明的第一實施型態之動態快閃記憶體單元的寫入動作。如圖3A所示，在與源極線SL連接的N+層101a輸入例如0V，在與位元線BL連接的N+層101b輸入例如3V，在與板線PL連接的第一閘極導體層104a輸入例如2V，在與字元線WL連接的第二閘極導體層104b輸入例如5V。結果，會如圖3A所示，在與板線PL連接 的第一閘極導體層104a的內周形成環狀的反轉層107a，且使包含第一閘極導體層104a之第一N通道MOS電晶體區域在飽和區域(saturation region)動作。如此一來，在與板線PL連接的第一閘極導體層104a的內周的反轉層107a會存在有夾止點(pinch-off point)108。另一方面，使包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域在線性區域(linear region)動作。如此一來，在與字元線WL連接的第二閘極導體層104b的整個內周會形成不存在有夾止點之反轉層107b。此形成於與字元線WL連接的第二閘極導體層104b的整個內周之反轉層107b，會作為包含第二閘極導體層104b之第二N通道MOS電晶體區域的實質的汲極而作用。結果，在串聯連接的包含第一閘極導體層104a之第一N通道MOS電晶體區域與包含第二閘極導體層104b之第二N通道MOS電晶體區域之間的通道區域102的交界區域(申請專利範圍中的“第一交界區域”的一例)，電場會為最大，會在此區域發生撞擊游離現象。該區域從包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域看係為源極側的區域，所以將該現象稱為源極側撞擊游離現象。由於該源極側撞擊游離現象，電子從與源極線SL連接的N+層101a往與位元線BL連接的N+層101b流動。加速的電子撞擊晶格的Si原子，電子的動能會使得電子-電洞對產生。產生的電子的一部分會流到第一閘極導體層104a及第二閘極導體層104b，但大部分的電子係流到與位元線BL連接的N+層101b(未圖示)。產生的電洞群106為通道區域102中的多數載子，將通道區域102充電成為正偏壓(圖3B)。施加於與源極線SL連接的N+層101a的電壓為0V，所以通道區域102會被充電到與源極線SL連接的N+層 101a與通道區域102之間的PN接面的內建電壓Vb(約0.7V)。通道區域102被充電成為正偏壓，第一N通道MOS電晶體區域及第二N通道MOS電晶體區域的閾值電壓就會因為基板偏壓效應而變低。因此，如圖3C所示，與字元線WL連接的第二N通道MOS電晶體區域的閾值電壓會變低。此通道區域102的寫入狀態被當作是邏輯記憶資料“1”。
在寫入動作時，亦可在第一雜質層與第一通道半導體層之間的第二交界區域、或第二雜質層與第二通道半導體層之間的第三交界區域，而不是上述的交界區域，利用撞擊游離現象使電子-電洞對產生，利用產生的電洞群106使通道區域102充電。另外，在“1”之寫入時，亦可利用閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)來使電子-電洞對產生，利用產生的電洞群充滿於浮體FB內(參照非專利文獻14，在此將此文獻併入作為參考)。
圖3D顯示用來說明根據本發明的第一實施型態之動態快閃記憶體單元的寫入動作時的電場強度之圖。圖3D中顯示了由於源極側撞擊游離現象使得電場強度在串聯連接的兩個閘極導體層之間(亦即連接至板線PL的第一閘極導體層104a與連接至字元線WL的第二閘極導體層104b之間)變為最大的情形。此時，在與位元線BL連接的作為汲極的N+層101b附近，電場強度會略微變大。
圖3E顯示屬於浮體之通道區域102在寫入時受到充電，電壓升高的情形。通道區域102因為在寫入前先經抹除，所以其電壓的初始值為(VERA+Vb)。寫入開始後，隨著寫入之進行，通道區域102的電壓會升高到Vb。當通道區域102的電壓成為Vb以上，與源極線SL連接的N+ 層101a與P層的通道區域102之間的PN接面就會變為順偏壓，利用源極側撞擊游離現象所產生的電洞群106就會從P層的通道區域102放出到與N+層101a相連接的源極線SL。因而，P層的通道區域102的充電會受到限制，會維持Vb電位。Vb為與源極線SL連接的N+層101a與P層的通道區域102之間的PN接面的內建電壓，約為0.7V。
圖3F係用來說明在根據本發明的第一實施型態之動態快閃記憶體單元的寫入動作時，隨著圖3E所示的通道區域102的電位的變化，與字元線WL連接的第二N通道MOS電晶體區域及與板線PL連接的第一N通道MOS電晶體區域兩者的閾值電壓的變化之圖。圖3F顯示當通道區域102的電位升高，包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域的閾值電壓會降低。如圖3A所示，在通道區域102的浮體的狀態從抹除狀態“0”慢慢變為寫入狀態“1”的過程中，產生的電洞群會蓄積於通道區域102。亦即，與字元線WL連接的第二N通道MOS電晶體區域及與板線PL連接的第一N通道MOS電晶體區域兩者的閾值電壓會降低。如圖3F所示，閾值電壓降低，可使寫入時的字元線WL電壓降低。如圖3G所示，在寫入“1”之通道區域102中，會蓄積電洞群106，且伴隨於此，與字元線WL連接的第二N通道MOS電晶體區域及與板線PL連接的第一N通道MOS電晶體區域兩者的閾值電壓會降低。因而，會促成正回授，從位元線BL流到源極線SL的電流會增大，撞擊游離現象會更顯著，使頁寫入動作(page write operation)加速。
隨著根據本發明的第一實施型態之動態快閃記憶體單元的寫入動作時的通道區域102的電位變化，如圖3H所示，在寫入動作時會在 通道區域102的外周部形成反轉層。因此，會屏蔽來自與一直施加有固定電壓的板線PL連接的第一閘極導體層104a之電場，通道區域102內的電洞群的保持特性會提高。
隨著根據本發明的第一實施型態之動態快閃記憶體單元的寫入動作時的通道區域102的電位變化，字元線WL的電壓雖然為了使包含第二閘極導體層104b之第二N通道MOS電晶體區域在線性區域動作，而如例如圖3I所示在寫入時的最初為5V之高的電壓，但隨著寫入的進行，可降低到例如2V的程度。此處，圖3I係列出寫入動作時的各主要節點的電壓條件例。因而，即使在寫入結束時將字元線WL的電壓重設為例如0V，與第二閘極導體層104b電容耦合的通道區域102的電位降低之影響也會減小。
根據本發明的第一實施型態之動態快閃記憶體單元在寫入動作時所使之發生的撞擊游離現象所產生的，如圖3J所示，除了電子-電洞對以外還有光子。產生的光子反復在Si柱100的第一閘極導體層104a及第二閘極導體層104b反射，而在Si柱100的垂直方向行進。以此方式，產生的光子以Si柱100作為波導，反復在與板線PL連接的第一閘極導體層104a及與字元線WL連接的第二閘極導體層104b反射，而在Si柱100的上下方向行進。此時，第一閘極導體層104a及第二閘極導體層104b係具有在寫入時使產生的光子不會破壞鄰接的記憶體單元的資料之光遮蔽效果。
圖4A至4D係用來說明根據本發明的第一實施型態之動態快閃記憶體單元的讀出動作之圖。如圖4A所示，通道區域102被充電到內 建電壓Vb(約0.7V)，N通道MOS電晶體的閾值電壓就會因為基板偏壓效應而降低。將此狀態當作是邏輯記憶資料“1”。如圖4B所示，在進行寫入之前選擇的記憶體區塊(memory block)係預先處於抹除狀態“0”的情況，通道區域102的浮動電壓VFB係為VERA+Vb。透過寫入動作隨機地使之記憶寫入狀態“1”。結果，相對於字元線WL，作成邏輯“0”及“1”之邏輯記憶資料。如圖4C所示，利用相對於該字元線WL之兩個閾值電壓的高低差，以讀出放大器(sense amplifier)進行讀出。圖4D列出讀出動作時的各主要節點的電壓條件例。
圖4E至4H包含用來說明根據本發明的第一實施型態之動態快閃記憶體單元的讀出動作時的第一閘極導體層104a與第二閘極導體層104b的閘極電容量間的大小關係之構造圖。與字元線WL連接的第二閘極導體層104b的閘極電容量以設計得比與板線PL連接的第一閘極導體層104a的閘極電容量小為佳。如圖4E所示，將與板線PL連接的第一閘極導體層104a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層104b的垂直方向的長度還要長，使與字元線WL連接的第二閘極導體層104b的閘極電容量比與板線PL連接的第一閘極導體層104a的閘極電容量還要小。圖4F顯示圖4E所示的一個動態快閃記憶體單元(cell)的等效電路。圖4G顯示動態快閃記憶體的耦合電容量關係。其中，CWL表示第二閘極導體層104b的電容量，CPL表示第一閘極導體層104a的電容量，CBL表示作為汲極之N+層101b與第二通道區域102b之間的PN接面的電容量，CSL表示作為源極之N+層101a與第一通道區域102a之間的PN接面的電容量。字元線WL的電壓變動，其動作會成為雜訊而對通道區域102 造成影響。此時的通道區域102的電位變動ΔVFB可表示成ΔVFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL。其中，VReadWL表示字元線WL的讀出時的電位變化。從圖4H中的式(1)可知，只要相較於通道區域102的全體的電容量CPL+CWL+CBL+CSL，使CWL的貢獻度較小，ΔVFB就會變小。CBL+CSL為PN接面的電容量，要使其變大，例如可將Si柱100的直徑加大。然而，從記憶體單元的微細化的觀點來說，如此做法並不佳。相對於此，將與板線PL連接的第一閘極導體層104a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層104b的垂直方向的長度還要長，藉此可在不使得從俯視觀看的記憶體單元的積體度降低的情況下，使ΔVFB更加地小。
以將與板線PL連接之第一閘極導體層104a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層104b的垂直方向的長度更長，使CPL>CWL為佳。但是，只是附加板線PL，字元線WL之相對於通道區域102之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))也會變小。結果，浮體的通道區域102的電位變動ΔVFB會變小。
板線PL的電壓VErasePL可各動作模式都施加例如2V的固定電壓，板線PL的電壓VErasePL亦可只在抹除時施加例如0V的電壓。
Si柱100的斷面形狀為圓形、橢圓形或長方形，皆可做到本實施型態中說明的動態快閃記憶體的動作。可使具有斷面圓形的Si柱之動態快閃記憶體單元、具有斷面橢圓形的Si柱之動態快閃記憶體單元及具有斷面長方形的Si柱之動態快閃記憶體單元混合存在於同一晶片上。
在圖1中，係於在垂直方向直立於基板Sub的Si柱100形成動態快閃記憶體。對此，從參照圖2A至圖5B所做的各動作的說明可知，就算動態快閃記憶體不是在垂直方向直立於基板Sub上，而是採用屬於SGT的一種之環繞式閘極(GAA,Gate All Around，例如參照參考文獻[非專利文獻11])技術、或是採用nanosheet技術(參照例如參考文獻[非專利文獻12])而沿著基板Sub水平地形成，一樣可進行上述的動態快閃記憶體的各動作。
在圖1中使用來說明動態快閃記憶體元件的例子，係設有圍繞在基板Sub上在垂直方向直立的Si柱100的側面全體的第一閘極絕緣層103a及第二閘極絕緣層103b，且包含有圍繞第一閘極絕緣層103a及第二閘極絕緣層103b的全體的第一閘極導體層104a及第二閘極導體層104b之SGT。如本實施型態的說明所揭示的，本動態快閃記憶體元件只要具有滿足將利用撞擊游離現象所產生的電洞群106保持在通道區域102的條件之構造即可。因此，通道區域102只要具有與基板Sub隔離的浮體構造即可。因此，就算通道區域的半導體基材係採用例如屬於SGT的一種之環繞式閘極(GAA，例如參照非專利文獻11)技術、或是採用nanosheet技術(參照例如非專利文獻12)而沿著基板Sub水平地形成，一樣可進行上述的動態快閃記憶體的各動作。此外，動態快閃記憶體元件亦可具有採用SOI(參照例如非專利文獻7至10)之裝置構造。在此裝置構造中，通道區域的底部係與SOI基板的絕緣層相接觸，另一通道區域係由閘極絕緣層及元件分離絕緣層加以圍繞。就此構造而言，通道區域也一樣具有浮體構造。亦即，本實施型態提供的動態快閃記憶體元件只要滿足通道區域具有浮體構造之 條件即可。再者，就算是在SOI基板上形成Fin電晶體(參照例如非專利文獻13)之構造也一樣，只要通道區域具有浮體構造，就可做到本動態快閃動作。另外，可將GAA、nanosheet元件堆疊多段來形成動態快閃記憶體元件。以及，可將複數個圖1所示的動態快閃記憶體單元堆疊多段而形成動態快閃記憶元件。
在垂直方向，在作為第一絕緣層之絕緣層105所圍繞的部分的通道區域102中，第一通道區域102a的電位分布與第二通道區域102b的電位分布係相連接而形成。因此，第一通道區域102a與第二通道區域102b係在垂直方向在作為第一絕緣層之絕緣層105所圍繞的區域中相連接。
本說明書及申請專利範圍中“例如閘極絕緣層或閘極導體層覆蓋通道等”的敘述中的“覆蓋”的意思，也包含如SGT或GAA之圍繞全體的情況、如Fin電晶體之有一部分未圍繞的情況、以及如平面型電晶體之重疊在平面的面上的情況。
圖2A至2D顯示了抹除動作條件的一例。相對於此，只要可實現從N+層101a及N+層101b的任一方或兩方將通道區域102中的電洞群106去除掉之狀態，亦可改變施加於源極線SL、板線PL、位元線BL及字元線WL之電壓。
圖1所示的第一閘極導體層104a亦可分割為兩個以上的部分，並以相同的驅動電壓或不同的驅動電壓使之同步或非同步地作為板線PL的導體電極而動作。同樣的，可將第二閘極導體層104b分割為兩個以上的部分，並以相同的驅動電壓或不同的驅動電壓使之同步或非同步地作 為字元線WL的導體電極而動作。如此亦同樣可進行動態快閃記憶體的動作。在第一閘極導體層104a分割為兩個以上的部分之情況，經分割的第一閘極導體層104a的至少一者要發揮上述的第一閘極導體層104a的作用。在第二閘極導體層104b分割為兩個以上的部分之情況，經分割的第二閘極導體層104b的至少一者要發揮上述的第二閘極導體層104b的作用。
上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件、以及浮體的電壓，係用來進行抹除動作、寫入動作及讀出動作等基本動作的一例，只要可進行該等基本動作即可，亦可為其他的電壓條件。
即使是使圖1中N+層101a、N+層101b及P層Si柱100各者的導電型(極性)相反而成的構造，也可進行動態快閃記憶體的動作。在此情況，在N型的Si柱100中，多數載子為電子。因此，將利用撞擊游離所產生的電子群蓄積於通道區域102的狀態設定為“1”狀態。
本實施型態具有下述的特徵。
特徵1
本實施型態之動態快閃記憶體單元中，作為源極及汲極之N+層101a及N+層101b、通道區域102、第一閘極絕緣層103a、第二閘極絕緣層103b、第一閘極導體層104a、第二閘極導體層104b係整體形成為柱狀。作為源極之N+層101a係連接至源極線SL，作為汲極之N+層101b係連接至位元線BL，第一閘極導體層104a係連接至板線PL，第二閘極導體層104b係連接至字元線WL。與板線PL連接的第一閘極導體層104a的閘極電容量係做得比與字元線WL連接的第二閘極導體層104b的閘極電容量還要大， 採用此構造為一個特徵。在本動態快閃記憶體單元中，第一閘極導體層與第二閘極導體層係於垂直方向積層。因此，即使做成為與板線PL連接的第一閘極導體層104a的閘極電容量比與字元線WL連接的第二閘極導體層104b的閘極電容量還要大之構造，從俯視觀看的記憶體單元面積也不會變大。因此可同時實現動態快閃記憶體單元的高性能化及高度積體化。
特徵2
如圖3D所示，在寫入動作時，使源極線SL側的包含與板線PL連接的第一閘極導體層104a之第一N通道MOS電晶體區域在線性區域動作，使配設於作為汲極的N+層101b側之包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域在飽和區域動作。因此，在與字元線WL連接的第二閘極導體層104b的正下方整面形成的反轉層107b，會成為包含第二閘極導體層104b之第二N通道MOS電晶體區域的實質的汲極。因此，串聯連接的包含第一閘極導體層104a之第一N通道MOS電晶體區域與包含第二閘極導體層104b之第二N通道MOS電晶體區域之間的電場會最大，會在該區域發生撞擊游離而產生電子-電洞對。因此，可將撞擊游離發生場所，設定在串聯連接的包含第一閘極導體層104a之第一N通道MOS電晶體區域與包含第二閘極導體層104b之第二N通道MOS電晶體區域之間的通道。
特徵3
在寫入動作時，使配設於作為源極的N+層101a側之包含與板線PL連接的第一閘極導體層104a之第一N通道MOS電晶體區域在飽和區域動作，使配設於作為汲極的N+層101b側之包含與字元線WL連接的第二閘 極導體層104b之第二N通道MOS電晶體區域在線性區域動作，藉此，產生的反轉層107b成為從作為汲極的N+層101b延伸出的實質的汲極部而動作。因而，由於源極側撞擊游離現象，電場的強度會在串聯連接的兩個閘極導體層(亦即連接至板線PL的第一閘極導體層104a與連接至字元線WL的第二閘極導體層104b)之間為最大。利用此動作機制之源極側注入(source side injection)型的快閃記憶體為已知的。在此種快閃記憶體的寫入上，必須使利用撞擊游離現象所產生的熱電子具有能夠讓電子突破氧化膜的障壁而注入到浮動閘極(floating gate)之3.9eV以上的能量。然而，在動態快閃記憶體的寫入上，則只要使電洞群蓄積於通道區域102即可，使用比快閃記憶體的寫入還要低的電場即可。因而，相較於將撞擊游離現象利用作為寫入的動作機制的快閃記憶體，可進行多位元同時寫入，且可實現高速的寫入速度及低的消耗電力。
特徵4
根據本發明的第一實施型態之動態快閃記憶體單元，在寫入動作時隨著通道區域102的電位升高，包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域及包含與板線PL連接的第一閘極導體層104a之第一N通道MOS電晶體區域的閾值電壓會降低。因此，隨著此閾值電壓的降低，寫入時可使字元線WL的電壓降低。另外，隨著寫入時通道區域102中會有產生的電洞蓄積，會促成正回授，使頁寫入動作加速。因此，可縮短資料寫入時間。
特徵5
根據本發明的第一實施型態之動態快閃記憶體單元，在寫入動作時隨著通道區域102的電位升高，會在寫入動作時在Si柱100的通道區域102的外周部形成反轉層。因此，可屏蔽來自一直受到固定電壓的施加之板線PL的電場。因此，通道區域102內的電洞群的保持特性會提高。
特徵6
根據本發明的第一實施型態之動態快閃記憶體單元，在寫入動作時隨著通道區域102的電位升高，可持續維持包含第二閘極導體層104b之第二N通道MOS電晶體區域在線性區域動作，同時可使寫入開始時的字元線WL的初始電壓降低。因而，就算在寫入結束時使字元線WL電壓重設為0V，與第二閘極導體層104b電容耦合的浮體102的電位降低之影響也會減少。此會使得動態快閃記憶體單元的動作裕度能擴大而得到穩定的動作。
特徵7
根據本發明的第一實施型態之動態快閃記憶體單元，在寫入動作時所使之發生的撞擊游離現象，除了使電子-電洞對產生之外也會使光子產生。產生的光子會反復地在Si柱100的第一閘極導體層104a及第二閘極導體層104b反射，而在Si柱100的垂直方向行進。此時，連接有板線PL的第一閘極導體層104a具有在寫入時遮蔽該光子之效果，防止光子對於水平方向上的鄰接的記憶體單元的資料的破壞。
特徵8
根據本發明的第一實施型態之動態快閃記憶體單元的與板線PL連接的第一閘極導體層104a的作用有以下的(1)至(5)。
(1)動態快閃記憶體單元在進行寫入或讀出動作之際，字元線WL的電壓會變動。此時，板線PL發揮使字元線WL與通道區域102之間的電容耦合比減低之作用。因而，可顯著抑制字元線WL的電壓上下變動之際的使通道區域102的電壓變化的影響。因此，可使表示邏輯“0”及“1”之字元線WL的SGT電晶體的閾值電壓差變大。此有助於動態快閃記憶體單元的動作裕度的擴大。
(2)動態快閃記憶體單元在進行抹除動作、寫入動作或讀出動作之際，與板線PL連接的第一閘極導體層104a及與字元線WL連接的第二閘極電極104b兩者係用作為MOS電晶體的閘極。在電流從位元線BL流到源極線SL之際，可抑制MOS電晶體的短通道效應(short channel effect)。如此利用與板線PL連接的第一閘極導體層104a來抑制短通道效應，可使資料保持特性提高。
(3)動態快閃記憶體單元的寫入動作開始，電洞群就慢慢蓄積到通道區域102，具有第一閘極導體層104a及第二閘極導體層104b作為閘極之MOS電晶體的閾值電壓會降低。此時，當第一通道半導體區域的閾值電壓降低，會助長寫入動作時的撞擊游離現象。因此，板線PL會在寫入時使正回授發生，使寫入動作高速化。
(4)在進行“1”之寫入的動態快閃記憶體單元中，包含板線PL之第一MOS電晶體區域的閾值電壓會降低。因而，當施加正偏壓於板線PL，就會經常性地在與板線PL連接的第一閘極導體層104a正下方形成反轉層。於是，形成於與板線PL連接的第一閘極導體層104a的正下方之反轉層中 蓄積的電子層會成為導體電波屏蔽層。因此，進行完“1”之寫入的動態快閃記憶體單元會屏蔽掉來自其周邊的外部雜訊。
(5)在動態快閃記憶體單元的寫入動作時，撞擊游離現象也會使光子產生。產生的光子會反復地在第一閘極導體層104a及第二閘極導體層104b反射，而在Si柱100的垂直方向行進。此時，板線PL對於寫入時產生的光子具有光遮蔽效果，使光子不會破壞水平方向上的鄰接的記憶體單元的資料。
第二實施型態
參照圖5A及圖5B來說明第二實施型態。
圖5A及圖5B顯示寫入動作。如圖5A所示，在與源極線SL連接的作為源極的N+層101a施加例如0V，在與位元線BL連接的作為汲極的N+層101b施加例如3V，在與板線PL連接的第一閘極導體層104a施加例如5V，在與字元線WL連接的第二閘極導體層104b施加例如2V。結果，如圖5A所示，會在與板線PL連接的第一閘極導體層104a的正下方整面形成反轉層107a，包含第一閘極導體層104a之第一N通道MOS電晶體區域係在線性區域動作。因而，在與板線PL連接的第一閘極導體層104a的正下方的反轉層107a並不存在有夾止點，反轉層107a發揮作為包含第二閘極導體層104b之第二N通道MOS電晶體區域的實質的源極之作用。另一方面，包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域則是在飽和區域動作。因而，在與字元線WL連接的第二閘極導體層104b的正下方形成的反轉層107b會存在有夾止點108。因而，在包含與字元線WL連接的第二閘極導體層104b之第二N通道 MOS電晶體區域的作為汲極的N+層101b附近，電場會為最大，會在該區域發生撞擊游離。利用撞擊游離現象，將浮體102充電到Vb而成為寫入狀態“1”。
圖5B列出此寫入動作時的各主要節點的電壓條件例。例如，將板線PL的電壓設定為較高之5V，將字元線WL的電壓設定為比板線PL的電壓低，且固定在2V。
本實施型態具有如下述的特徵。
在第一實施型態中，如圖3D所示，撞擊游離係在第一閘極導體層104a的鄰接於字元線WL的區域發生。相對於此，在本實施型態中，則是在第二通道區域102a的N+層101b附近發生撞擊游離。因此，與第一實施型態相同，可進行動態快閃記憶體的動作。
第三實施型態
參照圖6所示的構造圖來說明第三實施型態。
如圖6所示，使字元線WL及板線PL相對於Si柱100的連接位置關係與圖1所示的構造上下相反。此處，作為源極及汲極之N+層101a及N+層101b間的Si柱100的部分為通道區域102。圍繞該通道區域102形成有第一閘極絕緣層103a2及第二閘極絕緣層103b2。圍繞該第一閘極絕緣層103a2形成有第一閘極導體層104a2，圍繞該第二閘極絕緣層103b2形成有第二閘極導體層104b2。動態快閃記憶體單元係由作為源極及汲極之N+層101a及N+層101b、通道區域102、第一閘極絕緣層103a2、第二閘極絕緣層103b2、第一閘極導體層104a2及第二閘極導體層104b2整體形成為柱狀。在第一閘極導體層104a2與第二閘極導體層104b2 之間，形成有用來使第一閘極導體層與第二閘極導體層相隔離之絕緣層105。作為源極之N+層101a係連接至源極線SL，作為汲極之N+層101b係連接至位元線BL，第一閘極導體層104a2係連接至字元線WL，第二閘極導體層104b2係連接至板線PL。
如圖6所示，與板線PL連接的第二閘極導體層104b2的閘極電容量係做得比與字元線WL連接的第一閘極導體層104a2的閘極電容量還要大，採用此構造為一個特徵。此處，係改變各者的閘極長度，使第二閘極導體層104b2的閘極長度比第一閘極導體層104a2的閘極長度長。
本實施型態具有如下述的特徵。
在第一實施型態中，如圖1所示，配設於作為源極的N+層101a側之包含與板線PL連接的第一閘極導體層104a之第一N通道MOS電晶體區域、及配設於作為汲極的N+層101b側之包含與字元線WL連接的第二閘極導體層104b之第二N通道MOS電晶體區域係串聯連接。在本實施型態中，則是如圖6所示，字元線WL及板線PL相對於Si柱100的連接位置關係係與圖1所示的構造上下相反。而且，如圖6所示，改變各閘極導體層的閘極長度，使第二閘極導體層104b2的閘極長度比第一閘極導體層104a2的閘極長度還要長，使與板線PL連接的第二閘極導體層104b2的閘極電容量比與字元線WL連接的第一閘極導體層104a2的閘極電容量還要大，採用此構造為一個特徵。
第四實施型態
參照圖7AA至圖7MC來說明根據第四實施型態之動態快閃記憶體的製造方法。各圖中，(a)為平面圖，(b)為沿著(a)的X-X’線的剖面構造圖， (c)為沿著(a)的Y-Y’線的剖面構造圖。本實施型態係針對形成由3行×3列的9個記憶體單元所構成的記憶體單元區域之情況進行說明。
如圖7AA、7AB及7AC所示，準備P層基板1。
接著，如圖7BA、7BB及7BC所示，在P層基板1上部形成N+層2。
接著，如圖7CA、7CB及7CC所示，以磊晶成長法形成P層3。
接著，如圖7DA、7DB及7DC所示，在磊晶成長成的P層3上部形成N+層4。
接著，如圖7EA、7EB及7EC所示，在N+層4的上部堆積遮罩材料層(未圖示)，然後在要形成Si柱的區域殘留經圖案化(patterning)的遮罩材料層511至533。可採用例如反應離子蝕刻(RIE,Reactive Ion Etching)法進行蝕刻來形成遮罩材料層511至533。
接著，如圖7FA、7FB及7FC所示，以例如RIE法進行蝕刻到磊晶成長的P層3為止，留下遮罩材料層511至533覆蓋住的區域，形成上部分別具有N+層411至433之P層Si柱311至333。
接著，如圖7GA、7GB及7GC所示，以例如原子層沈積(ALD,Atomic Layer Deposition)法形成圍繞Si柱311至333之作為閘極絕緣層的氧化鉿(HfO2)層611至633。HfO2層611至633亦可連接到P層Si柱311至333的外周部的N+層2上而形成。
接著，如圖7HA、7HB及7HC所示，在被覆SiO2層7之後形成覆蓋HfO2層611至633且將作為閘極導體層之TiN層(未圖示)。然後， 以RIE法對TiN層進行蝕刻而形成作為第一閘極導體層之TiN層81,82,83。該作為第一閘極導體層之TiN層81,82,83形成板線PL。
接著，如圖7IA、7IB及7IC所示，被覆SiO2層9。此SiO2層9將作為板線PL與字元線WL之間的層間絕緣層。
接著，如圖7JA、7JB及7JC所示，形成覆蓋HfO2層611至633且將作為第二閘極導體層之TiN層(未圖示)。然後，以RIE法對TiN層進行蝕刻而形成TiN層101,102,103。該作為第二閘極導體層之TiN層101,102,103形成字元線WL。然後，被覆SiO2層11。接著，將遮罩材料層511至533蝕刻去除，形成空孔1211至1233。
接著，如圖7KA、7KB及7KC所示，利用鑲嵌製程(damascene process)在空孔1211至1233內埋入導體層，例如鎢(W)1311至1333。
接著，如圖7LA、7LB及7LC所示，形成例如銅(Cu)的導體層(未圖示)。然後，以RIE法對銅層進行蝕刻而形成作為配線導體層之例如銅層141,142,143。該作為配線導體層之銅層141,142,143形成位元線BL。銅層141,142,143亦可為單層或複數層的其他的導體層。另外，鎢層1311至1333及銅層141,142,143亦可使用其他的金屬導體層而同時形成。
最後，如圖7MA、7MB及7MC所示，被覆作為保護膜之SiO2層15，而完成動態快閃記憶體單元區域。圖7MA中，若以Si柱311至333與Si柱311至333之間的長度為F的話，以粗虛線圍起來的一個單元區域UC的面積為4F2。本動態快閃記憶體單元中，與板線PL連接的TiN層81,82,83及與字元線連接的TiN層101,102,103都是在X-X’線方向延伸，與 位元線BL連接的銅層141,142,143則是在與字元線WL及位元線BL正交的Y-Y’線方向延伸。
本實施型態具有如下述的特徵。
特徵1
在本實施型態中，如圖7AA至圖7MC所示，在P層基板1上部形成N+層2，接著，以磊晶成長法形成P層3，在磊晶成長成的P層3上部形成N+層4，在N+層4的上部堆積遮罩材料層，在要形成Si柱的區域殘留經圖案化的遮罩材料層511至533，以RIE法進行蝕刻而形成Si柱。接著，以例如RIE法進行蝕刻到磊晶成長的P層3為止，留下遮罩材料層511至533所覆蓋的區域，，而形成上部分別具有N+層411至433之P層Si柱311至333。以此方式，可同時形成於上下方向具有N+層2、N+層411至433之P層Si柱311至333。此使得本動態快閃記憶體的製造能夠簡化。
特徵2
在本實施型態中，以例如ALD法圍繞Si柱311至333而形成將作為閘極絕緣層之氧化鉿(HfO2)層611至633。接著，在被覆SiO2層7之後形成覆蓋HfO2層611至633且將作成為第一閘極導體層之TiN層。然後，以RIE法對TiN層進行蝕刻而形成作為第一閘極導體層之TiN層81,82,83。該作為第一閘極導體層之TiN層81,82,83形成板線PL。以此方式，形成若以Si柱311至333間的長度為最小加工尺寸F的話面積為4F2之一個單位區域UC。
第五實施型態
參照圖8A至8E來說明第五實施型態之動態快閃電路的區塊抹除(block erase)動作。
圖8A顯示要進行區塊抹除所選的記憶體區塊(memory block)的電路圖。此處，在記憶體單元(memory cell)顯示的雖然是3行×3列共計9個記憶體單元CL11至CL33，但實際的記憶體區塊係比此陣列大很多。各記憶體單元係連接有源極線SL1至SL3、位元線BL1至BL3、板線PL1至PL3及字元線WL1至WL3。如圖8B至8E所示，在要進行區塊抹除所選的記憶體區塊的源極線SL1至SL3施加抹除電壓VERA。此時，位元線BL1至BL3的電壓為VSS，字元線WL1至WL3的電壓為VSS。VSS為例如0V。另外，不管有沒有被選為區塊抹除對象，在板線PL1至PL3都是施加固定的電壓VErasePL，但亦可對於選擇的記憶體區塊的板線PL1至PL3施加VErasePL，對於未選擇的記憶體區塊的板線PL1至PL3施加VSS。如此控制訊號線的電壓設定，使得存儲於各記憶體單元的浮體FB之邏輯記憶資料“1”及“0”都變為“0”。因此，不再考慮邏輯記憶資料是寫入狀態“1”還是抹除狀態“0”。抹除狀態“0”的浮體的通道區域102的電位為VERA+Vb。此處，假設例如VERA=-3V，Vb=0.7V，則浮體的通道區域102的電位為-2.3V。其中，Vb為形成源極線SL的N+層與浮體的通道區域102之間的PN接面的內建電壓，約為0.7V。當通道區域102受到-2.3V的負偏壓，由於背偏壓效應(back-bias effect)，接受字元線WL的輸入之第二N通道MOS電晶體區域的閾值電壓會升高。
因為抹除是以記憶體區塊為單位而進行，所以必須要有暫時儲存記憶體區塊的資料之緩衝記憶體(cache memory)以及記憶體區塊的邏 輯位址-物理位址轉換表，此兩者可設於動態快閃記憶體裝置內或處理動態快閃記憶體裝置之系統內。
上述的施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件、以及浮體的電壓為用來進行區塊消除動作之基本動作的一例，只要可進行該基本動作，亦可為其他的電壓條件。
本實施型態具有如下述的特徵。
對於要進行區塊抹除所選的記憶體區塊的源極線SL1至SL3施加抹除電壓VERA。如此一來，儲存於選擇的記憶體區塊內的各記憶體單元的浮體的通道區域102之邏輯記憶資料“1”及“0”都變為“0”。抹除狀態“0”的通道區域102的電位成為VERA+Vb。其中，Vb為形成源極線SL的N+層與通道區域102之間的PN接面的內建電壓。當通道區域102受到負偏壓，接受字元線WL的輸入之第二N通道MOS電晶體區域的閾值電壓就會因為背偏壓效應而升高。因此，可容易地實現區塊抹除動作。
第六實施型態
參照圖9A至9C來說明第六實施型態之動態快閃電路的頁寫入(page write)動作。
圖9A顯示要進行頁寫入所選的記憶體區塊的電路圖。對於要寫入“1”的位元線BL2施加VProgBL，對於要維持抹除狀態“0”之位元線BL1及BL3施加VSS。此處，例如，VProgBL為3V，VSS為0V。另外，對於要進行頁寫入之字元線WL2施加VProgWL，對於沒有要進行頁寫入之字元線WL1及WL3施加VSS。此處，例如，VProgWL為5V，VSS為0V。對於板線PL1至PL3，不管選擇/未選擇為要進行頁寫入的都施加VProgPL。此 處，例如，VProgPL為2V。如此控制訊號線的電壓設定而進行頁寫入。在記憶體單元CL22，施加VProgBL於與記憶體單元CL22連接的位元線BL2，施加VProgWL於與記憶體單元CL22連接的字元線WL2，施加VProgPL於與記憶體單元CL22連接的板線PL2。因此，會在接受字元線WL2與接收板線PL2的輸入的兩層閘極的中間發生源極側撞擊游離現象。結果，記憶體單元CL22的浮體的通道區域102內就會蓄積由於源極側撞擊游離現象而產生的電子-電洞對之中的屬於通道區域102中的多數載子之電洞群，通道區域102的電壓會升高到Vb而進行“1”之寫入。此處，Vb為與源極線SL連接的源極N+層與通道區域102之間的PN接面的電壓，約為0.7V。當通道區域102受到0.7V的正偏壓，接受字元線WL的輸入的第二N通道MOS電晶體區域的閾值電壓就會因為背偏壓效應而降低。對於與同一選擇頁中不進行“1”之寫入之保持抹除狀態的記憶體單元CL21及CL23連接的位元線BL1及BL3，分別施加的電壓為VSS，因此，在記憶體單元CL21及CL23中，不會有電流從其汲極流到源極，不會發生源極側撞擊游離現象，會維持抹除狀態“0”之邏輯記憶資料。
此外，上述施加到位元線BL、源極線SL、字元線WL和極板線PL的電壓條件和浮體的電壓是用於執行頁寫入動作的基本動作的一例，只要可進行該基本動作，亦可為其他的電壓條件。
本實施型態具有如下述的特徵。
當頁寫入動作開始，就對於要進行“1”之寫入的位元線BL2施加VProgBL，對於沒有要進行寫入而要維持抹除狀態“0”之位元線BL1及BL3施加VSS。在記憶體單元CL22，施加VProgBL於與記憶體單元CL22連接的 位元線BL2，施加VProgWL於字元線WL2，施加VProgPL於板線PL2，因此，會在接受字元線WL2與板線PL2的輸入的兩層閘極的中間發生源極側撞擊游離現象。結果，記憶體單元CL22的浮體的通道區域102內就會蓄積由於源極側撞擊游離現象而產生的電子-電洞對之中的屬於通道區域102的多數載子之電洞，通道區域102的電壓會升高到Vb而進行“1”之寫入。此處，Vb為與源極線SL連接之作為源極的N+層與通道區域102之間的PN接面的電壓。當通道區域102受到正偏壓，接受字元線WL的輸入的第二N通道MOS電晶體區域的閾值電壓就會因為背偏壓效應而降低。藉此，對於與同一選擇頁中不進行“1”之寫入之保持抹除狀態的記憶體單元CL21及CL23連接的位元線BL1及BL3，分別施加的電壓為VSS，因此，在記憶體單元CL21及CL23中，不會有電流從其汲極流到源極，不會發生源極側撞擊游離現象，會維持抹除狀態“0”之邏輯記憶資料。
第七實施型態
參照圖10A至10C來說明第七實施型態之動態快閃電路的頁讀出(page read)動作。
對於源極線SL1至SL3施加VSS，對於位元線BL1至BL3施加VReadBL。此處，例如，VSS為0V，VReadBL為1V。另外，對於要進行頁讀出的選擇字元線WL2施加VReadWL。此處，例如，VReadWL為2V。對於板線PL1至PL3，則不管選擇/未選擇為要進行頁讀出的都施加VReadPL。此處，例如，VReadPL為2V。如此控制訊號線的電壓設定而進行頁讀出。通道區域102的電位為VERA+Vb的抹除狀態“0”的記憶體單元因為閾值電壓高，所以不會有電流流通過記憶體單元，位元線BL並不會放電而保持VReadBL。另一 方面，通道區域102的電位為Vb的寫入狀態“1”的記憶體單元因為閾值電壓低，所以電流會流通過記憶體單元，位元線BL會放電而從VReadBL變化為VSS。利用讀出放大器讀取該兩個位元線BL的電位狀態，來判定記憶體單元內的邏輯記憶資料為“1”或“0”(未圖示)。
此外，上述的施加到位元線BL、源極線SL、字元線WL和板線PL的電壓條件和浮體的電壓是用於執行頁讀取操作的基本動作的一例，只要可進行該基本動作，亦可為其他的電壓條件。
本實施型態具有如下述的特徵。
當頁讀出動作開始，浮體FB的電位為VERA+Vb的抹除狀態“0”的記憶體單元因為閾值電壓高，所以不會有電流流通過記憶體單元，位元線不會放電而保持VReadBL。另一方面，浮體FB的電位為Vb的寫入狀態“1”的記憶體單元則因為閾值電壓低，所以會有電流流通過記憶體單元，位元線會放電，從VReadBL變化為VSS。利用讀出放大器讀取該兩個位元線的電位狀態。藉此，可判定記憶體單元內的邏輯記憶資料為“1”或“0”。
第八實施型態
參照圖11A至11C來說明第八實施型態之動態快閃電路的區塊刷新(block refresh)動作。
如圖11A及圖11B所示，對於要進行刷新之所選的記憶體區塊的源極線SL1至SL3施加VSS，對於位元線BL1至BL3施加VRefreshBL。此處，例如，VSS為0V，VRefreshBL為3V。對於板線PL1至PL3，則不管選擇/未選擇為要進行區塊刷新的，都施加固定的電壓VRefreshPL，但亦可對於選擇的區塊的板線PL1至PL3施加VRefreshPL，對於非選擇的區塊的板線PL1至PL3 施加VSS。對於要進行刷新的記憶體區塊的字元線WL1至WL3施加VRefreshWL。此處，例如，VRefreshPL為2V，VRefreshWL為3V。如此控制訊號線的電壓設定，在蓄積於記憶體單元的浮體的通道區域102之邏輯記憶資料“1”，會因為與板線PL連接的第一N通道MOS電晶體區域及與字元線WL連接的第二N通道MOS電晶體區域的閾值電壓低，所以即使其所接受施加的電壓分別為比頁寫入電壓還要低的電壓VRefreshWL及VRefreshPL，也會有電流流通過記憶體單元，在兩閘極間會發生源極側撞擊游離現象，產生的電洞會蓄積於通道區域102。如此，進行寫入狀態“1”的記憶體單元的記憶體區塊單位的刷新。圖11C列出區塊刷新時的各主要節點(Node)的電壓條件例。
抹除狀態“0”的記憶體單元的以記憶體區塊為單位的刷新無法進行，但可用將記憶體區塊資料暫時記憶於記憶體晶片內、或系統內的緩衝記憶體(cache)，然後對該記憶體區塊進行區塊抹除，再重新進行邏輯記憶資料的再寫入之方式進行刷新。亦可在記憶體晶片內或系統內具有邏輯區塊位址與物理區塊位址的轉換表，且使刷新後的資料記憶於與先前不同的物理區塊位址。
此外，上述施加到位元線BL、源極線SL、字元線WL和板線PL的電壓條件和浮體的電壓是用於執行區塊刷新動作的基本動作的一例，只要可進行該基本動作，亦可為其他的電壓條件。
本實施型態具有如下述的特徵。
當區塊刷新動作開始，對於蓄積於記憶體單元的浮體的通道區域102之邏輯記憶資料“1”，因為與板線PL連接的第一N通道MOS電晶體區域 及與字元線WL連接的第二N通道MOS電晶體區域的閾值電壓低，所以即使施加於各者的電壓分別為比頁寫入電壓還要低的電壓VRefreshWL及VRefreshPL，也會有電流流通過記憶體單元，在兩閘極間發生源極側撞擊游離現象，產生的電洞會蓄積於浮體的通道區域102。如此，進行寫入狀態“1”的記憶體單元的以記憶體區塊為單位的刷新。
第九實施型態
參照圖12A至12C來說明第九實施型態之動態快閃電路的頁抹除(page erase)動作。
如圖12A及圖12B所示，當頁抹除動作開始，與要進行頁抹除的記憶體單元連接的板線PL以外的板線PL就會從平常施加的固定電壓降為VSS。與板線PL連接的閘極的閘極電容量大，所以記憶有“1”及“0”的資料之記憶體單元的浮體FB的電壓會因為電容耦合而降低。結果，就保護了已寫入的“1”資料不會因為頁抹除而被改寫。只對於與要接受頁抹除的記憶體單元連接的板線PL2施加VPageErasePL。VPageErasePL為例如2V。此時，對於與要接受頁抹除的記憶體單元連接的字元線WL2施加VPageEraseWL。VPageEraseWL為VSS，為例如0V。對於源極線SL1至SL3則是施加VERAPage。VERAPage係設定為比區塊抹除的位元線印加電壓VERA還要高的電壓。例如，相對於VERA為-3V，VERAPage為-1V。此係為了保護在進行頁抹除的同一區塊內已經寫入“1”及維持抹除狀態“0”之記憶體單元的資料不會因為頁抹除而被改寫。
在頁抹除後進行圖9A至9C所示的根據第六實施型態之動態快閃電路的頁寫入動作的話，就可在頁抹除後的頁寫入新的資料。圖12C列出頁抹除時的各主要節點的電壓條件例。
此外，上述施加到位元線BL、源極線SL、字元線WL和板線PL的電壓條件和浮體的電壓是用於執行頁抹除動作的基本動作的一例，只要可進行該基本動作，亦可為其他的電壓條件。
本實施型態具有如下述的特徵。
當頁抹除動作開始，與要進行頁抹除的記憶體單元連接的板線PL以外的板線PL就從平常施加的固定電壓降到VSS。與板線PL連接的閘極的閘極電容量大，記憶有“1”及“0”的資料的記憶體單元的浮體FB的電壓會因為電容耦合而降低。結果，就保護已寫入的“1”資料不會因為頁抹除而被改寫。只對於與要接受頁抹除的記憶體單元連接的板線PL2施加VPageErasePL。對於源極線SL1至SL3施加VERAPage。如此，可確實地進行頁抹除。
第十實施型態
參照圖13AA至13EC來說明第十實施型態之動態快閃記憶體的製造方法。其中，圖13AA、13BA、13CA、13DA及13EA為平面圖，圖13AB、13BB、13CB、13DB及13EB為沿著圖13AA、13BA、13CA、13DA及13EA中的X-X’線剖開之剖面構造圖，圖13AC、13BC、13CC、13DC及13EC為沿著圖13AA、13BA、13CA、13DA及13EA中的Y-Y’線剖開之剖面構造圖。在本實施型態中，針對形成由3行×3列的9個記憶體單元所 構成的記憶體單元區域之情況進行說明。在實際的記憶體裝置中，並不限於3行×3列，而是有複數個動態快閃記憶體單元形成為二維矩陣狀。
進行圖7AA至7FC所示的步驟。然後如圖13AA、13AB及13AC所示形成SiO2層7，然後，以例如ALD法將全體都被覆上HfO2層6。然後，與圖7HA、7HB及7HC所示的一樣形成圍繞HfO2層6，且在X-X’線方向延伸之作為第一閘極導體層之TiN層81,82,83。
接著，如圖13BA、13BB及13BC所示，在TiN層81,82,83的外周部形成SiO2層91。然後，將HfO2層6的高出於TiN層81,82,83的上端之部分都去除掉而形成作為第一閘極絕緣層之HfO2層61。然後，將全體都被覆上HfO2層18。然後，與圖7JA、7JB及7JC所示的步驟一樣，形成在X-X’線方向延伸的作為第二閘極導體層之TiN層101,102,103。SiO2層91的上端部亦可形成為覆蓋TiN層81,82,83的上端部。在此情形中，覆蓋TiN層81,82,83的上端部的SiO2層91係成為TiN層81,82,83與TiN層101,102,103之間的層間絕緣層。
接著，如圖13CA、13CB及13CC所示，採用化學氣相沈積(CVD,Chemical Vapor Deposition)法及化學機械研磨(CMP,Chemical Mechanical Polish)法，形成上表面位置成為遮罩材料層511至533的上表面位置之SiO2層19。然後，在N+層2上形成從俯視觀看時位於TiN層81,82,83間，且在X-X’線方向延伸之接觸孔191,192。
接著，如圖13DA、13DB及13DC所示，在接觸孔191,192的底部形成與N+層2相接觸之W層201,202。然後，在W層201,202上 形成包含在X-X’方向延伸的空孔211,212之SiO2層221,222。W層201,202並非一定要形成。
接著，進行與圖7IA至圖7KC所示的一樣的步驟，如圖13EA、13EB及13EC所示，形成圍繞TiN層101,102,103之SiO2層111，形成覆蓋N+層411至433之SiO2層112。然後，在N+層411至433上形成W層1311至1333。然後，以鑲嵌法形成例如將形成位元線BL之Cu層141,142,143。然後，形成SiO2層15。然後，形成絕緣層171及172，該絕緣層171及172從俯視觀看時位於Cu層141,142,143之間且在Y-Y’方向延伸，且於N+層411至433、W層1311至1333、Cu層141,142,143的側面之間具有空孔161及162。以此方式，在P層基板上形成動態快閃記憶體。
具有空孔211及212之SiO2層221及222亦可由不具有空孔211及212之低介電常數材料層所形成。SiO2層221,222還可由其他的絕緣材料層所形成。
在垂直方向之空孔211,212的上端位置係以相較於作為第二閘極導體層的TiN層101,102,103的上端位置在下方為佳。另外，在垂直方向之空孔211,212的上端位置係可相較於作為第一閘極導體層的TiN層81,82,83的上端位置在下方。
另外，空孔161,162亦可在N+層411至433上面向W層1311至1333或Cu層141至143的任一者的側面或連續的兩個層的側面而形成。
本實施型態具有如下列的特徵。
特徵1
在第四實施型態中，如圖7GA至7JC所示，作為閘極絕緣層之HfO2層611至633係在Si柱311至333的頂部的N+層411至433與底部的N+層2之間相連而形成。因此，PL線閘極之TiN層81,82,83與WL線閘極之TiN層101,102,103的閘極絕緣層係由相同的HfO2層611至633所形成。相對於此，在本實施型態中，PL線閘極導體層81,82,83、WL線閘極導體層101,102,103、與閘極絕緣層6,18係分別形成。因此，例如，可分別選擇閘極絕緣層6及閘極絕緣層18的膜厚、材料，更有效地使PL線與浮體間電容量CPL比WL線與浮體間電容量CWL大。此有助於更穩定的動態快閃記憶體的動作。
特徵2
在第四實施型態中，如圖7IA、7IB及7IC所示，形成SiO2層9作為PL線閘極之TiN層81,82,83與WL線閘極之TiN層101,102,103的層間絕緣層。此SiO2層9係例如：在圖7HA、7HB及7HC所示的TiN層81,82,83的形成後，將全體被覆上SiO2層後，以CMP法將SiO2層的上端面位置研磨到遮罩材料層511至533的上端面位置，然後以RIE法進行回蝕(Etch Back)而形成。相對於此，在本實施型態中，如圖13BA、13BB及13BC所示，在形成HfO2層18作為第二閘極絕緣層的同時，也形成與SiO2層9對應的層間絕緣層來作為與SiO2層9對應的層間絕緣層。因此，可使製造步驟簡易化。
特徵3
如圖13CA至圖13CC及圖13DA至圖13DC所示，在接觸孔191,192內形成空孔211,212及W層201,202。因此，空孔211,212與W層201, 202會自對準而形成。W層201,202係使SL線的N+層2的區域低電阻化，有助於更穩定的動態快閃記憶體的動作。空孔211,212可減低PL線TiN層81,82,83間，及WL線TiN層101,102,103間的寄生電容量。此寄生電容量的減低有助於動態快閃記憶體的動作裕度的擴大。空孔211,212與W層201,202係自對準而形成，有助於動態快閃記憶體的高度積體化。亦可不將W層201,202形成於記憶體單元區域，而將與N+層2連接的SL線金屬配線部形成於記憶體單元區域的周邊部。在此情況，與有W層201,202的情況相比，SL線電阻會變大，不過，PL線TiN層81,82,83間及WL線TiN層101,102,103間的寄生電容量的減低效果不變，而且無需用來使W層201,202確實地連接至N+層2的製造步驟的高精度化。因此，可衡量SL線低電阻化及製造步驟的容易化而選擇W層201,202的形成與否。
特徵4
圖13EA、13EB及13EC所示之形成於N+層411至433、W層1311至1333、以及Cu層141至143的側面之間之空孔161、162可減低位元線BL間的寄生電容量。此有助於更穩定的動態快閃記憶體的動作。
第十一實施型態
參照圖14來說明設在第十一實施型態之動態快閃記憶體的P層基板1內的二層井構造的製造方法。
如圖14所示，在P層基板1內以離子植入方式植入例如磷(P)或砷(As)而設置N井(N-well)層1A。然後，在N井層1A內以離子植入方式植入例如硼(B)而設置P井(P-well)層1B。此二層井構造為本案的動態快閃記憶體為了在抹除動作時可對源極線SL施加負偏壓的技術方案。 藉由採用如此的二層井構造，使施加於源極線SL的負偏壓不會影響到周邊電路的PN接面及電晶體電路。
然後，進行圖7AA至圖7FC所示的步驟及圖13AA至圖13EC所示的步驟。
本實施型態具有如下述的特徵。
在本案的動態快閃記憶體的抹除動作中，係施加負偏壓於源極線SL。在記憶體單元區域的P層基板1內設置二層井構造，可屏蔽該負偏壓使之不會影響到別的電路。
其他的實施型態
在本發明中，雖然是形成Si柱，但亦可為由矽以外的半導體材料所構成的半導體柱。此點在本發明的其他的實施型態也都一樣。
第一實施型態中的作為源極及汲極之N+層101a及N+層101b，亦可由含有施體雜質的Si或其他的半導體材料層所形成。作為源極及汲極之N+層101a及N+層101b兩者還可由互不相同的半導體材料層所形成。此點在本發明的其他的實施型態也都一樣。
可使用圖7DA、7DB及7DC所示之以磊晶成長法形成於磊晶成長成的P層3上部之N+層4，作為第四實施型態中的形成於各Si柱100的頂部之N+層101b。該N+層亦可用其他方法形成。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，如圖7GA、7GB及7GC所示，圍繞Si柱311至333而形成作為閘極絕緣層的氧化鉿(HfO2)層611至633。不過，氧化鉿(HfO2)層611至633亦可由包含有機材料或無機材料之其他的材料層所 構成且分別可由單層或複數層所構成，只要是符合本發明的目的之材料即可。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，如圖7EA、7EB及7EC所示，在N+層4的上部堆積遮罩材料層，在要形成Si柱的區域殘留經圖案化遮罩材料層511至533，遮罩材料層可由包含有機材料或無機材料，例如SiO2層、氧化鋁(Al2O3、亦稱AlO)層，之其他的材料層所構成且分別可由單層或複數層所構成，只要是符合本發明的目的之材料即可。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，每個遮罩材料層511至533的上表面及底部的在垂直方向的位置都形成為相同，但各遮罩材料層511至533的上表面及底部的位置亦可為在垂直方向不相同，只要符合本發明的目的即可。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，遮罩材料層511至533的厚度及形狀，在經過CMP研磨、RIE蝕刻、洗淨後會變化。此變化只要在符合本發明的目的的程度之內就沒有問題。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，各種配線金屬層WL、PL、BL、SL的材料不只可用金屬，亦可由合金、含有高濃度的受體或施體雜質之半導體層等之單一的導電材料層、或多個如此的導電材料層的組合所構成。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，採用TiN層作為閘極導體層。各TiN層可採用由單層或複數層所構成的材料層，只要是符合本發明的目的之材料即可。TiN層可由具有至少期望的工作函數之導體層，例如單層或複數層 的金屬層所形成。在TiN層的外側，可形成例如W層的其他的導電層。除了W層之外也可使用單層或複數層的金屬層。在此情況，W層發揮將閘極金屬層相連之金屬配線層的作用。在閘極絕緣層方面，雖然是以圍繞Si柱311至333而形成的氧化鉿(HfO2)層611至633作為閘極絕緣層，但各閘極絕緣層可採用由單層或複數層所構成的其他的材料層。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，Si柱311至333的從俯視觀看的形狀為圓形。但是，Si柱311至333的一部分或全部的從俯視觀看的形狀可為例如圓形、橢圓形或朝一個方向伸長的形狀等。另外，可在與動態快閃記憶體單元區域分開而形成的邏輯電路區域，按照邏輯電路設計而在邏輯電路區域形成混合有從俯視觀看的形狀不同的Si柱。這些點在本發明的其他的實施型態也都一樣。
在第四實施型態中，亦可在圖7FA、7FB及7FC中的Si柱311至333的形成之後，在Si柱311至333的外周部的N+層2上表面形成由金屬、矽化物等所構成的合金層。或者，可形成與此等N+層2接觸然後延伸的金屬層或合金層。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，係在P層基板1上形成動態快閃記憶體單元，但亦可使用SOI基板來取代P層基板1。或者，使用由其他的材料(例如導體、金屬層等)所構成的基板，只要是能發揮作為基板的作用的皆可。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，係在如圖7FA、7FB及7FC所示形成N+層411至433之後，圍繞Si柱311至333而形成作為閘極絕緣層的氧化鉿 (HfO2)層611至633，再以RIE法對TiN層進行蝕刻而形成作為第一閘極導體層之TiN層81,82,83，然後以RIE法對TiN層進行蝕刻而形成作為第二閘極導體層之TiN層101,102,103。相對於此，亦可先圍繞Si柱311至333而形成作為閘極絕緣層的氧化鉿(HfO2)層611至633，然後以RIE法對TiN層進行蝕刻而形成作為第一閘極導體層之TiN層81,82,83，再形成作為第二閘極導體層之TiN層101,102,103之後，才形成N+層411至433。此點在本發明的其他的實施型態也都一樣。
在第四實施型態中，係如圖7CA、7CB及7CC所示以磊晶成長法形成P層3。相對於此，亦可在以ALD法形成薄的單結晶Si層之後，再以磊晶結晶成長法形成含有受體雜質之P+層。薄的單結晶Si層係用來得到結晶性良好的P層3之材料層。只要是能夠用來得到結晶性良好的P層3之材料層即可，亦可使用其他的單層或複數層的材料層。
在第四實施型態中，係使用HfO2層作為閘極絕緣層，但各閘極絕緣層可採用由單層或複數層所構成的其他的材料層而構成。此點在本發明的其他的實施型態也都一樣。
在第一實施型態中，Si柱100的從俯視觀看的形狀為圓形。Si柱100的從俯視觀看的形狀亦可為圓形、長方形或橢圓形。此點在本發明的其他的實施型態也都一樣。
在第一實施型態及第五實施型態中，係在抹除動作時施加負偏壓於源極線SL，來將浮體FB內的電洞群清除掉，但亦可施加負偏壓於位元線BL或是施加負偏壓於源極線SL及位元線BL，而不是施加於源極線SL，來進行抹除動作。此點在本發明的其他的實施型態也都一樣。
在圖7AA至7MC及圖13AA至13EC中，從俯視觀看Si柱311至333係配置成正方格子狀。相對於此，亦可將Si柱311至333配置成斜方格子狀。Si柱311至333係亦可將配置的Si柱數量增加，從俯視觀看時成為鋸狀或鋸齒狀。此點在本發明的其他的實施型態也都一樣。
本發明可在未脫離本發明的廣義的精神及範圍的情況下採取各種實施型態實施及做各種變化。上述的各實施型態只是用來說明本發明的一實施例，並不是要限定本發明的範圍。上述實施例及變化例可任意組合。另外，視需要而將上述實施型態的構成要件的一部分去除掉也都還是在本發明的技術思想的範圍內。
[產業上的利用可能性]
根據本發明之記憶裝置，可得到高性能且高度積體化的動態快閃記憶體。
101a,101b:N+層
100:Si柱
102,102a,102b:通道區域
103a,103b:閘極絕緣層
104a,104b:閘極導體層
105:絕緣層
110:動態快閃記憶體單元
BL:位元線
PL:板線
SL:源極線
Sub:基板

Claims (23)

  1. 一種半導體記憶裝置，包括：半導體基材，係在基板上直立於垂直方向、或沿著該基板在水平方向延伸；第一雜質層及第二雜質層，係配置於該半導體基材的兩端；第一閘極絕緣層，係圍繞該第一雜質層與該第二雜質層之間的該半導體基材的側面的一部分或全部，且與該第一雜質層接觸或接近；第二閘極絕緣層，係圍繞該半導體基材的側面的一部分或全部，且與該第一閘極絕緣層連接，與該第二雜質層接觸或接近；第一閘極導體層，係覆蓋該第一閘極絕緣層；第二閘極導體層，係覆蓋該第二閘極絕緣層；第一絕緣層，係配置於該第一閘極導體層與該第二閘極導體層之間；第一配線導體層，係連接到該第一雜質層；第二配線導體層，係連接到該第二雜質層；第三配線導體層，係連接到該第一閘極導體層；以及第四配線導體層，係連接到該第二閘極導體層，其中，該半導體基材係包含一通道半導體層，該通道半導體層係由被該第一閘極絕緣層所覆蓋的第一通道半導體層及被該第二閘極絕緣層所覆蓋的第二通道半導體層所構成，控制施加於該第一配線導體層、該第二配線導體層、該第三配線導體層及該第四配線導體層之電壓，以藉由進行以下動作而進行記憶體寫入動作：利用在該第一雜質層與該第二雜質層之間流通的電流使撞擊游離化現 象在該第一通道半導體層與該第二通道半導體層間的第一交界區域、或第一雜質層與第一通道半導體層間的第二交界區域、或第二雜質層與第二通道半導體層間的第三交界區域發生之動作、或產生閘極誘導汲極漏電流之動作；進行使產生的電子群及產生的電洞群之中之屬於該通道半導體層中的少數載子之該電子群或該電洞群從該第一雜質層或該第二雜質層排除掉之動作；以及進行使屬於該通道半導體層中的多數載子之該電子群或該電洞群的一部分或全部殘留在該第一通道半導體層及該第二通道半導體層的任一方或兩方之動作，控制施加於該第一配線導體層、該第二配線導體層、該第三配線導體層及該第四配線導體層之電壓，將屬於該通道半導體層中的多數載子之該電子群或該電洞群之中的殘留的電子群或殘留的電洞群從該第一雜質層及該第二雜質層的一方或兩方去除掉，而進行記憶體清除動作。
  2. 如請求項1所述之半導體記憶裝置，其中，在該第一閘極導體層所圍繞的該第一通道半導體層的外周部形成有第一反轉層，使得一對應區域在飽和區域動作，且在靠近該第二通道半導體層之該第一反轉層的一端形成夾止點；在該第二閘極導體層所圍繞的該第二通道半導體層的外周部形成有第二反轉層，使得一對應區域在線性區域動作，且該第二反轉層全體作為汲極運作，而使該撞擊游離化現象在該第一交界區域附近發生。
  3. 如請求項1所述之半導體記憶裝置，其中， 藉由進行該記憶體清除動作，而將該第一雜質層與該第一通道半導體層之間的第一PN接面、及該第二雜質層與該第二通道半導體層之間的第二PN接面保持在逆偏壓狀態。
  4. 如請求項1所述之半導體記憶裝置，其中，該第一配線導體層為源極線，該第二配線導體層為位元線，該第三配線導體層及該第四配線導體層之中的一者為字元線，另一者為第一驅動控制線，且施加電壓於該源極線、該位元線、該第一驅動控制線及該字元線來選擇性地進行該記憶體清除動作及該記憶體寫入動作。
  5. 如請求項1所述之半導體記憶裝置，其中，俯視時，該第二配線導體層係與該第三配線導體層及該第四配線導體層正交。
  6. 如請求項1所述之半導體記憶裝置，其中，該第一閘極導體層與該第一通道半導體層之間的第一閘極電容係比該第二閘極導體層與該第二通道半導體層之間的第二閘極電容大。
  7. 如請求項6所述之半導體記憶裝置，其中，藉由使該第一閘極導體層的第一閘極長度比該第二閘極導體層的第二閘極長度長、使該第一閘極絕緣層比該第二閘極絕緣層薄、使該第一閘極絕緣層的相對介電常數比該第二閘極絕緣層的相對介電常數大之中的任一者、或該等的任意組合，而使該第一閘極電容比該第二閘極電容大。
  8. 如請求項1所述之半導體記憶裝置，其中， 該第一雜質層及該第二雜質層為N型半導體層，該第一通道半導體層及該第二通道半導體層為P型半導體層或中性半導體層，在該記憶體清除動作開始時，係藉由電洞群排除動作及接續之已排除電洞群排除停止動作而進行該記憶體清除動作，該電洞群排除動作係使該第二雜質層的電壓變為低於該第二通道半導體層的電壓，使該第二雜質層與該第二通道半導體層之間之由該第二雜質層與該第二通道半導體層所形成的第二PN接面變為順偏壓，且將該電洞群從該第二通道半導體層去除至該第二雜質層；該已排除電洞群排除停止動作係使該第二雜質層的電壓變為高於該第二通道半導體層的電壓，使該第二PN接面變為逆偏壓，且使該電洞群之去除停止。
  9. 如請求項1所述之半導體記憶裝置，其中，在該記憶體寫入動作開始時，使因撞擊游離化現象而產生的該電洞群儲存於該第一通道半導體層及該第二通道半導體層，儲存的該電洞群使得該第一閘極導體層的第一MOS電晶體區域的第一閾值電壓及該第二閘極導體層的第二MOS電晶體區域的第二閾值電壓降低，且使該第一閘極導體層及該第二閘極導體層的任一者的電壓隨著該降低而降低。
  10. 如請求項1所述之半導體記憶裝置，其中，在該記憶體寫入動作開始時，使因撞擊游離化現象而產生的該電洞群儲存於該第一通道半導體層及該第二通道半導體層，儲存的該電洞群使得該第一閘極導體層的第一MOS電晶體區域的第一閾值電壓及該第二閘極導體層的第二MOS電晶體區域的第二閾值電壓降低，該降低產生使從前 述第二雜質層流到前述第一雜質層之電流增大的效果，該效果在該記憶體寫入動作中使正回授發生而進行寫入。
  11. 如請求項1所述之半導體記憶裝置，其中，在該記憶體寫入動作中及記憶體讀出動作中，在與驅動控制線連接的該第一閘極導體層或第二閘極導體層所圍繞的該第一通道半導體層或該第二通道半導體層的外周部形成反轉層。
  12. 如請求項1所述之半導體記憶裝置，其中，該半導體基材係垂直於該基板而形成，且在垂直方向，該半導體記憶裝置係包括：在該基板上之該第一雜質層、在該第一雜質層上之該第一通道半導體層、在該第一通道半導體層上之該第二通道半導體層、在該第二通道半導體層上之該第二雜質層、圍繞該第一通道半導體層之該第一閘極絕緣層、圍繞該第二通道半導體層之該第二閘極絕緣層、圍繞該第一閘極絕緣層之該第一閘極導體層、圍繞該第二閘極絕緣層之該第二閘極導體層、以及在該第一閘極導體層與該第二閘極導體層之間之該第一絕緣層。
  13. 如請求項12所述之半導體記憶裝置，其中，該第一閘極絕緣層與該第二閘極絕緣層係由相同材料所形成。
  14. 如請求項12所述之半導體記憶裝置，其中， 該第一閘極絕緣層與該第二閘極絕緣層係由不同的材料層所形成，該第一絕緣層與該第二閘極絕緣層係由相同的材料層所形成。
  15. 如請求項12所述之半導體記憶裝置，更包括：第一絕緣材料層，係具有第一空孔或不具有該第一空孔，而且與該第一閘極導體層及該第二閘極導體層鄰接配置，並相對於該基板在垂直方向延伸。
  16. 如請求項15所述之半導體記憶裝置，其中，該第一絕緣材料層係由低介電常數材料所形成。
  17. 如請求項12所述之半導體記憶裝置，更包括：第二絕緣材料層，係具有第二空孔或不具有該第二空孔，且與該第一配線導體層及該第二配線導體層的一方或兩方鄰接配置。
  18. 如請求項17所述之半導體記憶裝置，其中，該第二絕緣材料層係由低介電常數材料所形成。
  19. 如請求項15所述之半導體記憶裝置，更包括：第一導體層，係配置於該第一絕緣材料層的底部，而且與該第一雜質層連接並在水平方向延伸。
  20. 如請求項1所述之半導體記憶裝置，更包括：形成於該基板之第一雜質井層、及形成於該第一雜質井層內之第二雜質井層，該半導體基材係在該第二雜質井層之上垂直於該基板而直立或在水平方向延伸。
  21. 如請求項20所述之半導體記憶裝置，其中， 該基板為P型半導體，該第一雜質井層為N型半導體，該第二雜質井層為P型半導體，且在進行該記憶體清除動作時對屬於P型半導體之該第二雜質井層施加負偏壓。
  22. 如請求項1所述之半導體記憶裝置，其中，該第一閘極導體層分割為複數個部分，且相同的驅動電壓或不同的驅動電壓同步或非同步地施加於該複數個部分。
  23. 如請求項1所述之半導體記憶裝置，其中，該第二閘極導體層分割為複數個部分，且相同的驅動電壓或不同的驅動電壓同步或非同步地施加於該複數個部分。
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