WO2024127518A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2024127518A1
WO2024127518A1 PCT/JP2022/045904 JP2022045904W WO2024127518A1 WO 2024127518 A1 WO2024127518 A1 WO 2024127518A1 JP 2022045904 W JP2022045904 W JP 2022045904W WO 2024127518 A1 WO2024127518 A1 WO 2024127518A1
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semiconductor
impurity
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gate
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PCT/JP2022/045904
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正一 各務
康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • LSI Large Scale Integration
  • DRAM Dynamic Random Access Memory
  • SGT Square Gate Transistor
  • Non-Patent Document 1 Surrounding Gate Transistor
  • Non-Patent Document 1 Surrounding Gate Transistor
  • Non-Patent Document 1 Surrounding Gate Transistor
  • Non-Patent Document 1 PCM
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • DRAM memory cells that do not have a capacitor and are composed of a single MOS transistor.
  • a current between the source and drain of an N-channel MOS transistor generates holes and electrons in the channel due to impact ionization, and some or all of the holes are retained in the channel to write logical memory data "1". Then, the holes are removed from the channel to write logical memory data "0".
  • the issues with this memory cell are how to improve the decrease in operating margin caused by floating body channel voltage fluctuations, and how to improve the decrease in data retention characteristics caused by the removal of some of the holes, which are the signal charges stored in the channel.
  • Twin-Transistor MOS transistor memory element in which one memory cell is formed using two MOS transistors in an SOI layer (see, for example, Patent Documents 2 and 3, and Non-Patent Document 11).
  • the N + layer that serves as the source or drain that separates the floating body channels of the two MOS transistors is formed in contact with an insulating layer on the substrate side.
  • the group of holes that is the signal charge is also stored in the channel of one MOS transistor, so as with the memory cell consisting of one MOS transistor described above, the issue is to improve the decrease in the operating margin or the decrease in data retention characteristics caused by the removal of part of the group of holes that is the signal charge stored in the channel.
  • FIG. 8 there is a memory composed of MOS transistors without a capacitor, as shown in FIG. 8 (see Patent Document 2 and Non-Patent Document 12).
  • FIG. 8(a) there is a floating body semiconductor body 102 on the SiO2 layer 101 of an SOI substrate. At both ends of the floating body semiconductor body 102, there is an n+ layer 103 connected to the source line SL and an N+ layer 104 connected to the bit line BL. Then, there is a first gate insulating layer 109a connected to the n+ layer 103 and covering the floating body semiconductor body 102, and a second gate insulating layer 109b connected to the n+ layer 104 and covering the floating body semiconductor body 102.
  • first gate conductor layer covering the first gate insulating layer 109a and connected to the plate line PL
  • second gate conductor layer 105b covering the second gate insulating layer 109b and connected to the word line WL.
  • An insulating layer 110 is provided between the first gate conductor layer 105a and the second gate conductor layer 105b. This forms a memory cell 111 of the DFM.
  • the source line SL may be connected to the n+ layer 104, and the bit line BL may be connected to the n+ layer 103.
  • the inversion layer 107b formed under the second gate conductor layer 105b connected to the word line WL acts as a substantial drain of the first N-channel MOS transistor region.
  • the electric field becomes maximum in the boundary region of the channel region between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and impact ionization occurs in this region.
  • FIG. 8(b) the electron group among the group of electrons and holes generated by the impact ionization phenomenon is removed from the floating body semiconductor base 102, and a memory write operation is performed by retaining a part or all of the group of holes 106 in the floating body semiconductor base 102.
  • a positive voltage is applied to the plate line PL
  • a zero voltage is applied to the word line WL and the bit line BL
  • a negative voltage is applied to the source line SL to remove the hole group 106 from the floating body semiconductor body 102 to perform an erase operation.
  • This state becomes logical memory data "0".
  • the voltage applied to the first gate conductor layer 105a connected to the plate line PL is set to be higher than the threshold voltage when the logical memory data is "1" and lower than the threshold voltage when the logical memory data is "0", thereby obtaining a characteristic in which no current flows even if the voltage of the word line WL is increased when reading logical memory data "0", as shown in FIG. 7(d).
  • This characteristic allows a significant expansion of the operating margin compared to a memory cell composed of a MOS transistor that does not have a capacitor.
  • the channels of the first and second N-channel MOS transistor regions whose gates are the first gate conductor layer 105a connected to the plate line PL and the second gate conductor layer 105b connected to the word line WL, are connected by the floating body semiconductor body 102, so that the voltage fluctuation of the floating body semiconductor body 102 when a selection pulse voltage is applied to the word line WL is greatly suppressed.
  • the object of the present invention is to provide a memory device using semiconductor elements that enables stable writing, erasing, and reading of memory information in a dynamic flash memory, which is a memory device.
  • a memory device using a semiconductor element comprises: A substrate; a first semiconductor layer overlying the substrate; a first impurity layer on a surface of a portion of the first semiconductor layer; and a second impurity layer in contact with the first impurity layer and extending in a vertical direction; a second semiconductor layer extending in a vertical direction in contact with the columnar portion of the second impurity layer; a first insulating layer covering a portion of the first semiconductor layer and a portion of the second impurity layer; a first gate insulating layer in contact with the first insulating layer and surrounding the second impurity layer and the second semiconductor layer; a first gate conductor layer in contact with the first insulating layer and the first gate insulating layer; a second insulating layer formed in contact with the first gate conductor layer and the first gate insulating layer; a third semiconductor layer in contact with the second semiconductor layer; a second gate insulating layer surrounding a part or all of an
  • the second invention is characterized in that, in the above-mentioned first invention, the first wiring conductor layer connected to the third impurity layer is a source line, the second wiring conductor layer connected to the fourth impurity layer is a bit line, the third wiring conductor layer connected to the second gate conductor layer is a word line, the fourth wiring conductor layer connected to the first gate conductor layer is a plate line, and the fifth wiring conductor layer is a control line, and the memory write operation and the memory erase operation are performed by applying voltages to the source line, bit line, plate line, word line, and control line, respectively.
  • a third invention is the first invention, wherein in the memory write operation, a voltage is applied to the third and fourth impurity layers so as to create a potential difference, and a positive voltage is applied to the second gate conductor layer when the majority carriers of the second semiconductor are holes; When the majority carriers of the second semiconductor are electrons, a negative voltage is applied to the second gate conductor layer, and a voltage of a polarity different from that of the second gate conductor layer or 0 V is applied to the first gate conductor layer.
  • the fourth invention is the first invention described above, characterized in that, during the memory erase operation, a voltage of a different polarity from that during the memory write operation, or 0 V, is applied to the first gate conductor layer.
  • the fifth invention is the first invention described above, characterized in that in a memory read operation, a voltage of the same polarity as that in the memory write operation or 0V is applied to the first gate conductor layer, a voltage is applied to the third and fourth impurity layers so as to create a potential difference, and a voltage of the same polarity as that in the write operation is applied to the second gate conductor layer.
  • the seventh invention is the first invention described above, characterized in that during memory standby operation, a voltage of a different polarity from that applied during the memory write operation, or 0 V, is applied to the first gate conductor layer and the second gate conductor layer.
  • the seventh invention is characterized in that in the first invention, the voltage applied to the first gate conductor layer is changed to adjust the threshold voltage of a MOS transistor consisting of a third semiconductor layer, a second impurity layer, a third impurity layer, a second gate insulating layer, and a second gate conductor layer before operation.
  • the eighth invention is the first invention, characterized in that the majority carriers in the first impurity layer are different from the majority carriers in the first semiconductor layer.
  • the ninth invention is the first invention, characterized in that the majority carriers in the second impurity layer are different from the majority carriers in the first semiconductor layer.
  • the tenth invention is the first invention, characterized in that the majority carriers in the second semiconductor layer are the same as the majority carriers in the first semiconductor layer.
  • the eleventh invention is the first invention, characterized in that the majority carriers in the third impurity layer and the fourth impurity layer are the same as the majority carriers in the first impurity layer.
  • the twelfth invention is the first invention, characterized in that the concentration of the second impurity layer is lower than the third impurity layer and the fourth impurity layer.
  • the 14th invention is the first invention described above, characterized in that the bottom of the first impurity layer is located deeper than the bottom of the first insulating layer, and the first impurity layer is shared by multiple cells.
  • the fifteenth invention is the first invention, characterized in that the upper surface of the second impurity layer is located shallower than the upper surface of the first insulating layer.
  • FIGS. 4A to 4C are diagrams illustrating an erase operation of a memory device using a semiconductor device according to a first embodiment
  • 10 is a diagram illustrating operational waveforms during an erase operation of a memory device using a semiconductor element according to a first embodiment
  • 5 is a diagram for explaining operational waveforms during a read operation of the memory device using the semiconductor element according to the first embodiment
  • FIG. 11 is a cross-sectional structure of a further example of a memory device using the semiconductor element according to the first embodiment. A diagram showing the cross-sectional structure and operation of a conventional dynamic flash memory device.
  • the cell structure of a memory using a semiconductor element according to this embodiment will be described with reference to Figures 1 to 6.
  • the cell structure of a memory using a semiconductor element according to this embodiment will be described with reference to Figure 1, the write mechanism and carrier behavior of a memory cell using a semiconductor element with reference to Figure 2, the operation waveforms during a memory write operation with reference to Figure 3, the mechanism of a data erase operation with reference to Figure 4, the operation waveforms during a memory erase operation with reference to Figure 5, and the operation waveforms during a memory read operation with reference to Figure 6.
  • FIG. 1A shows a vertical cross-sectional structure of a memory using a semiconductor element according to the first embodiment of the present invention.
  • a substrate 20 an example of a "substrate” in the claims
  • a p-layer 1 an example of a "first semiconductor layer” in the claims
  • silicon having a p-type conductivity containing acceptor impurities.
  • n-layer 3a an example of a "first impurity layer” in the claims
  • n-layer 3b an example of a "second impurity layer” in the claims
  • columnar p-layer 4 an example of a "second semiconductor layer” in the claims
  • first insulating layer 2 (an example of the "first insulating layer” in the claims) that covers a part of the n-layer 3a and n-layer 3b
  • first gate insulating layer 5 (an example of the "first gate insulating layer” in the claims) that contacts the first insulating layer 2 and covers a part of the p-layer 4.
  • first gate conductor layer 22 (an example of the "first gate conductor layer” in the claims) contacts the first insulating layer 2 and the first gate insulating layer 5.
  • second insulating layer 6 (an example of the "second insulating layer” in the claims) that contacts the gate insulating layer 5 and the gate conductor layer 22.
  • p-layer 8 (an example of the "third semiconductor layer” in the claims) that contains acceptor impurities and contacts the p-layer 4.
  • Figure 1(b) shows a bird's-eye view of the memory cell structure according to this embodiment.
  • this figure shows n layer 3a, n layer 3b, p layer 4, n+ layer 7a, n+ layer 7b, p layer 8, gate insulating layer 5, gate conductor layer 22, gate insulating layer 9, and gate conductor layer 10 after removing p layer 1 and first insulating layer 2.
  • second gate insulating layer 9 and second gate conductor layer 10 are shown slightly shifted from p layer 8.
  • n+ layer 7a an example of the "third impurity layer” in the claims
  • n+ layer 7b an example of the "fourth impurity layer” in the claims.
  • a second gate insulating layer 9 (an example of the "second gate insulating layer” in the claims) is on the upper surface of the p-layer 8. This gate insulating layer 9 is in contact with or close to the n+ layers 7a and 7b, respectively. In the vertical direction, in contact with this gate insulating layer 9, on the opposite side of the p-layer 8, there is a second gate conductor layer 10 (an example of the "second gate conductor layer” in the claims).
  • the n+ layer 7a is connected to the source line SL (an example of the "source line” in the claims) which is the first wiring conductive layer
  • the n+ layer 7b is connected to the bit line BL (an example of the "bit line” in the claims) which is the second wiring conductive layer
  • the gate conductor layer 10 is connected to the word line WL (an example of the "word line” in the claims) which is the third wiring conductive layer
  • the gate conductor layer 22 is connected to the plate line PL (an example of the "plate line” in the claims) which is the fourth wiring conductive layer
  • the n layer 3a is connected to the control line CDC (an example of the "control line” in the claims) which is the fifth wiring conductive layer.
  • the memory is operated by manipulating the voltages applied to the source line SL, bit line BL, plate line BL, word line WL, and control line CDC.
  • this memory device will be referred to as dynamic flash memory.
  • one or more of the dynamic flash memory cells described above are arranged two-dimensionally on the substrate 20.
  • the impurity concentration may have a profile.
  • the impurity concentrations of n layer 3a, n layer 3b, p layer 4, and p layer 8 may have a profile.
  • the impurity concentrations and profiles may be set independently for p layer 4 and p layer 8.
  • p layer 4 and p layer 8 may be formed of different semiconductor material layers.
  • the cross section of p layer 4 may have the same shape at the connection surface between p layer 4 and p layer 8.
  • an LDD Lightly Doped Drain
  • the first semiconductor layer 1 is a p-type semiconductor, but the flash dynamic memory can also be operated by using an n-type semiconductor substrate for the substrate 20, forming a p-well, and using this as the first semiconductor layer 1 to place the memory cells of the present invention.
  • n-layer 3a and n-layer 3b are shown separately in FIG. 1, they may be a continuous semiconductor layer. Therefore, although the boundary between the n-layer 3a and n-layer 3b is shown to coincide with the bottom of the insulating layer 2 in FIG. 1, this boundary does not necessarily have to coincide with the bottom of the insulating layer 2, and it is sufficient that the bottom of the n-layer 3a is located deeper than the bottom of the gate conductor layer 22 and the top of the n-layer 3b is located shallower than the bottom of the gate conductor layer 22. In addition, the n-layer 3a is formed over the entire surface of the p-layer 1 in FIG.
  • n-layer 3a may be formed by an n-well in the p-layer 1. Note that hereafter, they may be collectively referred to as n-layer 3.
  • the insulating layer 2 and the gate insulating layer 5 are shown separately in FIG. 1, they may be formed as one piece. In the following, the insulating layer 2 and the gate insulating layer 5 are collectively referred to as the gate insulating layer 5.
  • the third semiconductor layer 8 is a p-type semiconductor, but depending on the majority carrier concentration of the p-layer 4, the thickness of the third semiconductor layer 8, the material and thickness of the gate insulating layer 9, and the material of the gate conductor layer 10, the third semiconductor layer 8 can be any type of p-type, n-type, or i-type.
  • FIG. 1 shows the bottom of p-layer 8 coinciding with the top surface of insulating layer 6, if p-layer 4 and p-layer 8 are in contact and the bottom of p-layer 4 is deeper than the bottom of insulating layer 6, the interface between p-layer 4 and p-layer 8 does not have to coincide with the top surface of insulating layer 6.
  • the substrate 20 can be made of any material, whether it is an insulator, a semiconductor, or a conductor, as long as it can support the p-layer 1.
  • first through fifth wiring conductive layers may be formed in multiple layers as long as they do not contact each other.
  • the gate insulating layers 5 and 9 can be made of any insulating film used in normal MOS processes, such as a SiO2 film, a SiON film, a HfSiON film, or a laminated film of SiO2/SiN.
  • first gate conductor layer 22 can change the potential of a part of the memory cell via the gate insulating layer 5
  • the second gate conductor layer 10 can change the potential of a part of the memory cell via the gate insulating layer 9
  • they may be made of metals such as W, Pd, Ru, Al, TiN, TaN, and WN, metal nitrides, or alloys thereof (including silicides), such as a layered structure such as TiN/W/TaN, or may be made of a highly doped semiconductor.
  • the memory cell is described as having a rectangular cross-sectional structure perpendicular to the page, but it may be trapezoidal or polygonal, and the cross section of the p-layer 4 may be circular in plan view.
  • the first gate conductor layer 22 may surround the entire p-layer 22 in plan view, or may cover a portion of it.
  • the first gate conductor layer 22 may be divided into multiple pieces in plan view.
  • the first gate conductor layer 22 may also be divided into multiple pieces in the vertical direction.
  • the first gate conductor layer 22 exists on both sides of the p-layer 4, but if it exists on either side, the dynamic flash memory can also operate.
  • n+ layer 7a and n+ layer 7b are formed from p+ layers (hereinafter, semiconductor regions containing high concentrations of acceptor impurities are referred to as "p+ layers") in which holes are the majority carrier, if p layers 1, 4, and 8 are made of n-type semiconductors and n layers 3a and 3b are made of p-type semiconductors, a dynamic flash memory can be operated with electrons as the write carriers.
  • the carrier behavior, accumulation, and cell current during the write operation of the dynamic flash memory according to the first embodiment of the present invention will be described.
  • the majority carriers in the n layer 3a, n layer 3b, n+ layer 7a, and n+ layer 7b are electrons, and for example, poly-Si containing a high concentration of donor impurities is used for the gate conductor layer 22 connected to the plate line PL and the gate conductor layer 10 connected to the WL (hereinafter, poly-Si containing a high concentration of donor impurities is referred to as "n+poly"), and a p-type semiconductor is used as the third semiconductor layer 8. As shown in FIG.
  • the MOSFET in this memory cell operates with the n+ layer 7a as the source, the n+ layer 7b as the drain, the gate insulating layer 9, the gate conductor layer 10 as the gate, and the p-layer 8 as the substrate as its components.
  • 0V is applied to the p-layer 1
  • 0V is applied to the n-layer 3a connected to the control line CDC
  • 0V is input to the n+ layer 7a connected to the source line SL
  • 1.2V is input to the n+ layer 7b connected to the bit line BL
  • -1V is applied to the gate conductor layer 22 connected to the plate line PL.
  • the threshold voltage of the MOSFET with the gate conductor layer 10 as the gate electrode before writing is set to 1.2V when the voltage of the plate line PL is -1V.
  • a partial inversion layer 12 is formed directly under the gate insulating layer 9 below the gate conductor layer 10, and a pinch-off point 13 exists. Therefore, the MOSFET having the gate conductor layer 10 operates in the saturation region.
  • the electric field becomes maximum between the pinch-off point 13 and the boundary region of the n+ layer 7b in the MOSFET having the gate conductor layer 10, and impact ionization occurs in this region. Due to this impact ionization, electrons accelerated from the n+ layer 7a connected to the source line SL toward the n+ layer 7b connected to the bit line BL collide with the Si lattice, and electron-hole pairs are generated by the kinetic energy. The generated holes diffuse toward the area with a lower hole concentration due to the concentration gradient. Some of the generated electrons flow into the gate conductor layer 10, but the majority flow into the n+ layer 7b connected to the bit line BL. As a result, holes 11 are accumulated in the p layer 4 and the p layer 8.
  • the plate line PL is set to -1V, which prevents the depletion layer from spreading into the p-layer, allowing holes generated by impact ionization to accumulate, and also contributes to adjusting the threshold voltage of the MOSFET in the memory cell through the substrate bias effect.
  • n+poly was used for the gate conductor layer 22 to bias a negative voltage, but the same effect as applying a negative voltage can be achieved by using a material with a higher work function than the material for the gate conductor layer 10.
  • a gate-induced drain leakage (GIDL) current may be passed to generate a group of holes (see, for example, Non-Patent Document 7).
  • FIG. 2(b) shows the hole group 11 in the p-layer 4 and p-layer 8 immediately after writing when the word line WL and plate line PL are -1V and the bias of the source line SL, bit line BL, and control line CDC are 0V.
  • the generated hole group 11 is the majority carrier of the p-layer 4 and p-layer 8, but the generated hole concentration temporarily becomes high in the p-layer 8 region, and moves by diffusion toward the p-layer 4 due to the concentration gradient.
  • the p-layer 4 is accumulated at a higher concentration near the first gate insulating layer 5. As a result, the hole concentration in the p-layer 4 becomes higher than the hole concentration in the p-layer 8.
  • the p-layer 8 which is essentially the substrate of the MOSFET having the gate conductor layer 10, is charged with a positive bias. Furthermore, although the holes in the depletion layer move toward the word line SL, the bit line BL, or the n-layer 3 and gradually recombine with electrons, the threshold voltage of the MOSFET having the gate conductor layer 10 is lowered by the positive substrate bias effect due to the holes temporarily stored in the p-layer 4 and the p-layer 8. In this example, the threshold voltage of the MOSFET after writing is 0.6 V. As a result, as shown in FIG. 2(c), the threshold voltage of the MOSFET having the gate conductor layer 10 connected to the word line WL is about 0.6 V, which is lower than before writing. This write state is assigned to logical memory data "1".
  • the p-layer 8 of the MOSFET having the gate conductor layer 10 connected to the word line WL is electrically connected to the p-layer 4, so the capacity for storing the generated holes can be freely changed by adjusting the volume of the p-layer 4. That is, for example, the depth of the p-layer 4 can be deepened to extend the retention time. Therefore, it is required that the bottom of the p-layer 4 is located deeper than the bottom of the p-layer 8. In addition, the amount of holes stored can be increased by increasing the impurity concentration of the p-layer 4.
  • the area of contact between the n-layer 3, n+ layer 7a, and n+ layer 7b involved in recombination with electrons can be intentionally made smaller than the volume of the part where hole carriers are stored, here the p-layer 4 and p-layer 8, so that recombination with electrons can be suppressed and the retention time of the stored holes can be extended.
  • the holes accumulated to apply a negative voltage to the gate conductor layer 22 are accumulated near the interface of the p-layer 4, which is the second semiconductor layer in contact with the first gate insulating layer 5.
  • the holes can be accumulated in a location away from the pn junction portion, which is the source of the recombination of electrons and holes that causes data to be lost, that is, the contact portion between the n+ layer 7a, the n+ layer 7b and the p-layer 8, allowing for stable hole accumulation.
  • a negative potential is applied to the gate conductor layer 22, a depletion layer is not formed in the p-layer 4, which is also effective in accumulating holes.
  • the effect of the overall substrate bias on the substrate as this memory element is increased, the memory retention time is extended, and the voltage margin for writing "1" is expanded.
  • Figure 3 shows an example of an operational waveform diagram applied to the bit line BL, source line SL, word line WL, plate line PL, and control line CDC in the write operation of this memory.
  • the bit line BL rises from the ground voltage Vss to VBL-W.
  • the ground voltage Vss is, for example, 0V
  • VBL-W is, for example, 1.2V.
  • the voltage VPL of the plate line PL is, for example, -1V.
  • the reason for applying a negative potential to the plate line PL is to actively accumulate holes generated by the write operation in the p-layer 4.
  • the word line is raised from a negative voltage VWL-Pause, for example, -1V to the second voltage VWL-W.
  • the voltage of VWL-W is a voltage, for example 1.5V, high enough to turn on the MOSFET of the memory cell and allow current to flow. This depends on the voltage VPL of the plate line PL; lowering VPL requires a higher VWL-W, and raising VPL requires a lower VWL-W.
  • the MOSFET having the second gate conductor layer 10 to which the word line WL is connected operates in the saturation region, creating a high electric field state within the MOSFET, increasing the impact ionization rate, and providing voltage application conditions that allow substrate current to be generated (for example, non-patent document 13). After writing is completed, the voltage of each terminal returns to the voltage before writing.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL can be, for example, 1.0V (VBL-W)/-1V (VPL)/2.0V (VWL-W), 1.0V (VBL-W)/-0.5V (VPL)/1.2V (VWL-W), 1.5V (VBL-W)/-1V (VPL)/2.0V (VWL-W), etc., with SL at 0V.
  • the voltage relationship between the bit line BL and the source line SL may be interchanged.
  • the threshold value will drop during writing, and the pinch-off point 13 will gradually shift toward the n-layer 7b, and the MOSFET may operate linearly.
  • Figure 4(a) shows the state immediately after the hole group 11 generated by impact ionization in the previous cycle is stored in the p-layer 4 and p-layer 8 before the erase operation.
  • the voltages of the source line SL, bit line BL, and control line CDC are 0V, and the voltage of the plate line PL of the word line WL is -1V.
  • the voltages of the source line SL, bit line BL, word line WL, and control line CDC are set to 0V.
  • the voltage of the plate line PL is set to, for example, 2V.
  • the hole concentration of the p-layer 4 and the p-layer 8 decreases over time, and the threshold voltage of the MOSFET becomes higher than when "1" was written, returning to the initial state.
  • the threshold voltage of the MOSFET becomes 1.2V.
  • the MOSFET having the gate conductor layer 10 to which this word line WL is connected returns to its original threshold voltage.
  • the erased state of this dynamic flash memory becomes logical memory data "0".
  • the recombination area of electrons and holes can be effectively increased when erasing data compared to when storing data. Therefore, a stable state of logical information data "0" can be provided in a short time, improving the operating speed of this dynamic flash memory element.
  • the power consumption when erasing data is approximately equal to the total amount of holes stored in p-layer 4 and p-layer 8, and since no other current flows, a significant reduction in power consumption can be achieved.
  • Figure 5 shows the operational waveforms applied to the bit line BL, source line SL, word line WL, and plate line PL during the erase operation of this memory.
  • the plate line PL rises from VPL to voltage VPL-E.
  • VPL-Pause is, for example, -1V
  • VPL-E is 2V.
  • VPL-E is a voltage high enough to create an inversion layer 14 directly under the gate oxide film 5 that contacts the gate conductor layer 22 connected to the plate line PL.
  • the n layer 3b and the inversion layer 14 come into contact, and the recombination area of holes and electrons increases.
  • the word line WL rises from voltage VWL-Pause to voltage VWL-W.
  • VWL-Pause is -1V
  • the voltage of VWL-W is 0V.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL mentioned above can be combinations such as setting VWL-E to the same as VWL-Pause, setting the source line SL to 0V, and setting 0V (VBL-E)/2V (WPL-E)/-1V (VWL-E), 0.4V (VBL-E)/2V (VPL-E)/0.5V (VWL-E), or 1V (VBL-E)/1.5V (VPL-E)/0V (VWL-E), etc.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL mentioned above are examples for performing a memory erase operation, and other operating conditions that allow a memory erase operation may also be used.
  • the thicknesses of the insulating layers 2 and 6 are made to be approximately the same as that of the gate insulating layer 5, applying, for example, 1.5 V to the gate conductor layer 22 when erasing data will connect the n+ layers 7a, 7b and the n layer 3a via the inversion layer 14, shortening the time it takes to erase data. Also, by adjusting the thicknesses of the gate oxide film 5 and the insulating films 2 and 6, the voltage applied to the gate conductor layer 22 can be further reduced.
  • Figure 5 shows a waveform diagram in which the plate line PL and word line WL rise or fall at the same time, but even if the phases of the waveforms are out of sync with each other, there is no problem as long as a positive potential is applied to VPL-E when erasing data.
  • the bit line BL rises from the ground voltage Vss to the voltage VBL-R.
  • the ground voltage Vss is, for example, 0V
  • VBL-R is, for example, 0.5V.
  • the word line WL is raised from VWL-Pause to the voltage VWL-R, and depending on whether a certain value or more of current flows through the bit line BL, it can be determined whether the stored information in the memory is "1" or "0".
  • VWL-Pause is, for example, -1V
  • VWL-R is 1V
  • the word line WL is lowered from voltage VWL-R to VWL-Pause
  • the bit line BL is lowered from voltage VBL-R to ground voltage Vss. Note that in the read operation, VWL-R must be higher than the threshold voltage of the MOSFET when writing to the cell and lower than the threshold voltage of the MOSFET when erasing, with a voltage applied to the plate line PL.
  • VWL-Puase for example -1V
  • VPL for example -1V
  • 0V is applied to the other bit lines BL, source line SL and control line CDC.
  • control line CDC is at ground voltage, i.e. 0V, whether the memory is being written to, erased, read, or in standby mode, but a positive voltage can also be applied to the control line CDC.
  • a positive voltage can also be applied to the control line CDC.
  • the pn junction between the p-layer 4 and the n-layer 3b is reverse-biased, which has the effect of making it difficult for the accumulated holes to disappear from the memory cell. It is also possible to adjust the threshold voltage of the MOSFET of the memory cell by adjusting the voltage of the control line CDC.
  • the p-layer 8 which is one of the components of the MOSFET that reads and writes information, is electrically connected to the p-layer 1, the n-layer 3, and the p-layer 4. Furthermore, a certain voltage can be applied to the gate conductor layer 22. Therefore, in both the write operation and the erase operation, the substrate bias does not become unstable in a floating state during MOSFET operation, as in the SOI structure, and the semiconductor portion under the gate insulating layer 9 does not become completely depleted. For this reason, the threshold value and drive current of the MOSFET are not easily affected by the operating conditions.
  • the characteristics of the MOSFET can be set to a wide range of voltages related to desired memory operations by adjusting the thickness, impurity type, impurity concentration, and profile of the p-layer 8, the impurity concentration and profile of the p-layer 4, the thickness and material of the gate insulating layer 9, and the work function of the gate conductor layers 10 and 22. Also, since the depletion layer does not become completely depleted under the MOSFET, but spreads in the depth direction of the p-layer 4, it is hardly affected by the coupling of the gate electrode from the word line of the floating body, which was a drawback of DRAMs that do not have a capacitor. In other words, according to this embodiment, the operating voltage margin as a dynamic flash memory can be designed to be wide.
  • Non-Patent Document 9 the phenomenon is that a cell in which "1" is written becomes “0" due to the operation of other cells, or a cell in which "0" is written becomes “1” due to the operation of other cells (hereinafter, the phenomenon caused by this malfunction will be referred to as a disturbance defect).
  • the amount of accumulated holes can be increased by adjusting the depth of the p-layer 4 compared to the amount of recombination of electrons and holes caused by transistor operation, and even under conditions where disturbance defects occur in conventional memories, the effect on the threshold fluctuation of the MOSFET is small, and defects are unlikely to occur. Also, if "0" is originally written as data information, even if unintended holes are generated by the transistor operation during reading, they will immediately diffuse into the p-layer 4.
  • the structure is resistant to memory disturb failure.
  • the memory can be erased even if a positive voltage is applied to the plate line PL during erasure, so there is a feature that information from multiple cells that share the gate conductor layer 22 can be erased at once.
  • the element structure consisting of the p-layer 8, n+ layers 7a and 7b, gate insulating layer 9, and gate conductor layer 10 can be formed in common not only with this memory cell, but also with other MOS circuits, including general CMOS structures. Therefore, this memory cell can be easily combined with conventional CMOS circuits.
  • the memory cell of the present invention is formed in the area of a single MOSFET when viewed in a plan view, the source line and bit line are shared with adjacent memory cells, making it possible to realize a higher density memory cell array than conventional dynamic RAMs.
  • FIG. 7 components that are the same as or similar to those in FIG. 1 are given the same reference numerals.
  • the bottom of the n-layer 3 in FIG. 1 is located shallower than the gate insulating layer 2, and there is no control line CDC. The rest is the same as FIG. 1.
  • the gate insulating layer 2 may or may not be in contact with the p-layer 1.
  • dynamic flash memory can also be operated with a structure in which the n-layer 3 is not shared by multiple cells, but rather each memory cell has its own n-layer located at the bottom of the p-layer 4, as shown in Figure 7(b).
  • the MOSFET consisting of the n+ layers 7a, 7b, p layer 8, gate insulating layer 9, and gate conductor layer 10 may be a planar type or a fin type FET.
  • the MOSFET may also be a FET in which the p layer 8, which is the channel, is U-shaped.
  • the substrate region in which the channel of the MOSFET is formed is composed of the p-layer 4 and p-layer 8 surrounded by the insulating layer 2, the gate insulating layer 5, the n-layer 3, and the n-layers 7a and 7b. Due to this structure, the majority carriers generated when writing logical data "1" can be accumulated in the p-layer 8 and p-layer 4, and the number of carriers can be increased.
  • the holes generated during writing can be accumulated near the interface of the p-layer 4 near the gate conductor layer 22, and no depletion layer is formed in the p-layer 4, so that the amount of holes accumulated can be increased and the information retention time can be extended.
  • a positive voltage is applied to the gate conductor layer 22 to form an inversion layer or a depletion layer, which effectively increases the recombination area of holes and electrons, thereby increasing the recombination area with electrons and shortening the erasure time. Therefore, the operating margin of the memory can be expanded, power consumption can be reduced, and this leads to high-speed operation of the memory.
  • the p-layer 8 which is one of the components of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, the n-layers 3a and 3b, and the p-layer 1. Furthermore, by adjusting the voltage applied to the gate conductor layer 22, the p-layer 8 and the p-layer 4 under the gate insulating layer 9 are not completely depleted, and the threshold value of the MOSFET can be freely set. Therefore, the threshold value and the drive current of the MOSFET are not easily affected by the operating conditions of the memory.
  • the operating voltage margin of the dynamic flash memory can be designed to be wide.
  • the p-layer 8 which is one of the components of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, and the amount of hole accumulation when writing information data "1" can be made 10 times or more larger than that of a conventional zero-capacitor DRAM (Non-Patent Documents 6 and 9). Therefore, even if a disturbance factor occurs in the voltage applied to the memory cell other than the one intended for reading and writing, the written information data "1" is unlikely to be erased.
  • the present invention has a memory cell structure that is resistant to disturbance defects.
  • the current flowing during data erasure is approximately equal to the total amount of holes stored in the memory cell, resulting in very low power consumption.
  • the dynamic flash memory according to the first embodiment of the present invention can provide a high density memory cell array and a CMOS compatible structure.
  • the semiconductor element according to the present invention it is possible to provide a semiconductor memory device that is denser, faster, and has a higher operating margin than conventional devices.

Landscapes

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Abstract

基板２０上のｐ層１上に、ｎ層３ａを形成し、その一部、垂直方向に伸延するｎ層３ｂとその上部に柱状のｐ層４があり、ｎ層３ａ、３ｂの一部を覆う絶縁層２があり、これに接して、ゲート絶縁層５があり、ゲート絶縁層５と絶縁層２に接して、ゲート導体層２２があり、これに接触して、絶縁層６があり、ｐ層４の上にｐ層８と、その上部に、ゲート絶縁層９と、両端にあるｎ＋層７ａと、ｎ＋層７ｂと、ゲート導体層１０で構成されるＭＯＳＦＥＴがある。また、ｎ＋層７ａ、ｎ＋層７ｂ、ゲート導体層５，１０、ｎ層３ａをそれぞれ、ソース線ＳＬ、ビット線ＢＬ、プレート線ＰＬ、ワード線ＷＬ、はコントロール線ＣＤＣに接続する。そして、各々に印加する電圧を制御して、ＭＯＳＦＥＴのチャネル領域でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持するデータ保持動作と、そして、この正孔群を、ｎ層３、ｎ＋層７ａ、ｎ＋層７ｂから、ｐ層４に蓄積されている正孔の一部を除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）　技術開発において、半導体素子を用いたメモリ装置の高集積化、高性能化、低消費電力化、高機能化が求められている。
　半導体素子を用いたメモリ装置の高密度化と高性能化が進められている。ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ、特許文献１、非特許文献１を参照）を選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などがある。
　また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６～非特許文献１０を参照）などがある。例えばＮチャネルＭＯＳトランジスタのソース、ドレイン間電流によりチャネル内にインパクトイオン化現象により発生させた正孔群、電子群の内、正孔群の一部、または全てをチャネル内に保持させて論理記憶データ“１”書込みを行う。そして、チャネル内から正孔群を除去して論理記憶データ“０”書込みを行う。このメモリセルでは、フローティングボディチャネル電圧変動による動作マージンの低下の改善、そして、チャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、ＳＯＩ層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したＴｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　ＭＯＳトランジスタメモリ素子がある（例えば、特許文献２、３、非特許文献１１を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が基板側にある絶縁層に接して形成されている。このメモリセルにおいても、信号電荷である正孔群は一つのＭＯＳトランジスタのチャネルに溜められるので、前述の１個のＭＯＳトランジスタよりなるメモリセルと同じく、動作マージンの低下の改善、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによるデータ保持特性の低下の改善が課題である。
　また、図８に示す、キャパシタを有しない、ＭＯＳトランジスタで構成されたメモリがある（特許文献２、非特許文献１２を参照）。これはダイナミック　フラッシュ　メモリである。図８（ａ）に示すように、ＳＯＩ基板のＳｉＯ２層１０１上にフローティングボディ半導体母体１０２がある。フローティングボディ半導体母体１０２の両端にソース線ＳＬに接続するｎ＋層１０３とビット線ＢＬに接続するＮ＋層１０４がある。そして、ｎ＋層１０３に繋がり、且つフローティングボディ半導体母体１０２を覆った第１のゲート絶縁層１０９ａと、ｎ＋層１０４に繋がり、且つフローティングボディ半導体母体１０２を覆った第２のゲート絶縁層１０９ｂとがある。そして、第１のゲート絶縁層１０９ａを覆ってプレート線ＰＬに繋がった第１のゲート導体層があり、第２のゲート絶縁層１０９ｂを覆ってワード線ＷＬに繋がった第２のゲート導体層１０５ｂがある。そして、第１のゲート導体層１０５ａと第２のゲート導体層１０５ｂとの間に絶縁層１１０がある。これにより、ＤＦＭのメモリセル１１１が形成される。なお、ソース線ＳＬがｎ＋層１０４に接続し、ビット線ＢＬがｎ＋層１０３に接続していてもよい。
　そして、図８（ａ）に示すように、例えば、ｎ＋層１０３にゼロ電圧、ｎ＋層１０４にプラス電圧を印加し、第１のゲート導体層１０５ａで覆われたフローティングボディ半導体母体１０２よりなる第１のＮチャネルＭＯＳトランジスタ領域を飽和領域で動作させ、第２のゲート導体層１０５ｂで覆われたフローティングボディ半導体母体１０２よりなる第２のＮチャネルＭＯＳトランジスタ領域を線形領域で動作させる。この結果、第２のＮチャネルＭＯＳトランジスタ領域には、ピンチオフ点は存在せずに第２のゲートゲート絶縁層１０９に接する面全体に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０５ｂの下側に形成された反転層１０７ｂは、第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。そして、図８（ｂ）に示すように、インパクトイオン化現象により生じた電子・正孔群の内の電子群をフローティングボディ半導体母体１０２から除き、そして正孔群１０６の一部、または全てをフローティングボディ半導体母体１０２に保持することによりメモリ書き込み動作が行われる。
　そして、図８（ｃ）に示すように、例えばプレート線ＰＬにプラス電圧、ワード線ＷＬと、ビット線ＢＬにゼロ電圧、ソース線ＳＬにマイナス電圧を印加して、正孔群１０６をフローティングボディ半導体母体１０２から除去して消去動作を行う。この状態が論理記憶データ“０”となる。そして、データ読み出しにおいて、プレート線ＰＬに繋がる第１のゲート導体層１０５ａに印加する電圧を、論理記憶データ“１”時のしきい値電圧より高く、且つ論理記憶データ“０”時のしきい値電圧より低く設定することにより、図７（ｄ）に示すように論理記憶データ“０”読み出しでワード線ＷＬの電圧を高くしても電流が流れない特性が得られる。この特性により、キャパシタを有しない、ＭＯＳトランジスタで構成されたメモリセルと比べ、大幅に動作マージンの拡大が図れる。このメモリセルでは、プレート線ＰＬに繋がる第１のゲート導体層１０５ａと、ワード線ＷＬに繋がる第２のゲート導体層１０５ｂとをゲートとした第１、第２のＮチャネルＭＯＳトランジスタ領域のチャネルがフローティングボディ半導体母体１０２で繋がっていることにより、ワード線ＷＬに選択パルス電圧が印加された時のフローティングボディ半導体母体１０２の電圧変動が大きく抑圧される。これにより、前述のメモリセルにおいて問題の動作マージンの低下、又はチャネルに溜められた信号電荷である正孔群の一部が除去されることによりデータ保持特性の低下の問題が大きく改善される。今後、本メモリ素子に対して更なる特性改善が求められる。
特開平２－１８８９６６号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１ 特許第７０５７０３２号公報
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．Ｗ．　Ｓｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｋ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｎ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｊ．　Ｗａｎ，　Ｌ．　Ｒｏｊｅｒ，　Ａ．　Ｚａｓｌａｖｓｋｙ，　ａｎｄ　Ｓ．　Ｃｒｉｔｏｌｏｖｅａｎｕ：　"Ａ　Ｃｏｍｐａｃｔ　Ｃａｐａｃｉｔｏｒ－Ｌｅｓｓ　Ｈｉｇｈ－Ｓｐｅｅｄ　ＤＲＡＭ　Ｕｓｉｎｇ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ－Ｃｏｎｔｒｏｌｌｅｄ　Ｃｈａｒｇｅ　Ｒｅｇｅｎｅｒａｔｉｏｎ，"　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．　３５，　Ｎｏ．２，　ｐｐ．１７９－１８１　（２０１２） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡＭ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１）． Ｔ．　Ｓｈｉｎｏ，　Ｎ．　Ｋｕｓｕｎｏｋｉ，　Ｔ．　Ｈｉｇａｓｈｉ，　Ｔ．　Ｏｈｓａｗａ，　Ｋ．　Ｆｕｊｉｔａ，　Ｋ．　Ｈａｔｓｕｄａ，　Ｎ．　Ｉｋｕｍｉ，　Ｆ．　Ｍａｔｓｕｏｋａ，　Ｙ．　Ｋａｊｉｔａｎｉ，　Ｒ．　Ｆｕｋｕｄａ，　Ｙ．　Ｗａｔａｎａｂｅ，　Ｙ．　Ｍｉｎａｍｉ，　Ａ．　Ｓａｋａｍｏｔｏ，　Ｊ．　Ｎｉｓｈｉｍｕｒａ，　Ｈ．　Ｎａｋａｊｉｍａ，　Ｍ．　Ｍｏｒｉｋａｄｏ，　Ｋ．　Ｉｎｏｈ，　Ｔ．　Ｈａｍａｍｏｔｏ，　Ａ．　Ｎｉｔａｙａｍａ：　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　ＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　ａｎｄ　ｉｔｓ　Ｓｃａｌａｂｉｌｉｔｙ　ｔｏ　３２ｎｍ　Ｎｏｄｅ　ａｎｄ　Ｂｅｙｏｎｄ，"　ＩＥＥＥ　ＩＥＤＭ　（２００６）． Ｅ．　Ｙｏｓｈｉｄａ　ａｎｄ　Ｔ．Ｔａｎａｋａ：　"Ａ　Ｄｅｓｉｇｎ　ｏｆ　ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｅｌｌ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ，"　ＩＥＥＥ　ＩＥＤＭ　（２００３）． Ｆ．　Ｍｏｒｉｓｈｉｔａ，　Ｈ．　Ｎｏｄａ，　Ｉ．　Ｈａｙａｓｈｉ，　Ｔ．　Ｇｙｏｈｔｅｎ，　Ｍ．　Ｏｋｓｍｏｔｏ，　Ｔ．　Ｉｐｐｏｓｈｉ，　Ｓ．　Ｍａｅｇａｗａ，　Ｋ．　Ｄｏｓａｋａ，　ａｎｄ　Ｋ．　Ａｒｉｍｏｔｏ：　"　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｔｗｉｎ－Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　（ＴＴＲＡＭ）　ｏｎ　ＳＯＩ，"ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｖｏｌ．　Ｅ９０－ｃ．，　Ｎｏ．４　ｐｐ．７６５－７７１　（２００７） Ｋ．Ｓａｋｕｉ，　Ｎ．　Ｈａｒａｄａ，"　Ｄｙｎａｍｉｃ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　ｗｉｔｈ　Ｄｕａｌ　Ｇａｔｅ　Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ　（ＳＧＴ），"Ｐｒｏｃ．　ＩＥＥＥ　ＩＭＷ，　ｐｐ．７２－７５（２０２１） Ｙｕａｎ　Ｔａｕｒ　ａｎｄ　Ｔａｋ．　Ｈ．　Ｎｉｎｇ，　"Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｍｏｄｅｒｎ　ＶＬＳＩ　Ｄｅｖｉｃｅｓ"　（２０２１）．
　本発明の目的は、メモリ装置であるダイナミック　フラッシュ　メモリの安定したメモリ情報の書き込み、消去、読み出しが可能となる半導体素子を用いたメモリ装置を提供することである。
　上記の課題を解決するために、第１発明に係る半導体素子を用いたメモリ装置は、
　基板と、
　前記基板上にある第１の半導体層と、
　前記第１の半導体層の一部の表面にある、第１の不純物層と
　第１の不純物層に接して、垂直方向に伸延する第２の不純物層と、
　前記第２の不純物層の柱状部分に接して垂直方向に伸延する第２の半導体層と、
　前記第１の半導体層の一部と前記第２の不純物層の一部を覆う第１の絶縁層と、
　前記第１の絶縁層に接して、かつ前記第２の不純物層と第２の半導体層を囲んだ第１のゲート絶縁層と、
　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
　前記第２の半導体層に接触した第３の半導体層と、
　前記第３の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
　前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
　前記第３の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第３の半導体層の側面に接触する第２の不純物層および第３の不純物層と、
　前記第３の不純物層に接続する第１の配線導体層と、
　前記第４の不純物層に接続する第２の配線導体層と、
　前記第２のゲート導体層に接続する第３の配線導体層と、
　前記第１のゲート導体層に接続する第４の配線導体層と、
　前記第１の不純物層に接続する第５の配線導体層を有し、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層と、前記前記第５の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体層及び前記第２の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体層及び前記第２の半導体層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第３の半導体層及び第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第３の半導体層及び第２の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層と、前記第５の配線導体層とに印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、前記第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層、もしくは第３の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、前記第４の不純物層の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行う
　ことを特徴とする。
　第２発明は、上記の第１発明において、前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、前記第５の配線導体層は、コントロール線であり、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、前記メモリ書き込み動作と、前記メモリ消去動作を行うことを特徴とする。
　第３発明は、上記の第１発明において、前記メモリ書き込み動作において、前記第３と第４の不純物層に電位差ができるように電圧を印加し、前記第２のゲート導体層には前記第２の半導体の多数キャリアが正孔の場合には、正の電圧を印加し、
　前記第２の半導体の多数キャリが電子の場合には前記第２のゲート導体層に負の電圧を印加し、前記第１のゲート導体層には第２のゲート導体層と異なる極性、もしくは０Ｖの電圧を印加することを特徴とする。
　第４発明は、上記の第１発明において、前記メモリ消去動作において、前記第１のゲート導体層に前記メモリ書き込み動作時とは異なる極性の電圧、もしくは０Ｖを印加することを特徴とする。
　第５発明は、上記の第１発明において、メモリ読み出し動作において、前記第１のゲート導体層に前記メモリ書き込み動作時と同じ極性の電圧、もしくは０Ｖを印加し、前記第３と第４の不純物層に電位差ができるように電圧を印加し、かつ、前記第２のゲート導体層に前記書き込み動作時と同じ極性の電圧を印加することを特徴とする。
　第７発明は、上記の第１発明において、メモリ待機動作時において、前記第１のゲート導体層と、第２のゲート導体層には、前記メモリ書き込み動作時にかける電圧と異なる極性、もしくは０Ｖを印加することを特徴とする。
　第７発明は、上記の第１発明において、前記第１のゲート導体層にかける電圧を変えることで、動作前の第３の半導体層、第２の不純物層、第３の不純物層、第２のゲート絶縁層、第２のゲート導体層よりなるＭＯＳトランジスタのしきい値を調整することを特徴とする。
　第８発明は、上記の第１発明において、前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする。
　第９発明は、上記の第１発明において、前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする。
　第１０発明は、上記の第１発明において、前記第２の半導体層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする。
　第１１発明は、上記の第１発明において、前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする。
　第１２発明は、上記の第１発明において、前記第２の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする。
　第１３発明は、上記の第１発明において、前記第３の半導体層の底部から前記第２の不純物層の上部までの垂直距離が、前記第３の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする。
　第１４発明は、上記の第１発明において、前記第１の不純物層の底部が前記第１の絶縁層の底部より深い位置にあり、前記第１の不純物層が複数のセルで共有されていることを特徴とする。
　第１５発明は、上記の第１発明において、前記第２の不純物層の上面が前記第１の絶縁層の上面より浅い位置にあることを特徴とする。
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造と鳥観図を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作時の正孔キャリの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作時の動作波形を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の消去動作を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の消去動作時の動作波形を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の読み出し動作時の動作波形を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の追加例の断面構造である。 従来例のダイナミック　フラッシュ　メモリ装置の断面構造、動作を示す図である。
　以下、本発明の一実施形態に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動、について、図面を参照しながら説明する。
（第１実施形態）
　図１～図６を用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造を、図２を用いて、半導体素子を用いたメモリセルの書き込みメカニズムとキャリアの挙動を、図３を用いて、メモリ書き込み動作時の動作波形を、図４を用いて、データ消去動作のメカニズムを、図５を用いて、メモリ消去動作時の動作波形を、図６を用いて、メモリ読み出し動作時の動作波形を、説明する。
　図１（ａ）に、本発明の第１実施形態に係る半導体素子を用いたメモリの垂直断面構造を示す。基板２０（特許請求の範囲の「基板」の一例である）上にアクセプタ不純物を含むｐ型の導電型を有するシリコンのｐ層１（特許請求の範囲の「第１の半導体層」の一例である）がある。ｐ層１に接して、ドナー不純物を含むｎ層３ａ（特許請求の範囲の「第１の不純物層」の一例である）を持つ半導体があり、その一部に接して、垂直方向に立つ柱状のドナー不純物を含むｎ層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）を持つ半導体があり、さらにその上部にアクセプタ不純物を含む水平断面が矩形である柱状のｐ層４（特許請求の範囲の「第２の半導体層」の一例である）がある。ｎ層３ａ、ｎ層３ｂの一部を覆う第１の絶縁層２（特許請求の範囲の「第１の絶縁層」の一例である）と第１の絶縁層２に接して、ｐ層４の一部を覆う、第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。また、第１のゲート導体層２２（特許請求の範囲の「第１のゲート導体層」の一例である）が第１の絶縁層２、第１のゲート絶縁層５に接してある。ゲート絶縁層５とゲート導体層２２に接した第２の絶縁層６（特許請求の範囲の「第２の絶縁層」の一例である）がある。ｐ層４に接触したアクセプタ不純物を含むｐ層８（特許請求の範囲の「第３の半導体層」の一例である）がある。
　図１（ｂ）に、本実施形態によるメモリセル構造の鳥観図を示す。この図では理解しやすくする目的で、ｐ層１と第１の絶縁層２を除去したうえで、ｎ層３ａ，ｎ層３ｂ、ｐ層４、ｎ＋層７ａ，ｎ＋層７ｂ、ｐ層８、ゲート絶縁層５、ゲート導体層２２，ゲート絶縁層９、ゲート導体層１０を示した。なお、わかりやすくするために第２のゲート絶縁層９、第２のゲート導体層１０をｐ層８から少しずらして図示している。
　ｐ層８の片側に高濃度のドナー不純物を含んだｎ＋層７ａ（特許請求の範囲の「第３の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）。ｎ＋層７ａの反対側の片側にｎ＋層７ｂ（特許請求の範囲の「第４の不純物層」の一例である）がある。
　ｐ層８の上表面に第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。このゲート絶縁層９は、ｎ＋層７ａ、７ｂに、それぞれ接するか、または近接している。垂直方向において、このゲート絶縁層９に接触して、ｐ層８の反対側に第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。
　これにより基板２０、ｐ層１、絶縁層２、ゲート絶縁層５、ゲート導体層２２、絶縁層６、ｎ層３ａ、ｎ層３ｂ、ｐ層４、ｎ＋層７ａ、ｎ＋層７ｂ、ｐ層８、ゲート絶縁層９、ゲート導体層１０、からなる半導体素子を用いたメモリ装置が形成される。そして、ｎ＋層７ａは第１の配線導電層であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ｎ＋層７ｂは第２の配線導電層であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、ゲート導体層１０は第３の配線導電層であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、ゲート導体層２２は第４の配線導電層であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、ｎ層３ａは第５の配線導電層であるコントロール線ＣＤＣ（特許請求の範囲の「コントロール線」の一例である）にそれぞれ接続している。ソース線ＳＬ、ビット線ＢＬ、プレート線ＢＬ、ワード線ＷＬ、コントロール線ＣＤＣの印加電圧を操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリと呼ぶ。
　実際の本実施形態のメモリ装置では、上述のダイナミック　フラッシュ　メモリセルが基板２０上にひとつ、もしくは２次元状に複数配置されている。
　また、図１でｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ層３ａ、ｎ層３ｂ、ｐ層４、ｐ層８の不純物の濃度にプロファイルが存在してもよい。また、ｐ層４とｐ層８は独立して、不純物の濃度、プロファイルを設定してもよい。また、ｐ層４とｐ層８は異なる半導体材料層で形成されてもよい。また、平面視において、ｐ層４の断面がｐ層４とｐ層８の接続面で、同じ形状であってもよい。また、ｐ層８と、ｎ＋層７ａ、７ｂとの間にＬＤＤ（Ｌｉｇｈｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）を設けてもよい。
　また、図１では第１の半導体層１がｐ型の半導体としたが、基板２０にｎ型の半導体基板を用い、ｐウェルを形成し、これを第１の半導体層１として、本発明のメモリセルを配置してもフラッシュ　ダイナック　メモリの動作がなされる。
　また、図１ではｎ層３ａとｎ層３ｂを別々に示したが、連続した半導体層であっても構わない。したがって、図１ではｎ層３ａとｎ層３ｂの境界線が、絶縁層２の底部に一致するように図示されているが、この境界線が、必ずしも絶縁層２の底部に一致する必要はなく、ｎ層３ａの底部がゲート導体層２２の底部より深い位置にあり、ｎ層３ｂの上部がゲート導体層２２の底部より浅い位置にあればよい。また、図１ではｎ層３ａがｐ層１の全面に形成されているが、メモリセルの下にｎ層３ａが存在すれば、全面に形成する必要はない。さらに、ｎ層３ａはｐ層１の中のｎウェルによって形成しても構わない。なお、これ以降総称してｎ層３として表記することがある。
　また、図１では絶縁層２とゲート絶縁層５を区別して示したが、一体のものとして形成してもよい。以下では、絶縁層２とゲート絶縁層５とを併せてゲート絶縁層５とも言う。
　また、図１では第３の半導体層８はｐ型の半導体としたが、ｐ層４の多数キャリア濃度、第３の半導体層８の厚さ、ゲート絶縁層９の材料、厚さ、ゲート導体層１０の材料に依存し、第３の半導体層８はｐ型、ｎ型、ｉ型いずれのタイプも用いることができる。
　また、図１ではｐ層８の底部と絶縁層６の上表面が一致するように図示されているが、ｐ層４とｐ層８が接触しており、かつｐ層４の底部が絶縁層６の底部よりも深ければ、ｐ層４とｐ層８との界面は絶縁層６の上表面と一致しなくともよい。
　また、基板２０は絶縁体でも、半導体でも、導体でも、ｐ層１を支えられるものであれば任意の材料を用いることができる。
　また、第１から第５までの配線導電層はそれぞれが接触しなければ、多層で形成してもよい。
　また、ゲート絶縁層５、９には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、第１のゲート導体層２２はゲート絶縁層５を介して、また第２のゲート導体層１０はゲート絶縁層９を介してメモリセルの一部の電位を変化させられるのであれば、例えばＷ、Ｐｄ、Ｒｕ、Ａｌ、ＴｉＮ，ＴａＮ、ＷＮのような金属、金属の窒化物、もしくはその合金（シリサイドを含む）、例えばＴｉＮ／Ｗ／ＴａＮのような積層構造であってもよいし、高濃度にドープされた半導体で形成されてもよい。
　また、図１においてメモリセルは紙面に対して、垂直断面構造が矩形であるとして説明したが、台形状でも多角形でも、また、平面視において、ｐ層４断面が円形でも構わない。
　また、図１において、第１のゲート導体層２２は、平面視において、ｐ層２２の全体を囲んでもよいし、または一部を覆っていてもよい。第１のゲート導体層２２は、平面視において、複数個に分割されていてもよい。また、第１のゲート導体層２２は、垂直方向において、複数個に分割されていてもよい。また断面構造でも図１ではｐ層４の両側に第１のゲート導体層２２がｐ層４の両側に存在しているが、どちらか一方に存在すれば、これによっても、ダイナミック　フラッシュ　メモリの動作ができる。
　また、ｎ＋層７ａとｎ＋層７ｂを、正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１、ｐ層４、ｐ層８をｎ型半導体、ｎ層３ａ、ｎ層３ｂにｐ型半導体を用いれば、書き込みのキャリアを電子とするダイナック　フラッシュ　メモリの動作がなされる
　図２を参照して、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。まずｎ層３ａ、ｎ層３ｂ、ｎ＋層７ａとｎ＋層７ｂの多数キャリアが電子であり、たとえばプレート線ＰＬに接続されるゲート導体層２２とＷＬに接続されるゲート導体層１０にドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋ｐｏｌｙ」と称する。）を使用し、第３の半導体層８としてｐ型半導体を使用した場合について説明する。図２（ａ）に示したように、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素として作動する。ｐ層１に例えば０Ｖを印加し、コントロール線ＣＤＣ線の接続されたｎ層３ａに例えば０Ｖを印加し、ソース線ＳＬの接続されたｎ＋層７ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたｎ＋層７ｂに例えば１．２Ｖを入力し、プレート線ＰＬの接続されたゲート導体層２２に例えば、ー１Ｖを印加する。ここでは、書き込み前のゲート導体層１０をゲート電極とするＭＯＳＦＥＴのしきい値は、プレート線ＰＬの電圧が－１Ｖの時には、例えば１．２Ｖとする。次に、ワード線ＷＬの接続されたゲート導体層１０に、例えば、１．５Ｖを入力すると、ゲート導体層１０の下にあるゲート絶縁層９の直下には一部反転層１２が形成され、ピンチオフ点１３が存在する。したがってゲート導体層１０を有するＭＯＳＦＥＴは飽和領域で動作する。
　この結果、ゲート導体層１０を有するＭＯＳＦＥＴの中でピンチオフ点１３とｎ＋層７ｂの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層７ａからビット線ＢＬの接続されたｎ＋層７ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔はその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散をしていく。また、生成された電子の一部は、ゲート導体層１０に流れるが、大半はビット線ＢＬに接続されたｎ＋層７ｂに流れる。この結果、ｐ層４やｐ層８に正孔群１１が蓄積される。
　上記の例ではプレート線ＰＬをー１Ｖとしたが、これは、ｐ層の中に空乏層がひろがらないようにして、インパクトイオン化によって生じた正孔を蓄積することと、メモリセルの中のＭＯＳＦＥＴのしきい値電圧を基板バイアス効果によって調整することに寄与する。
　また、上記の例ではゲート導体層２２にｎ＋ｐｏｌｙを使用して、負電圧をバイアスする例を示したが、ゲート導体層１０の材料に比較して、仕事関数の高い材料を使用しても負電圧を印加するのと同様の効果を出すことができる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献７を参照）。
　図２（ｂ）には、書き込み直後、ワード線ＷＬ、プレート線ＰＬがー１Ｖ，ソース線ＳＬ、ビット線ＢＬ、コントロール線ＣＤＣのバイアスが０Ｖになったときのｐ層４、ｐ層８にある正孔群１１を示す。生成された正孔群１１は、ｐ層４とｐ層８の多数キャリアであるが、生成された正孔濃度は一時的にｐ層８の領域で高濃度となり、その濃度の勾配によってｐ層４の方へ拡散によって移動する。さらに、第１のゲート導体層２２に負電位を印加するために、ｐ層４の第１のゲート絶縁層５の近傍により高濃度に蓄積される。この結果、ｐ層４の正孔濃度はｐ層８の正孔濃度に比較して高濃度となる。ｐ層４とｐ層８が電気的につながっているために実質的にゲート導体層１０を持つＭＯＳＦＥＴの基板であるｐ層８を正バイアスに充電する。また、空乏層内の正孔はワード線ＳＬ側、ビット線ＢＬ側、もしくはｎ層３の方に移動し、電子と徐々に再結合するものの、ゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層４とｐ層８に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。本例の場合には、書き込み後のＭＯＳＦＥＴのしきい値は０．６Ｖとなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、約０．６Ｖとなり、書き込み前に比較して、低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
　本実施形態の構造によれば、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのｐ層８は、ｐ層４に電気的に接続されているので、発生された正孔を蓄積できる容量を、ｐ層４の体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、ｐ層４の深さを深くすればよい。したがって、ｐ層４の底部はｐ層８の底部よりも深い位置にあることが要求される。また、ｐ層４の不純物濃度を高くすることで、蓄積される正孔の量も増加させられる。また、正孔キャリアが蓄積されている部分、ここではｐ層４、ｐ層８の体積に比べて、電子と再結合することに関与するｎ層３、ｎ＋層７ａ、ｎ＋層７ｂが接触する面積を意図的に小さくできるので、電子との再結合を抑制でき、蓄積された正孔の保持時間を長くできる。さらに、ゲート導体層２２に負電圧を印加するために蓄積されている正孔は第１のゲート絶縁層５に接した第２の半導体層であるｐ層４の界面近くに蓄積され、加えて、データが消失する原因となる、電子と正孔の再結合のもととなるｐｎ接合部分、つまり、ｎ＋層７ａ、ｎ＋層７ｂとｐ層８の接触部分から離れた箇所に正孔を蓄積できるために安定した正孔の蓄積ができる。さらに、ゲート導体層２２に負電位を与えれば、ｐ層４には空乏層が形成されないので、これも正孔の蓄積に効果がある。このために、このメモリ素子として基板に全体の基板バイアスの効果があがり、記憶を保持する時間が長くなり、“１”書き込みの電圧マージンが広がる。
　図３にはこのメモリの書き込み動作における、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、コントロール線ＣＤＣに印加する動作波形図の一例を示している。第１の時刻Ｔ１から、第２の時刻Ｔ２にかけて、ビット線ＢＬが接地電圧ＶｓｓからＶＢＬ－Ｗへ上昇する。ここで接地電圧Ｖｓｓは例えば、０Ｖであり、ＶＢＬ－Ｗは、例えば、１．２Ｖである。また、プレート線ＰＬの電圧ＶＰＬは、例えばー１Ｖである。プレート線ＰＬに負電位を与える理由は前述したように、書き込み動作によって生成される正孔をｐ層４に積極的に蓄積させるためである。また書き込み前のＭＯＳＦＥＴのしきい値電圧をリーク電流が低くなるように、ＶＰＬ＝０Ｖの時よりも高く調整できることに寄与する。その次に第２の時刻Ｔ２から、第３の時刻Ｔ３にかけて、ワード線を負電圧であるＶＷＬ－Ｐａｕｓｅ、例えば、ー１Ｖから第２の電圧ＶＷＬ－Ｗへ上昇させる。ＶＷＬ－Ｗの電圧はメモリセルのＭＯＳＦＥＴをオンさせて、電流が流れるために十分高い電圧、例えば１．５Ｖである。これはプレート線ＰＬの電圧ＶＰＬに依存し、ＶＰＬを下げれば、より高いＶＷＬ－Ｗが必要だし、ＶＰＬを高くすれば、必要なＶＷＬ－Ｗは低くできる。このようにすることで、ワード線ＷＬが接続される第２のゲート導体層１０をもつＭＯＳＦＥＴは飽和領域で動作し、ＭＯＳＦＥＴ内に電界の高い状態を形成でき、インパクトイオン化率があがり、基板電流を発生できる電圧印加条件を提供できる（例えば非特許文献１３）。そして書き込みが終了した後には各端子の電圧は書き込み前の電圧に戻る。
　上述した例に加えて、例えば、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、ＳＬは０Ｖとして、１．０Ｖ（ＶＢＬ―Ｗ）／―１Ｖ（ＶＰＬ）／２．０Ｖ（ＶＷＬ―Ｗ）や１．０Ｖ（ＶＢＬ―Ｗ）／―０．５Ｖ（ＶＰＬ）／１．２Ｖ（ＶＷＬ―Ｗ）、１．５Ｖ（ＶＢＬ―Ｗ）／―１Ｖ（ＶＰＬ）／２．０Ｖ（ＶＷＬ―Ｗ）などの組み合わせでも可能である。ビット線ＢＬとソース線ＳＬの電圧関係を入れ替えてもよい。ただし、ビット線ＢＬに１．０Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに２Ｖ、プレート線ＰＬにー１Ｖをかけた場合には書き込み中にしきい値が下がり、しだいにピンチオフ点１３はｎ層７ｂのほうにシフトし、ＭＯＳＦＥＴが線形動作をすることもある。
　なお、図３で示した波形図において、ビット線ＢＬやワード線ＷＬの電圧がともに、正電位に印加されている時間が存在すれば、その上げる順番、下げる順番は問題とならない。
　次に、図４を用いて消去動作メカニズムを説明する。図４（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がｐ層４とｐ層８に蓄えられた直後の状態を示している。ソース線ＳＬ、ビット線ＢＬ、コントロール線ＣＤＣの電圧は０Ｖで、ワード線ＷＬのプレート線ＰＬの電圧はー１Ｖである。
　図４（ｂ）に示すように、消去動作時には、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ、コントール線ＣＤＣの電圧を０Ｖにする。またプレート線ＰＬの電圧は、例えば２Ｖとする。その結果、ｐ層８の初期電位の値に関係なく、絶縁膜５とｐ層４の界面に電子の反転層１４が形成される。そのためにｐ層４に蓄積された正孔はｐ層４から反転層１４に流れ、電子と再結合する。一部の正孔はｎ層３ｂ、ｎ層７、ｎ７層ｂにも流れ、やはり電子と再結合する。その結果、ｐ層４とｐ層８の正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。例えば、ここではプレート線ＰＬ電圧がー１Ｖであれば、ＭＯＳＦＥＴのしきい値は１．２Ｖとなる。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴはもともとのしきい値に戻る。このダイナミック　フラッシュ　メモリの消去状態は論理記憶データ“０”となる。
　本実施形態の構造によれば、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実効的に増加させることができる。したがって、論理情報データ“０”の安定した状態を短い時間で供与でき、このダイナミック　フラッシュ　メモリ素子の動作速度が向上する。また、データ消去時にかかる消費電力はｐ層４やｐ層８に蓄積される正孔の総量にほぼ等しく、それ以外の電流が流れないために、大幅な消費電力の低下を供与できる。
　図５に、このメモリの消去動作における、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する動作波形図を示している。第７の時刻Ｔ７で、プレート線ＰＬがＶＰＬから電圧ＶＰＬ－Ｅへ上昇する。ここでＶＰＬ－Ｐａｕｓｅは、例えばー１Ｖ、ＶＰＬ－Ｅは２Ｖである。ＶＰＬ－Ｅはプレート線ＰＬに接続されているゲート導体層２２に接するゲート酸化膜５の直下に反転層１４ができるのに十分高い電圧である。この結果、ｎ層３ｂと反転層１４が接触し、正孔と電子の再結合面積が増加する。またワード線ＷＬは第７の時刻Ｔ７から、電圧ＶＷＬ―Ｐａｕｓｅから、電圧ＶＷＬ－Ｗへ上昇する。ここでは例えば、ＶＷＬ－Ｐａｕｓｅはー１Ｖ、ＶＷＬ－Ｗの電圧は、０Ｖである。これらの動作によりさらにｐ層４やｐ層８の中に空乏層が伸び、正孔の蓄積体積を少なくし、消去動作に効果がある。
　また、例にあげた以外のデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、ＶＷＬ－ＥをＶＷＬ－Ｐａｕｓｅと同じくする、ソース線ＳＬは０Ｖとして、０Ｖ（ＶＢＬ―Ｅ）／２Ｖ（ＷＰＬ―Ｅ）／―１Ｖ（ＶＷＬ―Ｅ）や０．４Ｖ（ＶＢＬ―Ｅ）／２Ｖ（ＶＰＬ―Ｅ）／０．５Ｖ（ＶＷＬ―Ｅ）や１Ｖ（ＶＢＬ―Ｅ）／１．５Ｖ（ＶＰＬ―Ｅ）／０Ｖ（ＶＷＬ―Ｅ）、などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、メモリ消去動作を行うための一例であり、メモリ消去動作ができる他の動作条件であってもよい。
　また、絶縁層２および、絶縁層６の膜厚をゲート絶縁層５と同程度の膜厚にすれば、データの消去時にゲート導体層２２に、例えば１．５Ｖをかければ反転層１４によってｎ＋層７ａ、７ｂとｎ層３ａを接続でき、データの消去時間を短縮できる。また、ゲート酸化膜５と絶縁膜２，６の膜厚を調整することで、ゲート導体層２２に印加する電圧をより低下することもできる。
　また、図５ではプレート線ＰＬとワード線ＷＬを同じタイミングで上昇、もしく下降させる波形図を示したが、これはお互いの波形の位相がずれても、データ消去時にＶＰＬ－Ｅに正の電位が印加されていれば、全く問題がない。
　次に図１で示したダイナミック　フラッシュ　メモリの読み出し動作を図６の動作波形図を用いて説明する。第１１の時刻Ｔ１１で、ビット線ＢＬが接地電圧Ｖｓｓから、電圧ＶＢＬ－Ｒへ上昇する。ここで接地電圧Ｖｓｓは例えば、０Ｖ、ＶＢＬ－Ｒは例えば０．５Ｖである。次に第１２の時刻Ｔ１２から時刻Ｔ１３でワード線ＷＬをＶＷＬ－Ｐａｕｓｅから電圧ＶＷＬ－Ｒへ上昇させ、ビット線ＢＬに電流が一定値以上流れるかどうかにより、メモリの記憶情報が“１”か“０”か、を決定することができる。この時に、ＶＷＬ－Ｐａｕｓｅはたとえばー１Ｖであり、ＶＷＬ－Ｒは１Ｖである。情報を読み出した後には、第１４の時刻Ｔ１４で、ワード線ＷＬを電圧ＶＷＬ－ＲからＶＷＬ－Ｐａｕｓｅへ下降させ、次に第１５からビット線ＢＬを時刻Ｔ１６で電圧ＶＢＬ－Ｒから接地電圧Ｖｓｓへ下降させる。なお、読み出し動作において、ＶＷＬ－Ｒはプレート線ＰＬに電圧が印加された状態で、セルの書き込み時のＭＯＳＦＥＴのしきい値電圧よりも高く、消去時のＭＯＳＦＥＴのしきい値電圧よりも低い、ことを条件とする。
　なお、図３、図５、図６からわかるように、このメモリの待機時にはワード線ＷＬにＶＷＬ－Ｐｕａｓｅ、例えば、―１Ｖ、プレート線ＰＬにＶＰＬ、例えばー１Ｖ、それ以外のビット線ＢＬ、ソース線ＳＬ、コントロール線ＣＤＣには０Ｖが印加されている。このように、ｐ層４、ｐ層８に影響する第１のゲート導体層２２、第２のゲート導体層１０の電位を固定することで、メモリセル内の情報を外部のノイズ信号から保護する働きをしている。
　また、メモリの書き込み時、消去時、読み出し時、待機時のいずれの場合でもコントロール線ＣＤＣは接地電圧、つまり０Ｖで説明をしてきたが、コントロール線ＣＤＣに正の電圧を印加することもできる。特に待機時にはコントロール線ＣＤＣに正の電圧を与えることで、ｐ層４とｎ層３ｂの間のｐｎ接合が逆方向にバイアスされることになり、蓄積された正孔がメモリセルから消失しにくくできる作用がある。また、コントロール線ＣＤＣの電圧のより、メモリセルのＭＯＳＦＥＴのしきい値を調整することも可能である。
　また、本実施形態によれば、情報を読み書きするＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層１、ｎ層３、ｐ層４と電気的に接続されている。さらに、ゲート導体層２２にある電圧を印加できる。したがって、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、ゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などが動作状況に左右されにくい。したがってＭＯＳＦＥＴの特性は、Ｐ層８の厚さ、不純物の種類、不純物濃度、プロファイル、ｐ層４の不純物濃度、プロファイル、ゲート絶縁層９の厚さ、材料、ゲート導体層１０、２２の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳＦＥＴの下は完全空乏化せずに、空乏層がｐ層４の深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
　また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、“１”を書いたセルがほかのセル動作によって“０”になったり、“０”を書いたセルがほかのセル動作によって“１”になったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来“１”がデータ情報として書かれている場合に、蓄積されている正孔の量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、ｐ層４の深さを調節することで増加でき、従来のメモリでディスターブ不良の起きる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“０”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにｐ層４に拡散していくので、同じくｐ層４の深さを深くすれば、ｐ層４とｐ層８全体の正孔濃度の変化率は小さく、この場合もＭＯＳＦＥＴのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態によれば、メモリのディスターブ不良に強い構造になっている
　また、データ情報が“０”の場合、保持時にセル内の空乏層において生成される正孔と電子対の正孔がｐ層８に蓄積されてデータが“０”から“１”に変化する可能性があるが、本発明の構造によればｐ層４のほうにより多くの正孔が蓄積されるためにＭＯＳＦＥＴの直下にあるｐ層８の正孔濃度の変化に大きな影響を与えず、安定した”０“データ情報保持ができる。
　また、本実施形態によれば、消去時にプレート線ＰＬを正の電圧に印加しても、メモリの消去が行えるので、ゲート導体層２２を共有化している複数のセルの情報を一度に消去することができる特徴がある。
　また、図１の構造から明らかなように、ｐ層８、ｎ＋層７ａ，７ｂ、ゲート絶縁層９、ゲート導体層１０からなる素子構造は、このメモリセルだけではなく、それ以外の一般的なＣＭＯＳ構造を含むＭＯＳ回路と共通に形成できる。したがって、このメモリセルは従来のＣＭＯＳ回路との組み合わせが容易にできる。
　また、本発明のメモリセルは平面視的にＭＯＳＦＥＴ一つの面積で形成されるために、そのソース線、ビット線を隣接するメモリセルと共有することで、従来のダイナミックＲＡＭよりも高密度のメモリセルアレイを実現できる。
　また、図７を用いて、本発明のダイナミック　フラッシュ　メモリの追加例について説明する。図７において、図１と同一または類似の構成部分には数字が同一の符号を付してある。
　また、図７（ａ）に示すように、図１におけるｎ層３の底部が、ゲート絶縁層２よりも浅い位置にあり、かつコントロール線ＣＤＣが存在しない。それ以外は図１と同じである。この場合にはゲート絶縁層２がｐ層１に接していてもよいし接していなくてもよい。
　また、図７（ｂ）のようにｎ層３を複数のセルで共有せずに、各メモリセルで個々にｎ層をｐ層４の底部に配置する構造でもダイナミック　フラッシュ　メモリの動作をすることもできる。
　また、図７（ａ）、（ｂ）どちらの構造においても、コントロール線ＣＤＣを除く、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに第１実施形態と同様な電圧を印加することで、ダイナミック　フラッシュ　メモリの書き込み動作、消去動作、読み出し動作ができる。
　また、図１に比べて、配線構造の一つが不必要となり、多少動作には調整が必要であるが、製造という観点に立てば、プロセスがより簡便化される。
　また、ｎ＋層７ａ、７ｂ、ｐ層８、ゲート絶縁層９、ゲート導体層１０よりなるＭＯＳＦＥＴはプレーナ型でもよいし、フィン（Ｆｉｎ）型のＦＥＴでもよい。また、チャネルであるｐ層８の形状がＵ字状であるＦＥＴであってもよい。
　また、本実施形態では、ｐ層４、８を基板２０に対して垂直に形成した例を使って説明したが、ｐ層４、８を基板２０に対して、水平方向に形成した場合に対しても本発明を適用できる。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２とゲート絶縁層５、ｎ層３、ｎ層７ａ，７ｂで囲まれたｐ層４とｐ層８で構成される。この構造のために論理データ“１”の書き込みの場合に発生する多数キャリアは、ｐ層８とｐ層４に蓄積でき、その数を増加させることができる。さらに、ゲート導体層２２に負電圧を与えて、書き込みの際の生成された正孔をゲート導体層２２の近傍のｐ層４の界面近くに蓄積でき、かつ、ｐ層４には空乏層が形成されないので、正孔の蓄積量が増加でき、情報保持時間が長くなる。また、データ消去時にはゲート導体層２２に正電圧を与えて、反転層や空乏層を形成し、正孔と電子の再結合面積を実効的に増加させることで、電子との再結合面積を増価させ、消去が短時間となる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４、ｎ層３ａ，３ｂ、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層９の下のｐ層８やｐ層４が完全に空乏化せず、かつＭＯＳＦＥＴのしきい値を自由に設定できる。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４と接続されており、情報データ“１”を書きこむ際の正孔蓄積量は、例えば従来のゼロキャパシタＤＲＡＭ（非特許文献６，９）に比較して、１０倍以上大きくできる。したがって、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きても書き込まれた情報データ“１”のデータが消えにくい。またメモリに情報データ“０”が書き込まれていた時に、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きて、目的以外の正孔がメモリセル内で発生したとしても、この情報が短時間で“１”に転換するための正孔量が発生することはない。これらの結果として本発明はディスターブ不良に強いメモリセル構造である。
（特徴４）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、ｎ層３の中にセルを複数配置し、かつゲート導体層２２を共有化すれば、ある消去動作を一度の操作で複数のセルについて行うことができる。
（特徴５）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、データ消去時において、流れる電流がメモリセルに蓄積された正孔の総量に匹敵する程度なので、非常に低い消費電力となる。
（特徴６）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリでは、高密度のメモリセルアレイと、ＣＭＯＳ互換性のある構造を提供できる。
　本発明に係る、半導体素子を用いれば従来よりも、密度の高い、かつ高速であり、かつ動作マージンの高い、半導体メモリ装置を提供することができる。
１　第１の半導体層
２　第１の絶縁層
３ａ　第１の不純物層
３ｂ　第２の不純物層
３　３ａ，３ｂを統合した総称
４　第２の半導体層
５　第１のゲート絶縁層
６　第２の絶縁層
７ａ、７ｃ　ｎ＋層
８　第３の半導体層
９　第２のゲート絶縁層
１０　第２のゲート導体層
１１　正孔群
１２　反転層
１３　ピンチオフ点
１４　反転層
２０　基板
２２　第１のゲート導体層
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
ＢＬ　ビット線
ＣＤＣ　コントール線
ＶＷＬ－Ｐａｕｓｅ　待機時のワード線ＷＬの電圧
ＶＷＬ－Ｗ　書き込み時のワード線ＷＬの電圧
ＶＷＬ－Ｅ　消去時のワード線ＷＬの電圧
ＶＷＬ－Ｒ　読み出し時のワード線ＷＬの電圧
ＶＰＬ－Ｅ　消去時プレート線ＰＬの電圧
ＶＰＬ　消去時以外のプレート線ＰＬの電圧
ＶＢＬ－Ｗ　書き込み時のビット線ＷＬの電圧
ＶＢＬ－Ｒ　読み出し時のビット線ＷＬの電圧

Claims (15)

  1. 　基板と、
    　前記基板上にある第１の半導体層と、
    　前記第１の半導体層の一部の表面にある、第１の不純物層と
    　第１の不純物層に接して、垂直方向に伸延する第２の不純物層と、
    　前記第２の不純物層の柱状部分に接して垂直方向に伸延する第２の半導体層と、
    　前記第１の半導体層の一部と前記第２の不純物層の一部を覆う第１の絶縁層と、
    　前記第１の絶縁層に接して、かつ前記第２の不純物層と第２の半導体層を囲んだ第１のゲート絶縁層と、
    　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
    　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
    　前記第２の半導体層に接触した第３の半導体層と、
    　前記第３の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
    　前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
    　前記第３の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第３の半導体層の側面に接触する第２の不純物層および第３の不純物層と、
    　前記第３の不純物層に接続する第１の配線導体層と、
    　前記第４の不純物層に接続する第２の配線導体層と、
    　前記第２のゲート導体層に接続する第３の配線導体層と、
    　前記第１のゲート導体層に接続する第４の配線導体層と、
    　前記第１の不純物層に接続する第５の配線導体層を有し、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層と、前記前記第５の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体層及び前記第２の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体層及び前記第２の半導体層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第３の半導体層及び第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第３の半導体層及び第２の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層と、前記第５の配線導体層とに印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、前記第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層、もしくは第３の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層、前記第４の不純物層の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行う
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、前記第５の配線導体層は、コントロール線であり、ソース線、ビット線、プレート線、ワード線、コントロール線にそれぞれ電圧を与えて、前記メモリ書き込み動作と、前記メモリ消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記メモリ書き込み動作において、前記第３と第４の不純物層に電位差ができるように電圧を印加し、前記第２のゲート導体層には前記第２の半導体の多数キャリアが正孔の場合には、正の電圧を印加し、
    　前記第２の半導体の多数キャリが電子の場合には前記第２のゲート導体層に負の電圧を印加し、前記第１のゲート導体層には第２のゲート導体層と異なる極性、もしくは０Ｖの電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記メモリ消去動作において、前記第１のゲート導体層に前記メモリ書き込み動作時とは異なる極性の電圧、もしくは０Ｖを印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　メモリ読み出し動作において、前記第１のゲート導体層に前記メモリ書き込み動作時と同じ極性の電圧、もしくは０Ｖを印加し、前記第３と第４の不純物層に電位差ができるように電圧を印加し、かつ、前記第２のゲート導体層に前記書き込み動作時と同じ極性の電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置
  6. 　メモリ待機動作時において、前記第１のゲート導体層と、第２のゲート導体層には、前記メモリ書き込み動作時にかける電圧と異なる極性、もしくは０Ｖを印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のゲート導体層にかける電圧を変えることで、動作前の第３の半導体層、第２の不純物層、第３の不純物層、第２のゲート絶縁層、第２のゲート導体層よりなるＭＯＳトランジスタのしきい値を調整する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記第２の半導体層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする、請求項１に記載の半導体素子を用いたメモリ装置。
  12. 　前記第２の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  13. 　前記第３の半導体層の底部から前記第２の不純物層の上部までの垂直距離が、前記第３の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  14. 　前記第１の不純物層の底部が前記第１の絶縁層の底部より深い位置にあり、前記第１の不純物層が複数のセルで共有されていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  15. 　前記第２の不純物層の上面が前記第１の絶縁層の上面より浅い位置にあることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
JP2010519770A (ja) * 2007-02-26 2010-06-03 マイクロン テクノロジー， インク． パストランジスタと、垂直読み出し／書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application
WO2022137563A1 (ja) * 2020-12-25 2022-06-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
JP2010519770A (ja) * 2007-02-26 2010-06-03 マイクロン テクノロジー， インク． パストランジスタと、垂直読み出し／書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application
WO2022137563A1 (ja) * 2020-12-25 2022-06-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

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