WO2023148799A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023148799A1
WO2023148799A1 PCT/JP2022/003747 JP2022003747W WO2023148799A1 WO 2023148799 A1 WO2023148799 A1 WO 2023148799A1 JP 2022003747 W JP2022003747 W JP 2022003747W WO 2023148799 A1 WO2023148799 A1 WO 2023148799A1
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semiconductor
impurity
conductor layer
gate
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PCT/JP2022/003747
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正一 各務
康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • Non-Patent Document 6 a DRAM memory cell having no capacitor and composed of a single MOS transistor, and a DRAM memory cell having two gate electrodes and trenches for storing carriers (see Non-Patent Document 8). See), etc.
  • a DRAM without a capacitor has a problem that a sufficient voltage margin cannot be obtained because it is greatly affected by the coupling of the gate electrode from the word line of the floating body. Further, when the substrate is completely depleted, the harmful effects are increased.
  • the present application relates to a memory device using semiconductor elements, which does not have a variable resistance element or a capacitor and can be configured only with MOS transistors.
  • a memory device using a semiconductor element includes: a substrate; a first semiconductor layer overlying the substrate; a first impurity layer, at least part of which is columnar, on the surface of part of the first semiconductor layer; a second semiconductor layer extending vertically in contact with the columnar portion of the first impurity layer; a first insulating layer covering part of the first semiconductor layer and part of the first impurity layer; a first gate insulating layer in contact with the first insulating layer and surrounding the first impurity layer and the second semiconductor layer; a first gate conductor layer in contact with the first insulating layer and the first gate insulating layer; a second insulating layer formed in contact with the first gate conductor layer and the first gate insulating layer; a third semiconductor layer in contact with the second semiconductor layer; a second gate insulating layer surrounding part or all of the upper portion of the third semiconductor layer; a second gate conductor layer covering part or all of the top of the second gate insulating layer;
  • the first wiring conductor layer connected to the second impurity layer is a source line
  • the second wiring conductor layer connected to the third impurity layer is a bit line
  • the third wiring conductor layer connected to the second gate conductor layer is a word line
  • the fourth wiring conductor layer connected to the first gate conductor layer is a plate line
  • a source line A voltage is applied to each of the bit line, plate line and word line to write and erase the memory (second invention).
  • the first invention is characterized in that the first gate conductor layer and the second gate conductor layer have different work functions (third invention).
  • the majority carriers in the first impurity layer are electrons
  • the majority carriers in the second semiconductor layer are holes
  • the work function of the first gate conductor layer is the second is larger than the work function of the gate conductor layer of (fourth invention).
  • the majority carriers in the first impurity layer are holes
  • the majority carriers in the second semiconductor layer are holes
  • the work function of the first gate conductor layer is the first 2 (fifth invention).
  • the first invention is characterized in that majority carriers in the first impurity layer are different from majority carriers in the first semiconductor layer (sixth invention).
  • the majority carriers in the second semiconductor layer are the same as the majority carriers in the first semiconductor layer (seventh invention).
  • the first invention is characterized in that majority carriers in the second impurity layer and the third impurity layer are the same as majority carriers in the first impurity layer (eighth invention).
  • the concentration of the first impurity layer is lower than that of the second impurity layer and the third impurity layer (ninth invention).
  • the vertical distance from the bottom of the third semiconductor layer to the top of the first impurity layer is the distance from the bottom of the third semiconductor layer to the bottom of the first gate conductor layer. It is characterized by being shorter than the vertical distance (10th invention).
  • a source line contact hole for connecting the source line and the second impurity layer, and the first wiring conductor layer are shared by adjacent cells (the first wiring conductor layer). 11 invention).
  • bit line contact hole for connecting the bit line and the third impurity layer and the second wiring conductor layer are shared by adjacent cells (the second wiring conductor layer). 12 Invention).
  • the first gate conductor layer is separated by a fourth insulating layer in contact with the first gate conductor layer and connected to the first plate line and the second plate line, respectively. , and independent voltages are applied (a thirteenth invention).
  • the bottom of the first impurity layer is located deeper than the bottom of the first insulating layer, and the first impurity layer is shared by a plurality of cells.
  • a fifth wiring conductor layer connected to the first impurity layer is provided, and the fifth wiring conductor layer is a control line to which a desired voltage can be applied. (16th invention).
  • FIG. 4 is a diagram for explaining a write operation of the memory device using the semiconductor element according to the first embodiment, accumulation of carriers immediately after the operation, and cell current;
  • FIG. 4 is a diagram for explaining accumulation of hole carriers, erase operation, and cell current immediately after write operation of the memory device using the semiconductor element according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the memory device according to the first embodiment;
  • It is a cross-sectional structure of a memory device using a semiconductor element according to a second embodiment.
  • FIG. 10 is a diagram for explaining the manufacturing process of the memory device according to the second embodiment; . It is a cross-sectional structure of a memory device using a semiconductor element according to a third embodiment.
  • FIG. 1 shows a vertical cross-sectional structure of a memory using a semiconductor device according to the first embodiment of the present invention.
  • There is a columnar p-layer 4 (which is an example of the "second semiconductor layer” in the claims).
  • a first insulating layer 2 covering part of the p-layer 1 and the n-layer 3 (which is an example of a "first insulating layer” in the claims) and a first gate insulating layer covering part of the p-layer 4
  • a layer 5 (which is an example of a "first gate insulating layer” in the claims).
  • the first gate conductor layer 22 (which is an example of the “first gate conductor layer” in the claims) is in contact with the first insulating layer 2 and the first gate insulating layer 5 .
  • There is a second insulating layer 6 (which is an example of the “second insulating layer” in the claims) in contact with the gate insulating layer 5 and the gate conductor layer 22 .
  • a p-layer 8 containing acceptor impurities (which is an example of a "third semiconductor layer” in the claims).
  • n+ layer 7a an example of a "second impurity layer” in the scope of claims
  • n+ layer 7b On one side opposite to the n+ layer 7a is an n+ layer 7b (which is an example of a "third impurity layer” in the claims).
  • a second gate insulating layer 9 (which is an example of the "second gate insulating layer” in the claims) is provided on the upper surface of the p-layer 8 . Gate insulating layer 9 is in contact with or close to n+ layers 7a and 7b, respectively. A second gate conductor layer 10 having a work function lower than that of the first gate conductor layer 22 is provided on the opposite side of the semiconductor layer 8 in contact with the gate insulating layer 9 ("second is an example of the "gate conductor layer of
  • n+ layer 7a is connected to the source line SL (an example of the "source line” in the scope of claims) which is the first wiring conductive layer
  • n+ layer 7b is connected to the bit line BL (which is the second wiring conductive layer).
  • the gate conductor layer 10 is an example of the "bit line” in the claims), the word line WL (which is an example of the "word line” in the claims), the gate conductor layer 10 is the third wiring conductive layer.
  • Each conductor layer 22 is connected to a plate line PL (an example of a "plate line” in the scope of claims), which is a fourth wiring conductive layer.
  • the memory is operated by manipulating the potentials of the source line, bit line, plate line, and word line. This memory device is hereinafter referred to as dynamic flash memory.
  • one or a plurality of dynamic flash memory cells described above are arranged two-dimensionally on the substrate 20 .
  • the impurity concentration may have a profile.
  • the impurity concentrations of the n-layer 3, the p-layer 4, and the p-layer 8 may have profiles. Further, the impurity concentration and profile may be set independently for the p-layer 4 and the p-layer 8 .
  • n+ layer 7a and the n+ layer 7b are formed of a p+ layer in which holes are majority carriers (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as a "p+ layer")
  • Write carriers are electrons. Dynac flash memory operation is performed.
  • the first semiconductor layer 1 is a p-type semiconductor. Even if memory cells are arranged, the operation of the dynamic flash memory is performed.
  • the insulating layer 2 and the gate insulating layer 5 are shown separately in FIG. 1, they may be formed integrally.
  • the insulating layer 2 and the gate insulating layer 5 are collectively referred to as the gate insulating layer 5 .
  • third semiconductor layer 8 is a p-type semiconductor in FIG.
  • third semiconductor layer 8 can be of p-type, n-type or i-type.
  • FIG. 1 the bottom of the p layer 8 and the upper surface of the insulating layer 6 are shown to coincide with each other.
  • the interface between p-layer 4 and p-layer 8 does not have to coincide with the upper surface of insulating layer 6 as long as it is deeper than the bottom of insulating layer 6 .
  • any material can be used for the substrate 20 as long as it can support the p-layer 1, whether it is an insulator, a semiconductor, or a conductor.
  • the gate conductor layer 22 can change the potential of a part of the memory cell through the insulating layer 2 or the gate insulating layer 5, and if the gate conductor layer 10 has a work function different from that of the gate conductor layer 10, a high concentration It may be a semiconducting layer doped with , or a conducting layer.
  • first to fourth wiring conductive layers may be formed in multiple layers if they are not in contact with each other.
  • the bottom of the n-layer 3 and the bottom of the gate insulating layer 2 are shown to be aligned, but the n-layer 3 may be in contact with both the p-layer 1 and the gate insulating layer 2. You don't have to.
  • the majority carriers in the n+ layer 7a and the n+ layer 7b are electrons, and for example, p+poly (hereinafter, poly-Si containing a high concentration of acceptor impurities is referred to as "p+poly”) is used for the gate conductor layer 22 connected to PL. do.
  • p+poly poly-Si containing a high concentration of acceptor impurities
  • n+poly poly-Si containing a high concentration of acceptor impurities
  • the MOSFET in this memory cell includes an n+ layer 7a serving as a source, an n+ layer 7b serving as a drain, a gate insulating layer 9, a gate conductor layer 10 serving as a gate, and a p layer serving as a substrate.
  • Layer 8 acts as a component. For example, 0 V is applied to the p-layer 1, 0 V is input to the n+ layer 7a connected to the source line SL, 3 V is input to the n+ layer 7b connected to the bit line BL, and 3 V is input to the plate line PL. 0 V is applied to the gate conductor layer 22, and 1.5 V, for example, is applied to the gate conductor layer 10 connected to the word line WL.
  • a partial inversion layer 12 is formed immediately below the gate insulating layer 9 under the gate conductor layer 10, and a pinch-off point 13 exists.
  • a MOSFET with gate conductor layer 10 therefore operates in the saturation region.
  • the electric field becomes maximum between the pinch-off point 13 and the boundary region between the n+ layer 7b in the MOSFET having the gate conductor layer 10, and the impact ionization phenomenon occurs in this region. Due to this impact ionization phenomenon, electrons accelerated from the n+ layer 7a connected to the source line SL toward the n+ layer 7b connected to the bit line BL collide with the Si lattice, and the kinetic energy of the electrons/holes A pair is generated. The generated holes diffuse toward the lower hole concentration due to the concentration gradient. Some of the generated electrons flow into the gate conductor layer 10, but most of them flow into the n+ layer 7b connected to the bit line BL.
  • a gate-induced drain leakage (GIDL) current may be passed to generate hole groups (see, for example, Non-Patent Document 7).
  • FIG. 2(b) shows the hole groups 11 in the p-layers 4 and 8 when all the electrodes WL, BL, PL, and SL are at 0 V immediately after writing.
  • the generated hole groups 11 are the majority carriers of the p-layer 4 and the p-layer 8, but the concentration of the generated holes temporarily becomes high in the region of the p-layer 8, and the concentration gradient causes the concentration of the holes in the p-layer 4 moves by diffusion. Furthermore, since p+poly, which has a higher work function than n+poly, is used for the first gate conductor layer 22 , the p-layer 4 is accumulated in a higher concentration near the first gate insulating layer 5 .
  • the hole concentration in p layer 4 is higher than the hole concentration in p layer 8 .
  • P-layer 8 which is substantially the substrate of the MOSFET with gate conductor layer 10, is charged to a positive bias because p-layer 4 and p-layer 8 are electrically connected. Holes in the depletion layer move toward the SL side, the BL side, or the n layer 3 and gradually recombine with electrons. 4 and p-layer 8 are lowered by positive substrate bias effects due to the temporary accumulation of holes. As a result, as shown in FIG. 2(c), the threshold voltage of the MOSFET having the gate conductor layer 10 connected to the word line WL is lowered. This write state is assigned to logical storage data "1".
  • bit lines BL, source lines SL, word lines WL, and plate lines PL are examples for performing the write operation, and other voltage conditions that allow the write operation may be used.
  • FIG. 2 shows a combination of p+ poly (work function 5.15 eV) and n+ poly (work function 4.05 eV) as an example of the combination of the gate conductor layer 22 and the gate conductor layer 10, but this is Ni (work function function 5.2 eV) and n+poly, Ni and W (work function 4.52 eV), Ni and TaN (work function 4.0 eV)/W/TiN (work function 4.7 eV), metals, metal nitrides, or An alloy thereof (including silicide) or a laminated structure may be used.
  • the generated holes can be accumulated.
  • the capacitance can be freely changed by adjusting the volume of p-layer 4 .
  • the depth of the p-layer 4 should be increased in order to lengthen the retention time. Therefore, the bottom of p layer 4 is required to be deeper than the bottom of p layer 8 .
  • the n layer 3, the n + layer 7a, and the n + layer 7b involved in recombination with electrons are in contact with each other, compared to the volume of the p layers 4 and 8 where the hole carriers are accumulated.
  • FIG. 3(a) shows the state immediately after the hole groups 11 generated by impact ionization in the previous cycle are stored in the p-layers 4 and 8 and all the biases become 0 V before the erasing operation. ing.
  • the voltage of the source line SL is set to the negative voltage VERA during the erase operation.
  • the voltage of PL is set to 2V.
  • VERA is, for example, -0.5V.
  • the structure of the present embodiment it is possible to effectively increase the recombination area of electrons and holes when erasing data compared to when storing data. Therefore, a stable state of logic information data "0" can be provided in a short time, and the operating speed of this dynamic flash memory device is improved.
  • the voltage conditions applied to the bit lines BL, source lines SL, word lines WL, and plate lines PL are examples for performing the erase operation, and other voltage conditions that enable the erase operation may be used.
  • the gate conductor layer 22 is biased to 2 V is described above.
  • An inversion layer in which electrons are majority carriers can be formed at the interface between the layer 8 and the gate insulating layer 9 and the interface between the p-layer 4 and the gate insulating layer 2, and the recombination area of electrons and holes can be increased.
  • the erasing time can be shortened more positively by passing a current having electrons as majority carriers between BL and SL.
  • the inversion layer 14 will cause the n+ layer 7a or 7b to and the n-layer 3 can be connected, and the data erasing time can be shortened.
  • the p-layer 8 which is one of the constituent elements of the MOSFET for reading and writing information, is electrically connected to the p-layer 1, the n-layer 3, and the p-layer 4. Additionally, a voltage can be applied to the gate conductor layer 22 . Therefore, in both the write operation and the erase operation, for example, the substrate bias becomes unstable in the floating state during the MOSFET operation like the SOI structure, and the semiconductor portion under the gate insulating layer 9 is completely depleted. I have nothing to do. For this reason, the threshold value, drive current, etc. of the MOSFET are less likely to be affected by the operating conditions.
  • the characteristics of the MOSFET are the thickness of the p-layer 8, the type of impurity, the impurity concentration and profile, the impurity concentration and profile of the p-layer 4, the thickness and material of the gate insulating layer 9, and the work functions of the gate conductor layers 10 and 22. , can be adjusted to set a wide range of voltages for desired memory operations.
  • the depletion layer is not completely depleted under the MOSFET and spreads in the depth direction of the p-layer 4, the coupling of the gate electrode from the word line of the floating body, which is a drawback of the DRAM which does not have a capacitor, is eliminated. Almost unaffected.
  • the structure is resistant to disturbance failure of the memory.
  • the holes of the pairs of holes and electrons generated in the depletion layer in the cell during holding are accumulated in the p-layer 8, and the data changes from "0" to "1".
  • holes are accumulated in a higher concentration in the p-layer 4, so that the change in the hole concentration in the p-layer 8 immediately below the MOSFET is not greatly affected. Therefore, "0" data information can be held stably.
  • the above state can be achieved by applying 0 V to BL, WL, and SL and ⁇ 0.5 V to PL. It is within the scope of the present invention. However, considering the difficulty of generating a negative voltage inside and controlling it in a timely manner, it is better to use materials having different work functions for the first gate conductor layer and the second gate conductor layer. This is a simple method from the viewpoint of electrode potential control.
  • the element structure consisting of the p layer 8, the n+ layers 7a and 7b, the gate insulating layer 9, and the gate conductor layer 10 is applicable not only to this memory cell but also to other general devices. It can be formed in common with MOS circuits including CMOS structures. Therefore, this memory cell can be easily combined with a conventional CMOS circuit.
  • 4A to 4I show a method of manufacturing a dynamic flash memory according to this embodiment.
  • (a) is a plan view
  • (b) is a vertical cross-sectional view along the XX' line of (a)
  • (c) is a vertical cross-sectional view along the YY' line of (a). indicates Identical or similar components to those shown in FIG. 1 are given the same reference numerals.
  • p-layer 1, n-layer 3, p-layer 4, insulating layer 41, and mask material layer 42 are formed on substrate 20 from the bottom.
  • the substrate may be a semiconductor or an insulating film.
  • the p layer 1 and the n layer 3 may be well layers.
  • the insulating layer 41 can be a silicon oxide film
  • the mask material layer 42 can be a silicon nitride film.
  • the insulating layer 41, the p-layer 4 and the n-layer 3 are etched by RIE (Reactive Ion Etching) in a region that will become a memory cell in the future. do.
  • RIE Reactive Ion Etching
  • the bottom of the etched groove is drawn to match the bottom of the n layer 3, but the bottom of the groove should be deeper than the top of the n layer 3.
  • an insulating film 2 is selectively formed by oxidation on the sidewalls and bottoms of the p-layer 4 and n-layer 3 left by etching.
  • the gate insulating layer 5 and the insulating film 2 are described separately, but they are collectively described as a gate insulating layer 25 hereinafter.
  • an oxide film may be formed on the entire surface using, for example, ALD (Atomic Layer Deposition) technology.
  • the gate insulating layer 25 is also formed around the mask material layer 42 .
  • polycrystalline silicon heavily doped with boron is deposited as a gate conductor layer 22 on the entire surface by, for example, CVD, and then etched back by selective RIE to form a gate conductor layer.
  • the upper surface of 22 is etched to be lower than the upper surface of p layer 4 .
  • an insulating layer 6 is formed on the entire surface by, for example, CVD.
  • the insulating layer 6 is polished by a CMP (Chemical Mechanical Polishing) technique until the surfaces of the mask materials 42a to 42d are exposed, and then the mask materials 42a to 42d are selectively removed. Furthermore, the insulating layer 6 is etched back until the surface of the p-layer 4 appears, and the insulating layer 41 is etched at the same time.
  • CMP Chemical Mechanical Polishing
  • a semiconductor layer 8 is grown by, for example, a CVD method under conditions such that it is continuous as a crystal layer from the p-layer 4, and then a portion other than the portion necessary for operating as a MOSFET in the memory cell is grown. is removed.
  • a gate insulating layer 9 is formed, and a gate conductor layer 10 is formed of n+poly whose work function is lower than that of the gate conductor layer 22 so as to serve as the gate electrode of the MOSFET in each memory cell. process.
  • these are shown as gate insulating layers 9a, 9b, 9c and gate conductor layers 10a, 10c. Thereafter, n+ layers 7a and n+7b are formed in a self-aligned manner.
  • contact holes 33a to 33d are formed in the respective memory cells. After that, wiring conductor layers 35 and 36 are formed. The wiring conductor layer 35 is connected to the source line SL. Next, after forming an insulating film 38, second contact holes 37c and 37d are formed and a wiring conductor layer 39 is formed. It is connected to the bit line BL.
  • FIG. 4I(a) In the plan view of FIG. 4I(a), there are actually only the second wiring conductor layer 39 and the insulating film 38 in the upper part, but for the sake of understanding, the p-layers 4a to 4d and the gate conductors in the main lower layers are shown. Layers 10a, 10c and contact holes 33a, 33b, 33c, 33d, 37c, 37d are shown. Focusing on the memory cell at the intersection of XX' and YY' in FIG. (FIG.
  • the impurity layer 4 is p-type
  • the gate conductor layer 22 is p+poly
  • the gate conductor layer 10 is n+poly.
  • the gate conductor layers 10 and 22 may be a semiconductor, a metal, or a compound thereof.
  • FIGS. 4A to 4J the shape of the groove has been described using a rectangular vertical cross section, but it may be trapezoidal.
  • the impurity layers 3 and 4 are shown as columns having square bottoms, but they may be columns having other polygonal or circular bottoms.
  • the n-layer 3 may exist in a portion where a memory cell will be present in the future. Therefore, although the n layer 3 is formed on the entire surface of the p layer 1 in FIG. 4A, the n layer 3 may be formed only on a selected region on the p layer 1.
  • Any material may be used for the mask material layers 42a to 42d and the gate insulating layer 25 as long as a selectivity can be obtained during etching.
  • the mask material layers 42a to 42d are used as the CMP endpoint materials, but the gate insulating layer 25, the insulating layer 6, the p-layer 4, etc. can also be used.
  • any insulating film used in a normal MOS process such as a SiO2 film, a SiON film, an HfSiON film, or a laminated film of SiO2/SiN, can be used. It is possible.
  • the wiring conductor layers 36 and 39 and the contact hole 33c can be formed by using the damascene method or the like.
  • 37c can be formed in a single process.
  • the gate conductor layer 10, the semiconductor layer 8, and all the wiring conductor layers are illustrated so as to extend in parallel or perpendicular to the XX' axis or the YY' axis. They may extend obliquely.
  • the MOS circuit portion including the peripheral circuits other than the memory cells is not shown, but the same mask as the p-layer 8 portion of FIG. 4G is used for that portion, and the respective impurity concentrations are controlled. Then, it is clear that MOSFETs for circuits other than memory cells can be formed in the same process after the MOSFETs are formed.
  • the substrate region where the channel of the MOSFET is formed is composed of the p-layer 4 and the p-layer 8 surrounded by the insulating layer 2, the gate insulating layer 5 and the n-layer 3. be done. Due to this structure, the majority carriers generated when logic data "1" is written can be accumulated in the p-layers 8 and 4, and their number can be increased. Furthermore, since a material having a larger work function than that of the gate conductor layer 10 is used for the gate conductor layer 22, the holes generated during writing can be accumulated near the interface of the p-layer 4 near the gate conductor layer 22, thereby providing information. longer retention time.
  • a positive voltage is applied to the gate conductor layer 22 to form an inversion layer and effectively increase the recombination area between holes and electrons, thereby increasing the recombination area with electrons and erasing data. is short.
  • the erase operation is accelerated by the thyristor structure of the n+ layer 7a, p-layer 8, p-layer 4, n-layer 3, and p-layer 1. can also Therefore, the operating margin of the memory can be expanded, the power consumption can be reduced, and the memory can operate at high speed.
  • the p-layer 8 which is one of the components of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, the n-layer 3, and the p-layer 1, and the gate conductor layer
  • p-layer 8 and p-layer 4 below gate insulating layer 9 are not completely depleted.
  • the threshold voltage, drive current, etc. of the MOSFET are less likely to be affected by the operating conditions of the memory.
  • the bottom of the MOSFET is not completely depleted, the coupling of the gate electrode from the floating body word line, which is a drawback of DRAMs without capacitors, is not greatly affected. That is, according to the present invention, it is possible to design a wide operating voltage margin as a dynamic flash memory.
  • the p-layer 8 which is one of the constituent elements of the MOSFET in the dynamic flash memory according to the first embodiment of the present invention, is connected to the p-layer 4, and is used for writing information data "1".
  • the amount of storage can be increased, for example, by ten times or more compared to conventional zero-capacitor DRAMs (Non-Patent Documents 6 and 9). Therefore, even if a disturbance factor occurs in the voltage applied to the memory cell for purposes other than reading and writing, the written information data "1" is less likely to disappear.
  • the present invention provides a memory cell structure that is resistant to disturb defects.
  • Adjacent cells share the n+ layer 7a, the wiring conductor layer 35 connected to the source line SL, and the contact hole 33a of the dynamic flash memory cell shown in FIG. 4I. Adjacent cells share the n+ layer 7c, the wiring conductor layers 36 and 39 connected to the bit lines BL, and the contact holes 33c and 37c. Therefore, the cell area of the dynamic flash memory according to the present invention is determined by the lines and spaces of the p-layers 8a, 8b and the gate conductors 10a, 10c, respectively, or the lines and spaces of the wiring conductor layers 35 and 36. FIG. Therefore, the cell area is 4F 2 where F is the minimum dimension for manufacturing, and a fine memory cell can be provided.
  • FIG. 5 A dynamic flash memory according to a second embodiment of the present invention will be described with reference to FIG.
  • components identical or similar to those in FIGS. 1 and 4 are denoted by the same reference numerals.
  • FIG. 5A(a) is a plan view thereof, and FIG.
  • the dynamic flash memory can operate by applying voltages to the source line SL, the plate lines PL-1 and PL-2, the word line WL, and the bit line BL, as in the first embodiment. .
  • FIG. 5B An example of the manufacturing method is shown using FIG. 5B.
  • a portion of the gate conductor layer 22 is etched by commonly used lithography and etching techniques to form a groove, and the insulating film 32 is formed in the groove.
  • the cell structure of FIG. 5A can be created by proceeding in the same manner as in the processes of FIGS. 4E to 4I.
  • Fig. 5B shows a cross-sectional view and a plan view during the manufacturing process.
  • a groove is formed in a portion of the gate conductor layer 22 by lithography and etching techniques commonly used between the gate conductor layers 22-1 and 22-2, and the insulating layer 32 is formed in the groove.
  • the process proceeds directly to step 4E, and the trench is filled at the same time as the insulating layer 6 is formed.
  • FIG. 5A shows an example in which the gate conductor layer 22 is divided into two by the insulating layer 32, the division location can be set arbitrarily, and a desired number of memory cells can be formed in the same gate conductor layer. can be placed.
  • any insulating film used in a normal MOS process can be used for the insulating film 32, such as a SiO2 film, a SiON film, an HfSiON film, or a laminated film of SiO2/SiN.
  • Embodiments of the invention have the following features.
  • feature 1 As in the first embodiment, voltages are applied to the source line SL, the word line WL, and the bit line BL, and independent voltages are applied to the two plate lines PL-1 and PL-2 to operate the dynamic flash memory. can be done.
  • the gate conductor layer 22-1 connected to PL1 in which the memory cell is placed and the gate conductor layer 22-2 connected to PL2 are electrically separated, and voltages are set independently. be able to. Therefore, by changing the voltage applied to the PL electrode in contact with the memory from which data information is read and written and the voltage applied to the other PL electrodes, it is possible to further reduce the disturb defect described in the first embodiment. can.
  • feature 2 In the dynamic flash memory according to the second embodiment of the present invention, each PL electrode can be divided and operated, so that power consumption can be reduced. Furthermore, it is also possible to reuse the power generated during charging and discharging in the integrated circuit.
  • FIG. 6 A dynamic flash memory according to a third embodiment of the present invention will be described with reference to FIG.
  • components identical or similar to those in FIG. 1 are denoted by the same reference numerals.
  • the bottom of the n layer 3 in FIG. 1 is located deeper than the gate insulating layer 2, and the n layer 3 is shared by a plurality of cells. Other than that, it is the same as FIG. In this case, gate insulating layer 2 may or may not be in contact with p layer 1 .
  • the dynamic flash memory can operate by applying voltages to the source line SL, the plate line PL, the word line WL, and the bit line BL, as in the first embodiment.
  • n layer 3 is shared by a plurality of cells as shown in FIG.
  • Multiple memory operations can also be operated simultaneously by connecting and applying voltages.
  • the dynamic flash memory can operate by applying voltages to the source line SL, plate line PL, word line WL, and bit line BL. It is possible to widen the operation margin for writing "1" and erasing "0" of information data and perform high-speed memory operation.
  • first semiconductor layer 2 first insulating layers 3, 3a, 3b, 3c first impurity layers 4, 4a, 4b, 4c, 4d second semiconductor layer 5, first gate insulating layer 6.
  • Substrate 22, 22-1, 22-2 First gate conductor layer 25 Insulating layer (collective name for 2 and 5) SL source line PL PL1, PL2 plate lines WL, WL1, WL2 word line BL bit line 31 third insulating layer 32 fourth insulating layer 33a, 33b, 33c, 33d contact holes 35, 36 first wiring conductor layer 37c , 37d contact hole 39 second wiring conductor layer 41 insulating layers 42, 42a, 42b, 42c, 42d mask material

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Abstract

基板上に第１の半導体層１を形成し、その一部に垂直方向に伸延する第１の不純物層３とその上部の第２の半導体層４があり、それらの側壁と半導体層１を第１のゲート絶縁層２で被膜し、そこにできた溝に第１のゲート導体層２２と、第２の絶縁層６があり、第２の半導体層４の上に第３の半導体層８と、その両端にあるソース線ＳＬに繋がるｎ＋層７ａと、ビット線ＢＬに繋がるｎ＋層７ｂと、第３の半導体層８を被膜するように形成された第２のゲート絶縁層９と、ワード線ＷＬに繋がる第２のゲート導体層１０がある。この時に第１のゲート導体層２２の仕事関数は第２のゲート導体層１０の仕事関数よりも大きい数値を持つ。ソース線ＳＬ、第１のゲート導体層２２につながるプレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、第３の半導体層８のチャネル領域でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持するデータ保持動作と、そして、この正孔群を、ｎ層３、ｎ＋層７ａ、ｎ＋層７ｂから、ｐ層４に蓄積されている正孔の一部を除去するデータ消去動作を行う。このデータ保持時には第２の半導体層４の正孔濃度が第３の半導体層８の正孔濃度よりも高いことを特徴とする。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ２ｂ０１２ｂ２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６） Ｍｄ．　Ｈａｓａｎ　Ｒａｚａ　Ａｎｓａｒｉ，　Ｎｕｐｕｒ　Ｎａｖｌａｋｈａ，　Ｊａｅ　Ｙｏｏｎ　Ｌｅｅ，　Ｓｅｏｎｇｊａｅ　Ｃｈｏ，　"Ｄｏｕｂｌｅ－Ｇａｔｅ　Ｊｕｎｃｔｉｏｎｌｅｓｓ　１Ｔ　ＤＲＡＭ　Ｗｉｔｈ　Ｐｈｙｓｉｃａｌ　Ｂａｒｒｉｅｒｓ　ｆｏｒ　Ｒｅｔｅｎｔｉｏｎ　Ｉｍｐｒｏｖｅｍｅｎｔ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．６７，　ｐｐ．１４７１－１４７９　（２０２０） Ｔａｋａｓｈｉ　Ｏｈａｓａｗａ　ａｎｄ　Ｔａｋｅｓｈｉ　Ｈａｍａｍｏｔｏ，　"Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　Ｃｅｌｌ　－ａ　Ｎｏｖｅｌ　Ｂｏｄｙ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　ＤＲＡｍ　Ｃｅｌｌ"，　Ｐａｎ　Ｓｔａｎｆｏｒｄ　Ｐｕｂｌｉｓｈｉｎｇ　（２０１１）
　メモリ装置においてキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭの実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係る半導体素子を用いたメモリ装置は、
　基板と、
　前記基板上にある第１の半導体層と、
　前記第１の半導体層の一部の表面にある、少なくとも一部が柱状の第１の不純物層と、
　前記第１の不純物層の柱状部分に接して垂直方向に伸延する第２の半導体層と、
　前記第１の半導体層の一部と前記第１の不純物層の一部を覆う第１の絶縁層と、
　前記第１の絶縁層に接して、かつ前記第１の不純物層と第２の半導体層を囲んだ第１のゲート絶縁層と、
　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
　前記第２の半導体層に接触した第３の半導体層と、
　前記第３の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
　前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
　前記第３の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第３の半導体層の側面に接触する第２の不純物層および第３の不純物層と、
　前記第２の不純物層に接続する第１の配線導体層と、
　前記第３の不純物層に接続する第２の配線導体層と、
　前記第２のゲート導体層に接続する第３の配線導体層と、
　前記第１のゲート導体層に接続する第４の配線導体層と、を有し、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層に印加する電圧を制御して、前記第２の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体層及び前記第２の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体層及び前記第２の半導体層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第３の半導体層及び第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第３の半導体層及び第２の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
　書き込み状態のメモリセルの前記第２の半導体層の多数キャリア濃度が第３の半導体層における多数キャリア濃度よりも高く、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の少なくとも一か所から、残存している前記第２の半導体層、もしくは第３の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行う
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第２の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第３の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行うことを特徴とする（第２発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第２のゲート導体層の仕事関数が異なる、ことを特徴とする（第３発明）。
　上記の第３発明において、前記第１の不純物層の多数キャリアは電子であり、前記第２の半導体層の多数キャリアは正孔であり、前記第１のゲート導体層の仕事関数は前記第２のゲート導体層の仕事関数よりも大きいことを特徴とする（第４発明）。
　上記の第３発明において、前記第１の不純物層の多数キャリアは正孔であり、前記第２の半導体層の多数キャリアは正孔であり、前記第１のゲート導体層の仕事関数は前記第２のゲート導体層の仕事関数よりも小さい、ことを特徴とする（第５発明）。
　上記の第１発明において、前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする（第６発明）。
　上記の第１発明において、前記第２の半導体層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする（第７発明）。
　上記の第１発明において、前記第２の不純物層と前記第３の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする（第８発明）。
　上記の第１発明において、前記第１の不純物層の濃度は前記第２の不純物層、前記第３の不純物層よりも低いことを特徴とする（第９発明）。
　上記の第１発明において、前記第３の半導体層の底部から前記第１の不純物層の上部までの垂直距離が、前記第３の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする（第１０発明）。
　上記の第２発明において、前記ソース線と前記第２の不純物層を接続するためのソース線コンタクト孔と、第１の配線導体層とを、隣接するセルと共有することを特徴とする（第１１発明）。
　上記の第２発明において、前記ビット線と前記第３の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする（第１２発明）。
　上記の第１発明において、前記第１のゲート導体層に接触してある第４の絶縁層によって第１のゲート導体層が分離され、それぞれ第１のプレート線と第２のプレート線に接続され、独立した電圧を印加することを特徴とする（第１３発明）。
　上記の第１３発明において、前記第１のプレート線に接する複数のメモリセルと、前記第２のプレート線に接する複数のメモリセルがあり、同じセルが複数のプレート線に接触していないことを特徴とする（第１４発明）。
　上記の第１発明又は第２発明において、前記第１の不純物層の底部が前記第１の絶縁層の底部より深い位置にあり、前記第１の不純物層が複数のセルで共有されていることを特徴とする（第１５発明）。
　上記の第１２発明において、前記第１の不純物層に繋がる第５の配線導体層を有し、前記第５の配線導体層はコントロール線であって所望の電圧が印加できるようになっていることを特徴とする（第１６発明）。
[規則91に基づく訂正 09.05.2022]　
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第１実施形態に係るメモリ装置の製造方法を説明するための図である。 第２実施形態に係る半導体素子を用いたメモリ装置の断面構造である。 第２実施形態に係るメモリ装置の製造過程を説明するための図である。。 第３実施形態に係る半導体素子を用いたメモリ装置の断面構造である。
　以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動について、図面を参照しながら説明する。
（第１実施形態）
　図１～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造を説明する。図２を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動を、図３を用いて、データ消去メカニズムを説明する。
　図１に、本発明の第１実施形態に係る半導体素子を用いたメモリの垂直断面構造を示す。基板２０（特許請求の範囲の「基板」の一例である）上にアクセプタ不純物を含むｐ型の導電型を有するシリコンのｐ層１（特許請求の範囲の「第１の半導体層」の一例である）がある。ｐ層１の表面から垂直方向に立つ柱状のドナー不純物を含むｎ層３（特許請求の範囲の「第１の不純物層」の一例である）を持つ半導体と、さらにその上部にアクセプタ不純物を含む柱状のｐ層４（特許請求の範囲の「第２の半導体層」の一例である）がある。ｐ層１とｎ層３の一部を覆う第１の絶縁層２（特許請求の範囲の「第１の絶縁層」の一例である）とｐ層４の一部を覆う第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。また、第１のゲート導体層２２（特許請求の範囲の「第１のゲート導体層」の一例である）が第１の絶縁層２、第１のゲート絶縁層５に接してある。ゲート絶縁層５とゲート導体層２２に接した第２の絶縁層６（特許請求の範囲の「第２の絶縁層」の一例である）がある。ｐ層４に接触したアクセプタ不純物を含むｐ層８（特許請求の範囲の「第３の半導体層」の一例である）がある。
　ｐ層８の片側に高濃度のドナー不純物を含んだｎ＋層７ａ（特許請求の範囲の「第２の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）。ｎ＋層７ａの反対側の片側にｎ＋層７ｂ（特許請求の範囲の「第３の不純物層」の一例である）がある。
　ｐ層８の上表面に第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。このゲート絶縁層９は、ｎ＋層７ａ、７ｂに、それぞれ接するか、または近接している。このゲート絶縁層９に接触して、半導体層８の反対側に第１のゲート導体層２２の仕事関数よりも低い仕事関数を持つ第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。
　これにより基板２０、ｐ層１、絶縁層２、ゲート絶縁層５、ゲート導体層２２、絶縁層６、ｎ層３、ｐ層４、ｎ＋層７ａ、ｎ＋層７ｂ、ｐ層８、ゲート絶縁層９、ゲート導体層１０、からなる半導体素子を用いたメモリ装置が形成される。そして、ｎ＋層７ａは第１の配線導電層であるソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ｎ＋層７ｂは第２の配線導電層であるビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、ゲート導体層１０は第３の配線導電層であるワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、ゲート導体層２２は第４の配線導電層であるプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、それぞれ接続している。ソース線、ビット線、プレート線、ワード線の電位を操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリ　と呼ぶ。
　本実施形態のメモリ装置では、上述のダイナミック　フラッシュ　メモリセルが基板２０上にひとつ、もしくは２次元状に複数配置されている。
　また、図１でｐ層１はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｎ層３、ｐ層４、ｐ層８の不純物の濃度にプロファイルが存在してもよい。また、ｐ層４とｐ層８は独立して、不純物の濃度、プロファイルを設定してもよい。
　また、ｎ＋層７ａとｎ＋層７ｂを、正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層１、ｐ層４、ｐ層８をｎ型半導体、ｎ層３をｐ型半導体、ゲート導体層２２の仕事関数をゲート導体層１０の仕事関数よりも低い材料を用いて、書き込みのキャリアを電子とするダイナック　フラッシュ　メモリの動作がなされる。
　また、図１では第１の半導体層１がｐ型の半導体としたが、基板２０にｎ型の半導体基板を用い、ｐウェルを形成し、これを第１の半導体層１として、本発明のメモリセルを配置してもダイナック　フラッシュ　メモリの動作がなされる。
　また、図１では絶縁層２とゲート絶縁層５を区別して示したが、一体のものとして形成してもよい。以下では、絶縁層２とゲート絶縁層５とを併せてゲート絶縁層５とも言う。
　また、図１では第３の半導体層８はｐ型の半導体としたが、ｐ層４の多数キャリア濃度、第３の半導体層８の厚さ、ゲート絶縁層９の材料、厚さ、ゲート導体層１０の材料に依存し、第３の半導体層８はｐ型、ｎ型、ｉ型いずれのタイプも用いることができる。
　また、図１ではｐ層８の底部と絶縁層６の上表面が一致するように図示されているが、ｐ層４とｐ層８が接触しており、かつｐ層４の底部が絶縁層６の底部よりも深ければ、ｐ層４とｐ層８との界面は絶縁層６の上表面と一致しなくともよい。
　また、基板２０は絶縁体でも、半導体でも、導体でもｐ層１を支えられるものであれば任意の材料を用いることができる。
　また、ゲート導体層２２は絶縁層２、もしくはゲート絶縁層５を介してメモリセルの一部の電位を変化させられるのであり、かつゲート導体層１０と仕事関数の異なるものであれば、高濃度にドープされた半導体層であっても導体層であってもよい。
　また、第１から第４までの配線導電層はそれぞれが接触しなければ、多層で形成してもよい。
　また、図１ではｎ層３の底部とゲート絶縁層２の底部が一致するように図示されているが、ｎ層３はｐ層１とゲート絶縁層２のどちらにも接触していれば一致しなくともよい。
　図２を参照して、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。まずｎ＋層７ａとｎ＋層７ｂの多数キャリアが電子であり、たとえばＰＬに接続されるゲート導体層２２にｐ＋ｐｏｌｙ（以下、アクセプタ不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｐ＋ｐｏｌｙ」と称する。）を使用する。ＷＬに接続されるゲート導体層１０にｎ＋ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋ｐｏｌｙ」と称する。）を使用し、第３の半導体層８としてｐ型半導体を使用した場合について説明する。図２（ａ）に示したように、このメモリセルの中のＭＯＳＦＥＴはソースとなるｎ＋層７ａ、ドレインとなるｎ＋層７ｂ、ゲート絶縁層９、ゲートとなるゲート導体層１０、基板となるｐ層８を構成要素として作動する。ｐ層１に例えば０Ｖを印加し，ソース線ＳＬの接続されたｎ＋層７ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたｎ＋層７ｂに例えば３Ｖを入力し、プレート線ＰＬの接続されたゲート導体層２２を０Ｖに、例えば、ワード線ＷＬの接続されたゲート導体層１０に、例えば、１．５Ｖを入力する。ゲート導体層１０の下にあるゲート絶縁層９の直下には一部反転層１２が形成され、ピンチオフ点１３が存在する。したがってゲート導体層１０を有するＭＯＳＦＥＴは飽和領域で動作する。
　この結果、ゲート導体層１０を有するＭＯＳＦＥＴの中でピンチオフ点１３とｎ＋層７ｂの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層７ａからビット線ＢＬの接続されたｎ＋層７ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔はその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散をしていく。また、生成された電子の一部は、ゲート導体層１０に流れるが、大半はビット線ＢＬに接続されたｎ＋層７ｂに流れる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献７を参照）。
　図２（ｂ）には書き込み直後、ＷＬ，ＢＬ，ＰＬ，ＳＬすべての電極が０Ｖになったときのｐ層４とｐ層８にある正孔群１１を示す。生成された正孔群１１は、ｐ層４とｐ層８の多数キャリアであるが、生成された正孔濃度は一時的にｐ層８の領域で高濃度となり、その濃度の勾配によってｐ層４の方へ拡散によって移動する。さらに、第１のゲート導体層２２にｎ＋ｐｏｌｙよりも仕事関数の高いｐ＋ｐｏｌｙを用いるために、ｐ層４の第１のゲート絶縁層５の近傍により高濃度に蓄積される。この結果、ｐ層４の正孔濃度はｐ層８の正孔濃度に比較して高濃度となる。ｐ層４とｐ層８が電気的につながっているために実質的にゲート導体層１０を持つＭＯＳＦＥＴの基板であるｐ層８を正バイアスに充電する。また、空乏層内の正孔はＳＬ側、ＢＬ側、もしくはｎ層３の方に移動し、電子と徐々に再結合するものの、ゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層４とｐ層８に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのしきい値電圧は、低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　また、図２ではゲート導体層２２とゲート導体層１０の組み合わせとしてｐ＋　ｐｏｌｙ（仕事関数　５．１５ｅＶ）とｎ＋　ｐｏｌｙ（仕事関数　４．０５ｅＶ）の組み合わせを例として示したが、これはＮｉ（仕事関数　５．２ｅＶ）とｎ＋　ｐｏｌｙ、ＮｉとＷ（仕事関数　４．５２ｅＶ），ＮｉとＴａＮ（仕事関数　４．０ｅＶ）／Ｗ／ＴｉＮ（仕事関数　４．７ｅＶ）など金属、金属の窒化物、もしくはその合金（シリサイドを含む）、積層構造であってもよい。
　本実施形態の構造によれば、ワード線ＷＬの接続されたゲート導体層１０をもつＭＯＳＦＥＴのｐ層８は、ｐ層４に電気的に接続されているので、発生された正孔を蓄積できる容量を、ｐ層４の体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、ｐ層４の深さを深くすればよい。したがって、ｐ層４の底部はｐ層８の底部よりも深い位置にあることが要求される。また、正孔キャリアが蓄積されている部分、ここではｐ層４、ｐ層８の体積に比べて、電子と再結合することに関与するｎ層３、ｎ＋層７ａ、ｎ＋層７ｂが接触する面積を意図的に小さくできるので、電子との再結合を抑制でき、蓄積された正孔の保持時間を長くできる。さらに、ゲート導体層２２にｐ＋ｐｏｌｙを使用しているために蓄積されている正孔は第１のゲート絶縁層５に接した第２の半導体層であるｐ層４の界面近くに蓄積され、加えて、データが消失する原因となる、電子と正孔の再結合のもととなるｐｎ接合部分、つまり、ｎ＋層７ａ、ｎ＋層７ｂとｐ層８の接触部分から離れた箇所に正孔を蓄積できるために安定した正孔の蓄積ができる。このために、このメモリ素子として基板に全体の基板バイアスの効果があがり、記憶を保持する時間が長くなり、“１”書き込みの電圧マージンが広がる。
　次に、図３を用いて消去動作メカニズムを説明する。図３（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がｐ層４とｐ層８に蓄えられ、すべてのバイアスが０Ｖになった直後の状態を示している。図３（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶＥＲＡにする。またＰＬの電圧を２Ｖにする。ここで、ＶＥＲＡは、例えば、－０．５Ｖである。その結果、ｐ層８の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるｎ＋層７ａとｐ層８のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、ｐ層４およびｐ層８に蓄えられていた正孔群１１が、ソース線に接続されているｎ＋層７ａに移動する。また、ＰＬの電圧を２Ｖに印加した結果、ゲート絶縁層５とｐ層４の界面に反転層１４が形成され、ｎ層３と接触する。そのためにｐ層４に蓄積された正孔はｐ層４からｎ層３や反転層に流れ、電子と再結合する。その結果、ｐ層４とｐ層８の正孔濃度は時間とともに低くなり、ＭＯＳＦＥＴのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図３（ｃ）に示すように、このワード線ＷＬが接続されたゲート導体層１０をもつＭＯＳＦＥＴはもともとのしきい値に戻る。このダイナミック　フラッシュ　メモリの消去状態は論理記憶データ“０”となる。
　本実施形態の構造によれば、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実効的に増加させることができる。したがって、論理情報データ“０”の安定した状態を短い時間で供与でき、このダイナミック　フラッシュ　メモリ素子の動作速度が向上する。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記ではゲート導体層２２を２Ｖにバイアスした例を説明したが、消去時に、例えばＢＬに０．２Ｖ、ＳＬに０Ｖ、第１と第２のゲート導体層に２Ｖでバイアスすれば、ｐ層８とゲート絶縁層９の界面、およびｐ層４とゲート絶縁層２の界面に電子が多数キャリアである反転層を形成することができ、電子と正孔の再結合面積を増やすことができ、さらにＢＬとＳＬの間に電子を多数キャリアとする電流を流すことでさらに積極的に消去時間を短くすることもできる。
　また、絶縁層２および、絶縁層６の膜厚をゲート絶縁層５と同程度の膜厚にすれば、データの消去時にＰＬに、例えば２Ｖをかければ反転層１４によってｎ＋層７ａ、もしくは７ｂとｎ層３を接続でき、データの消去時間を短縮できる。
　また、本実施形態によれば、情報を読み書きするＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層１、ｎ層３、ｐ層４と電気的に接続されている。さらに、ゲート導体層２２にある電圧を印加できる。したがって、書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳＦＥＴ動作中に基板バイアスがフローティング状態で不安定になったり、ゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などが動作状況に左右されにくい。したがってＭＯＳＦＥＴの特性は、ｐ層８の厚さ、不純物の種類、不純物濃度、プロファイル、ｐ層４の不純物濃度、プロファイル、ゲート絶縁層９の厚さ、材料、ゲート導体層１０、２２の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳＦＥＴの下は完全空乏化せずに、空乏層がｐ層４の深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
　また、本実施形態によれば、メモリセルの誤動作防止に効果がある。メモリセルの動作において、目的セルの電圧操作により、セルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、“１”を書いたセルがほかのセル動作によって“０”になったり、“０”を書いたセルがほかのセル動作によって“１”になったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来“１”がデータ情報として書かれている場合に、蓄積されている正孔の量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、ｐ層４の深さを調節することで増加でき、従来のメモリでディスターブ不良の起きる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“０”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちにｐ層４に拡散していくので、同じくｐ層４の深さを深くすれば、ｐ層４とｐ層８全体の正孔濃度の変化率は小さく、この場合もＭＯＳＦＥＴのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を減少できる。したがって、本実施形態によれば、メモリのディスターブ不良に強い構造になっている。
　また、データ情報が“０”の場合、保持時にセル内の空乏層において生成される正孔と電子対の正孔がｐ層８に蓄積されてデータが“０”から“１”に変化する可能性があるが、本発明の構造によればｐ層４のほうにより高濃度に正孔が蓄積されるためにＭＯＳＦＥＴの直下にあるｐ層８の正孔濃度の変化に大きな影響を与えないので、安定した”０“データ情報保持ができる。
　なお、データ保持時に上記のような状態は第１のゲート導体層と第２のゲート導体層の仕事関数が同じでも、ＢＬ，ＷＬ，ＳＬに０Ｖ、ＰＬにー０．５Ｖをかけることでも同様な効果を得ることができ、本発明の範疇である。しかし、内部で負電圧を発生させ、さらにそれを適時制御することの難しさを考えると、違う仕事関数を持っている材料を第１のゲート導体層、第２のゲート導体層に使用するほうが電極の電位コントロールの観点から簡便な方法である。
　また、図１の構造から明らかなように、ｐ層８、ｎ＋層７ａ，７ｂ、ゲート絶縁層９、ゲート導体層１０からなる素子構造は、このメモリセルだけではなく、それ以外の一般的なＣＭＯＳ構造を含むＭＯＳ回路と共通に形成できる。したがって、このメモリセルは従来のＣＭＯＳ回路との組み合わせが容易にできる。
[規則91に基づく訂正 09.05.2022]　
　図４Ａ～図４Ｉを用いて、本実施形態に係るダイナミック　フラッシュ　メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図を示す。また、図１に示す構成部分と同一または類似の構成部分には数字が同一の符号を付してある。
　図４Ａに示すように、基板２０上に、下からｐ層１、ｎ層３、ｐ層４、絶縁層４１、マスク材料層４２を形成する。なお、基板は半導体でも絶縁膜でもよい。またｐ層１、ｎ層３はウェル層であってもよい。また絶縁層４１はたとえばシリコン酸化膜、マスク材料層４２はシリコン窒化膜などが使用できる。
　次に、図４Ｂに示すように、将来メモリセルとなる領域において、マスク材料層４２ａ～４２ｄをマスクにして、絶縁層４１、ｐ層４とｎ層３をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法でエッチングする。なお、図４Ｂではエッチングされた溝の底はｎ層３の底部と一致しているように描かれているが、ｎ層３の上部よりも溝の底のほうが深い位置にあればよい。
　次に、図４Ｃに示すように、エッチングで残されたｐ層４とｎ層３の側壁と底部に、酸化により、絶縁膜２を選択的に形成する。図１－３ではゲート絶縁層５、絶縁膜２と分けて表記したが、これ以降はそれらを統合して、ゲート絶縁層２５として表記する。図示されていないが、例えばＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）の技術を用いて、全体的に酸化膜を形成してもよい。この場合にはマスク材料層４２の周りにもゲート絶縁層２５が形成される。
　次に、図４Ｄに示すように、ボロンを高濃度にドープした多結晶シリコンをゲート導体層２２として、たとえばＣＶＤ法により全面に堆積したのちに、選択ＲＩＥ法によりエッチバックを行い、ゲート導体層２２の上表面がｐ層４の上表面よりも低い位置になるようにエッチングする。
　次に、図４Ｅに示すように、全面に例えばＣＶＤ方法により、絶縁層６を形成する。
　次に、図４Ｆに示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術によってマスク材４２ａ～４２ｄの表面が出るところまで絶縁層６を研磨し、さらにマスク材４２ａ～４２ｄを選択的に除去する。さらにｐ層４の表面が現れるまで、絶縁層６をエッチバックし、同時期に絶縁層４１をエッチングする。
　次に、図４Ｇに示すようにｐ層４から結晶層として連続となるような条件で半導体層８をたとえばＣＶＤ法により成長させ、その後メモリセルの中のＭＯＳＦＥＴとして動作するのに必要な部分以外は除去する。
　次に、図４Ｈに示すようにゲート絶縁層９を形成し、ゲート導体層２２よりも仕事関数の低いｎ＋ｐｏｌｙでゲート導体層１０を形成し、それぞれのメモリセルにおけるＭＯＳＦＥＴのゲート電極となるように加工する。図４Ｈではゲート絶縁層９ａ、９ｂ、９ｃとゲート導体層１０ａ、１０ｃとして表記されている。その後に、自己整合的にｎ＋層７ａ、ｎ＋７ｂを形成する。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｉに示すように絶縁層３１を全面に形成したのちに、それぞれのメモリセルにコンタクト孔３３ａから３３ｄをあける。その後、配線導体層３５，３６を形成する。配線導体層３５はソース線ＳＬに接続される。次に絶縁膜３８を形成したのちに第２のコンタクト孔３７ｃ、３７ｄをあけて配線導体層３９を形成する。これはビット線ＢＬに接続される。
[規則91に基づく訂正 09.05.2022]　
　なお、図４Ｉ（ａ）の平面図において、実際の上部には第２の配線導体層３９と絶縁膜３８しかないが、理解を助けるために主要な下層部分のｐ層４ａから４ｄとゲート導体層１０ａ、１０ｃ、コンタクト孔３３ａ、３３ｂ、３３ｃ、３３ｄ、３７ｃ、３７ｄについては図示した。主要構成要素を図４Ｉ（ｃ）のＸ－Ｘ‘，Ｙ－Ｙ’の交点にあるメモリセルに着目して、図1との対比を記すると、ｎ層３（図１）／ｎ層３ａ（図４Ｉ）（以下同様の記述）、ｐ層４／ｐ層４ａ、半導体層８／半導体層８ａ、ＳＬに接続するｎ＋層７ａ／ｎ＋層７ａ、ＢＬに接続するｎ＋層７ｂ／ｎ＋層７ｃ、ゲート絶縁層９／ゲート絶縁層９ａ、ＷＬに接続されるゲート導体層１０／ゲート導体層１０ａ、ＰＬに接続されるゲート導体層２２／ゲート導体層２２となる。
　また、本実施形態では、不純物層４がｐ型であり、ゲート導体層２２にｐ＋ｐｏｌｙ、ゲート導体層１０にｎ＋ｐｏｌｙの例を用いて説明したが、ゲート導体層２２の仕事関数がゲート導体層１０の仕事関数よりも大きければ、例えば、ｐ＋ｐｏｌｙ（５．１５ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）、ｐ＋ｐｏｌｙ（５．１５ｅＶ）／シリサイドとｎ＋ｐｏｌｙ（４．０５ｅＶ）の積層、ＴａＮ（５．４３ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）などの組み合わせであってもよい。また、不純物層４がｎ型の場合には、ゲート導体層２２の仕事関数がゲート導体層１０の仕事関数よりも小さければ、例えば、ｎ＋ｐｏｌｙをゲート導体層２２に、ゲート導体層１０にｐ＋ｐｏｌｙに用いれば、同様の効果が得られる。なおゲート導体層１０，２２は半導体であっても金属であっても、その化合物であってもよい。
　また、図４Ａから４Ｊにおいて溝の形は矩形状の垂直断面を用いて説明したが、台形状の形であってもよい。
　また、本実施形態では、不純物層３や不純物層４を底面が四角形の柱状として示しているが、それ以外の多角形、もしくは円形の底面を持つ柱状であってもよい。
　また、ｎ層３は将来的にメモリセルがある部分に存在すればよい。したがって、図４Ａでｐ層１の上に、全面にｎ層３を形成するように図示しているが、ｐ層１の上の選択された領域だけにｎ層３を形成してもよい。
　また、マスク材料層４２ａ～４２ｄとゲート絶縁層２５の材料は、エッチングの際に選択比の取れるものであれば、どのような材料であってもよい。
　また、図４ＦではＣＭＰのエンドポイント材料を、マスク材料層４２ａ～４２ｄとしたが、これはゲート絶縁層２５、絶縁層６、ｐ層４などを用いることもできる。
　また、ゲート絶縁層２５やゲート絶縁層８（９ａ～９ｄ）には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、本説明では、ＢＬ線に接続するのに配線導体層３６と配線導体層３９を別々に形成する方法を示したが、ダマシーン法などを用いて、配線導体層３６、３９およびコンタクト孔３３ｃ、３７ｃを一度のプロセスで形成することも可能である。
　また、図４では、ゲート導体層１０、半導体層８、すべての配線導体層をＸ－Ｘ‘軸、またはＹ－Ｙ’軸に平行、もしくは垂直方向に伸延するように図示されているが、これらは斜め方向に伸延させてもよい。
　また、本実施形態では、メモリセル以外の周辺回路を含めたＭＯＳ回路部分は示していないが、その部分については図４Ｇのｐ層８の部分と同じマスクを用い、かつそれぞれの不純物濃度を制御すれば、ＭＯＳＦＥＴ作成後は同じプロセスでメモリセル以外の回路のためのＭＯＳＦＥＴが形成できることは明らかである。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリは、ＭＯＳＦＥＴのチャネルの形成される基板領域は、絶縁層２とゲート絶縁層５とｎ層３で囲まれたｐ層４とｐ層８で構成される。この構造のために論理データ“１”の書き込みの場合に発生する多数キャリアは、ｐ層８とｐ層４に蓄積でき、その数を増加させることができる。さらに、ゲート導体層２２にゲート導体層１０よりも仕事関数の大きい材料を用いるので、書き込みの際の生成された正孔をゲート導体層２２の近傍のｐ層４の界面近くに蓄積でき、情報保持時間が長くなる。また、データ消去時にはゲート導体層２２に正電圧を与えて、反転層を形成し、正孔と電子の再結合面積を実効的に増加させることで、電子との再結合面積を増加させ、消去が短時間となる。さらに、ソース線ＳＬに接続されているｎ＋層７ａに負電圧を与えることで、ｎ＋層７ａ、ｐ層８、ｐ層４、ｎ層３、ｐ層１のサイリスタ構造により、消去動作を加速することもできる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴２）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４、ｎ層３、ｐ層１と接続されており、さらにゲート導体層２２に印加する電圧を調整することで、ゲート絶縁層９の下のｐ層８やｐ層４が完全に空乏化しない。このために、ＭＯＳＦＥＴのしきい値、駆動電流などがメモリの動作状況に左右されにくい。さらに、ＭＯＳＦＥＴの下は完全空乏化しないために、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの中のＭＯＳＦＥＴの構成要素の一つであるｐ層８は、ｐ層４と接続されており、情報データ“１”を書きこむ際の正孔蓄積量は、例えば従来のゼロキャパシタＤＲＡＭ（非特許文献６，９）に比較して、１０倍以上大きくできる。したがって、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きても書き込まれた情報データ“１”のデータが消えにくい。またメモリに情報データ“０”が書き込まれていた時に、読み書きの目的以外のメモリセルにかかる電圧に外乱要因が起きて、目的以外の正孔がメモリセル内で発生したとしても、この情報が短時間で“１”に転換するための正孔量が発生することはない。これらの結果として本発明はディスターブ不良に強いメモリセル構造である。
（特徴４）
　セルのＭＯＳＦＥＴのゲート電極が、ｐ層８を囲む構造になっており、実効的なチャネル幅が広くなるので、書き込みの際の余剰正孔の量を大きくでき、セル電流を大きくできるので、メモリの高速動作が可能となる。
[規則91に基づく訂正 09.05.2022]　
（特徴５）
　図４Ｉに示したダイナミック　フラッシュ　メモリセルのｎ＋層７ａ、ソース線ＳＬに接続される配線導体層３５、コンタクト孔３３ａが隣同士のセルによって共有されている。また、ｎ＋層７ｃ、ビット線ＢＬに接続される配線導体層３６、３９やコンタクト孔３３ｃ、３７ｃが隣同士のセルによって共有されている。したがって、本発明によるダイナミック　フラッシュ　メモリのセル面積は、ｐ層８ａ、８ｂとゲート導電体１０ａ，１０ｃそれぞれのラインとスペース、あるいは配線導体層３５と３６のラインとスペースで決まる。よって、製造上の最小寸法をＦとしたときにセル面積は４Ｆ2となり、微細なメモリセルを供与できる。
（第２実施形態）
　図５を用いて、本発明の第２実施形態のダイナミック　フラッシュ　メモリについて説明する。図５において、図１や図４と同一または類似の構成部分には数字が同一の符号を付してある。
[規則91に基づく訂正 09.05.2022]　
　図５Ａ（ａ）に示すように、図４Ｉにおけるゲート導体層２２を絶縁膜３２（特許請求の範囲の「第４の絶縁層」の一例である）により、ゲート導体層２２－１と２２－２に電気的に分離している。したがってプレート線はゲート導体層２２－１に繋がるＰＬ１（特許請求の範囲の「第１のプレート線」の一例である）とゲート導体層２２－２に繋がるＰＬ２（特許請求の範囲の「第２のプレート線」の一例である）に分離されている。したがってＰＬ１とＰＬ２には異なる電圧を印加できる。また図５（ａ）はその平面図、（ｃ）はＹ－Ｙ‘線に沿った垂直断面図である。このような形でも、第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ―１，ＰＬ－２、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック　フラッシュ　メモリの動作が可能である。
[規則91に基づく訂正 09.05.2022]　
　図５Ｂを用いて製造方法の一例を示す。図４Ｄのプロセスが終了したのちに、通常用いられているリソグラフィ、エッチング技術によりゲート導体層２２の一部をエッチングして溝を形成し、その溝に絶縁膜３２を形成した状態を図示している。その後、図４Ｅから図４Ｉまでのプロセスを同様に進めれば図５Ａのセル構造を作成することができる。
　図５Ｂに製造の途中経過の断面図と平面図を示した。ゲート導体層２２－１と２２－２の間に通常用いられているリソグラフィ、エッチング技術によりゲート導体層２２の一部に溝を形成し、その溝に絶縁層３２を形成したところまで図示した。そののちに直接４Ｅのプロセスに進み、絶縁層６の形成時に同時にこの溝を埋める。もちろん、絶縁層６の堆積を絶縁層３２と兼ねることは可能であり、この場合には絶縁層６と絶縁層３２は同一の材料で形成されることになる。
　本発明の第２実施形態に係るダイナミック　フラッシュ　メモリの読み出し動作時の電圧操作を説明する。ＷＬ１に接続する情報を読み出す場合を考える。例えばＷＬ１に１Ｖ、ＢＬに０．５Ｖ、ＰＬ１に１Ｖ、ＰＬ２に０Ｖ、ＳＬに０Ｖを印加した場合にＷＬ２に接続されるＭＯＳトランジスタのしきい値はＷＬ１に接続されるＭＯＳトランジスタよりも０．４Ｖ程度高くなる。もちろんこれはＰＬ１、ＰＬ２に印可する電圧によって操作できる。このしきい値の操作によってＷＬ１を動作させてもＷＬ２につながるＭＯＳＦＥＴの実効的なしきい値は高く、ほとんど動作しないために、外乱要因を与える影響を小さくでき、第１実施形態で述べたディスターブ不良を大きく改善できる。
　なお、図５Ａの例ではゲート導体層２２を絶縁層３２で２分割している例を示しているが、分割する場所は任意に設定でき、同じゲート導体層の中に所望の数のメモリセルを配置することができる。
　また、絶縁膜３２には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　本発明実施形態は、下記の特徴を有する。
（特徴１）
　第１実施形態と同様にソース線ＳＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加、二つのプレート線、ＰＬ－１とＰＬ－２にそれぞれ独立した電圧を印加することでダイナミック　フラッシュ　メモリの動作ができる。本発明の第２実施形態に係るダイナミック　フラッシュ　メモリはメモリセルのおかれるＰＬ１に繋がるゲート導体層２２－１とＰＬ２に繋がるゲート導体層２２－２を電気的に分離し、独立に電圧を設定することができる。したがって、データ情報を読み書きする対象となるメモリに接するＰＬ電極に印可する電圧と、それ以外のＰＬ電極に印可する電圧を変えることにより、第１実施形態で述べたディスターブ不良をより少なくすることができる。
　（特徴２）
　本発明の第２実施形態に係るダイナミック　フラッシュ　メモリではＰＬ電極をそれぞれ分割して、操作することができるので、その際に消費する電力を低減できる。さらにはその充放電の際に出る電力を集積回路の中で再利用することも可能である。
（第３実施形態）
　図６を用いて、本発明の第３実施形態のダイナミック　フラッシュ　メモリについて説明する。図６において、図１と同一または類似の構成部分には数字が同一の符号を付してある。
　図６（ａ）に示すように、図１におけるｎ層３の底部が、ゲート絶縁層２よりも深い位置にあり、ｎ層３を複数のセルで共有する。それ以外は図１と同じである。この場合にはゲート絶縁層２がｐ層１に接していてもよいし接していなくてもよい。このような形でも、第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック　フラッシュ　メモリの動作が可能である。
　また、図６（ｂ）のようにｎ層３を複数のセルで共有する場合に、第５の配線導電層であるコントロール線ＣＤＣ（特許請求の範囲の「コントロール線」の一例である）に接続して、電圧を印加することで、複数のメモリ動作を同時に操作することもできる。
　また、論理記憶データ“１”書き込みの際には第１実施形態の電圧印加条件に加えて、例えば、ＣＤＣに１Ｖを加えてｐ層４とのｐｎ接合が順方向にならないようにして、電子と正孔の再結合を抑制し、正孔の蓄積を促進することができる。
　また、記憶データを“０”に消去する場合には、例えば、ゲート導体層２２に２Ｖ、ＣＤＣとｐ層１に－１Ｖを与え、それ以外の電位を０Ｖとしても、ｐ層４とｎ層３のｐｎ接合が順方向になり、かつゲート導体層２２と接触するゲート絶縁層５とｐ層４の界面に反転層ができるので、速やかにメモリセル内に蓄積された正孔を排出することができる。このように第３実施形態によれば、第１実施形態における論理記憶データの“１”の書き込み、”０”への消去動作のマージンをさらに拡げることができる。
　本実施形態は、下記の特徴を有する。
（特徴１）
　第１実施形態と同様にソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに電圧を印加することでダイナミック　フラッシュ　メモリの動作ができ、さらにコントロール線ＣＤＣに電圧を印加することで、記憶情報データの“１”書き込み、“０”消去の動作マージンを広げ、かつ高速なメモリ動作をすることができる。
（特徴２）
　ｎ層３の中にセルが複数あるために“０”消去を一度で複数のセルについて行うことができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ機能を用いれば従来よりも、記憶する時間の長い、消費電力の少ない高速のダイナミック　フラッシュ　メモリを供与することができ
１　第１の半導体層
２　第１の絶縁層
３、３ａ、３ｂ、３ｃ　第１の不純物層
４、４ａ、４ｂ、４ｃ、４ｄ　第２の半導体層
５、　第１のゲート絶縁層
６．　第２の絶縁層
７ａ、７ｃ　ｎ＋層
８、８ａ、８ｂ、８ｃ　第３の半導体層
９、９ａ、９ｂ、９ｃ　第２のゲート絶縁層
１０、１０ａ、１０ｃ　第２のゲート導体層
１１　正孔群
１２　反転層
１３　ピンチオフ点
１４　反転層
２０　基板
２２、２２－１、２２－２　第１のゲート導体層
２５　絶縁層　（２と５を統合した総称）
ＳＬ　ソース線
ＰＬ　ＰＬ１、ＰＬ２　プレート線
ＷＬ、ＷＬ１、ＷＬ２　ワード線
ＢＬ　ビット線
３１　第３の絶縁層
３２　第４の絶縁層
３３ａ、３３ｂ、３３ｃ、３３ｄ　コンタクト孔
３５、３６　第１の配線導体層
３７ｃ、３７ｄ　コンタクト孔
３９　第２の配線導体層
４１　絶縁層
４２、４２ａ、４２ｂ、４２ｃ、４２ｄ　マスク材料

Claims (16)

  1. 　基板と、
    　前記基板上にある第１の半導体層と、
    　前記第１の半導体層の一部の表面にある、少なくとも一部が柱状の第１の不純物層と、
    　前記第１の不純物層の柱状部分に接して垂直方向に伸延する第２の半導体層と、
    　前記第１の半導体層の一部と前記第１の不純物層の一部を覆う第１の絶縁層と、
    　前記第１の絶縁層に接して、かつ前記第１の不純物層と第２の半導体層を囲んだ第１のゲート絶縁層と、
    　前記第１の絶縁層と第１のゲート絶縁層に接してある第１のゲート導体層と、
    　前記第１のゲート導体層と、前記第１のゲート絶縁層に接触するように形成された第２の絶縁層と、
    　前記第２の半導体層に接触した第３の半導体層と、
    　前記第３の半導体層の上部の一部、もしくは全てを囲んだ第２のゲート絶縁層と、
    　前記第２のゲート絶縁層の上部の一部、もしくは全てを覆った第２のゲート導体層と、
    　前記第３の半導体層が伸延する水平方向において、前記第２のゲート導体層の一端の外側にある第３の半導体層の側面に接触する第２の不純物層および第３の不純物層と、
    　前記第２の不純物層に接続する第１の配線導体層と、
    　前記第３の不純物層に接続する第２の配線導体層と、
    　前記第２のゲート導体層に接続する第３の配線導体層と、
    　前記第１のゲート導体層に接続する第４の配線導体層と、を有し、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記前記第４の配線導体層に印加する電圧を制御して、前記第２の不純物層と前記第３の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第３の半導体層及び前記第２の半導体層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第３の半導体層及び前記第２の半導体層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第３の半導体層及び第２の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかの一部または全てを、前記第３の半導体層及び第２の半導体層に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　書き込み状態のメモリセルの前記第２の半導体層の多数キャリア濃度が第３の半導体層における多数キャリア濃度よりも高く、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の少なくとも一か所から、残存している前記第２の半導体層、もしくは第３の半導体層における多数キャリアである前記電子群又は前記正孔群のいずれかを前記第１の不純物層、前記第２の不純物層、前記第３の不純物層の多数キャリアと再結合させることで抜き取り、メモリ消去動作を行う
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第２の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第３の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第２のゲート導体層に繋がる前記第３の配線導体層は、ワード線であり、前記第１のゲート導体層に繋がる前記第４の配線導体層は、プレート線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行う、ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１のゲート導体層と前記第２のゲート導体層の仕事関数が異なる、ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１の不純物層の多数キャリアは電子であり、前記第２の半導体層の多数キャリアは正孔であり、前記第１のゲート導体層の仕事関数は前記第２のゲート導体層の仕事関数よりも大きい、ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１の不純物層の多数キャリアは正孔であり、前記第２の半導体層の多数キャリアは正孔であり、前記第１のゲート導体層の仕事関数は前記第２のゲート導体層の仕事関数よりも小さい、ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  6. 　前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第２の半導体層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記第２の不純物層と前記第３の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記第１の不純物層の濃度は前記第２の不純物層、前記第３の不純物層よりも低いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記第３の半導体層の底部から前記第１の不純物層の上部までの垂直距離が、前記第３の半導体層の底部から前記第１のゲート導体層の底部までの垂直距離よりも短いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  11. 　前記ソース線と前記第２の不純物層を接続するためのソース線コンタクト孔と、第１の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  12. 　前記ビット線と前記第３の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  13. 　前記第１のゲート導体層に接触してある第４の絶縁層によって第１のゲート導体層が分離され、それぞれ第１のプレート線と第２のプレート線に接続され、独立した電圧を印加することを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  14. 　前記第１のプレート線に接する複数のメモリセルと、前記第２のプレート線に接する複数のメモリセルがあり、同じセルが複数のプレート線に接触していないことを特徴とする請求項１３に記載の半導体素子を用いたメモリ装置。
  15. 　前記第１の不純物層の底部が前記第１の絶縁層の底部より深い位置にあり、前記第１の不純物層が複数のセルで共有されていることを特徴とする請求項１又は請求項２に記載の半導体素子を用いたメモリ装置。
  16. 　前記第１の不純物層に繋がる第５の配線導体層を有し、前記第５の配線導体層はコントロール線であって所望の電圧が印加できるようになっていることを特徴とする請求項１２に記載の半導体素子を用いたメモリ装置。
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