TWI840162B

TWI840162B - 使用半導體的記憶裝置

Info

Publication number: TWI840162B
Application number: TW112109391A
Authority: TW
Inventors: 各務正一; 作井康司; 原田望
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2022-03-16
Filing date: 2023-03-14
Publication date: 2024-04-21
Also published as: WO2023175792A1; TW202345366A; US20230298659A1; JPWO2023175792A1

Abstract

本發明的動態快閃記憶體的單元係具有與基板20分離且相對於基板沿水平方向延伸的p層1，在p層1的一側具有第一雜質區之n+層2，p層1與n+層2的一部分係由第一閘極絕緣層4被覆，閘極絕緣層4的一部分係由第一閘極導體層5被覆，與閘極絕緣層4分離的p層1的一部分係由第二閘極絕緣層6被覆，閘極絕緣層6的一部分係由第二閘極導體層7被覆，且在閘極導體層5與閘極導體層7之間的p層的一部分形成有第二雜質區之n+層3。將位元線連接至第一雜質區，將源極線連接至第二雜質區，將字元線連接至第一閘極導體層，將板線連接至第二閘極導體層，藉由操作各線的電壓，使記憶體動作。

Description

使用半導體的記憶裝置

本發明係有關使用半導體的記憶裝置。

近年來，大型積體電路(Large Scale Integration；LSI)的技術開發係要求記憶元件的高集積化、高性能化、低耗電化、高功能化。

通常的平面型MOS(Metal Oxide Semiconductor；金屬氧化物半導體)電晶體中，通道係延伸於沿著半導體基板上表面的水平方向。相對於此，SGT(surrounding gate transistor；環繞閘極式電晶體)的通道係沿著相對於半導體基板上表面垂直的方向延伸(參照例如非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可使半導體裝置高密度化。使用此SGT作為選擇電晶體，可使連接電容的DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，參照例如非專利文獻2)、連接電阻可變元件的PCM(Phase Change Memory(相變記憶體)，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，參照例如非專利文獻4)、藉由電流使自旋磁矩的方向變化而使電阻變化的MRAM(Magneto-resistive Random Access Memory(磁阻式隨機存取記憶體)，參照例如非專利文獻5)等高集積化。此外，亦有不具電容之以一個MOS電晶體構成的DRAM記憶單元(參照例如非專利文獻6、非專利文獻9)、具有積存載子的溝部與雙閘極電極的DRAM記憶單元(參照例如非專利文獻8)等。然而，不具電容的DRAM係嚴重受到閘極電極與浮體的字元線之間的耦合的影響，而有無法取得充分的電壓差分邊限(margin)的問題。此外，基板完全空乏化時，上述負面影響將會更嚴重。本發明係有關不具電阻可變元件、電容等而可僅以MOS電晶體構成的使用半導體元件的記憶裝置。

(先前技術文獻)

(非專利文獻)

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K.W. Song, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：K. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosun, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：E. Yoshida, T, Tanaka, “A Capacitorless 1T-DARM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory”, IEEE Trans, on Electron Devices vol.53, pp.692-697 (2006)

非專利文獻8：Md. Hasan Raza Ansari, Nupur Navlakha, Jae Yoon Lee, Seongjae Cho, “Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement”, IEEE Trans, on Electron Devices vol.67, pp.1471-1479 (2020)

非專利文獻9：Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell -a Novel Body Capacitorless DRAM Cell”, Pan Stanford Publishing (2011)

非專利文獻10：“Future Scaling and Integration technology”, International Electron Device Meeting Short Course (2021)

本發明係提供一種記憶裝置，以解決無電容之單一電晶體型的DRAM中因字元線與浮體的耦合電容造成的雜訊、記憶體的不穩定性所致的誤讀出、記憶資料的誤改寫等問題。此外，使用GAA(Gate All Around；環繞式閘極)(參照例如非專利文獻10)技術，導入沿垂直方向堆疊記憶單元的構造，藉此，提供實現高密度且實現高速MOS電路的半導體記憶裝置。

(第一發明)為了解決上述課題，本發明的使用半導體元件的記憶裝置係具備記憶單元，該記憶單元係包含：

半導體基體，係相對於基板沿水平方向延伸；

第一雜質區，係位於前述半導體基體的延伸方向；

第一閘極絕緣層，係覆於前述半導體基體與前述第一雜質區的一部分；

第一閘極導體層，係覆於前述第一閘極絕緣層的一部分且靠近前述第一雜質區；

第二閘極絕緣層，係未與前述第一閘極導體層相接且覆於前述半導體基體的一部分；

第二閘極導體層，係未與前述第一閘極導體層相接且覆於前述第二閘極絕緣層的一部分；及

第二雜質區，係形成於位在前述第一閘極導體層與前述第二閘極導體層之間的前述半導體基體的一部分；

前述記憶單元中，前述第一雜質區係連接至位元線，前述第二雜質區係連接至源極線，前述第一閘極導體層係連接至字元線，前述第二閘極導體層係與板線相連，對前述源極線、前述位元線、前述板線、及前述字元線分別供給獨立的電壓，進行記憶體的寫入及/或記憶體的抹除。

(第二發明)上述第一發明中，前述第一閘極導體層與前述第二閘極導體層的功函數不同。

(第三發明)上述第一發明中，前述半導體基體係包含於含有前述第二雜質區的部分的垂直剖面。

(第四發明)上述第一發明中，複數個前述記憶單元設置成與位於前述基板上的第一絕緣層分離且各個前述記憶單元的中心軸與相對於前述基板垂直的方向平行；並且，

前述使用半導體元件的記憶裝置係具有：

第一導體層，係連接於複數個前述記憶單元的複數個前述第一雜質區；及

第二導體層，係連接於複數個前述記憶單元的複數個前述第二雜質區。

(第五發明)上述第四發明中，複數個前述記憶單元排列成各個前述記憶單元的中心軸與平行於前述基板的水平方向平行；並且，

相較於相鄰的前述記憶單元的前述半導體基體的前述基板的水平方向的間隔，相鄰的前述記憶單元的前述半導體基體的前述基板的垂直方向的間隔較寬。

(第六發明)上述第五發明中，複數個前述記憶單元的前述第一閘極導體層為沿前述基板的水平方向相鄰的複數個前述記憶單元所共有。

(第七發明)上述第五發明中，前述第二閘極導體層為相對於前述基板沿水平方向或垂直方向相鄰的複數個前述記憶單元所共有。

(第八發明)上述第四發明中，前述第一導體層與前述第一雜質區的接觸面係等於或大於與前述第一雜質區相連的前述半導體基體的剖面面積。

(第九發明)上述第四發明中，前述第一雜質區為相對於前述基板沿水平方向相鄰的前述記憶單元所共有。

(第十發明)上述第四發明中，前述第二導體層為沿水平方向相鄰的前述記憶單元所共有，而沿垂直方向相鄰的前述記憶單元則彼此分離。

(第十一發明)上述第一發明中，前述記憶體的寫入係控制施加於前述位元線、前述源極線、前述字元線、及前述板線的電壓，藉由在前述第一雜質區與前述第二雜質區之間流通的電流引起的撞擊游離化(impact ionization)現象或閘極引發汲極漏電流(Gate Induced Drain Leakage current)，使電子群與電洞群產生於前述半導體基體及前述第二雜質區，並且使所產生的前述電子群與前述電洞群之中的屬於前述半導體基體中的多數載子之前述電子群或前述電洞群之其中一者的一部分或全部殘留於前述半導體基體；前述記憶體的抹除係控制施加於前述位元線、前述源極線、前述字元線、及前述板線的電壓，從前述第一雜質區與前述第二雜質區的至少一區將殘留的屬於前述半導體基體中的多數載子的前述電子群或前述電洞群之其中一者移除。

1:p層、半導體基體

2,2aa,2ab,2ba,2bb,2ax,2bx:n+層、第一雜質區、雜質區

3,3aa,3ab,3ba,3bb,3ax,3bx:n+層、第二雜質區、雜質區

4,4aa,4ab,4ba,4bb,4ax,4bx:第一閘極絕緣層、閘極絕緣層

5,5a,5b:第一閘極導體層、閘極導體層

6,6aa,6ab,6ba,6bb,6ax,6bx:第二閘極絕緣層、閘極絕緣層

7:第二閘極導體層、閘極導體層

12:第一導體層、導體層

13,13a,13b:第二導體層、導體層

14:反轉層

15:夾止點

16:空乏層

17:電洞群

18:電子

19:反轉層

20:基板

21:第一絕緣層、絕緣層

BL,BL1,BL2:位元線

PL:板線

WL,WL1,WL2:字元線

SL:源極線

圖1係顯示第一實施型態的使用半導體元件的記憶裝置的剖面構造、立體概念等的圖。

圖2係用以說明第一實施型態的使用半導體元件的記憶裝置的寫入動作、剛動作後的載子的蓄積、單元電流的圖。

圖3係用以說明第一實施型態的使用半導體元件的記憶裝置的寫入動作剛動作後的電洞載子的蓄積、抹除動作、單元電流的圖。

圖4係用以說明第一實施型態的使用半導體元件的記憶裝置的單元配置的圖。

圖5係用以說明將第一實施型態的使用半導體元件的記憶裝置的圖4的單元配置展開的狀態的圖。

圖6係用以說明將第一實施型態的使用半導體元件的記憶裝置的圖4的單元配置展開的狀態的圖。

以下，參照圖式說明本發明的使用半導體元件的記憶裝置的構造、驅動方式、蓄積載子的動作、半導體裝置中的單元配置、配線構造。

(第一實施型態)

利用圖1至圖3，說明本發明第一實施型態的使用半導體元件的記憶單元的構造及動作機制。利用圖1，說明本實施型態的使用半導體元件的記憶體的單元構造。利用圖2，說明使用半導體元件的記憶體的寫入機制及載子的動作，利用圖3，說明資料抹除機制。此外，利用圖4，說明本實施型態的半導體裝置的四個記憶單元的配置例，利用圖5及圖6，說明本實施型態的記憶單元的展開方法。

圖1顯示本發明第一實施型態的使用半導體元件的記憶單元的構造。圖1(a)係顯示俯視圖，圖1(b)係顯示沿圖1(a)的S-S’線剖切的剖面圖，圖1(c)係顯示記憶單元的立體概念圖。

基板20(申請專利範圍中的「基板」的一例)的上方係具有屬於矽半導體基體之p層1(申請專利範圍中的「半導體基體」的一例，「p層」係理解為p層半導體)，此p層1係與基板20分離且沿著水平方向延伸，含有受體雜質，且具有p型導電型或i型(本質型)導電型。p層1的水平方向的一側具有n+層2(申請專利範圍中的「第一雜質區」的一例，以下亦有將含有高濃度施體雜質的半導體區域稱為「n+層」的情況)。p層1的表面的一部分具有閘極絕緣層4(申請專利範圍中的「第一閘極絕緣層」的一例)。第一閘極導體層5(申請專利範圍中的「第一閘極導體層」的一例)係包圍閘極絕緣層4的一部分且靠近n+層2。此外，p層1的表面的一部分具有未與閘極導體層5相接的閘極絕緣層6(申請專利範圍中的「第二閘極絕緣層」的一例)。閘極導體層7(申請專利範圍中的「第二閘極導體層」的一例)係未與閘極導體層5相接且被覆閘極絕緣層6的一部分。此外，閘極絕緣層4與閘極絕緣層6之間的p層1的表面具有n+層3(申請專利範圍中的「第二雜質區」的一例)而於其內部保留p層1。藉此，藉由p層1、n+層2、n+層3、閘極絕緣層4、閘極絕緣層6、閘極導體層5、閘極導體層7形成一個動態快閃記憶單元(dynamic flash memory cell)。

此外，n+層3係連接於源極線SL(申請專利範圍中的「源極線」的一例)，閘極導體層7係連接於板線PL(申請專利範圍中的「板線」的一例)。並且，n+層2係連接於位元線BL(申請專利範圍中的「位元線」的一例)。並且，閘極導體層5係連接於字元線WL(申請專利範圍中的「字元線」的一例)。藉由分別操作源極線、位元線、板線、字元線的電位，使記憶體動作。以下亦有將此記憶裝置稱為動態快閃記憶體的情況。

圖1(c)顯示本實施型態的記憶單元構造的立體概念圖。

在此，圖1中，n+層3形成在p層1的周圍，惟如圖1(b)所示，n+層3之間必須留有p層1的部分。此外，圖1中，n+層3不必覆於p層1的整個周圍，n+層3若存在於與源極線接觸的部分即可。

此外，圖1中，p層1係採用p型的半導體，惟其雜質濃度亦可存在濃度分布(profile)。並且，n+層2、n+層3的雜質濃度亦可存在濃度分布。

此外，以多數載子為電洞的p+層(以下亦有將含有高濃度受體雜質的半導體區域稱為「p+層」的情況)形成n+層2與n+層3時，若p層1採用n型半導體，寫入的載子採用電子，動態快閃記憶體亦可動作。

此外，圖1的基板20不論是絕緣物、半導體還是導體，若可於其上形成絕緣物且可支持記憶單元，則可使用任意材料。

此外，閘極導體層5、7若為分別隔著閘極絕緣層4、6使記憶單元的一部分的電位變化者，則可為例如W、Pd、Ru、Al、TiN、TaN、WN之類的金屬、金屬的氮化物、或其合金(包括矽化物)、例如TiN/W/TaN之類的積層構造，亦可為以高濃度摻雜的半導體形成者。

此外，就半導體基體而言，第一、第二雜質區的多數載子為電子時，閘極導體層7的功函數高於閘極導體層5的功函數將有助於記憶體動作，而第一、第二雜質區的多數載子為電洞時，閘極導體層7的功函數低於閘極導體層5功函數將有助於記憶體動作。

此外，閘極導體層5與閘極導體層7亦可採用同時作成之後再使用圖案成形技術使其分離的方法來形成。

此外，閘極絕緣層4、閘極絕緣層6可使用例如SiO₂膜、SiON膜、HfSiON膜、SiO₂/SiN的積層膜等通常的MOS製程中使用的任意絕緣膜。

此外，閘極絕緣層4與閘極絕緣層6亦可採用以相同材料同時作成之後再使其分離的方法來形成。

此外，圖1中，記憶單元係採用垂直剖面呈矩形形狀者來進行說明，惟垂直剖面亦可為梯形、多邊形或是圓柱形的形狀。

另外，圖1所示閘極導體層5、閘極導體層7係分別為一體構成者，惟其亦可為相對於基板20沿水平方向或垂直方向分割者。

利用圖2，說明本發明第一實施型態的動態快閃記憶體的寫入動作時的載子動作、蓄積、單元電流。如圖2(a)所示，首先以n+層2與n+層3的多數載子為電子，且例如連接字元線WL的閘極導體層5使用n+ poly(以下亦有將含有高濃度施體雜質的poly Si稱為「n+ poly」的情況)，連接板線PL的閘極導體層7使用p+ poly(以下亦有將含有高濃度受體雜質的poly Si稱為「p+ poly」的情況)，p層1使用p型半導體的情形來說明。對連接位元線BL的n+層2輸入例如3V，對連接源極線SL的n+層3輸入例如0V，對連接字元線WL的閘極導體層5輸入例如1.5V，對連接板線PL的閘極導體層7輸入例如0V。

在此電壓施加狀態下，電子從n+層3朝n+層2的方向流動，在閘極絕緣層4的正下方形成反轉層14，此外，電場係在夾止點15成為最大，在此區域產生撞擊游離化現象。藉由此撞擊游離化現象，經加速的電子係從連接源極線SL的n+層3朝連接位元線BL的n+層2撞擊Si晶格，藉由此時的動能產生電子、電洞對。所產生的電子的一部分係流至閘極導體層5，而大部分係流至連接位元線BL的n+層2。

圖2(b)係顯示剛進行寫入後，全部的偏壓成為0V時的位於p層1的電洞群17。所產生的電洞群17係p層1的多數載子，暫時蓄積於被空乏層16局部包圍的p層1、無空乏層之被閘極絕緣層6包圍的p層1等，在非平衡狀態下，實質地將具閘極導體層5的MOSFET的基板之p層1充電成正偏壓。結果，具閘極導體層5的MOSFET的臨限值電壓係因暫時蓄積於p層1的電洞而藉由正的基板偏壓效應而變低。藉此，如圖2(c)所示，具有連接字元線WL的閘極導體層5的MOSFET的臨限值電壓係成為低於中立狀態。將此寫入狀態分配為邏輯記憶資料「1」。因閘極導體層7使用功函數大於閘極導體層5的材料，閘極絕緣層6與p層1的界面不會產生空乏層，使得蓄積剩餘電洞變得更容易。

在此，上述施加於位元線BL、源極線SL、字元線WL、板線 PL的電壓條件僅為用以進行寫入動作的一例，其亦可為能夠使寫入動作進行的其他動作電壓條件。

此外，蓄積的電洞的量係取決於圖1(b)所示之被閘極導體層7包圍的p層1的體積。為了增加蓄積的電洞的量可擴大p層1的剖面面積或增長p層1的水平方向的長度。特別是若增長p層1的垂直於基板的方向的尺寸，則可不犠牲俯視下的記憶單元的面積而增加蓄積的電洞的量。

另外，亦可使閘極引發汲極漏電流(GIDL)流通取代上述撞擊游離化現象來產生電洞群(參照例如非專利文獻8)。

接著，利用圖3，說明圖1所示的第一實施型態的動態快閃記憶體的抹除動作機制。從圖2(b)所示的狀態起，對位元線BL施加0.6V的電壓，對源極線SL施加0V的電壓，對板線PL施加3V的電壓，對字元線WL施加0V的電壓。結果，藉由施加於板線的3V的電壓，在p層1的界面形成反轉層19，與n+層3電性相連。原寫入「1」的p層1的電洞濃度係充分高於n+層3、反轉層19，故因其濃度梯度，電洞係藉由擴散而流入n+層3、反轉層19。反之，由於n+層3、反轉層19的電子濃度高於p層1的電子濃度，故因其濃度梯度，電子18係藉由擴散而流入p層1。流入p層1的電子係在p層1中與電洞進行再結合而消滅。在此，由於抹除時係藉由反轉層19的形成而與n+層3電性連接，因而可提高電洞與電子的再結合機會。另一方面，注入的電子18並未全部消滅，未消滅的電子18係因位元線BL與源極線SL的電位梯度，藉由漂移而通過空乏層16，流入n+層2。電子係從源極線SL不斷地供給，因此過剩的電洞係在非常短的時間與電子再結合，回復成初始的狀態。藉此，如圖3(b)所示，具有與此字元線WL連接的閘極導體層5的MOSFET係回復成原本的臨限值。此記憶元件的抹除狀態係成為邏輯記憶資料「0」。

在此，施加於位元線的電壓係不論是高於0.6V還是低於0.6V，若為使電子的漂移在空乏層16內發生的電壓，則為可調整的範圍。此外，就其他的資料的抹除方法而言，上述施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係亦可為1.5V(BL)/0V(SL)/3V(PL)/0V(WL)、0.6V(BL)/-0.6V(SL)/3V(PL)/0V(WL)等組合，上述施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件係用以進行抹除動作的一例，其亦可為能夠使抹除動作進行的其他動作條件。

圖4係用以說明第一實施型態的使用半導體元件的記憶裝置的單元配置的圖，圖4(a)為俯視圖，圖4(b)為沿圖4(a)的S-S’線剖切的垂直剖面圖，圖4(c)及圖4(d)係分別為沿圖4(a)的S1-S1’線、S2-S2’線剖切的垂直剖面圖。圖4的例中，上述動態快閃記憶單元係在基板20與絕緣層21(申請專利範圍中的「第一絕緣層」的一例)之上，沿垂直方向(以下亦有以y方向、「列方向」或「列」來表示的情況)彼此分離地排列，並且，動態快閃記憶單元係沿水平方向(以下亦有以x方向、「行方向」或「行」來表示的情況)排列。圖4中係顯示配置兩行兩列記憶單元的例，惟實際上的記憶裝置中可配置更多的記憶單元。

圖4(b)顯示配置在第一列的兩個單元的剖面圖。第一行、第一列的記憶單元係如上所述，以p層1aa、n+層2aa、n+層3aa、閘極絕緣層4aa、閘極導體層5a、閘極絕緣層6aa、閘極導體層7a所構成。第一行、第二列係以p層1ba、n+層2ba、n+層3ba、閘極絕緣層4ba、閘極導體層 5b、閘極絕緣層6ba、閘極導體層7b構成記憶單元。此外，n+層2aa、2ba係連接於第一導體層13a(申請專利範圍中的「第一導體層」的一例)。並且，n+層3aa、3ba係連接於第二導體層12(申請專利範圍中的「第二導體層」的一例)，而構成第一行的記憶單元陣列。對於基板20沿水平方向(圖1(a)中的向上的方向)展開上述記憶單元陣列時，可獲得兩列兩行的合計具有四個記憶單元的記憶裝置。

圖4(c)係顯示沿S1-S1‘線剖切的四單元陣列的剖面構造。就圖中的元件符號而言，對於各個單元採用p層1xy、閘極絕緣層4xy的格式來表示，元件符號的數字後面的字母x指行、字母y指列，字母為a時表示第一行或第一列，同樣地，字母為b時表示第二行或第二列(在此，以下亦有僅以數字概括地表示此等行、列的情況，例如，亦有僅以p層1概括地表示p層1aa至p層1bb的情況)。閘極導體層5x係行方向的各個單元所共有，例如，含有p層1aa的單元、含有p層1ab的單元係共有閘極導體層5a。同樣地，含有p層1ba的單元、含有p層1bb的單元係共有閘極導體層5b。

此外，雖未圖示，惟與閘極導體層5同樣地，閘極導體層7a係共通地與單元的閘極絕緣層6aa、閘極絕緣層6ab相接。此外，閘極導體層7b係共通地與單元的閘極絕緣層6ba、閘極絕緣層6bb相接。

此外，導體層12若接觸於n+層3，則亦可與閘極導體層5、閘極導體層7同樣地沿垂直方向分離。

此外，圖4(d)係顯示在導體層12的部分沿S2-S2‘線剖切的四個單元陣列的剖面構造。導體層12係共通地與單元的雜質區3aa至雜質區3bb相接。此外，各個單元的剖面係有p層1。

以圖5(a)、圖5(b)顯示實現本發明第一實施型態的更高密度的記憶裝置的記憶單元的配置的一例。圖5中，圖5(a)為俯視圖，圖5(b)為沿圖5(a)的S-S’剖切的垂直剖面圖。圖5(a)、圖5(b)中，對於與圖1相同或類似的構成部分標示僅數字相同的元件符號。

圖5(a)中，將圖4的p層1aa至p層1bb概括地表示為p層1，將n+層2aa至n+層2bb概括地表示為n+層2，將n+層3aa至n+層3bb概括地表示為n+層3，將閘極絕緣層4aa至閘極絕緣層4bb概括地表示為閘極絕緣層4，將閘極導體層5a至閘極導體層5b概括地表示為閘極導體層5，將導體層13a、導體層13b表示為導體層13。圖5(b)係顯示沿圖5(a)的S-S’線剖切的剖面圖。

將圖5(a)中的導體層12的中央部到導體層13的中央部為止的構成要素表示為「CELL」。圖5(a)所示的例係在與基板20相接的絕緣層21之上，從左側起將圖5(a)的單位CELL以正方向、左右反轉方向(以鏡像的「CELL」表示)、正方向並排，且相鄰的單位CELL彼此共有導體層13，而全部配置4x3=12個單元。同樣地，圖5(b)係顯示從左側起將圖5(a)的單位CELL以正方向、左右反轉方向、正方向並排，且相鄰的單位CELL彼此共有導體層13而排成的剖面圖。

在此，圖5中顯示朝向右方展開記憶單元的例，惟圖5(a)中亦可朝向上方展開記憶單元，圖5(b)中亦可從基板20起沿垂直方向展開。

此外，圖5係以圖1的記憶單元為基礎，惟亦可如圖6所示，相鄰的單元彼此間的n+層2相連，而以導體層12被覆其一部分。

本實施型態係具有下述特徵。

(特徵1)

本發明第一實施型態的動態快閃記憶體係包含半導體基體p層1、第一雜質區2、第二雜質區3、第一閘極絕緣層4、第二閘極絕緣層6、第一閘極導體層5、及第二閘極導體層7。由於上述構造，在寫入邏輯資料「1」時產生的多數載子可蓄積於第一半導體基體p層1，可使其數目增加，因此資訊保持時間變長。此外，於資料抹除時對連接於板線PL的第二閘極導體層7供給正電壓，藉此在第二閘極絕緣層與p層1的界面形成反轉層，擴大剩餘電洞與電子的再結合面積，而使抹除變容易。因此，可擴大記憶體的動作差分邊限，可降低耗電，且有助於記憶體的高速動作。

(特徵2)

本發明第一實施型態的動態快閃記憶體中，對於基板的垂直方向堆疊複數個記憶單元，且相鄰的單元彼此藉由閘極導體層5電性屏蔽。習知的記憶體的單元配置中，以最小線寬高密度地配置記憶單元時，記憶單元間的電性交互作用變大，另一方面，若為了防止此交互作用而空出單元的字元線間隔時，記憶體的密度便會變低。依據本發明第一實施型態，可形成不改變俯視下的面積且記憶單元交互作用少的配置，因此，可形成高密度且具有差分邊限的記憶單元配置。

(特徵3)

本發明第一實施型態的動態快閃記憶體中，可不犠牲俯視下的記憶體密度而自由調整記憶單元的p層1的垂直方向的厚度、水平方向的長度，因此，可增加寫入時的載子的數目而擴大記憶體動作的差分邊限。

(特徵4)

本發明第一實施型態的動態快閃記憶體中，可不犠牲記憶體密度而相對於基板沿垂直方向擴大記憶單元的間隔，因而可擴大各記憶體的垂直方向的閘極導體層5的間隔，而可使寄生電容形成為比習知技術小，此外，亦可實質地增厚閘極導體層5的垂直方向的膜厚，而可減少寄生電阻，有助於記憶體的高速動作。

(特徵5)

習知的記憶單元的配置中，為了縮小俯視下的面積而將盡量多的記憶單元連接至同一位元線，然而，將多個單元連接至同一位元線時，其寄生電阻、寄生電容的二維的佈局依存性便變大，有限縮記憶體動作差分邊限的問題。本發明第一實施型態的動態快閃記憶體中，可將複數個記憶單元沿垂直方向連接於與位元線BL連接的導體層13，故相較於將記憶單元配置成二維狀的習知技術，可實現較短的配線，可相較於習知技術減少寄生電阻、寄生電容，記憶體可高速動作且可擴大記憶體的動作差分邊限。

此外，本發明可在不超出本發明廣義的精神及範圍實現各式各樣的實施型態及變形。並且，上述各實施型態係用以說明本發明的實施例而非用以限定本發明的範圍。上述實施例及變形例可任意組合。再者，即便視需要將上述實施型態的構成要件的一部分移除，仍應屬於本發明的技術思想的範圍內。

(產業上的利用可能性)

若使用本發明的半導體元件，則可提供相較於習知技術高密度、高速且高動作差分邊限的半導體記憶裝置。

1:p層、半導體基體

2:n+層、第一雜質區、雜質區

3:n+層、第二雜質區、雜質區

4:第一閘極絕緣層、閘極絕緣層

5:第一閘極導體層、閘極導體層

6:第二閘極絕緣層、閘極絕緣層

7:第二閘極導體層、閘極導體層

20:基板

BL:位元線

PL:板線

WL:字元線

SL:源極線

Claims

一種使用半導體元件的記憶裝置，係具備記憶單元，該記憶單元係包含：半導體基體，係相對於基板沿水平方向延伸；第一雜質區，係位於前述半導體基體的延伸方向；第一閘極絕緣層，係覆於前述半導體基體與前述第一雜質區的一部分；第一閘極導體層，係覆於前述第一閘極絕緣層的一部分且靠近前述第一雜質區；第二閘極絕緣層，係未與前述第一閘極導體層相接且覆於前述半導體基體的一部分；第二閘極導體層，係未與前述第一閘極導體層相接且覆於前述第二閘極絕緣層的一部分；及第二雜質區，係形成於位在前述第一閘極導體層與前述第二閘極導體層之間的前述半導體基體的一部分；前述記憶單元中，前述第一雜質區係連接至位元線，前述第二雜質區係連接至源極線，前述第一閘極導體層係連接至字元線，前述第二閘極導體層係與板線相連，對前述源極線、前述位元線、前述板線、及前述字元線分別供給獨立的電壓，進行記憶體的寫入及/或記憶體的抹除；前述第一閘極導體層與前述第二閘極導體層的功函數不同。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述半導體基體係包含於含有前述第二雜質區的部分的垂直剖面。
如請求項1所述之使用半導體元件的記憶裝置，其中，複數個前述記憶單元設置成與位於前述基板上的第一絕緣層分離且各個前述記憶單元的中心軸與相對於前述基板垂直的方向平行；並且，前述使用半導體元件的記憶裝置係具有：第一導體層，係連接於複數個前述記憶單元的複數個前述第一雜質區；及第二導體層，係連接於複數個前述記憶單元的複數個前述第二雜質區。
如請求項3所述之使用半導體元件的記憶裝置，其中，複數個前述記憶單元排列成各個前述記憶單元的中心軸與平行於前述基板的水平方向平行；並且，相較於相鄰的前述記憶單元的前述半導體基體的前述基板的水平方向的間隔，相鄰的前述記憶單元的前述半導體基體的前述基板的垂直方向的間隔較寬。
如請求項4所述之使用半導體元件的記憶裝置，其中，複數個前述記憶單元的前述第一閘極導體層為沿前述基板的水平方向相鄰的複數個前述記憶單元所共有。
如請求項4所述之使用半導體元件的記憶裝置，其中，前述第二閘極導體層為相對於前述基板沿水平方向或垂直方向相鄰的複數個前述記憶單元所共有。
如請求項5所述之使用半導體元件的記憶裝置，其中，前述第一導體層與前述第一雜質區的接觸面係等於或大於與前述第一雜質區相連的前述半導體基體的剖面面積。
如請求項5所述之使用半導體元件的記憶裝置，其中，前述第一雜質區為相對於前述基板沿水平方向相鄰的前述記憶單元所共有。
如請求項5所述之使用半導體元件的記憶裝置，其中，前述第二導體層為沿水平方向相鄰的前述記憶單元所共有，而沿垂直方向相鄰的前述記憶單元則彼此分離。
如請求項1所述之使用半導體元件的記憶裝置，其中，前述記憶體的寫入係控制施加於前述位元線、前述源極線、前述字元線、及前述板線的電壓，藉由在前述第一雜質區與前述第二雜質區之間流通的電流引起的撞擊游離化現象或閘極引發汲極漏電流，使電子群與電洞群產生於前述半導體基體及前述第二雜質區，並且使所產生的前述電子群與前述電洞群之中的屬於前述半導體基體中的多數載子之前述電子群或前述電洞群之其中一者的一部分或全部殘留於前述半導體基體；前述記憶體的抹除係控制施加於前述位元線、前述源極線、前述字元線、及前述板線的電壓，從前述第一雜質區與前述第二雜質區的至少一區將殘留的屬於前述半導體基體中的多數載子的前述電子群或前述電洞群之其中一者移除。