TW202315096A - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

本發明之使用半導體元件的記憶裝置，係於存在於絕緣膜2上的半導體基板1上具有位於兩端的與源極線SL相連的n+3a層及與位元線BL相連的n+3b層、形成在半導體基板上的第一閘極絕緣層4a、與板線PL相連的閘極導體層16a、形成在半導體基板上的閘極絕緣層4b以及與字元線WL相連之工作函數與閘極導體層16a不同的第二閘極絕緣層5b；控制施加於源極線SL、板線PL、字元線WL、位元線BL的電壓，以進行資料保持動作及資料抹除動作，該資料保持動作係將在半導體基板1之通道區域12的內部藉由衝擊游離化現象或閘極引發汲極漏電流所產生的電洞群保持在靠近閘極絕緣膜處的動作，該資料抹除動作係從基板1、通道區域12內去除該電洞群的動作。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，有記憶元件的高積體化、高性能化、低消耗電力化、高功能化之需求。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)的通道係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻 4)、依據電流而改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻6)等。然而，不具有電容的DRAM會被來自浮體(floating body)之字元線閘極電極之耦合大幅地影響而存在有無法充分取得電壓裕度(margin)的問題點。
[先前技術文獻]
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
於記憶裝置刪除電容後之一個電晶體型的DRAM(增益單元)中，存在著字元線與其中有浮動狀態之元件的本體的電容耦合大，當資料讀出時或寫入時使字元線的電位振盪，雜訊就會直接傳送到半導體基板的本體的問題點。結果，會引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達到刪除電容後之一個電晶體型的DRAM(增益單元)的實用化。並且，要在解決上述問題之同時，也必須將DRAM記憶單元高密度化。
為了解決上述課題，本發明之記憶裝置，係具有：
半導體基板，係沿水平方向延伸或沿垂直方向豎立；
第一閘極絕緣層，係包圍前述半導體基板之一端側之側面的一部分或全部；
第二閘極絕緣層，係與前述第一閘極絕緣層接近或相連，且包圍前述半導體基板之另一端側之側面的一部分或全部；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層，且其工作函數與第一閘極導體層不同；
第一雜質層，係於前述半導體基板延伸的方向，位於前述第一閘極導體層之一端的外側；
第二雜質層，係於前述半導體基板延伸的方向，位於前述第二閘極導體層之與第一雜質層相反之側之一端的外側；
第一配線導體層，係連接於前述第一雜質層；
第二配線導體層，係連接於前述第二雜質層；
第三配線導體層，係連接於前述第一閘極導體層；及
第四配線導體層，係連接於前述第二閘極導體層；
並且，前述使用半導體元件的記憶裝置係控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，而進行利用流動於前述第一雜質層與前述第二雜質層之間的電流，藉由衝擊游離化現象或閘極引發汲極漏電流而使半導體母體內產生電子群及電洞群的動作、將所產生的前述電子群及前述電洞群之中屬於前述半導體母體中的少數載子的前述電子群及前述電洞群之其中任一者去除的動作、以及使屬於前述半導體母體中的多數載子的前述電子群及前述電洞群 之其中任一者的一部分或全部殘留於前述半導體母體的動作，以進行記憶體寫入動作，
控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層前述第四配線導體層的電壓，將所殘留的屬於前述半導體母體中的多數載子的前述電子群及前述電洞群之其中任一者抽出，以進行記憶體抹除動作(第一發明)。
第二發明係於上述的第一發明中，前述第一配線導體層與前述第二配線導體層之一方為源極線，另一方為位元線，前述第三配線導體層為板線，前述第四配線導體層為字元線，
藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，以進行前述記憶體抹除動作與前述記憶體寫入動作，
前述第一雜質層的多數載子為電子，前述半導體基板的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數大(第二發明)。
第三發明係於上述的第一發明中，前述第一配線導體層與前述第二配線導體層之一方為源極線，另一方為位元線，前述第三配線導體層為板線，前述第四配線導體層為字元線，
藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，以進行前述記憶體抹除動作與前述記憶體寫入動作，
前述第一雜質層的多數載子為電洞，前述半導體基板的多數載子為電子，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數小(第三發明)。
第四發明係於上述的第一發明中，前述第一閘極導體層與前述第二閘極導體層以重疊的方式形成，且前述第一閘極導體層與前述第二閘極導體層的工作函數不同(第四發明)。
1:基板
2:絕緣膜
3a,3b:n+層
4a,4b,4c,4d,4f:閘極絕緣層
4e:閘極絕緣層
5a,5b,5d:閘極導體層
8:空乏層區域
11:電洞群
12a,12b,12c,12d:反轉層
16a,16b,16c:閘極導體層
21:電子群
23a,23b:p+層
BL:位元線
SL:源極線
PL,PL1,PL2:板線
WL,WL1,WL2:字元線
圖1係顯示第一實施型態之動態快閃記憶體之單側電極、兩側電極之剖面構造的圖。
圖2係用以說明第一實施型態之單側電極時的動態快閃記憶體的寫入動作、剛完成動作後之載子的蓄積、能帶(energy band)圖。
圖3係用以說明第一實施型態之單側電極時的動態快閃記憶體的寫入動作瞬間後之電洞載子的蓄積、行為與抹除動作的圖。
圖4係用以說明第一實施型態之兩側電極時的動態快閃記憶體的寫入動作、動作剛完成後之電洞載子的蓄積、能帶圖。
圖5係用以說明第一實施型態之在兩側電極僅單側使用高工作函數的閘極電極時的動態快閃記憶體的寫入動作、動作剛完成後之載子的蓄積、能帶圖。
圖6係用以說明第一實施型態之具有三維構造的動態快閃記憶單元的寫入動作、動作剛完成後之載子的蓄積狀態的圖。
圖7係用以說明第一實施型態之單側電極時的動態快閃記憶體的寫入動作剛完成後之電子載子的蓄積、能帶圖。
圖8係用以說明第一實施型態之以使用單側電極的動態快閃記憶體構造具有連接於字元線WL與板線PL的閘極重疊的構造的動態快閃記憶體的寫入動作，動作剛完成後之載子之蓄積的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下也稱為「動態快閃記憶體」)的構造、驅動方式、蓄積載子的行為。
(第一實施型態)
使用圖1至圖7來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來分別說明閘極電極位於單側與兩側時的動態快閃記憶體的單元構造。再者，使用圖2來說明動態快閃記憶體的寫入機制與載子的行為，使用圖3來說明資料抹除機制，使用圖4來說明兩側電極的動態快閃記憶體的寫入機制與載子的行為，使用圖5來說明在兩側電極中僅單側的工作函數不同時的動態快閃記憶體的寫入機制與載子的行為，使用圖6來說明三維的動態快閃記憶體的單元構造與於寫入時的載子的蓄積狀況，使用圖7來說明動態快閃記憶體的過剩載子為電子時之寫入時之載子的蓄積狀況，使用圖8來說明閘極導體層重疊時的動態快閃記憶體之單元構造與於寫入時的載子的蓄積狀況。
圖1(a)顯示本發明之第一實施型態之類似於平面型的動態快閃記憶單元的剖面構造。含有受體雜質的p型或i型(真性型)之導電型的矽半導體的基板1(申請專利範圍之「基板」的一例)之水平方向之一方側具有 n+層3a(以下將以高濃度含有施體雜質的半導體區域稱為「n+層」)(申請專利範圍之「第一雜質層」的一例)。於n+層3a的相反之側具有n+層3b(申請專利範圍之「第二雜質層」的一例)。於半導體的基板1之下具有絕緣膜2,於作為半導體的基板1之未來會成為通道區域的部分的上部具有閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)與閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此閘極絕緣層4a與閘極絕緣層4b各自接觸或接近n+層3a、3b。於此閘極絕緣層4a的上側分別具有閘極導體層16a(申請專利範圍之「第一閘極導體層」的一例)、閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。閘極導體層16a的工作函數為與閘極導體層5b的工作函數不同的值。再者，閘極導體層16a、閘極導體層5b藉由閘極絕緣層4c而分離。藉此方式，形成由n+層3a、3b、基板1、閘極絕緣層4a、閘極絕緣層4b、閘極導體層16a、閘極導體層5b構成的動態快閃記憶單元。再者，n+層3a連接於屬於配線導電體的源極線SL(申請專利範圍之「源極線」的一例)。n+層3b連接於屬於配線導電體的位元線BL(申請專利範圍之「位元線」的一例)。閘極導體層16a連接於屬於配線導電體的板線PL(申請專利範圍之「板線」的一例)。閘極導體層5b連接於屬於配線導電體的字元線WL(申請專利範圍之「字元線」的一例)。在本實施型態的記憶裝置中，有複數個上述的動態快閃記憶裝置於基板1上配置成二維狀。
此外，在圖1(a)中雖將閘極導體層16a、閘極導體層5b、閘極絕緣層4a及閘極絕緣層4b各顯示一個，惟也可將這些層分割為複數個。例如，也可將閘極導體層16a與閘極絕緣層4a各自分割成兩個，並將所分 割的閘極導體層16a之各者作為板線的導體電極以連接於板線，並且使這些導體電極同步或非同步作動。
圖1(b)顯示於基板1的上側設置閘極絕緣層4a、4b、閘極導體層16a、5b，於基板1的下側設置閘極絕緣層4e、4d、閘極導體層16c、5d的實施型態。如圖1之(b)所示，於閘極絕緣層4a之上，設置閘極導體層16a，於閘極絕緣層4e(申請專利範圍之「第一閘極絕緣層」的一例)之下設置閘極導體層16c(申請專利範圍之「第一閘極導體層」的一例)。再者，也可將這些層的各者作為板線的導體電極以連接於PL1、PL2(申請專利範圍之「板線」的一例)，並且使該些導體層同步或非同步作動。同樣地，將閘極導體層5b設於閘極絕緣層4b之上，而於閘極絕緣層4d(申請專利範圍之「第二閘極絕緣層」的一例)之下設置閘極導體層5d(申請專利範圍之「第二閘極導體層」的一例)，也可將這些層的各者作為字元線的導體電極以連接於WL1、WL2(申請專利範圍之「字元線」的一例)，並且使該些導體層同步或非同步作動。藉此方式，亦可達成動態快閃記憶體的動作。
再者，圖1(b)中，閘極導體層16a、閘極導體層16c(申請專利範圍之「第一閘極導體層」的一例)之各者的工作函數都比閘極導體層5b、閘極導體層5d(申請專利範圍之「第二閘極導體層」的一例)的工作函數大，惟不論閘極導體層16a或閘極導體層16c之中任一方的工作函數與閘極導體層5b、閘極導體層5d之任一方的工作函數不同，效果也相同。
此外，圖1中顯示源極線SL連接於n+層3a而位元線BL連接於n+層3b的例子，惟即使位元線BL連接於n+層3a而源極線SL連接於n+層3b也能夠達成同樣的記憶體動作。
再者，圖1(a)、(b)中，基板1係設為p型或i型的半導體，惟基板1(申請專利範圍之「基板」的一例)之中也可存在雜質之濃度的輪廓(profile)。而且，以電洞為多數載子的p+層(以下將以高濃度含有受體雜質的半導體區域稱為「p+層」)形成n+層3a與3b時，若將基板設為n型或i型的半導體，則藉由將寫入的載子作為電子而可達成動態快閃記憶體的動作。
再者，以閘極導體層5b、閘極導體層5d(申請專利範圍之「第二閘極導體層」的一例)、閘極導體層16a、閘極導體層16c(申請專利範圍之「第一閘極導體層」的一例)所表示的閘極材料也可利用改變了雜質濃度的半導體來形成。再者，例如可為W、Pd、Ru、Al、TiN、TaN、WN等金屬、金屬的氮化物或其合金(包含矽化物)，例如TiN/W/TaN之積層構造。
再者，也可為閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)與閘極導體層16a(申請專利範圍之「第一閘極導體層」的一例)相互重疊的形狀。
參照圖2來說明圖1(a)所顯示的第一實施型態之動態快閃記憶體之寫入動作時的載子行為、蓄積、能帶圖。首先，n+層3a與n+層3b的多數載子為電子。例如，將n+poly(以下將以高濃度含有施體雜質的poly Si稱為「n+poly」)使用於連接於字元線WL的閘極導體層5b，將n+poly(以下將以高濃度含有施體雜質的poly Si稱為「n+poly」)使用於連接於板線PL的閘極導體層16a。對連接於源極線SL之n+層3a輸入例如0V，對連接於位元線BL之n+層3b輸入例如3V，對板線PL所連接的閘極導體層 16a輸入例如3V，對字元線WL所連接的閘極導體層5b輸入例如5V。結果，如圖2(a)所示，於閘極絕緣層4a、4b、4c的正下方的基板1形成空乏層區域8。再者，於具有連接於板線PL之閘極導體層16a的第一MOSFET中，在閘極導體層16a之下，反轉層12a形成於閘極絕緣層4a的正下方，惟閘極絕緣層4b之正下方的電位比閘極導體層5b大。因此，在從第一MOSFET至第二MOSFET的部分，反轉層消失，於連接於板線PL的閘極導體層16a之下的閘極絕緣層4a的正下方，存在夾止點(pinch off point)13。因此，具有閘極導體層16a的第一MOSFET係在飽和區域作動。
另一方面，於具有連接於字元線WL之閘極導體層5b的第二MOSFET中，由於閘極絕緣層4b之正下方的基板1的閘極絕緣層4b的界面電位一定比閘極導體層5b的界面電位低，所以不會存在夾止點而全面形成反轉層12b。於連接於此字元線WL的閘極導體層5b的下部全面形成的反轉層12b作為具有閘極導體層16a的第一MOSFET之實質的汲極而發揮功用。結果，在具有串聯連接的閘極導體層16a的第一MOSFET與具有閘極導體層5b的第二MOSFET之間的成為空乏層的區域8之中，夾止點13與反轉層12b之交界區域之間電場呈最大，而在此區域發生衝擊游離化現象。藉由此衝擊游離化現象，從連接於源極線SL的n+層3a朝向連接於位元線BL的n+層3b被加速的電子會衝擊Si晶格，藉由此運動能量而產生電子/電洞對。所產生的電子的一部分會流至閘極導體層16a、閘極導體層5b，然而大半會流至位元線BL所連接的n+層3b。
此外，也可以流動利用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流而產生電洞群以取代產生上述的衝擊游離化現象(例 如，參照E.Yoshida,T,Tanaka,“A Capacitorless 1T-DARM Technology Using Gate-Induced Drain-Leakage(GIDL)Current for Low-Power and High-Speed Embedded Memory”,IEEE Trans,on Electron Devices vol.53,pp.692-697(2006))。
圖2(b)顯示寫入剛完成後，所有的偏壓成為0V時的空乏層區域8與電洞群11。所產生的電洞群11為基板1的多數載子，雖然會因其濃度的傾斜而移動，然而會短時間地蓄積於基板1，在非平衡狀態中實質上充電成正偏壓。再者，空乏層內的電洞會因電場而移動至源極線SL側而與電子再結合。第一MOSFET與第二MOSFET的閾值電壓因暫時地蓄積於基板1的電洞而因正的基板偏壓效應而變低。藉此，如圖2(c)所示，字元線WL所連接的第二MOSFET的閾值電壓變低。將此寫入狀態分配為邏輯記憶資料“1”。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。例如即使對連接於源極線SL的n+層3a輸入例如0V，對連接於位元線BL的n+層3b輸入例如3V，對連接於板線PL的閘極導體層16a輸入例如5V，對連接於字元線WL的閘極導體層5b輸入例如2V，雖然夾止點13會往位元線側位移，然而以此方法也同樣能夠藉由衝擊游離化現象而將電洞蓄積於p層1。
依據本發明的構造，由於將n+poly使用於連接於字元線WL的閘極導體層5b，所以如以上所說明的方式，第二MOSFET成為表面通道型的MOSFET，載子移動的控制性變佳。與此同時，由於對於從字線WL 為正時形成的反轉層12b延伸的第一MOSFET而言的汲極邊緣會變得非常尖銳，所以衝擊游離化的效率變佳而能夠有效地達成動態快閃記憶體的“1”寫入。另一方面，藉由將工作函數比n+poly大的n+poly使用於連接於板線PL的閘極導體層16a，因衝擊游離化所產生的過剩的電洞如圖2(d)的能帶所示，會蓄積於與閘極絕緣層4a鄰接的基板1的表面附近。因此，與使用n+poly時相比較，可提升對於來自導體層16a之蓄積電洞的可控制性。再者，由於空乏層區域8僅形成於第二MOSFET附近，所以與將n+poly使用於閘極導體層16a時相比較，能夠增加可蓄積電洞之實效的體積。因此，作為此記憶元件，對基板提升整體的基板偏壓效應，而且，保持記憶的時間變長，“1”寫入的電壓裕度擴大。
此外，圖2中顯示以n+poly(工作函數5.15eV)與n+poly(工作函數4.05eV)的組合作為閘極導體層16a與閘極導體層5b的組合的例子，惟此態樣也可為Ni(工作函數5.2eV)與n+poly、Ni與W(工作函數4.52eV)、Ni與TaN(工作函數4.0eV)/W/TiN(工作函數4.7eV)等金屬、金屬的氮化物或其合金(包含矽化物)、積層構造。
接著，使用圖3來說明圖1(a)所示的第一實施型態的動態快閃記憶體之抹除動作機制。圖3(a)表示抹除動作前，在之前的周期藉由衝擊游離化所產生的電洞群11蓄積於基板1而所有的偏壓成為0V之瞬間後的狀態。如圖3之(b)所示，於抹除動作時，將源極線SL的電壓設成負電壓VERA。在此，VERA為例如-3V。結果，與基板1之初始電位的值無關地，構成源極線SL連接的源極之n+層3a與基板1之PN接合呈順偏壓。結果，在之前的週期因衝擊游離化所產生的儲存於基板1的電洞群11往連 接於源極線的n+層3a移動，基板1的電位與時間一同變低，第二MOSFET的閾值電壓比寫入“1”時更高而回復到初始的狀態。藉此，如圖3(c)所示，具有此連接於字元線WL的閘極導體層5b的第二MOSFET回復到原本的閾值。此基板1的抹除狀態成為邏輯記憶資料“0”。此外，於資料讀出中，藉由將施加於與板線PL相連的第一閘極導體層16a的電壓設成比邏輯記憶資料“1”時的閾值電壓高，並且比邏輯記憶資料“0”時的閾值電壓低，則即使如圖3(c)所示因讀出邏輯記憶資料“0”而將字元線WL的電壓提高，也可獲得不流動電流的特性。
此外，上述的施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為可進行抹除動作的其他動作條件。例如，即使將位元線BL設為1V，將字元線WL設為2V，將板線PL、源極線SL均設為0V，藉由蓄積於p層1的電洞與從源極側注入的電子的再結合也能夠達成抹除動作。再者，即使將位元線BL設為1V，將板線PL設為2V，將字元線WL、源極線SL均設為0V，也能夠以同樣的機制達成抹除動作。
依據本實施型態的構造，由於使用n+poly作為連接於板線PL的閘極導體層16a，所以基板1與n+層3a的界面狀態為均勻，且呈幾乎無空乏層的狀態，一旦對n+層3a施予負的電位就能夠非常有效率地促使電洞與電子的再結合，而能夠縮短抹除的時間。
使用圖4說明如本發明的圖1(b)所示的實施型態所示閘極導體層位於基板的上下側，且各個閘極導體層分割成複數個時的動態快閃記憶體之寫入狀態中的電洞載子的行為、蓄積、能帶圖。如圖4(a)所示，閘 極導體層16a與閘極導體層16c係分別使用n+poly形成在閘極絕緣層4a與閘極絕緣層4c上，閘極導體層5b與閘極導體層5d係分別使用n+poly形成在閘極絕緣層4b與閘極絕緣層4d上。與利用圖2所說明時相同，例如對連接於源極線SL的n+層3a輸入例如0V，對連接於位元線BL的n+層3b輸入例如3V，對分別連接於板線PL1與PL2的閘極導體層16a與閘極導體層16c輸入例如3V，對分別連接於字元線WL1與WL2的閘極導體層5b與閘極導體層5d輸入例如5V。結果，如圖4(a)所示，在位於閘極絕緣層4a、4b、4c、4d、4e、4f的正下方的基板1形成空乏層區域8。再者，具有閘極導體層16a與閘極導體層16c的第一MOSFET在飽和區域作動，在成為空乏層的區域8之中，夾止點13與反轉層12b或12d的交界區域之間電場最大，且在此區域會發生衝擊游離化現象。藉由此衝擊游離化現象，從連接於源極線SL所連接的n+層3a朝向位元線BL所連接的n+層3b被加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子-電洞對。
如圖4(a)所示，所產生的電洞群11短時間內蓄積於基板區域，非平衡狀態時實質地充電成正偏壓。字元線WL所連接的第二MOSFET的閾值電壓變低而能夠寫入“1”。於圖4(b)係在對於動態快閃記憶體進行“1”寫入剛完成後，將所有的偏壓設成0的瞬間所蓄積的電洞11的狀態與空乏層8一同顯示。此時的能帶係圖4(c)所示，所產生的電洞蓄積於基板1與閘極絕緣層4a及閘極絕緣層4b的交界附近，與使用n+poly時相比較，會提升對於來自閘極導體層16a及閘極導體層16c之蓄積電洞的控制性。而且，由於空乏層區域8僅形成於第二MOSFET附近，所以與將n+ poly使用於閘極導體層16a及閘極導體層16c時相比較，能夠增加可蓄積電洞之實效的體積。因此，就記憶元件而言對基板係提升整體的基板偏壓效應，而且保持記憶的時間變長，“1”寫入的電壓裕度擴大。再者，抹除時也依據以圖3所說明的理由而可獲得縮短抹除時間的功效。
此外，圖4所示的例子係對板線PL1與PL2賦予相同電壓，而且對字元線WL1與WL2賦予相同電壓，惟也可個別地賦予各自獨立的電壓，或是分別賦予經過同步之電壓的方式，依據本發明可獲得的功效也相同。
再者，於圖4中係使用相同材料作為板線PL1與PL2連接的閘極導體層16a及閘極導體層16c，惟此僅任何一方僅應用工作函數不同的材料，其功效也相同。例如圖5所示的例子係將n+poly使用於閘極導體層5a，將n+poly使用於閘極導體層16c並各自連接於板線PL1與PL2。寫入條件與於圖4所說明的偏壓條件相同。圖5(b)顯示對動態快閃記憶體進行“1”寫入動作剛完成後的電洞的模樣及當時的能帶。此情形下在寫入剛完成後的電洞會蓄積於接觸閘極導體層16c側的閘極絕緣層4c的正下方，而與到此為止已說明的方式同樣地具有提升“1”寫入時的電洞的蓄積效率，並縮短抹除動作時間的功效。
再者，本發明不僅如到此為止已說明的於基板1平面上形成元件的構造，本發明亦能夠於如以圖6所示的具有三維構造的SGT為基本的動態快閃記憶體發揮功效。圖6(a)中顯示在閘極絕緣層4a周圍使用n+poly而形成閘極導體層16a，在閘極絕緣層4b周圍使用n+poly而形成閘極導體層5b而成的動態快閃記憶體。在此，閘極導體層16a與閘極導體層 5b具有不同值的工作函數。再者，於圖6(b)中為了更易理解三維構造乃顯示去除了一部分的膜後的構造。此構造係例如對連接於源極線SL的n+層3a輸入例如0V，對連接於位元線BL的n+層3b輸入例如3V，對連接於板線PL的閘極導體層16a輸入例如3V，對連接於字元線WL的閘極導體層5b輸入例如5V。結果，具有閘極導體層16a的第一MOSFET在飽和區域動作，所產生的電洞群11短時間內蓄積於基板1，非平衡狀態時實質地充電成正偏壓。連接於字元線WL的第二MOSFET的閾值電壓變低而能夠進行“1”之寫入。於圖6(c)顯示將對於動態快閃記憶體進行“1”寫入剛完成後將所有的偏壓設成0的瞬間在閘極導體層16a的水平剖面所蓄積的電洞11的狀態。如圖6(c)所示，湧出的電洞蓄積於基板1與閘極絕緣層4a的交界附近，與使用n+poly時相比較，對於來自第一閘極導體層16a之蓄積電洞的控制力會變大。而且，由於空乏層區域8僅形成於第二MOSFET附近，所以與使用n+poly時相比較，能夠增加可蓄積電洞之實效的體積。由於上述方式，此記憶元件會提升對基板整體的基板偏壓效應，而且保持記憶的時間變長，“1”寫入的電壓裕度擴大。抹除時也依據以圖3所說明的理由而可獲得縮短抹除時間的功效。
這些功效在基板1的多數載子為電子且以圖2所示的在3a、3b的多數載子為電洞的動態快閃記憶體的情形時也可獲得同樣的功效。圖7(a)顯示基板1的多數載子為電子時，於動態快閃記憶體的構造中的寫入動作。例如，假設將n+poly使用於連接於字元線WL的閘極導體層16b，將n+poly使用於連接於板線PL的閘極導體層5a。第二MOSFET會成為以電洞作為多數載子之表面通道型MOSFET，載子移動的控制性變佳，並 且由於從第二MOSFET的反轉層延伸的汲極邊緣變得非常銳利，所以衝擊游離化的效率變佳，而可有效地進行動態快閃記憶體的“1”寫入。另一方面，因衝擊游離化所產生的過剩電子會蓄積於板線PL的表面附近，與使用p+poly時相比較，會提升對於來自閘極導體層5a之蓄積電洞的控制性，所以作為此記憶元件，對於基板可提升整體的基板偏壓的效應。而且，由於空乏層區域8僅形成於第二MOSFET附近，所以與將n+poly使用於閘極導體層5a時相比較，能夠增加可蓄積電子之實效的體積。因此，保持記憶的時間變長，“1”寫入的電壓裕度擴大(此時基板具有過剩電子時為邏輯資料“1”)。再者，抹除的情形依據到此為止已說明的理由也可獲得縮短抹除時間的功效，提升動態快閃記憶體的動作裕度。
再者，圖2中使用連接於字元線WL的閘極導體層5b與閘極導體層16a不重疊的構造進行了說明，惟即使如圖8(a)、(b)所示的閘極導體層5b與閘極導體層16a重疊的構造，對於本發明所能達成的動態快閃記憶體的功效也完全相同。
本實施型態具有以下記載的特徵。
(特徵1)
本發明的第一實施型態的動態快閃記憶體的寫入時藉由使用工作函數不同的閘極導體層，於邏輯資料“1”的寫入時，為了寫入而蓄積於基板的多數載子會蓄積於板線PL所連接的閘極導體層的正下方，所以其蓄積量變多且資訊保持時間變長。再者，於資料抹除時由於與源極線SL連接的n+層3a之間不會產生空乏層，所以能夠以短時間完成抹除。藉由上述的特 徵，能夠擴大記憶體的動作裕度，能夠降低記憶體的消耗電力，有助於記憶體的高速動作。
(特徵2)
於圖1的閘極導體層16a及閘極導體層16c於動態快閃記憶體的邏輯資料“1”寫入時蓄積過剩載子時，藉由使用與連接於字元線WL的閘極導體層不同的工作函數，由於閘極導體層16a或閘極導體層16c之正下方的閘極絕緣層4a或4c的正下方會蓄積過剩載子，所以其資料保持時間變長，而且能夠擴大動態快閃記憶體的動作電壓裕度。再者，在從邏輯資料“1”至“0”的抹除時在要拔除過剩載子的部分不會形成空乏層，所以能夠縮短抹除時間。藉由以上特徵，能夠實現高密度、高性能的動態快閃記憶體。
(特徵3)
本發明可應用於任何構造的動態快閃記憶體，只要是連接於板線PL與源極線SL之個別的閘極導體層之其中一者能夠改變工作函數，就可達成本發明的功效。
(特徵4)
於具有連接於板線PL與源極線SL之個別的閘極導體層相互重疊的構造之動態快閃記憶體，藉由改變相互的工作函數也可達成同樣的功效。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。此外，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
若使用本發明之使用半導體元件之記憶體功能，即能夠提供比以往更長的記憶時間、更少的消耗電力的高速的動態快閃記憶體。
1:基板
2:絕緣膜
3a,3b:n+層
4a,4b,4c,4d,4f:閘極絕緣層
4e:閘極絕緣層
5b,5d:閘極導體層
16a,16c:閘極導體層
BL:位元線
SL:源極線
PL,PL1,PL2:板線
WL,WL1,WL2:字元線

Claims (4)

  1. 一種使用半導體元件的記憶裝置，係具有：
    半導體基板，係沿水平方向延伸或沿垂直方向豎立；
    第一閘極絕緣層，係包圍前述半導體基板之一端側之側面的一部分或全部；
    第二閘極絕緣層，係與前述第一閘極絕緣層接近或相連，且包圍前述半導體基板之另一端側之側面的一部分或全部；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層，且其工作函數與第一閘極導體層不同，且未與第一閘極導體層電性連接；
    第一雜質層，係於前述半導體基板延伸的方向，位於前述第一閘極導體層之一端的外側；
    第二雜質層，係於前述半導體基板延伸的方向，位於前述第二閘極導體層之與第一雜質層相反之側之一端的外側；
    第一配線導體層，係連接於前述第一雜質層；
    第二配線導體層，係連接於前述第二雜質層；
    第三配線導體層，係連接於前述第一閘極導體層；及
    第四配線導體層，係連接於前述第二閘極導體層；
    並且，前述使用半導體元件的記憶裝置係控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，而進行：利用流動於前述第一雜質層與前述第二雜質層之間的電流，藉由衝擊游離化現象或閘極引發汲極漏電流而使半導體母體內產生電子群及電洞群的動作、將所產生的前述電子群及前述電洞群之中屬於前述半導體母體中的少數載子的前述電子群及前述電洞群之其中任一者去除的 動作、以及使屬於前述半導體母體中的多數載子的前述電子群及前述電洞群之其中任一者的一部分或全部殘留於與前述第一閘極絕緣層及前述第二閘極絕緣層都接觸的半導體母體的動作，以進行記憶體寫入動作，
    控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層前述第四配線導體層的電壓，將所殘留的屬於前述半導體母體中的多數載子的前述電子群及前述電洞群之其中任一者抽出，以進行記憶體抹除動作。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一配線導體層與前述第二配線導體層之一方為源極線，另一方為位元線，前述第三配線導體層為板線，前述第四配線導體層為字元線，
    藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，進行前述記憶體抹除動作與前述記憶體寫入動作，
    前述第一雜質層的多數載子為電子，前述半導體基板的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數大。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一配線導體層與前述第二配線導體層之一方為源極線，另一方為位元線，前述第三配線導體層為板線，前述第四配線導體層為字元線，
    藉由施加於前述源極線、前述位元線、前述板線及前述字元線的電壓，進行前述記憶體抹除動作與前述記憶體寫入動作，
    前述第一雜質層的多數載子為電洞，前述半導體基板的多數載子為電子，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數小。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第二閘極導體層以重疊的方式形成，且前述第一閘極導體層與前述第二閘極導體層的工作函數不同。
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