TW202341424A - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

本發明的使用半導體元件的記憶裝置係於基板上形成第一半導體層1，且於第一半導體層1的一部分具有沿垂直方向延伸的第一雜質層3及位於其上部的第二半導體層4，以第一閘極絕緣層2被覆於第一雜質層3與第二半導體層4的側壁及半導體層1，在此處形成的溝中具有第一閘極導體層22及第二絕緣層6，於第二半導體層4之上具有；第三半導體層8、位於該第三半導體層8的兩端之要與源極線SL相連的n+層7a及要與位元線BL相連的n+層7b、被覆第三半導體層8而形成的第二閘極絕緣層9、以及要與字元線WL相連的第二閘極導體層10。此時，第一閘極導體層22的工作函數具有比第二閘極導體層10的工作函數大的數值。控制施加於源極線SL、與第一閘極導體層22相連的板線PL、字元線WL、位元線BL的電壓，以進行：將藉由衝擊游離化現象或閘極引發汲極漏電流而在第三半導體層8的通道區域產生的電洞群保持在閘極絕緣層附近的資料保持動作、以及從n層3、n+層7a、n+層7b將此電洞群之中積蓄在p層4的電洞的一部分去除的資料抹除動作。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，LSI(Large Scale Integration：大型積體電路)技術開發上有記憶元件的高積體化、高性能化、低消耗電力化、高功能化之需求。
通常的平面型MOS電晶體中，通道係朝向沿半導體基板的上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極電晶體)係相對於半導體基板的上表面沿垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接有電阻可變元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、以及藉由電流使自旋磁矩的方向改變而使電阻變化的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參 照例如非專利文獻5)等的高積體化。此外，亦存在有不具電容之以一個MOS電晶體所構成的DRAM記憶單元(參照例如非專利文獻6)、具有兩組閘極電極與用以積存載子的溝部的DRAM記憶單元(參照例如非專利文獻8)等。然而，不具電容的DRAM會大幅受到來自浮體的字元線的閘極電極的耦合的影響，而存在有無法充分取得電壓差分邊限的問題。再者，當基板完全空乏化時，其弊害就會變大。本發明係有關不具電阻可變元件、電容等而可僅由MOS電晶體構成的使用半導體元件的記憶裝置。
[先前技術文獻]
[專利文獻]
專利文獻1：日本專利公開公報特開平2-188966號
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions, on Electron Devices Vol. 53, pp. 692-697 (2006)
非專利文獻8：Md. Hasan Raza Ansari, Nupur Navlakha, Jae Yoon Lee, Seongjae Cho, “Double-Gate Junctionless 1T DRAM With Physical Barriers for Retention Improvement”, IEEE Trans, on Electron Devices vol.67, pp.1471-1479 (2020)
非專利文獻9：Takashi Ohasawa and Takeshi Hamamoto, “Floating Body Cell -a Novel Body Capacitorless DRAm Cell”, Pan Stanford Publishing (2011)
記憶裝置中，無電容之單一電晶體型的DRAM(增益單元)中，字元線與具有浮動狀態的元件的主體的電容耦合大，在資料讀出時、寫入時等時候，字元線的電位振盪時，會有被作為是直接對半導體基板的主體傳達的雜訊的問題。結果，會引起誤讀出、記憶資料的錯誤改寫的問題，而難以達到無電容之單一電晶體型的DRAM的實用化。因此，必須解決上述問題且將DRAM記憶單元高密度化。
為了解決上述課題，本發明的記憶裝置係具有下列者而構成記憶單元：
基板；
第一半導體區域，係位於前述基板上；
第一雜質區域，係位於前述第一半導體區域的一部分的表面，且至少一部分為柱狀；
第二半導體區域，係以與前述第一半導體區域的柱狀部分相接的方式往垂直方向延伸；
第一絕緣層，係覆蓋前述第一半導體區域的一部分和前述第一雜質區域的一部分；
第一閘極絕緣層，係與前述第一絕緣層相接且包圍前述第一雜質區域與第二半導體區域；
第一閘極導體層，係與前述第一絕緣層和第一閘極絕緣層相接；
第二絕緣層，係以與前述第一閘極導體層和前述第一閘極絕緣層相接的方式形成；
第三半導體區域，係接觸於前述第二半導體區域；
第二閘極絕緣層，係包圍前述第三半導體區域的上部的一部分或全部；
第二閘極導體層，係覆蓋前述第二閘極絕緣層的上部的一部分或全部；
第二雜質區域及第三雜質區域，係在前述第三半導體區域所延伸的水平方向接觸於位於前述第二閘極導體層的一端的外側的第三半導體區域的側面；
第一配線導體層，係連接於前述第二雜質區域；
第二配線導體層，係連接於前述第三雜質區域；
第三配線導體層，係連接於前述第二閘極導體層；及
第四配線導體層，係連接於前述第一閘極導體層(第一發明)。
上述第一發明中，與前述第二雜質區域相連的前述第一配線導體層為源極線，與前述第三雜質區域相連的前述第二配線導體層為位元線，與前述第二閘極導體層相連的前述第三配線導體層為字元線，與前述第一閘極導體層相連的前述第四配線導體層為板線，且分別對源極線、位元線、板線、字元線施予電壓以進行記憶體的寫入、抹除(第二發明)。
上述第一發明中，前述第一閘極導體層與前述第二閘極導體層的工作函數不同(第三發明)。
上述第三發明中，前述第一雜質區域的多數載子為電子，前 述第二半導體區域的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數大(第四發明)。
上述第三發明中，前述第一雜質區域的多數載子為電洞，前述第二半導體區域的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數小(第五發明)。
上述第一發明中，前述第一雜質區域的多數載子與前述第一半導體區域的多數載子不同(第六發明)。
上述第一發明中，前述第二半導體區域的多數載子與前述第一半導體區域的多數載子相同(第七發明)。
上述第一發明中，前述第二雜質區域和前述第三雜質區域的多數載子與前述第一雜質區域的多數載子相同(第八發明)。
上述第一發明中，前述第一雜質區域的濃度比前述第二雜質區域、前述第三雜質區域低(第九發明)。
上述第一發明中，從前述第三半導體區域的底部至前述第一雜質區域的上部為止的垂直距離比從前述第三半導體區域的底部至前述第一閘極導體層的底部為止的垂直距離短(第十發明)。
上述第二發明中，將用以連接前述源極線和前述第二雜質區域的源極線接觸孔及第一配線導體層與鄰接的記憶單元共用(第十一發明)。
上述第二發明中，將用以連接前述位元線和前述第三雜質區域的位元線接觸孔及第二配線導體層與鄰接的記憶單元共用(第十二發明)。
上述第一發明中，第一閘極導體層藉由接觸於前述第一閘極導體層的第四絕緣層而分離，且分別連接於第一板線與第二板線並施加獨立的電壓(第十三發明)。
上述第十三發明中，其具有與前述第一板線相接的複數個記憶單元、以及與前述第二板線相接的複數個記憶單元，且相同的記憶單元未接觸於複數條板線(第十四發明)。
上述第一發明中，前述第一雜質區域的底部位於比前述第一絕緣層的底部深的位置，且前述第一雜質區域由複數個記憶單元共用(第十五發明)。
上述第一發明中，前述第一雜質區域由複數個記憶單元共用，且該等複數個記憶單元能夠同時進行抹除動作(第十六發明)。
上述第十二發明中，其具有與前述第一雜質區域相連的第五配線導體層，且前述第五配線導體層為控制線而且建構成能夠施加所希望的電壓(第十七發明)。
上述第一發明中，控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，而進行如下動作：藉由利用流動於前述第二雜質區域與前述第三雜質區域之間的電流造成之衝擊游離化現象、或閘極引發汲極漏電流，使前述第三半導體區域及前述第二半導體區域產生電子群與電洞群的動作；將所產生的前述電子群及前述電洞群之中屬於前述第三半導體區域及前述第二半導體區域中的少數載子的前述電子群及前述電洞群之其中任一者去除的動作；以及使屬於前述第三半導體區域及前述第二半導體區域中的多數載子的前述 電子群或前述電洞群之其中任一者的一部分或全部殘留於前述第三半導體區域及第二半導體區域的動作；藉此，進行記憶體寫入動作，
控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，從前述第一雜質區域、前述第二雜質區域、前述第三雜質區域之至少一處，使屬於所殘留的前述第二半導體區域或前述第三半導體區域中的多數載子的前述電子群或前述電洞群之其中任一者與前述第一雜質區域、前述第二雜質區域、前述第三雜質區域的多數載子再結合從而予以抽出，以進行記憶體抹除動作(第十八發明)。
1:p層(第一半導體區域、第一半導體層)
2:絕緣層(第一絕緣層)
3,3a,3b,3c:n層(第一雜質區域)
4,4a,4b,4c,4d:p層(第二半導體區域、雜質層)
5:閘極絕緣層(第一閘極絕緣層)
6:絕緣層(第二絕緣層)
7a:n+層(第二雜質區域)
7b:n+層(第三雜質區域)
7c:n+層
8,8a,8b,8c:p層(第三半導體區域、第三半導體層、半導體層)
9,9a,9b,9c:閘極絕緣層(第二閘極絕緣層)
10,10a,10b,10c:閘極導體層(第二閘極導體層)
11:電洞群
12:反轉層
13:夾止點
14:反轉層
20:基板
22,22-1,22-2:閘極導體層(第一閘極導體層)
25:閘極絕緣層(統合絕緣層2與閘極絕緣層5的總稱)
31:絕緣層(第三絕緣層)
32:絕緣層(第四絕緣層)
33a,33b,33c,33d:接觸孔
35,36:配線導體層(第一配線導體層)
37c,37d:接觸孔
38:絕緣膜
39:配線導體層(第二配線導體層)
41,41a,41b,41c:絕緣層
42,42a,42b,42c,42d:遮罩材料層
BL:位元線
CDC:控制線
PL:板線
PL1:板線(第一板線)
PL2:板線(第二板線)
SL:源極線
WL,WL1,WL2:字元線
圖1係第一實施型態的使用半導體元件的記憶裝置的剖面構造。
圖2係用以說明第一實施型態的使用半導體元件的記憶裝置的寫入動作、剛動作之後的載子的積蓄、單元電流的圖。
圖3係用以說明第一實施型態的使用半導體元件的記憶裝置的剛進行寫入動作之後的電洞載子的積蓄、抹除動作、單元電流的圖。
圖4A係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4B係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4C係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4D係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4E係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4F係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4G係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4H係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖4I係用以說明第一實施型態的記憶裝置的製造方法的圖。
圖5A係第二實施型態的使用半導體元件的記憶裝置的剖面構造。
圖5B係用以說明第二實施型態的記憶裝置的製造過程的圖。
圖6係第三實施型態的使用半導體元件的記憶裝置的俯視圖與剖面構造。
以下參照圖式來說明本發明的使用半導體元件的記憶裝置的構造、驅動方式、積蓄載子的動作。
(第一實施型態)
以下使用圖1至圖3來說明本發明第一實施型態的使用半導體元件的記憶裝置的記憶單元的構造與動作機制。使用圖1來說明本實施型態中的使用半導體元件的記憶體的單元構造。使用圖2來說明使用半導體元件的記憶體的寫入機制與載子的動作。使用圖3來說明資料抹除機制。
圖1顯示本發明第一實施型態中的使用半導體元件的記憶體的垂直剖面構造。基板20(申請專利範圍的「基板」的一例)上具有矽的p層1，該矽的p層1係含有受體雜質，具有p型導電型。並且，該記憶體係具有包含n層3(申請專利範圍的「第一雜質區域」的一例)的半導體及柱狀的p層4(申請專利範圍的「第二半導體區域」的一例)，該n層3係從p層1的表面沿垂直方向豎起呈柱狀且含有施體雜質，該p層4係位於該n 層3的上部且含有受體雜質。並且，該記憶體係具有第一絕緣層2(申請專利範圍的「第一絕緣層」的一例)及第一閘極絕緣層5(申請專利範圍的「第一閘極絕緣層」的一例)，該第一絕緣層2係遮覆p層1與n層3的一部分，該第一閘極絕緣層5係遮覆p層4的一部分。此外，第一絕緣層2、第一閘極絕緣層5係與第一閘極導體層22(申請專利範圍的「第一閘極導體層」的一例)相接。並且，該記憶體係具有第二絕緣層6(申請專利範圍的「第二絕緣層」的一例)，該第二絕緣層6係與閘極絕緣層5及閘極導體層22相接。並且，該記憶體係具有p層8(申請專利範圍的「第三半導體區域」的一例)，該p層8係包含接觸於p層4的受體雜質。
p層8的一側係具有包含施體雜質的n+層7a(申請專利範圍的「第二雜質區域」的一例)(以下將含有高濃度施體雜質的半導體區域稱為「n+層7a」)。p層8的n+層7a的相反側的另一側係具有n+層7b(申請專利範圍的「第三雜質區域」的一例)。
p層8的上表面係具有第二閘極絕緣層9(申請專利範圍的「第二閘極絕緣層」的一例)。此閘極絕緣層9係相接或接近於n+層7a、7b各者。並且，該記憶體係具有第二閘極導體層10(申請專利範圍的「第二閘極導體層」的一例)，該第二閘極導體層10係接觸於此閘極絕緣層9，且具有工作函數比位於半導體層8的相反側的第一閘極導體層22的工作函數更低。
藉此，形成包含基板20、p層1、絕緣層2、閘極絕緣層5、閘極導體層22、絕緣層6、n層3、p層4、n+層7a、n+層7b、p層8、閘極絕緣層9、閘極導體層10的使用半導體元件的記憶裝置。並且，將n+層 7a連接至屬於第一配線導電層的源極線SL(申請專利範圍的「源極線」的一例)，將n+層7b連接至屬於第二配線導電體的位元線BL(申請專利範圍的「位元線」的一例)，將閘極導體層10連接至屬於第三配線導電體的字元線WL(申請專利範圍的「字元線」的一例)，將閘極導體層22連接至屬於第四配線導電體的板線PL(申請專利範圍的「板線」的一例)。藉由操作源極線、位元線、板線、字元線的電位而使記憶體動作。以下將此記憶裝置稱為動態快閃記憶體。
本實施型態的記憶裝置係於基板20上配置一個上述動態快閃記憶體的單元或將複數個單元配置成二維狀。
再者，圖1中，p層1係採用p型半導體，然而雜質的濃度亦可存在摻雜分佈(profile)。此外，n層3、p層4、p層8的雜質的濃度亦可存在摻雜分佈。此外，p層4、p層8亦可獨立設定雜質的濃度、摻雜分佈。此外，俯視時，p層4的剖面可與p層4、p層8的接續面為相同形狀。再者，p層8與n+層7a、7b之間也可設置輕摻雜汲極(Lightly Doped Drain：LDD)。
再者，以電洞為多數載子的p+層(以下將含有高濃度受體雜質的半導體區域稱為「p+層」)形成n+層7a與n+層7b時，使用n型半導體作為p層1、p層4、p層8，使用p型半導體作為n層3，使用工作函數比閘極導體層10的工作函數更低的材料作為閘極導體層22，進行寫入的載子為電子的動態快閃記憶體的動作。
再者，圖1中，第一半導體層1係採用p型半導體，然而，即使使用n型半導體基板作為基板20，形成p阱(well)，將此作為第一半 導體層1來配置本發明的記憶單元，也可進行動態快閃記憶體的動作。
再者，圖1中係將絕緣層2與閘極絕緣層5區別顯示，然而，絕緣層2與閘極絕緣層5也可形成為一體者。以下亦有將絕緣層2與閘極絕緣層5一併稱為閘極絕緣層5的情形。
再者，圖1中，第三半導體層8係採用p型半導體，然而，第三半導體層8也可依據p層4的多數載子濃度、第三半導體層8的厚度、閘極絕緣層9的材料、厚度、閘極導體層10的材料，而使用p型、n型、i型之中的任意型態。
再者，圖1中係顯示p層8的底部與絕緣層6的上表面一致，然而，若p層8與絕緣層6接觸且p層4的底部比絕緣層6的底部更深，則p層4與p層8的界面亦可不與絕緣層6的上表面一致。
再者，不論基板20為絕緣體、半導體或導體，若可支持p層1，則可使用任意材料。
再者，閘極導體層22若為可隔著絕緣層2或閘極絕緣層5使記憶單元的一部分的電位改變且工作函數與閘極導體層10不同，則可為高濃度摻雜的半導體層，亦可為導體層。
再者，若要使第一至第四配線導體層分別不接觸，則亦可形成為多層。
再者，圖1中係圖示n層3的底部與絕緣層2的底部一致，然而，若n層3與p層1及絕緣層2二者皆接觸，則亦可不一致。
再者，閘極絕緣層5、9可使用例如SiO2膜、SiON膜、HfSiON膜、SiO2/SiN的積層膜等通常的MOS製程中使用的任意絕緣膜。
再者，圖1中係圖示閘極導體層10為平面型的MOSFET，然而，此也可使用閘極電極彎曲的形狀，例如更適於高密度化的鰭型或溝形的形狀。閘極導體層22也同樣地不必為平板的形狀。
再者，閘極導體層22若可隔著閘極絕緣層5使記憶單元的一部分的電位改變，並且，閘極導體層10若可隔著閘極絕緣層9使記憶單元的一部分的電位改變，則可為W、Pd、Ru、Al、TiN、TaN、WN之金屬、金屬氮化物、或其合金(包含矽化物)、例如可為TiN/W/TaN之積層構造，亦可由高濃度地摻雜的半導體來形成。
再者，圖1中說明了記憶單元相對於紙面的垂直剖面構造為矩形，然而，亦可為梯形、多角形，並且，俯視時，p層4剖面亦可為圓形。
再者，圖1所示例中，俯視時，第一閘極導體層22可包圍p層4整體，或是可覆蓋一部分。俯視時，第一閘極導體層22亦可分割成複數個。再者，第一閘極導體層22亦可沿垂直方向分割成複數個。再者，就剖面構造而言，圖1中，第一閘極導體層22存在於p層4的兩側，然而，若存在於某一側，藉此亦可進行動態快閃記憶體的動作。
參照圖2來說明本發明第一實施型態的動態快閃記憶體的寫入動作時的載子動作、載子積蓄、單元電流。首先，n+層7a與n+層7b的多數載子為電子，例如，使用p+poly(以下將含有高濃度受體雜質的poly Si稱為「p+poly」)作為連接於板線PL的閘極導體層22，使用n+poly(以下將含有高濃度施體雜質的poly Si稱為「n+poly」)作為連接於字元線WL的閘極導體層10，使用p型半導體作為第三半導體層8來進行說明。如圖 2(a)所示，將此記憶單元之中的MOSFET係以成為源極的n+層7a、成為汲極的n+層7b、閘極絕緣層9、成為閘極的閘極導體層10、成為基板的p層8作為構成要素來動作。對p層1施加例如0V，對源極線SL所連接的n+層7a施加例如0V，對位元線BL所連接的n+層7b施加例如2.0V，對板線PL所連接的閘極導體層22施加例如0V，對字元線WL所連接的閘極導體層10施加例如2.0V。在位於閘極導體層10之下的閘極絕緣層9的正下方的一部分形成反轉層12而存在夾止點(pinch off point)13。因此，具有閘極導體層10的MOSFET係在飽和區域進行動作。
結果，在具有閘極導體層10的MOSFET中，電場係在夾止點13與n+層7b的交界區域之間成為最大，而在此區域發生衝擊游離化現象。藉由此衝擊游離化現象，經加速的電子係從源極線SL所連接的n+層7a朝向位元線BL所連接的n+層7b衝擊Si晶格，藉由此動能而產生電子、電洞對。所產生的電洞因其濃度斜率而朝向電洞濃度較低的一方擴散。再者。所產生的電子的一部分會流至閘極導體層10，但大部分係流至位元線BL所連接的n+層7b。
此外，亦可藉由閘極引發汲極漏電流(Gate Induced Drain Leakage；GIDL)而產生電洞對來取代產生上述衝擊游離化現象(參照例如非專利文獻7)。
圖2(b)係顯示剛寫入之後，字元線WL、位元線BL、板線PL、源極線SL所有的電極成為0V時，位於p層4與p層8的電洞群11。所產生的電洞群11雖為p層4與p層8的多數載子，然而所產生的電洞濃度會暫時在p層8的區域呈高濃度，而因其濃度的斜率而朝p層4一方擴 散移動。再者，由於使用工作函數比n+poly高的p+poly作為第一閘極導體層22，所以會高濃度地積蓄於p層4的第一閘極絕緣層5附近。結果，相較於p層8的電洞濃度，p層4的電洞濃度成為高濃度。由於p層4與p層8電性連接，所以實質上將具有閘極導體層10的MOSFET基板的p層8充電成正偏壓。再者，空乏層內的電洞會移動至源極線SL側、位元線BL側或n層3，漸漸與電子再結合，然而，具有閘極導體層10的MOSFET的閾值電壓會因暫時積蓄於p層4與p層8的電洞所致的正的基板偏壓效果而變低。藉此，如圖2(c)所示，具有字元線WL所連接的閘極導體層10的MOSFET的閾值電壓變低。將此寫入狀態分配為邏輯記憶資料“1”。
在此，施加於位元線BL、源極線SL、字元線WL、板線PL的上述電壓條件係用以進行寫入動作的一例，源極線SL為0V時亦可採用2.0V(BL)/0V(PL)/2.0V(WL)、1.0V(BL)/-0.5V(PL)/1.5V(WL)、1.5V(BL)/-1V(PL)/2.0V(WL)等組合，除此之外，亦可為可進行寫入動作的其他動作條件。
再者，圖2顯示以p+poly(工作函數5.15eV)與n+poly(工作函數4.05eV)的組合作為閘極導體層22與閘極導體層10的組合的例子，然而，亦可為Ni(工作函數5.2eV)與n+poly、Ni與W(工作函數4.52eV)、Ni與TaN(工作函數4.0eV)/W/TiN(工作函數4.7eV)等金屬、金屬的氮化物或其合金(包含矽化物)、積層構造。
依據本實施型態的構造，由於具有字元線WL所連接的閘極導體層10的MOSFET的p層8電性連接於p層4，所以藉由調節p層4的體積而可自由地改變可積蓄所發生的電洞的容量。亦即，為了增長保持 時間，例如可加深p層4的深度。因此，p層4的底部要位於比p層8的底部更深的位置。再者，相較於積蓄有電洞載子的部分(在此為p層4、p層8的體積)，可將與電子再結合有關的n層3、n+層7a、n+層7b接觸的面積刻意地縮小，所以可抑制與電子的再結合，而可延長所積蓄的電洞的保持時間。再者，由於使用p+poly作為閘極導體層22，故所積蓄的電洞係積蓄於與第一閘極絕緣層5相接的屬於第二半導體層的p層4的界面附近，而且，由於電洞可積蓄於成為資料消失的原因之電子與電洞的再結合的根源的pn接合部分，亦即積蓄於與n+層7a、n+層7b和p層8的接觸部分分離之處，所以可穩定地積蓄電洞。因此，此記憶單元可對基板提升整體的基板偏壓效果，延長保持記憶的時間，擴大“1”寫入的電壓差分邊限。
接著，使用圖3來說明抹除動作機制。圖3(a)顯示抹除動作前，先前的周期中藉由衝擊游離化所產生的電洞群11積蓄於p層4與p層8且所有的偏壓剛成為0V之後的狀態。如圖3(b)所示，抹除動作時，使源極線SL的電壓成為負電壓VERA。並且，使板線PL的電壓成為2V。在此，VERA例如為-0.5V。結果，源極線SL所連接之成為源極的n+層7a與p層8的PN接合成為順向偏壓而無關於p層8的初始電位的值。結果，先前的週期中因衝擊游離化所產生而儲存於p層4及p層8的電洞群11往源極線所連接的n+層7a移動。再者，對板線PL施加2V的電壓的結果，於閘極絕緣層5與p層4的界面形成反轉層14而與n層3接觸。因此，積蓄於p層4的電洞從p層4流向n層3、反轉層，與電子再結合。結果，p層4與p層8的電洞濃度隨著時間經過而變低，MOSFET的閾值電壓比寫入“1”時更高而回復到初始的狀態。藉此，如圖3(c)所示，具有此字元線WL 所連接的閘極導體層10的MOSFET回復到原本的閾值。此動態快閃記憶體的抹除狀態為邏輯記憶資料“0”。
依據本實施型態的構造，相較於資料寫入時，在資料抹除時可有效地增加電子、電洞的再結合面積。因此，可在短時間內達邏輯資訊資料“0”的安定狀態，提升此動態快閃記憶元件的動作速度。
在此，施加於位元線BL、源極線SL、字元線WL、板線PL的上述電壓條件為用以進行抹除動作的一例，亦可為可進行抹除動作的其他的電壓條件。例如，上述說明了將閘極導體層22偏壓為2V的例子，然而，若抹除時，例如位元線BL偏壓為0.2V，源極線SL偏壓為0V，第一與第二閘極導體層偏壓為2V，則可於p層8與閘極絕緣層9的界面及p層4與絕緣層2的界面形成以電子為多數載子的反轉層，可增加電子與電洞的再結合面積，而且因電子為多數載子的電流流於位元線BL與源極線SL之間而可更積極地縮短抹除時間。
再者，若使絕緣層2及絕緣層6的膜厚與閘極絕緣層5為相同程度的膜厚，於資料抹除時，例如對板線PL施加2V，則可藉由反轉層14將n+層7a或7b與n層3連接而可縮短資料的抹除時間。除此之外，可於閘極絕緣層5與p層4的界面形成反轉層14，且於其上所蓄積的電洞與電子可再結合的條件，例如，源極線SL為0V時亦可採用0.5V(BL)/2V(PL)/-1V(WL)、0.5V(BL)/2V(PL)/0.5V(WL)、-0.5V(BL)/3V(PL)/0V(WL)等組合，施加於位元線BL、源極線SL、字元線WL、板線PL的上述電壓條件亦可為可進行抹除動作的其他動作條件。
再者，依據本實施型態，用以讀寫資訊的MOSFET的構成要 素之一的p層8係與p層1、n層3、p層4電性連接。而且，可對閘極導體層22施加預定電壓。因此，不論是寫入動作中、抹除動作中，例如，也不會如SOI構造般地，在MOSFET動作中，基板偏壓因浮動狀態而不穩定，也不會使閘極絕緣層9之下的半導體部分完全空乏化。MOSFET的閾值、驅動電流等因而難以受到動作狀況影響。如此，MOSFET的特性可藉由調整p層8的厚度、雜質的種類、雜質濃度、摻雜分佈、p層4的雜質濃度、摻雜分佈、閘極絕緣層9的厚度、材料、閘極導體層10、22的工作函數，而大幅度地設定有關所希望的記憶動作的電壓。再者，由於不使MOSFET之下完全空乏化而使空乏層往p層4的深度方向擴展，所以幾乎不受來自不具電容的DRAM的缺點之浮體的字元線的閘極耦合的影響。亦即，依據本實施型態，可設計較寬的動態快閃記憶體的動作電壓的差分邊限。
再者，依據本實施型態，亦有防止記憶單元誤動作的功效。記憶單元的動作中，會因目的單元的電壓操作而對位於單元陣列內的目的以外的單元的一部分的電極施加不須要的電壓，而會有誤動作的大問題(例如非專利文獻9)。亦即，就誤動作的現象而言，例如寫入“1”的單元因其他的單元動作而成為“0”，或寫入“0”的單元因其他的單元動作而成為“1”(以下將因此誤動作所致的現象稱為不良干擾)。依據本實施型態，原本寫入“1”作為資料資訊時，相較於電晶體動作而引起的電子與電洞的再結合量，所積蓄的電洞的量可藉由調節p層4的深度來增加，即使是會在以往的記憶體中發生的不良干擾的條件，對MOSFET的閾值變動造成的影響亦少而難以發生不良干擾。再者，原本寫入“0”作為資料資訊時，即使因讀出時的電 晶體動作而引起非希望的電洞的產生，亦會立刻擴散至p層4，同樣地，若p層4的深度夠深，則p層4與p層8的電洞濃度的變化率小，此情況下對MOSFET的閾值造成的影響亦少，相較於以往，可減少發生不良干擾的機率。因此，依據本實施型態，成為優異的防止記憶體的不良干擾的構造。
再者，資料資訊為“0”時，保持的期間會有單元內的空乏層產生的電洞、電子對的電洞積蓄於p層8而使資料從“0”改變成“1”的可能性，然而，依據本發明的構造，由於電洞係以較高濃度積蓄於p層4，所以不會對位於MOSFET的正下方的p層8的電洞濃度變化造成大的影響，因而可穩定地保持“0”資料資訊。
此外，資料保持的期間，如上所述的狀態，即使第一閘極導體層與第二閘極導體層的工作函數相同，對位元線BL、字元線WL、源極線SL施加0V，對板線PL施加-0.5V時，亦可獲得同樣的功效而包含於本發明的範圍。惟，若考量到使單元內部產生負電壓進而適時地控制此負電壓的產生的困難度時，改從電極的電位控制的觀點來考量，對於第一閘極導體層、第二閘極導體層使用具有不同工作函數的材料乃為簡便的方法。
再者，從圖1的構造可知，包含p層8、n+層7a、7b、閘極絕緣層9、閘極導體層10的元件構造不僅可形成此記憶單元，且可共通於此記憶單元以外的包含一般的CMOS構造的MOS電路。因此，此記憶單元可容易與以往的CMOS電路組合。
以下使用圖4A至圖4I來顯示本實施型態的動態快閃記憶體的製造方法。各圖中，(a)為俯視圖，(b)為沿(a)的X-X’線的垂直剖面圖， (c)為沿(a)的Y-Y’線的垂直剖面圖。在此，對於與圖1所示的構成部分相同或類似的構成部分係標記數字相同的符號。
如圖4A所示，於基板20上，從下起形成p層1、n層3、p層4、絕緣層41、遮罩材料層42。在此，基板可為半導體也可為絕緣膜。再者，n層3可為阱層。再者，絕緣層41可使用例如矽氧化膜，遮罩材料層42可使用矽氮化膜等。
接著，如圖4B所示，將成為記憶單元的區域中，以遮罩材料層42a至42d作為遮罩，以反應離子蝕刻法(Reactive Ion Etching；RIE)蝕刻絕緣層41、p層4及n層3。在此，圖4B中係繪示蝕刻而成的溝的底部與n層3的底部一致，然而若溝的底部相較於n層3的上部位於更深的位置，則溝的底部可比n層3的底部更淺亦可更深。
接著，如圖4C所示，藉由氧化而於蝕刻後殘留的p層4與n層3的側壁與底部選擇性地形成絕緣層2。圖1至圖3中，閘極絕緣層5、絕緣層2係分別標記，惟圖3之後，將閘極絕緣層5與絕緣層2統合標記為閘極絕緣層25。雖未圖示，但亦可使用例如原子層沉積技術(Atomic Layer Deposition；ALD)，於整體形成氧化膜。此時，遮罩材料層42的周圍亦形成閘極絕緣層25。
接著，如圖4D所示，以摻雜高濃度的硼的多晶矽作為閘極導體層22，藉由例如CVD法於全面堆積之後，藉由選擇RIE法進行回蝕(etch back)，蝕刻成為閘極導體層22的上表面位於比p層4的上表面更低的位置。
接著，如圖4E所示，藉由例如CVD法，於全面形成絕緣層 6。
接著，如圖4F所示，藉由化學機械研磨技術(Chemical Mechanical Polishing；CMP)研磨絕緣層6至遮罩材料層42a至42d的表面露出為止，再選擇性地去除遮罩材料層42a至42d。再者，蝕刻絕緣層6且同時期地蝕刻絕緣層41至p層4的表面現出為止。
接著，如圖4G所示，藉由例如CVD法，從p層4起，以成為連續的結晶層之條件，成長半導體層8，之後，去除記憶單元之中作為MOSFET來動作的必要部分以外的部分。
接著，如圖4H所示，形成閘極絕緣層9並且以工作函數比閘極導體層22低的n+poly形成閘極導體層10，而加工成為各個記憶單元中的MOSFET的閘極電極。圖4H中係標記為閘極絕緣層9c、9b、9c以及閘極導體層10a、10c。其後，自對準地形成n+層7a、n+層7b。
接著，如圖4I所示，於全面形成絕緣層31之後，對於各個記憶單元開設接觸孔33a至33d。之後，形成配線導體層35、36。配線導體層35將連接至源極線SL。接著，形成絕緣膜38之後，開設接觸孔37c、37d，再形成配線導體層39。配線導體層39將連接至位元線BL。
在此，圖4I(a)的俯視圖中，實際的上部僅有第二配線導體層39及絕緣膜38，惟為了助於理解，亦圖示了主要的下層部分的p層4a至4d、閘極導體層10a、10c、及接觸孔33a、33b、33c、33d、37c、37d。注目於位於圖4I(c)的X-X’、Y-Y’的交點的記憶單元，將主要構成要素與圖1對比來標記時，成為n層3(圖1)/n層3(圖4I)(以下的圖的引用亦同)、p層4/p層4a、半導體層8/半導體層8a、連接於源極線SL的n+ 層7a/n+層7a、連接於位元線BL的n+層7b/n+層7c、閘極絕緣層9/閘極絕緣層9a、連接於字元線WL的閘極導體層10/閘極導體層10a、連接於板線PL的閘極導體層22/閘極導體層22。
再者，本實施型態中，以雜質層4為p型，使用p+poly作為閘極導體層22，使用n+poly作為閘極導體層10的例子進行了說明，然而若閘極導體層22的工作函數比閘極導體層10的工作函數大，則亦可為例如p+poly(5.15eV)/W與TiN的積層(4.7eV)、p+poly(5.15eV)/矽化物與n+poly(4.05eV)的積層、TaN(5.43eV)/W與TiN的積層(4.7eV)等組合。再者，雜質層4為n型時，若閘極導體層22的工作函數比閘極導體層10的工作函數小，則例如將n+poly使用作為閘極導體層22，將p+poly使用作為閘極導體層10，亦可獲得同樣的功效。在此，閘極導體層10、22可為半導體、金屬或其化合物。
再者，圖4A至圖4I中，溝的形狀係使用矩形的垂直剖面進行了說明，但亦可為梯形的形態。
再者，本實施型態中係以底面為四角形的柱狀來顯示n層3及p層4，但亦可為上述以外的具有多角形或圓形的底面的柱狀。
再者，n層3若存在於將會成為記憶單元所在的區域即可。因此，圖4A中雖圖示在p層1之上全面形成n層3，但亦可僅在p層1之上的經選定的區域形成n層3。
再者，遮罩材料層42a至42d與閘極絕緣層25的材料若為蝕刻時可取得選擇比例者，則可為任意材料。
再者，圖4F中係使用遮罩材料層42a至42d作為CMP的結 束點材料，但亦可使用閘極絕緣層25、絕緣層6、p層4等。
再者，也可使用例如SiO2膜、SiON膜、HfSiON膜或SiO2/SiN的積層膜等通常於MOSFET製程中使用的任意絕緣膜作為閘極絕緣層25或閘極絕緣層9(9a至9d)。
再者，本說明中揭示了為了連接位元線BL而分別形成配線導體層36與配線導體層39的方法，但亦可使用嵌入法(damascene)等以一次的製程來形成配線導體層36、39及接觸孔33c、37c。
再者，圖4A至圖4I中圖示了閘極導體層10、半導體層8、全部的配線導體層平行於X-X’軸或Y-Y’軸，或沿垂直方向延伸，惟此等構成要素亦可朝向傾斜方向延伸。
再者，本實施型態係顯示記憶單元以外的包含周邊電路的MOS電路部分，惟就此部分而言，當可理解若使用與圖4G的p層8的部分相同遮罩，且控制各自的雜質濃度，則可在製成MOSFET後，以相同的製程來形成用於記憶單元以外的電路的MOSFET。
本實施型態係具有以下記載的特徵。
(特徵1)
本發明第一實施型態的動態快閃記憶體中，形成MOSFET的通道的基板區域係由被絕緣層2、閘極絕緣層5及n層3所包圍的p層4與p層8所構成。由於為此種構造，所以於邏輯資料“1”的寫入時產生的多數載子可積蓄於p層8與p層4，而可使其數量增加。再者，由於使用工作函數比閘極導體層10大的材料作為閘極導體層22，所以可將寫入時所產生的電洞積蓄於接近閘極導體層22處的p層4的界面附近，資料保持時間變長。 再者，於資料抹除時，藉由對閘極導體層22施予正電壓以形成反轉層，有效地增加電洞與電子的再結合面積而增加與電子的再結合面積，短時間即完成抹除。因此，可擴大記憶體的動作差分邊限，可減少消耗電力，而有助於記憶體的高速動作。
(特徵2)
本發明第一實施型態的動態快閃記憶體之中的MOSFET的構成要素之一的p層8係與p層4、n層3、p層1連接，並且，藉由調整對閘極導體層22施加的電壓，閘極絕緣層9之下的p層8、p層4不會完全空乏化。因此，MOSFET的閾值、驅動電流等難以受到記憶體的動作狀況的影響。再者，由於MOSFET之下不會完全空乏化，所以不會大幅受到來自不具電容的DRAM的缺點之浮體的字元線的閘極電極耦合的影響。亦即，依據本發明，可設計較寬的動態快閃記憶體的動作電壓的差分邊限。
(特徵3)
本發明第一實施型態的動態快閃記憶體之中的MOSFET的構成要素之一的p層8係與p層4連接，相較於例如以往的無電容DRAM(非專利文獻6、9)，寫入資訊資料“1”時的電洞積蓄量可增大達10倍以上。因此，即使讀寫目的以外的電壓施加於記憶單元而發生干擾要因，所寫入的資訊資料“1”的資料亦難以消失。再者，曾對記憶體寫入資訊資料“0”時，即使讀寫目的以外的電壓施加於記憶單元而發生干擾要因，因而在記憶單元內產生目的以外的電洞時，亦不會產生將此資訊在短時間內轉換成“1”的電洞量。就結果而言，本發明係優異的防止不良干擾的記憶單元構造。
(特徵4)
由於單元的MOSFET的閘極電極成為包圍p層8的構造，有效的通道寬度變寬，所以可增大寫入之際的剩餘電洞的量，且由於可增大單元電流，所以可使記憶體高速動作。
(特徵5)
圖4I所示的動態快閃記憶體的n+層7a、要連接至源極線SL的配線導體層35及接觸孔33a係與彼此相鄰的單元共用。再者，要連接至位元線BL的配線導體層36、39及接觸孔33c、37c係與彼此相鄰的單元共用。因此，本發明的動態快閃記憶體的單元面積係取決於p層8a、8b與閘極導體層10a、10c各者的輪廓與所占空間，或配線導體層35、36的輪廓與所占空間。因此，將製造上的最小尺寸設為F時，單元面積為4F2，可提供細微的記憶單元。
(第二實施型態)
以下使用圖5來說明本發明第二實施型態的動態快閃記憶體。圖5中，對於與圖1、圖4等圖中相同或類似的構成部分係標記數字相同的符號。
如圖5A(c)所示，藉由絕緣層32(申請專利範圍的「第四絕緣層」的一例)將圖4I中的閘極導體層22分離成閘極導體層22-1與22-2。伴隨於此，板線係分離成與閘極導體層22-1相連的板線PL1(申請專利範圍的「第一板線」的一例)以及與閘極導體層22-2相連的板線PL2(申請專利範圍的「第二板線」的一例)。因此，可對板線PL1、PL2施加不同的電壓。再者，圖5A(a)係其平面圖，(c)係沿Y-Y’線的垂直剖面圖。此種形態亦與第一實施型態同樣地對源極線SL、板線PL1、PL2、字元線WL、位元線BL施加電壓而可藉此進行動態快閃記憶體的動作。
使用圖5B顯示製造方法的一例，其圖示的狀態係在圖4D的製程結束之後，藉由通常使用的微影蝕刻技術將閘極導體層22的一部分蝕刻而形成溝，並且於其溝形成絕緣層32。之後，同樣地進行圖4E至圖4I的製程即可製成圖5A的單元構造。
圖5B中顯示了製造過程的剖面圖與俯視圖，其圖示了對於閘極導體層22-1與22-2之間，藉由通常使用的微影蝕刻技術，於閘極導體層22的一部分形成溝，並且於其溝形成絕緣層32。之後，直接前進至圖4E的製程，於形成絕緣層6的同時填埋此溝。當然地，亦可堆積絕緣層6兼作為絕緣層32，此時，絕緣層6與絕緣層32係由相同的材料形成。
以下說明本發明第二實施型態的動態快閃記憶體的讀出動作時的電壓操作。在此考量要將連接於字元線WL1的資訊讀出的情形。例如，對字元線WL1施加1V，對位元線BL施加0.5V，對板線PL1施加1V，對板線PL2施加0V，對源極線SL施加0V的情形下，連接於字元線WL2的MOS電晶體的閾值比連接於字元線WL1的MOS電晶體的閾值高0.4V左右。當然地，可藉由施加於板線PL1、PL2的電壓來操作此閾值。即使藉由此閾值的操作使字元線WL1動作，與字元線WL2相連的MOSFET的實際的閾值也變高而幾乎不動作，因此，可減小造成干擾要因的影響，可大幅地改善第一實施型態中說明的不良干擾。
在此，圖5A的例子係顯示以絕緣層32將閘極導體層22分割為二的例子，惟分割的部位可任意設定，且可在相同的閘極絕緣層之中配置所希望的數量的記憶單元。
再者，絕緣層32可使用例如SiO2膜、SiON膜、HfSiON膜、 SiO2/SiN的積層膜等通常在MOS製程中使用的任意絕緣膜。
本實施型態係具有以下記載的特徵。
(特徵1)
與實施型態1同樣地對源極線SL、位元線BL施加電壓，且對兩條板線PL1、PL2分別施加獨立的電壓，而可藉此進行動態快閃記憶體的動作。本發明第二實施型態的動態快閃記憶體的單元中，將所設置的要與板線PL1相連的閘極導體層22-1，以及要與板線PL2相連的閘極導體層22-2電性分離，而可獨立地設定電壓。因此，藉由將對於與作為讀出資料資訊的對象的記憶體連接的板線PL的電極施加的電壓以及對於其以外的板線PL的電極施加的電壓予以改變，可更減少第一實施型態中說明的不良干擾。
(特徵2)
本發明第二實施型態的動態快閃記憶體由於將板線PL的電極分割而可分別操作，所以可減少其操作之際消耗的電力。而且亦可在積體電路之中再利用其充放電之際輸出的電力。
(第三實施型態)
以下使用圖6來說明本發明第三實施型態的動態快閃記憶體。圖6中對於與圖1相同或類似的構成部分係標記數字相同的符號。
如圖6(a)所示，n層3的底部位於比絕緣層2深的位置，且複數個單元共用n層3。除此之外係與圖1相同。此情形下，絕緣層2可接觸於p層1，亦可不接觸於p層1。此種形態亦與第一實施型態同樣地對源極線SL、板線PL、字元線WL、位元線BL施加電壓，而可藉此進行動 態快閃記憶體的動作。
再者，如圖6(b)所示，複數個單元共用n層3時，藉由連接於作為第五配線導體層的控制線CDC(申請專利範圍的「控制線」的一例)而施加電壓，亦可同時操作複數個記憶體的動作。
再者，邏輯記憶資料“1”寫入之際，除了第一實施型態的電壓施加條件之外，例如對控制線CDC施加1V以使與p層4的接合不成為順向時，可抑制電子與電洞的再結合，促進電洞的積蓄。
再者，將記憶資料抹除成“0”時，例如，即使將閘極導體層22設為2V，將控制線CDC設為1V，而將此等構成以外的電位設為0V時，亦可在與閘極導體層22接觸的閘極絕緣層5與p層4的界面產生反轉層，促使電洞與電子的再結合，且可從n層3或n+層7a、7b補充因再結合而損失的電子，因此，可迅速地排出原積蓄在記憶單元內的電洞。特別是由於複數個單元共用此n層3，因此，可一次進行多數個記憶單元的資訊抹除動作。如此，依據第三實施型態，藉由調整對控制線CDC施加的電壓而可更擴大第一實施型態的邏輯記憶資料的“1”寫入、“0”抹除動作的差分邊限。
本實施型態係具有以下記載的特徵。
(特徵1)
與第一實施型態同樣地對源極線SL、板線PL、字元線WL、位元線BL施加電壓，而可藉此進行動態快閃記憶體的動作，再者，藉由對控制線CDC施加電壓而能夠擴大記憶資訊資料的“1”寫入、“0”抹除的動作差分邊限，並且可進行高速的記憶動作。
(特徵2)
由於n層3之中具有複數個單元，所以可一次地對複數個單元進行“0”抹除。
再者，本發明在不脫離本發明的廣義的精神與範圍下，可進行各式各樣的實施型態及變形。此外，上述各實施型態係用以說明本發明的實施例而非用以限定本發明的範圍。上述實施例及變形例可任意組合。而且，即使因應需要而去除上述實施型態的構成要件的一部分者，亦包含於本發明的技術思想的範圍內。
[產業利用性]
若使用本發明之使用半導體元件的記憶裝置之功能，相較於以往，可提供保持記憶時間長，消耗電力少的高速的動態快閃記憶體。
1:p層(第一半導體區域)
2:第一絕緣層
3:n層(第一雜質區域)
4:p層(第二半導體區域)
5:第一閘極絕緣層
6:第二絕緣層
7a:n+層(第二雜質區域)
7b:n+層(第三雜質區域)
8:p層(第三半導體區域)
9:閘極絕緣層(第二閘極絕緣層)
10:閘極導體層(第二閘極導體層)
22:閘極導體層(第一閘極導體層)
BL:位元線
PL:板線
SL:源極線
WL:字元線

Claims (18)

  1. 一種使用半導體元件的記憶裝置，係具有下列者而構成記憶單元：
    基板；
    第一半導體區域，係位於前述基板上；
    第一雜質區域，係位於前述第一半導體區域的一部分的表面，且至少一部分為柱狀；
    第二半導體區域，係以與前述第一半導體區域的柱狀部分相接的方式往垂直方向延伸；
    第一絕緣層，係覆蓋前述第一半導體區域的一部分和前述第一雜質區域的一部分；
    第一閘極絕緣層，係與前述第一絕緣層相接且包圍前述第一雜質區域與第二半導體區域；
    第一閘極導體層，係與前述第一絕緣層和第一閘極絕緣層相接；
    第二絕緣層，係以與前述第一閘極導體層和前述第一閘極絕緣層相接的方式形成；
    第三半導體區域，係接觸於前述第二半導體區域；
    第二閘極絕緣層，係包圍前述第三半導體區域的上部的一部分或全部；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層的上部的一部分或全部；
    第二雜質區域及第三雜質區域，係在前述第三半導體區域所延伸的水平方向接觸於位於前述第二閘極導體層的一端的外側的第三半導體區域的側面；
    第一配線導體層，係連接於前述第二雜質區域；
    第二配線導體層，係連接於前述第三雜質區域；
    第三配線導體層，係連接於前述第二閘極導體層；及
    第四配線導體層，係連接於前述第一閘極導體層。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，與前述第二雜質區域相連的前述第一配線導體層為源極線，與前述第三雜質區域相連的前述第二配線導體層為位元線，與前述第二閘極導體層相連的前述第三配線導體層為字元線，與前述第一閘極導體層相連的前述第四配線導體層為板線，且分別對源極線、位元線、板線、字元線施予電壓以進行記憶體的寫入、抹除。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第二閘極導體層的工作函數不同。
  4. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域的多數載子為電子，前述第二半導體區域的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數大。
  5. 如請求項3所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域的多數載子為電洞，前述第二半導體區域的多數載子為電洞，前述第一閘極導體層的工作函數比前述第二閘極導體層的工作函數小。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域的多數載子與前述第一半導體區域的多數載子不同。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二半導體區域的多數載子與前述第一半導體區域的多數載子相同。
  8. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二雜質區域和前述第三雜質區域的多數載子與前述第一雜質區域的多數載子相同。
  9. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域的濃度比前述第二雜質區域、前述第三雜質區域低。
  10. 如請求項1所述之使用半導體元件的記憶裝置，其中，從前述第三半導體區域的底部至前述第一雜質區域的上部為止的垂直距離比從前述第三半導體區域的底部至前述第一閘極導體層的底部為止的垂直距離短。
  11. 如請求項2所述之使用半導體元件的記憶裝置，其中，將用以連接前述源極線和前述第二雜質區域的源極線接觸孔及第一配線導體層與鄰接的記憶單元共用。
  12. 如請求項2所述之使用半導體元件的記憶裝置，其中，將用以連接前述位元線和前述第三雜質區域的位元線接觸孔及第二配線導體層與鄰接的記憶單元共用。
  13. 如請求項1所述之使用半導體元件的記憶裝置，其中，第一閘極導體層藉由接觸於前述第一閘極導體層的第四絕緣層而分離，且分別連接於第一板線與第二板線並施加獨立的電壓。
  14. 如請求項13所述之使用半導體元件的記憶裝置，其具有與前述第一板線相接的複數個記憶單元、以及與前述第二板線相接的複數個記憶單元，且相同的記憶單元未接觸於複數條板線。
  15. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域的底部位於比前述第一絕緣層的底部深的位置，且前述第一雜質區域由複數個記憶單元共用。
  16. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一雜質區域由複數個記憶單元共用，且該等複數個記憶單元能夠同時進行抹除動作。
  17. 如請求項12所述之使用半導體元件的記憶裝置，其具有與前述第一雜質區域相連的第五配線導體層，且前述第五配線導體層為控制線而且建構成能夠施加所希望的電壓。
  18. 如請求項1所述之使用半導體元件的記憶裝置，其中，
    控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，而進行如下動作：藉由利用流動於前述第二雜質區域與前述第三雜質區域之間的電流造成之衝擊游離化現象、或閘極引發汲極漏電流，使前述第三半導體區域及前述第二半導體區域產生電子群與電洞群的動作；將所產生的前述電子群及前述電洞群之中屬於前述第三半導體區域及前述第二半導體區域中的少數載子的前述電子群及前述電洞群之其中任一者去除的動作；以及使屬於前述第三半導體區域及前述第二半導體區域中的多數載子的前述電子群或前述電洞群之其中任一者的一部分或全部殘留於前述第三半導體區域及第二半導體區域的動作；藉此，進行記憶體寫入動作，
    控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層及前述第四配線導體層的電壓，從前述第一雜質區域、前述第二雜質區域、前述第三雜質區域之至少一處，使屬於所殘留的前述第二半導體區域或前述第三半導體區域中的多數載子的前述電子群或前述電洞群之其中任一者與前述第一雜質區域、前述第二雜質區域、前述第三雜質區域的多數載子再結合從而予以抽出，以進行記憶體抹除動作。
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