WO2022137607A1 - 半導体素子を用いたメモリ装置の製造方法 - Google Patents

半導体素子を用いたメモリ装置の製造方法 Download PDF

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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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Definitions

  • the present invention relates to a method for manufacturing a memory device using a semiconductor element.
  • the present invention relates to a method for manufacturing a memory device using a semiconductor element.
  • the channel In a normal planar type MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the direction of the magnetic spin by a current to change the resistance. ) Etc. can be highly integrated. Further, there is a DRAM memory cell (see Non-Patent Document 7) composed of one MOS transistor having no capacitor. The present application relates to a method for manufacturing a dynamic flash memory which does not have a resistance changing element or a capacitor and can be configured only by a MOS transistor.
  • FIG. 16A shows a “1” writing state.
  • the memory cell is formed on the SOI substrate 1100, and is connected to the source N + layer 1103 to which the source line SL is connected, the drain N + 1104 to which the bit line BL is connected, and the gate conductivity to which the word line WL is connected.
  • MOS transistor 1110a It is composed of a layer 1105 and a floating body 1102 of a MOS transistor 1110a, does not have a capacitor, and has one MOS transistor 1110a to form a DRAM memory cell.
  • the SiO 2 layer 1101 of the SOI substrate is in contact with the floating body 1102 directly below.
  • the MOS transistor 1110a When writing "1" to the memory cell composed of this one MOS transistor 1110a, the MOS transistor 1110a is operated in the linear region. That is, the electron channel 1107 extending from the source N + layer 1103 has a pinch-off point 1108, and has not reached the drain N + layer 1104 to which the bit line is connected.
  • the bit line BL connected to the drain N + layer 1104 and the word line WL connected to the gate conductive layer 1105 are both set to a high voltage, and the gate voltage is about 1 ⁇ 2 of the drain voltage, and the MOS transistor 1110a Is operated, the electric field strength becomes maximum at the pinch-off point 1108 near the drain N + layer 1104.
  • the accelerated electrons flowing from the source N + layer 1103 toward the drain N + layer 1104 collide with the Si lattice, and the kinetic energy lost at that time produces electron-hole pairs (impact). Ionization phenomenon). Most of the generated electrons (not shown) reach the drain N + layer 1104.
  • FIG. 16B shows a state in which the floating body 1102 is saturated and charged with the generated holes 1106.
  • FIG. 16C shows how the “1” writing state is rewritten to the “0” writing state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 1104 and the floating body 1102 of the P layer is forward biased.
  • the holes 1106 previously generated in the floating body 1102 in the previous cycle flow to the drain N + layer 1104 connected to the bit line BL.
  • the capacitance C FB of the floating body 1102 is the capacitance C WL between the gate 1105 to which the word line is connected and the floating body 1102, and the source N + to which the source line is connected.
  • C FB C WL + C BL + C SL (1) It is represented by.
  • the voltage of the floating body 1102 which is a storage node (contact) of the memory cell, is also affected by the amplitude.
  • FIG. 17 (b) When the word line voltage V WL rises from 0 V to V Prog WL during writing, the voltage V FB of the floating body 1102 is capacitively coupled to the word line from the initial voltage V FB1 to V FB2 before the word line voltage changes. Rise by.
  • the method for manufacturing a semiconductor memory device comprises a first gate conductor layer, a second gate conductor layer, a first impurity layer, and a second impurity.
  • a group of holes which are a large number of carriers in the first semiconductor column, generated by an impact ionization phenomenon or a gate-induced drain leak current inside the first semiconductor column by controlling the voltage applied to the layer and the first semiconductor column.
  • a data holding operation for holding an electron group, a voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity layer, and the second impurity layer are applied.
  • the portion of the third insulating layer surrounded by the first gate conductor layer is the first gate insulating layer, and the second gate conductor layer of the third insulating layer.
  • the enclosed portion is the second gate conductor layer.
  • the exposed first semiconductor column above the upper surface of the first gate conductor layer is surrounded in the vertical direction, and the first gate conductor layer is formed. It is characterized by having a step of forming the second gate insulating layer connected on the gate conductor layer (third invention).
  • the step of forming the first gate insulating layer and the first conductor layer surrounding the first gate insulating layer A step of forming the second gate insulating layer on the first conductor layer and surrounding the first semiconductor column above the first conductor layer.
  • a step of forming a third mask material layer that overlaps the second mask material layer and extends in the first direction Using the first mask material layer, the second mask material layer, and the third mask material layer as masks, the second conductor layer, the second gate insulating layer, and the above. Having a step of etching the first conductor layer, (Fifth invention).
  • the outer circumference of the third mask material layer is inside the outer circumference of the second mask material layer in the second direction orthogonal to the first direction in a plan view.
  • Characteristic (sixth invention).
  • a step of forming a fifth insulating layer surrounding the sides of the second impurity layer and the first mask material layer after forming the second gate conductor layer, a step of forming a fifth insulating layer surrounding the sides of the second impurity layer and the first mask material layer. , A step of etching the first mask material layer using the fifth insulating layer as a mask to form a first contact hole on the second impurity layer. A step of forming a first wiring conductor layer connected to the second impurity layer on the fifth insulating layer through the first contact hole. (7th invention).
  • the seventh invention is characterized in that the first wiring conductor layer is formed orthogonal to the second gate conductor layer in a plan view (eighth invention).
  • the first gate conductor layer and the second gate conductor layer are adjacent to and stretched in parallel, and the bottom thereof is the first impurity.
  • the fifth insulating layer is a low dielectric constant material layer. It is characterized by (11th invention).
  • the step of forming the sixth insulating layer by surrounding the side surface of the second impurity layer and the first wiring conductor layer A step of forming a third contact hole in the sixth insulating layer adjacent to the second impurity layer and the first wiring conductor layer.
  • a step of forming a seventh insulating layer having or not having a hole in the third contact hole (12th invention).
  • the twelfth invention is characterized in that the sixth insulating layer is a low dielectric constant material layer (13th invention).
  • the first impurity layer is connected to the source line
  • the first gate conductor layer is connected to the plate wire
  • the second gate conductor layer is connected to the word line
  • the second impurity layer is connected.
  • the layer is connected to a bit line (14th invention).
  • 9 is a circuit block diagram and a timing operation waveform diagram for explaining a page erasing operation of a memory device having an SGT according to a ninth embodiment.
  • 9 is a circuit block diagram and a timing operation waveform diagram for explaining a page erasing operation of a memory device having an SGT according to a ninth embodiment. It is a top view and the cross-sectional structure view for demonstrating the manufacturing method of the memory apparatus which has SGT which concerns on 10th Embodiment. It is a top view and the cross-sectional structure view for demonstrating the manufacturing method of the memory apparatus which has SGT which concerns on 10th Embodiment.
  • FIG. 11 is a plan view and a cross-sectional structure view for explaining a method of manufacturing a memory device having an SGT according to an eleventh embodiment. It is sectional drawing for demonstrating the manufacturing method of the two-layer well structure provided in the P layer substrate 1 of the dynamic flash memory which concerns on eleventh embodiment. It is a figure which shows the writing operation of the DRAM memory cell which does not have the capacitor of the conventional example. It is a figure for demonstrating the operation problem of the DRAM memory cell which does not have the capacitor of the conventional example. It is a figure which shows the reading operation of the DRAM memory cell which does not have the capacitor of the conventional example.
  • FIG. 1 shows the structure of the dynamic flash memory cell according to the first embodiment of the present invention.
  • Silicon semiconductor column 100 having a P-type or i-type (intrinsic type) conductive type formed on the substrate Sub (hereinafter, the silicon semiconductor column is referred to as a "Si column") ("Semiconductor column" within the scope of the patent claim.
  • Semiconductor layers 101a and 101b containing a high concentration of donor impurities hereinafter referred to as semiconductor layers containing a high concentration of donor impurities, in which one becomes a source and the other becomes a drain, are placed at the upper and lower positions in (one example).
  • N + layer an example of the “first impurity layer” and “second impurity layer” in the scope of the patent claim.
  • the portion of the Si column 100 between the N + layers 101a and 101b serving as the source and drain is the channel region 102.
  • a first gate insulating layer 103a an example of the “first gate insulating layer” in the claims
  • a second gate insulating layer 103b the “first gate insulating layer” in the claims
  • An example of the "2 gate insulating layer” is formed.
  • the first gate insulating layer 103a and the second gate insulating layer 103b are in contact with or in close contact with the N + layers 101a and 101b serving as sources and drains, respectively.
  • a first gate conductor layer 104a (an example of the "first gate conductor layer” in the claims), a second gate conductor layer 104a so as to surround the first gate insulating layer 103a and the second gate insulating layer 103b.
  • Each of the gate conductor layers 104b (which is an example of the "second gate conductor layer” in the claims) is formed.
  • the first gate conductor layer 104a and the second gate conductor layer 104b are separated by an insulating layer 105.
  • the channel region 102 which is a portion of the Si pillar 100 between the N + layers 101a and 101b, is formed by the first channel Si layer 102a surrounded by the first gate insulating layer 103a and the second gate insulating layer 103b. It consists of an enclosed second channel Si layer 102b.
  • Dynamic flash memory cell 110 is formed.
  • the source N + layer 101a is the source line SL (an example of the "source line” in the claims), and the drain N + layer 101b is the bit line BL (the "bit line” in the claims).
  • the first gate conductor layer 104a is the plate wire PL (an example of the "plate wire” in the claims), and the second gate conductor layer 104b is the word wire WL (patent claim). It is connected to each of the "word lines” in the range of).
  • the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected may have a structure that is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 104a connected to the plate wire PL is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected.
  • the gate length of the first gate conductor layer 104a is made longer than the gate length of the second gate conductor layer 104b.
  • the gate length of the first gate conductor layer 104a is not made longer than the gate length of the second gate conductor layer 104b, and the film thickness of each gate insulating layer is changed to change the film thickness of the first.
  • the film thickness of the gate insulating film of the gate insulating layer 103a may be thinner than the film thickness of the gate insulating film of the second gate insulating layer 103b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 103a is made higher than the dielectric constant of the gate insulating film of the second gate insulating layer 103b. You may.
  • FIG. 2A (a) shows a state in which the hole group 106, which is a majority carrier of the channel region 102 generated by impact ionization in the previous cycle, is stored in the channel region 102 before the erasing operation. and.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 101a, which is the source to which the source line SL is connected, and the channel region 102 becomes a forward bias regardless of the value of the initial potential of the channel region 102.
  • This value becomes the potential state of the channel region 102 in the erased state. Therefore, when the potential of the channel region 102 of the floating body becomes a negative voltage, the threshold voltage of the N-channel MOS transistor 110 becomes high due to the substrate bias effect. As a result, as shown in FIG. 2A (c), the threshold voltage of the second gate conductor layer 104b to which the word line WL is connected becomes high.
  • the erased state of the channel area 102 is the logical storage data “0”.
  • FIG. 2B shows an example of the voltage condition of each main node contact during the erasing operation.
  • FIG. 3A shows a writing operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • 0V is input to the N + layer 101a to which the source line SL is connected
  • 3V is input to the N + layer 101b to which the bit line BL is connected.
  • 2V is input to the connected first gate conductor layer 104a
  • 5V is input to the connected second gate conductor layer 104b of the word line WL.
  • an annular inversion layer 107a is formed on the inner circumference of the first gate conductor layer 104a to which the plate wire PL is connected, and the first gate conductor layer 104a is formed.
  • the first N-channel MOS transistor with is operated in the linear region.
  • the pinch-off point 108 exists in the inverted layer 107a on the inner circumference of the first gate conductor layer 104a to which the plate wire PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected is operated in the saturation region.
  • the inverted layer 107b is formed on the entire surface of the inner circumference of the second gate conductor layer 104b to which the word line WL is connected without the pinch-off point.
  • the inverted layer 107b formed on the entire inner circumference of the second gate conductor layer 104b to which the word line WL is connected is a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 104b.
  • Work as. As a result, the boundary of the channel region 102 between the first N-channel MOS transistor having the first gate conductor layer 104a connected in series and the second N-channel MOS transistor having the second gate conductor layer 104b. The electric field becomes maximum in this region, and the impact ionization phenomenon occurs in this region.
  • this region is the region on the source side as seen from the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, this phenomenon is called the source side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 101a to which the source line SL is connected toward the N + layer 101b to which the bit line is connected. Accelerated electrons collide with lattice Si atoms, and their kinetic energy creates electron-hole pairs. Some of the generated electrons flow to the first gate conductor layer 104a and the second gate conductor layer 104b, but most of them flow to the N + layer 101b to which the bit line BL is connected (not shown).
  • the generated hole group 106 is a majority carrier of the channel region 102 and charges the channel region 102 with a positive bias (FIG. 3A (b)). Since the connected N + layer 101a of the source line SL is 0V, the channel region 102 has a built-in voltage Vb (about 0) of the PN junction between the connected N + layer 101a of the source line SL and the channel region 102. It is charged to .7V). When the channel region 102 is charged to the positive bias, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor become lower due to the substrate bias effect. As a result, as shown in FIG. 3A (c), the threshold voltage of the second N-channel MOS transistor to which the word line WL is connected becomes low. The write state of the channel area 102 is assigned to the logical storage data “1”.
  • an electron-hole pair may be generated by an impact ionization phenomenon, and the channel region 102 may be charged by the generated hole group 106.
  • an electron / hole pair may be generated by using a gate-induced drain leak (GIDL: Gate Induced Drain Leakage) current, and the generated hole group may fill the floating body FB (. See Non-Patent Document 14).
  • GIDL Gate Induced Drain Leakage
  • FIG. 3B (a) shows a diagram for explaining the electric field strength during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3B (b) shows how the channel region 102, which is a floating body, is charged at the time of writing and the voltage rises. Since the channel area 102 is erased before writing, its initial value is (V ERA + Vb). When writing is started, the voltage in the channel region 102 rises to Vb according to the writing time. However, when the voltage of the channel region 102 becomes Vb or higher, the PN junction between the N + layer 101a to which the source line SL is connected and the channel region 102 of the P layer becomes a forward bias, and the source side impact ionization phenomenon occurs. The generated hole group 106 is emitted from the channel region 102 of the P layer to the source line SL connected to the N + layer 101a. As a result, charging of the channel region 102 of the P layer is limited and the Vb potential is maintained.
  • FIG. 3C is a diagram for explaining the change in the threshold voltage of both the second N-channel MOS transistor to which the word line WL is connected and the first N-channel MOS transistor to which the plate line PL is connected. Is. As the voltage in the channel region 102 increases, the threshold voltage of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected decreases. Further, as shown in FIG. 3A (a), holes generated in the channel region 102 in the process of gradually changing the state of the floating body of the channel region 102 from the erased state “0” to the writing state “1”. The group accumulates.
  • the threshold voltages of both the second N-channel MOS transistor to which the word line WL is connected and the first N-channel MOS transistor to which the plate line PL is connected decrease.
  • the word line WL voltage at the time of writing can be lowered as the threshold voltage is lowered.
  • the hole group 106 is accumulated in the channel region 102 for writing “1”, and along with this, the second N-channel MOS transistor to which the word line WL is connected is connected.
  • the threshold voltage of both of the first N-channel MOS transistors to which the plate wire PL is connected decreases. As a result, positive feedback is applied, the current flowing from the bit line BL to the source line SL increases, the impact ionization phenomenon becomes more remarkable, and the page writing operation is accelerated.
  • the inversion layer is formed on the outer peripheral portion of the channel region 102 during the writing operation as the potential of the channel region 102 changes during the writing operation of the dynamic flash memory cell according to the first embodiment of the present invention. Is formed in. As a result, the electric field from the connected first gate conductor layer 104a of the plate wire PL to which the fixed voltage is constantly applied is shielded, and the retention characteristic of the hole group in the channel region 102 is improved.
  • the voltage of the word line WL becomes the second N channel MOS having the second gate conductor layer 104b.
  • the voltage at the beginning of writing is as high as 5V, but as the writing progresses, it can be lowered to, for example, about 2V. ..
  • FIG. 3D summarizes an example of the voltage condition of each main node contact during the writing operation.
  • photons are generated in addition to the electron / hole pair.
  • the generated photons repeatedly reflect with the first gate conductor layer 104a and the second gate conductor layer 104b of the Si pillar 100, and proceed in the direction of the central axis of the Si pillar 100.
  • the generated photons are generated in the first gate conductor layer 104a to which the plate wire PL is connected and the second gate conductor layer 104b to which the word wire WL is connected, using the Si column 100 as a waveguide.
  • the reflection is repeated and the Si column 100 travels in the vertical direction.
  • the first gate conductor layer 104a and the second gate conductor layer 104b have a light shielding effect that the photons generated at the time of writing do not destroy the data of the adjacent memory cells.
  • FIG. 4A to 4C are diagrams for explaining the reading operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 4A (a) when the channel region 102 is charged to the built-in voltage Vb (about 0.7V), the threshold voltage of the N-channel MOS transistor is lowered by the substrate bias effect. This state is assigned to the logical storage data "1".
  • FIG. 4A (b) when the memory block selected before writing is in the erase state “0” in advance, the floating voltage V FB of the channel region 102 is V ERA + Vb. The writing state "1" is randomly stored by the writing operation. As a result, logical storage data of logic "0" and “1” is created for the word line WL.
  • FIG. 4A (c) reading is performed by a sense amplifier using the height difference between the two threshold voltages with respect to the word line WL.
  • FIG. 4B summarizes an example of the voltage condition of each main node contact during the read operation.
  • FIG. 4C is a structural diagram illustrating the magnitude relationship between the gate capacitances of the first gate conductor layer 104a and the second gate conductor layer 104b during the reading operation of the dynamic flash memory cell according to the first embodiment of the present invention. be. It is desirable that the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected is designed to be smaller than the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected. As shown in FIG. 4C (a), the vertical length of the first gate conductor layer 104a to which the plate wire PL is connected is larger than the vertical length of the second gate conductor layer 104b to which the word wire WL is connected.
  • FIG. 4C (b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4C (a). Then, FIG. 4C (c) shows the coupling capacity relationship of the dynamic flash memory.
  • C WL is the capacitance of the second gate conductor layer 104b
  • C PL is the capacitance of the first gate conductor layer 104a
  • C BL is the drain N + layer 101b and the second channel region 102b.
  • the capacitance of the PN junction between and C SL is the capacitance of the PN junction between the source N + layer 101a and the first channel region 102a.
  • V Read WL is the amplitude potential at the time of reading the word line WL.
  • the ⁇ V FB becomes smaller if the contribution ratio of the C WL is made smaller than the total capacity C PL + C WL + C BL + C SL of the channel region 102.
  • C BL + C SL is the capacity of the PN junction, and in order to increase it, for example, it is conceivable to increase the diameter of the Si column 100. However, it is not desirable for the miniaturization of memory cells.
  • the plane is formed. The ⁇ V FB can be further reduced without reducing the degree of integration of the memory cells in the visual sense.
  • the vertical length of the first gate conductor layer 104a to which the plate wire PL is connected is made longer than the vertical length of the first gate conductor layer 104b to which the word wire WL is connected, and C PL > C. It is desirable to use WL . However, by simply adding the plate line PL, the coupling ratio of the capacitive coupling (C WL / (C PL + C WL + C BL + C SL )) to the channel region 102 of the word line WL becomes small. As a result, the potential fluctuation ⁇ V FB in the channel region 102 of the floating body becomes small.
  • V ErasePL of the plate wire PL for example, a fixed voltage of 2V may be applied regardless of each operation mode, and for the voltage V ErasePL of the plate wire PL, for example, 0V is applied only at the time of erasing. You may.
  • the dynamic flash memory operation described in the present embodiment can be performed.
  • circular, elliptical, and rectangular dynamic flash memory cells may be mixed on the same chip.
  • a first gate insulating layer 103a and a second gate insulating layer 103b are provided on the substrate Sub to surround the entire side surface of the Si pillar 100 standing in the vertical direction, and the first gate insulating layer 103a,
  • the dynamic flash memory element has been described by taking an SGT having a first gate conductor layer 104a and a second gate conductor layer 104b surrounding the entire second gate insulating layer 103b as an example.
  • the dynamic flash memory element may have a structure that satisfies the condition that the hole group 106 generated by the impact ionization phenomenon is held in the channel region 102.
  • the channel region 102 may have a floating body structure separated from the substrate Sub.
  • the semiconductor base in the channel region is used as a substrate Sub. Even if it is formed horizontally with respect to the above, the above-mentioned dynamic flash memory operation can be performed. Further, it may have a device structure using SOI (Silicon OnInsulator) (see, for example, Non-Patent Documents 7 to 10). In this device structure, the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and the other channel region is surrounded by the gate insulating layer and the element separation insulating layer.
  • SOI Silicon OnInsulator
  • the channel region has a floating body structure.
  • the dynamic flash memory element provided by the present embodiment, it is sufficient to satisfy the condition that the channel region has a floating body structure. Further, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, this dynamic flash operation can be performed if the channel region has a floating body structure.
  • GAA and Nanosheet elements can be stacked in multiple stages to form a dynamic flash memory element. Further, the dynamic flash memory cells of FIG. 1 can be stacked in multiple stages to form a dynamic flash memory element.
  • the potential distributions of the first channel region 102a and the second channel region 102b are connected and formed. ..
  • the channel regions of the first channel region 102a and the second channel region 102b are connected by a region surrounded by the insulating layer 105, which is the first insulating layer, in the vertical direction.
  • FIGS. 2A and 2B show an example of erasing operation conditions.
  • the source line SL, the plate line PL, and the bit line BL can be realized.
  • the voltage applied to the word line WL may be changed.
  • the first gate conductor layer 104a may be divided into two or more, and each may be operated synchronously or asynchronously as a conductor electrode of a plate wire.
  • the second gate conductor layer 104b may be divided into two or more, and each may be operated synchronously or asynchronously as a conductor electrode of a word line. This also causes dynamic flash memory operation.
  • the voltage conditions applied to the above-mentioned bit line BL, source line SL, word line WL, and plate line PL and the voltage of the floating body are examples for performing basic operations of erasing operation, writing operation, and reading operation. , Other voltage conditions may be used as long as this basic operation can be performed.
  • the dynamic flash memory operation is also performed in the structure in which the polarities of the conductive types of the N + layers 101a and 101b and the P layer Si column 100 are reversed.
  • the N-shaped Si column 100 many carriers become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 102, and the “1” state is set.
  • the N + layers 101a and 101b serving as sources and drains, the channel region 102, the first gate insulating layer 103a, the second gate insulating layer 103b, and the first gate conductor layer 104a
  • the second gate conductor layer 104b is formed in a columnar shape as a whole.
  • the source N + layer 101a is used for the source line SL
  • the drain N + layer 101b is used for the bit line BL
  • the first gate conductor layer 104a is used for the plate line PL
  • the second gate conductor layer 104b is used for the word.
  • Each is connected to the wire WL.
  • the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected is characterized by a structure that is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected. ..
  • a first gate conductor layer and a second gate conductor layer are laminated in the vertical direction. Therefore, the gate capacitance of the first gate conductor layer 104a to which the plate wire PL is connected is larger than the gate capacitance of the second gate conductor layer 104b to which the word wire WL is connected.
  • the memory cell area does not increase in a plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the first N-channel MOS transistor having the first gate conductor layer 104a connected to the plate wire PL on the source wire SL side is operated in the linear region.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected which is arranged on the N + layer 101b side as a drain, is operated in the saturation region.
  • the inversion layer 107b formed on the entire surface immediately below the second gate conductor layer 104b to which the word line WL is connected is substantially the second N-channel MOS transistor having the second gate conductor layer 104b. It becomes a drain.
  • the electric field between the first N-channel MOS transistor having the first gate conductor layer 104a connected in series and the second N-channel MOS transistor having the second gate conductor layer 104b becomes maximum. Impact ionization occurs in this region and electron-hole pairs are generated. As described above, the place where the impact ionization is generated is the first N-channel MOS transistor having the first gate conductor layer 104a connected in series and the second N-channel MOS transistor having the second gate conductor layer 104b. Can be set to a channel between and.
  • the first N-channel MOS transistor having the first gate conductor layer 104a to which the plate wire PL is connected, which is arranged on the N + layer 101a side as the source, is operated in the linear region and is operated in the linear region with the drain.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, which is arranged on the N + layer 101b side, is operated in the saturation region, whereby the inverted layer 107b is generated. Acts as a substantial drain portion extending from the N + layer 101b that serves as a drain.
  • the electric field strength due to the impact ionization phenomenon on the source side is the connected first gate conductor layer 104a of the plate wire PL, which is two gate conductor layers connected in series, and the connected second gate conductor layer of the word wire WL. It is maximized between the gate conductor layer 104b and the gate conductor layer 104b.
  • a source-side injection type flash memory using this operation mechanism is known. Writing to this flash memory requires energy of 3.9 eV or more for injecting electrons into the floating gate, overcoming the barrier of the oxide film, as thermions generated by the impact ionization phenomenon.
  • the impact ionization phenomenon can be used as a writing operation mechanism, and multiple bits can be written at the same time, and the writing speed and power consumption can be reduced as compared with the flash memory.
  • the dynamic flash memory cell according to the first embodiment of the present invention has a second gate conductor layer 104b to which a word line WL is connected as the potential of the channel region 102 during a write operation increases.
  • the threshold voltage of the second N-channel MOS transistor and the first N-channel MOS transistor having the first gate conductor layer 104a to which the plate wire PL is connected is lowered. Therefore, as the threshold voltage decreases, the voltage of the word line WL at the time of writing can be decreased. Further, as the holes generated in the channel region 102 during writing are accumulated, positive feedback is applied and the page writing operation is accelerated. As a result, the data writing time can be shortened.
  • the inversion layer is the outer peripheral portion of the channel region 102 of the Si column 100 during the writing operation. Is formed in. As a result, the electric field from the plate wire PL to which a fixed voltage is constantly applied is shielded. This improves the retention characteristics of the hole group in the channel region 102.
  • the dynamic flash memory cell according to the first embodiment of the present invention is a second N-channel MOS transistor having a second gate conductor layer 104b as the potential of the channel region 102 during a write operation increases.
  • the initial voltage of the word line WL at the start of writing can be reduced while maintaining the operation in the saturation region.
  • the effect of reducing the potential of the floating body 100, which is capacitively coupled to the second gate conductor layer 104b is reduced. This leads to stable operation by expanding the operation margin of the dynamic flash memory cell.
  • the dynamic flash memory cell according to the first embodiment of the present invention is an impact ionization phenomenon caused during a writing operation, and photons are generated in addition to electron-hole pairs.
  • the generated photons are repeatedly reflected by the first gate conductor layer 104a and the second gate conductor layer 104b of the Si pillar 100, and travel along the Si pillar 100 in the direction of the central axis.
  • the first gate conductor layer 104a and the second gate conductor layer 104b have a shielding effect against photons generated at the time of writing, and prevent data destruction of adjacent memory cells in the horizontal direction.
  • 5A and 5B show the writing operation.
  • 0V is input to the N + layer 101a which is the source to which the source line SL is connected
  • 3V is input to the N + layer 101b which is the drain to which the bit line BL is connected.
  • 5V is input to the first gate conductor layer 104a to which the plate wire PL is connected
  • 2V is input to the second gate conductor layer 104b to which the word wire WL is connected.
  • an inverted layer 107a is formed on the entire surface immediately below the first gate conductor layer 104a to which the plate wire PL is connected, and the first gate conductor layer 104a has the first gate conductor layer 104a.
  • the N-channel MOS transistor operates in the saturation region.
  • the inversion layer 107a directly below the first gate conductor layer 104a to which the plate wire PL is connected has no pinch-off point and has a second gate conductor layer 104b.
  • the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected operates in the linear region.
  • the pinch-off point 108 exists in the formed inversion layer 107b directly below the second gate conductor layer 104b to which the word line WL is connected.
  • the electric field becomes maximum in the vicinity of the N + layer 101b, which is the drain of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected, and impact ionization occurs in this region. Due to the impact ionization phenomenon, the floating body 100 is charged to Vb and becomes the writing state "1".
  • FIG. 5B summarizes an example of the voltage condition of each main node contact during this writing operation.
  • the voltage of the plate wire PL can be set as high as 5V
  • the voltage of the word wire WL can be set to be lower than that and fixed at 2V.
  • impact ionization occurs in the vicinity of the N + layer 101b, which is the drain of the second N-channel MOS transistor having the second gate conductor layer 104b to which the word line WL is connected.
  • the dynamic flash memory operation can be performed as in the first embodiment.
  • connection positional relationship between the word line WL and the plate line PL with respect to the Si pillar 100 is upside down with respect to the structure shown in FIG.
  • the portion of the Si column 100 between the N + layers 101a and 101b that serve as the source and drain becomes the channel region 102.
  • a first gate insulating layer 103a2 and a second gate insulating layer 103b2 are formed so as to surround the channel region 102.
  • a first gate conductor layer 104a2 and a second gate conductor layer 104b2 are formed so as to surround the first gate insulating layer 103a2 and the second gate insulating layer 103b2, respectively.
  • the conductor layer 104b2 is formed in a columnar shape as a whole.
  • An insulating layer 105 for separating the first and second gate conductor layers is formed between the first gate conductor layer 104a2 and the second gate conductor layer 104b2.
  • the source N + layer 101a is used for the source line SL
  • the drain N + layer 101b is used for the bit line BL
  • the first gate conductor layer 104a2 is used for the word line WL
  • the second gate conductor layer 104b2 is used for the plate.
  • Each is connected to the line PL.
  • the gate capacitance of the second gate conductor layer 104b2 to which the plate wire PL is connected is larger than the gate capacitance of the first gate conductor layer 104a2 to which the word wire WL is connected. It is characterized by a structure that makes it larger.
  • the gate length of the second gate conductor layer 104b2 is made longer than the gate length of the first gate conductor layer 104a2 by changing the respective gate lengths.
  • a first N-channel MOS transistor having a first gate conductor layer 104a to which a plate wire PL is connected is arranged on the N + layer 101a side as a source.
  • a second N-channel MOS transistor having a second gate conductor layer 104b to which the word line WL is connected, which is arranged on the N + layer 101b side as a drain, are connected in series.
  • the connection positional relationship between the word line WL and the plate line PL with respect to the Si pillar 100 is upside down with respect to the structure shown in FIG. Further, as shown in FIG.
  • the gate length of the second gate conductor layer 104b2 is made longer than the gate length of the first gate conductor layer 104a2 by changing the respective gate lengths, and the plate wire PL is connected.
  • the gate capacitance of the second gate conductor layer 104b2 is characterized by a structure that is larger than the gate capacitance of the first gate conductor layer 104a2 to which the word line WL is connected.
  • FIGS. 7A to 7M A method for manufacturing a dynamic flash memory according to a fourth embodiment will be described with reference to FIGS. 7A to 7M.
  • (a) is a plan view
  • (b) is a vertical cross-sectional structure diagram along the XX'line of (a)
  • (c) is a vertical cross-sectional structure diagram along the YY'line.
  • a case of forming a memory cell area consisting of nine memory cells of 3 rows ⁇ 3 columns will be described.
  • the P layer substrate 1 is prepared.
  • N + layer 2 (an example of the "first impurity layer” in the claims) is formed on the upper part of the P layer substrate 1.
  • the P layer 3 (an example of the "semiconductor layer” in the claims) is formed by the epitaxial growth method.
  • an N + layer 4 (an example of the "second impurity layer” in the claims) is formed on the top of the epitaxially grown P layer 3.
  • a mask material layer (not shown) was deposited on the upper part of the N + layer 4, and the mask material layer 5 11 to 5 33 (claimed) was patterned in the region forming the Si column. It is an example of the "first mask material layer" of the range). For example, it may be formed by etching by the RIE (Reactive Ion Etching) method.
  • the region covered with the mask material layers 5 11 to 5 33 was left, and the epitaxially grown P layer 3 was etched by, for example, the RIE method, and N + layers 4 11 to 4 33 (N + layers 4 11 to 4 33). It forms P-layer Si columns 3 11 to 3 3 (an example of a "semiconductor column” in the claims) having a "second impurity layer” in the claims) at the top.
  • the hafnium oxide (HfO 2 ) layer 6 11 to 6 33 (the "third insulating layer” in the claims) which becomes the gate insulating layer by the ALD (Atomic Layer Deposition) method.
  • An example is formed by surrounding the Si columns 3 11 to 3 33 .
  • the HfO 2 layers 6 11 to 6 33 may be formed by being connected to the N + layer 2 as well as the outer peripheral portion of the P layer Si columns 3 11 to 3 33 .
  • a TiN layer (not shown) to be a gate conductor layer is formed by covering the HfO 2 layers 6 11 to 6 33 after covering the SiO 2 layer 7. Then, the TiN layer is etched by the RIE method to form the TiN layers 8 1 , 8 2 , 8 3 (which is an example of the "first gate conductor layer” in the claims) which is the first gate conductor layer. do.
  • the TiN layers 81, 82, and 83, which are the first gate conductor layers are plate wire PLs.
  • the HfO 2 layers 6 11 to 6 33 in the portion surrounded by the TiN layers 8 1 , 8 2 and 8 3 are the first gate insulating layer 103a in FIG. 1 (“first gate insulating” in the claims. It is an example of "layer").
  • the SiO 2 layer 9 (which is an example of the "fourth insulating layer" in the claims) is covered.
  • the SiO 2 layer 9 serves as an interlayer insulating layer between the plate wire PL and the word wire WL.
  • the TiN layers 81, 8 2 , 83 and the TiN layer or another conductor layer may be formed on the bottom of the SiO 2 layer 9.
  • a TiN layer (not shown) to be a second gate conductor layer is formed by covering the HfO 2 layers 6 11 to 6 33 .
  • the TiN layer is etched by the RIE method to form the TiN layers 10 1 , 10 2 , 10 3 (which is an example of the "second gate conductor layer” in the claims).
  • the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers are word line WLs.
  • the SiO 2 layer 11 (which is an example of the "fifth insulating layer” in the claims) is covered.
  • the mask material layers 5 11 to 5 33 are removed by etching to form holes 12 11 to 12 33 (which is an example of the "first contact hole layer” in the claims). Since the holes 12 11 to 12 33 are formed by removing the mask material layers 5 11 to 5 33 , the holes 12 11 to 12 33 are the P layer Si columns 3 11 to 3 33 and the N + layer. It is formed by self-alignment with respect to 4 11 to 4 33 . Then, the HfO 2 layers 6 11 to 6 33 in the portion surrounded by the TiN layers 10 1 , 10 2 , 10 3 are the second gate insulating layer 103b in FIG. 1 (“second gate insulating” in the claims. It is an example of "layer").
  • a conductor layer for example, tungsten W13 11 to 13 33 is embedded in the holes 12 11 to 12 33 by a damascene process.
  • a conductor layer (not shown) of a copper CU is formed.
  • the copper CU layer is etched by the RIE method to form a wiring conductor layer connected to the tungsten W13 11 to 13 33.
  • Copper CU layers 14 1 , 142, 14 3 ( "First wiring conductor layer" in the claims. Is an example of).
  • the copper CU layers 141, 142, and 14 3 which are the wiring conductor layers are bit wires BL.
  • the copper CU layers 141, 142 , and 143 may be a single layer of another material or a conductor layer composed of a plurality of layers. Further, the tungsten W13 11 to 13 33 and the copper CU layers 141 , 142 , and 14 3 may be formed by another metal conductor layer at the same time.
  • the SiO 2 layer 15 serving as a protective film is covered to complete the dynamic flash memory cell region.
  • the area of the 1-cell region UC surrounded by the dotted line is 4F 2 when the diameter of the Si pillars 3 11 to 3 33 and the length between the Si pillars 3 11 to 3 33 are F.
  • the TiN layers 8 1 , 8 2 , 8 3 connected to the plate line PL and the TiN layers 10 1 , 10 2 , 10 3 connected to the word line are extended in the same XX'line direction.
  • the copper CU layers 141, 142 , and 143 connected to the bit line BL extend in the YY'line direction orthogonal to the word line WL and the plate line.
  • N + layer 2 is formed on the upper part of the P layer substrate 1, then P layer 3 is formed by the epitaxial growth method, and N is formed on the upper part of the epitaxially grown P layer 3.
  • the + layer 4 is formed, the mask material layer is deposited on the N + layer 4, and the patterned mask material layers 5 11 to 5 33 are left in the region where the Si column is formed, and the Si column is etched by the RIE method. To form.
  • the region covered with the mask material layers 5 11 to 5 33 is left, and the epitaxially grown P layer 3 is etched by, for example, the RIE method, and the P layer Si column having the N + layer 4 11 to 4 33 at the upper part. 3 11 to 33 3 are formed.
  • P-layer Si columns 3 11 to 3 33 including N + layers 2, 4 11 to 4 33 can be formed at the same time on the upper and lower sides. This leads to simplification of manufacturing of this dynamic flash memory.
  • a hafnium oxide (HfO 2 ) layer 6 11 to 6 33 to be a gate insulating layer is formed by surrounding the Si columns 3 11 to 3 33 by the ALD method.
  • the HfO 2 layers 6 11 to 6 33 are covered to form a TiN layer to be the first gate conductor layer.
  • the TiN layer is etched by the RIE method to form the TiN layers 81, 8 2 and 83 which are the first gate conductor layers.
  • the TiN layers 81, 8 2 and 83 which are the first gate conductor layers, are plate wire PLs.
  • the holes 12 11 to 12 33 are formed by removing the mask material layers 5 11 to 5 33 , so that the holes 12 11 to 12 33 , which are contact holes, are formed. It is formed by self-alignment with respect to the P layer Si columns 3 11 to 3 33 and the N + layers 4 11 to 4 33 . As a result, the dynamic flash memory can be highly integrated.
  • FIG. 8A shows a circuit diagram of a memory block selected for block erasure.
  • the memory cells show a total of nine memory cells CL 11 to CL 33 having 3 rows ⁇ 3 columns, but the actual memory block is larger than this matrix.
  • Source lines SL 1 to SL 3 , bit lines BL 1 to BL 3 , plate lines PL 1 to PL 3 , and word lines WL 1 to WL 3 are connected to each memory cell.
  • an erasing voltage V ERA is applied to the source lines SL 1 to SL 3 of the memory block selected for block erasing.
  • the bit lines BL 1 to BL 3 are VSS
  • the word lines WL 1 to WL 3 are VSS .
  • VSS is, for example, 0V.
  • a fixed voltage V ErasePL is applied to the plate lines PL 1 to PL 3 regardless of whether or not the block erasure is selected, but V Erase PL is applied to the plate lines PL 1 to PL 3 of the selected block . Is applied, and VSS may be applied to the plate lines PL 1 to PL 3 of the non-selective block.
  • the potential of the channel region 102 of the floating body in the erased state “0” is V ERA + Vb.
  • the potential of the channel region 102 of the floating body is -2.3V.
  • Vb is a built-in voltage of the PN junction between the N + layer which is the source line SL and the channel region 102 of the floating body, and is about 0.7V.
  • a cache memory for temporarily storing the data in the memory block and a logical address physical address conversion table for the memory block are required. These are stored in the dynamic flash memory device. It may be provided or it may be provided in the system that handles it.
  • An erasing voltage V ERA is applied to the source lines SL 1 to SL 3 of the memory block selected for block erasing.
  • V ERA erasing voltage
  • all the logical storage data "1" and "0" stored in the channel area 102 of the floating body of each memory cell in the selected block become "0".
  • the potential of the channel region 102 in the erased state “0” is V ERA + Vb.
  • the threshold voltage of the second N-channel MOS transistor input by the word line WL rises due to the back bias effect. As a result, the block erasing operation can be easily realized.
  • FIG. 9A (a) shows a circuit diagram of a memory block selected for page writing.
  • V Prog BL is applied to the bit line BL 2 for writing “1”
  • VSS is applied to the bit lines BL 1 and BL 3 that do not write and maintain the erased state “0”.
  • V ProgBL is 3V and VSS is 0V.
  • V Prog WL is applied to the word line WL 2 for which page writing is performed, and VSS is applied to the word lines WL 1 and WL 3 for which page writing is not performed.
  • V ProgWL is 5V and VSS is 0V.
  • V Prog PL is applied to the plate lines PL 1 to PL 3 regardless of whether page writing is selected or not.
  • V ProgPL is 2V.
  • the connected bit line BL 2 is V Prog BL
  • the word line WL 2 is V Prog WL
  • the plate line PL 2 is V Prog PL, so that the word line WL 2 is used.
  • the source side impact ionization phenomenon occurs in the middle of the input two-layer gate of the plate wire PL 2 .
  • the hole group which is a large number of carriers in the channel region 102, is accumulated in the channel region 102 of the floating body of the memory cell CL 22 , and the hole group is accumulated in the channel region 102.
  • Vb is a PN junction between the source N + layer to which the source line SL is connected and the channel region 102, and is about 0.7V.
  • the back bias effect lowers the threshold voltage of the second N-channel MOS transistor input by the word line WL.
  • VSS is applied to the bit lines BL 1 and BL 3 connected to the memory cells CL 21 and CL 23 that do not write "1" on the same selection page and keep the erased state
  • the memory cell CL In 21 and CL 23 the current from the drain to the source does not flow, the source side impact ionization phenomenon does not occur, and the logical storage data in the erased state “0” is maintained.
  • V ProgBL is applied to the bit line BL 2 for writing "1", and the bit lines BL 1 and BL 3 that do not write and maintain the erased state "0" are used.
  • VSS is applied.
  • the connected bit line BL 2 is V Prog BL
  • the word line WL 2 is V Prog WL
  • the plate line PL 2 is V Prog PL, so that the word line WL 2 and the plate
  • the source side impact ionization phenomenon occurs in the middle of the two-layer gate where the line PL 2 is input.
  • VSS is applied to the source lines SL 1 to SL 3
  • V Read BL is applied to the bit lines BL 1 to BL 3
  • VSS is 0V
  • V Read BL is 1V
  • V Read WL is applied to the selection word line WL 2 for page reading.
  • V Read WL is 2V
  • V Read PL is applied to the plate lines PL 1 to PL 3 regardless of whether page writing is selected or not.
  • V Read PL is 2V.
  • the threshold voltage is high, so that the memory cell current does not flow and the bit line BL does not discharge and maintains V Read BL.
  • the threshold voltage is low, so that the memory cell current flows, the bit line BL is discharged, and the V Read BL is changed to VSS. do.
  • the potential states of these two bit lines BL are read by a sense amplifier, and "1" and "0" of the logical storage data in the memory cell are determined (not shown).
  • the threshold voltage is high, so the memory cell current does not flow and the bit line is discharged. Keep V Read BL without.
  • the threshold voltage is low, so that the memory cell current flows, the bit line is discharged, and the V Read BL changes to VSS. ..
  • VSS is applied to the source lines SL 1 to SL 3 of the selection memory block for refreshing
  • V Refresh BL is applied to the bit lines BL 1 to BL 3 .
  • VSS is 0V
  • V Refresh BL is 3V.
  • a fixed voltage V RefreshPL is applied to the plate lines PL 1 to PL 3 regardless of whether or not block erasure is selected, but V Refresh PL is applied to the plate lines PL 1 to PL 3 of the selected block.
  • VSS may be applied to the plate lines PL 1 to PL 3 of the non-selection block.
  • V Refresh WL is applied to the word lines WL 1 to WL 3 of the memory block for refreshing.
  • V RefreshPL is 2V
  • V RefreshWL is 3V.
  • FIG. 11B summarizes an example of voltage conditions of each main node contact at the time of block refresh.
  • the memory block data is temporarily stored in the cache in the memory chip or the system, and the memory block is erased in blocks to perform logic. It is refreshed by rewriting the stored data.
  • the conversion table of the logical block address and the physical block address may be stored in the memory chip or the system, and the refreshed data may be stored in the physical block address different from the previous one.
  • the first N-channel MOS transistor and word line WL to which the plate line PL is connected are placed in the logical storage data “1” stored in the channel area 102 of the floating body of the memory cell. Since the threshold voltage of the second N-channel MOS transistor to which is connected is low, memory cell current flows even if the applied voltage is V RefreshWL and V RefreshPL , which are lower than the page write voltage. A source-side impact ionization phenomenon occurs between the two gates, and the generated holes are accumulated in the channel region 102 of the floating body. As a result, the memory cell in the write state "1" is refreshed in units of memory blocks.
  • FIGS. 12A and 12B The page erasing operation of the dynamic flash circuit according to the ninth embodiment will be described with reference to FIGS. 12A and 12B.
  • the plate wire PL other than the plate wire PL connected to the memory cell for page erasing changes from the fixed voltage constantly applied to VSS . descend. Since the gate capacitance to which the plate wire PL is connected is large, the floating body FB of the memory cell storing the data of “1” and “0” is lowered by the capacitive coupling. As a result, page erasure protects the already written "1" data from being rewritten.
  • V PageErase PL is applied only to the plate line PL 2 connected to the memory cell whose page is erased.
  • V PageErasePL is, for example, 2V.
  • V PageErase WL is applied to the word line WL 2 connected to the memory cell whose page is erased, and V PageErase WL is VSS , for example, 0V.
  • V ERA Page is applied to the source lines SL 1 to SL 3 .
  • V ERA Page is set at a voltage higher than the block erasing bit line applied voltage V ERA .
  • V ERA is -3V
  • V ERA Page is -1V. This is to protect the data in the memory cell that has already been written to "1" and maintained to be erased by "0" in the same block for page erasure so as not to be rewritten by page erasure.
  • FIG. 12B summarizes an example of the voltage condition of each main node contact at the time of page erasing.
  • the plate wire PL other than the plate wire PL connected to the memory cell for page erasing drops from the constantly applied fixed voltage to VSS. Since the gate capacitance to which the plate wire PL is connected is large, the floating body FB of the memory cell storing the data of “1” and “0” is lowered by the capacitive coupling. As a result, page erasure protects the already written "1" data from being rewritten. Then, V PageErase PL is applied only to the plate line PL 2 connected to the memory cell whose page is erased. Further, V ERA Page is applied to the bit lines BL 1 to BL 3 . This makes it possible to reliably erase the page.
  • FIGS. 13A to 13E A method for manufacturing the dynamic flash memory according to the tenth embodiment will be described with reference to FIGS. 13A to 13E.
  • (a) is a plan view
  • (b) is a vertical cross-sectional structure diagram along the XX'line of (a)
  • (c) is a vertical cross-sectional structure diagram along the YY'line.
  • a case of forming a memory cell area consisting of nine memory cells of 3 rows ⁇ 3 columns will be described.
  • a plurality of dynamic flash memory cells are formed in a two-dimensional manner, not limited to 3 rows ⁇ 3 columns.
  • FIGS. 13A to 13E the same or similar components as those in FIGS. 7A to 7M are designated by the same reference numerals.
  • FIGS. 7A to 7F are performed. Then, as shown in FIG. 13A, after forming the SiO 2 layer 7, the entire surface is covered with the HfO 2 layer 6 by, for example, the ALD method. Then, as shown in FIG. 7H, the HfO 2 layer 6 is surrounded, and the TiN layers 81, 8 2 , and 83, which are the first gate conductor layers extending in the XX'line direction , are formed.
  • the SiO 2 layer 91 is formed on the outer peripheral portions of the TiN layers 81, 82, and 83 .
  • the HfO 2 layer 6 above the upper ends of the TiN layers 81, 82, and 8 3 is removed as a whole to form the HfO 2 layer 61 which is the second gate insulating layer.
  • the entire surface is covered with the HfO 2 layer 18.
  • the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers extended in the XX'line direction are formed.
  • the thickness of the Si columns 3 11 to 33 3 above the upper end of the HfO 2 layer 6 1 of the Si columns 3 11 to 33 3 is reduced.
  • a step of oxidizing the surface of the exposed Si columns 3 11 to 3 33 to form a thin oxide film and then removing the thin oxide film may be performed.
  • the SiO 2 layer 19 whose upper surface position is the upper surface of the mask material layers 5 11 to 5 33 is formed by using the CVD (Chemical Vapor Deposition) method and the CMP (Chemical Mechanical Polish) method. do.
  • the contact holes 19 1 , 19 2 between the TiN layers 81, 82, and 83 and extending in the XX'line direction (An example) is formed on the N + layer 2.
  • the bottoms of the contact holes 19 1 and 19 2 are in contact with the N + layer 2 and the W layers 201 and 202 (in an example of the "third conductor layer” in the claims. There is). Then, on the W layers 201 and 202, the SiO 2 layers 22 1 and 22 2 including the holes 21 1 and 211 extending in the XX'direction (the "fifth insulating layer" in the claims). Is an example). The W layers 201 and 202 may not be formed.
  • the SiO 2 layer 111 surrounding the TiN layers 10 1 , 10 2 , 10 3 and the N + layer 4 are performed.
  • the SiO 2 layer 112 covering 11 to 4 33 is formed.
  • the W layers 13 11 to 13 33 are formed on the N + layers 4 11 to 4 33 .
  • by the damascene method for example, Cu layers 141 , 142, and 14 3 to be bit wire BL are formed. ..
  • a SiO 2 layer 15 is formed on the outer peripheral portions of the Cu layers 14 1 , 142, and 143 .
  • the SiO 2 layers 22 1 and 222 including the pores 21 1 and 211 may be formed of a low dielectric constant material layer containing no pores 21 1 and 211 . Further, the SiO 2 layers 22 1 and 222 may be formed from other insulating material layers.
  • the upper end positions of the holes 21 1 and 211 in the vertical direction are lower than the upper end positions of the TiN layers 10 1 , 10 2 , 10 3 of the second gate conductor layer. Further, the upper end positions of the holes 21 1 and 211 in the vertical direction may be lower than the upper end positions of the TiN layers 81, 8 2 and 8 3 of the first gate conductor layer.
  • the holes 16 1 and 162 may be formed so as to face any of the W layers 13 11 to 13 33 , the Cu layers 14 11 to 14 3 , or the side surfaces of two consecutive layers.
  • This embodiment has the following features.
  • the HfO 2 layers 6 11 to 6 33 serving as the gate insulating layer are the N + layers 4 11 to 4 33 at the top of the Si columns 3 11 to 3 33 . , It is formed by connecting between N + layer 2 at the bottom.
  • the PL line gate TiN layers 8 1 , 8 2 , 8 3 and the gate insulating layers of the WL line gate TiN layers 10 1 , 10 2 , 10 3 are formed by the same HfO 2 layers 3 11 to 33 3. There is.
  • the PL line gate conductor layers 8 1 , 8 2 , 8 3 and the WL line gate conductor layers 10 1 , 10 2 , 10 3 and the gate insulating layers 6 and 18 are separately separated. It is formed.
  • the film thickness and the material of the gate insulating layer 6 and the gate insulating layer 18 are separately selected, and the PL line and the floating body capacitance C PL can be more effectively obtained, and the WL wire and the floating body capacitance C can be obtained more effectively. It can be larger than the WL . This contributes to more stable dynamic flash memory operation.
  • the SiO 2 layer is used as an interlayer insulating layer between the PL line gate TiN layers 81, 8 2 , 8 3 and the WL line gate TiN layers 10 1 , 10 2 , 10 3 . 9 is formed.
  • the formation of the SiO 2 layer 9 is performed, for example, after the formation of the TiN layers 81, 82, and 8 3 in FIG. 7H, the entire SiO 2 layer is covered, and then the upper surface position is the mask material layer by the CMP method. It is formed by polishing until it reaches the upper surface position of 5 11 to 5 33 and then etching back by RIE.
  • the present embodiment as shown in FIG.
  • the interlayer insulating layer corresponding to the SiO 2 layer 9 is formed by forming the HfO 2 layer 18 as the second gate insulating layer, and at the same time, the SiO 2 layer 9 is formed. It is formed as an interlayer insulating layer corresponding to the above. This simplifies the manufacturing process.
  • the contact holes 19 1 and 19 2 are formed with holes 21 1 and 22 2 and W layers 21 1 and 202 2 in the contact holes 19 1 and 19 2 .
  • the holes 21 1 and 211 and the W layers 201 and 202 2 are formed by self-alignment.
  • the W layers 21 and 202 reduce the resistance of the N + layer 2 region of the SL line to contribute to more stable dynamic flash memory operation.
  • the holes 21 1 and 211 can reduce the parasitic capacitance between the WL line TiN layers 81, 82 , 83 and the PL line TiN layers 10 1 , 10 2 , 10 3 . This reduction in parasitic capacitance can contribute to the expansion of the operating margin of dynamic flash memory.
  • the formation of the holes 21 1 and 211 and the W layers 21 and 202 by self - alignment contributes to high integration of the dynamic flash memory.
  • the W layers 21 and 202 may not be formed in the memory cell region, but the SL wire metal wiring portion connected to the N + layer 2 may be formed in the peripheral portion of the memory cell region.
  • the SL line resistance is larger than that in the case where the W layers 201 and 2022 are present, but the WL line TiN layers 81, 8 2 , 83 , and the PL line TiN layers 10 1 , 10 2 are present.
  • the effect of reducing the parasitic capacitance between 10 and 3 remains the same, and there is no need to improve the precision of the manufacturing process in order to reliably connect the W layers 21 and 202 to the N + layer 2 .
  • the presence or absence of the formation of the W layers 201 and 202 can be selected in consideration of the low resistance of the SL line and the facilitation of the manufacturing process.
  • the holes 16 1 and 16 2 formed between the side surfaces of the N + layers 4 11 to 4 33 , the W layers 13 11 to 13 33 , and the Cu layers 14 1 to 14 3 shown in FIG. 13E are parasitic between the bit lines BL.
  • the capacity can be reduced. This contributes to more stable dynamic flash memory operation.
  • FIGS. 14A to 14C A method of manufacturing the dynamic flash memory according to the eleventh embodiment will be described with reference to FIGS. 14A to 14C.
  • (a) is a plan view
  • (b) is a vertical cross-sectional structure diagram along the XX'line of (a)
  • (c) is a vertical cross-sectional structure diagram along the YY'line.
  • a case of forming a memory cell area consisting of nine memory cells of 3 rows ⁇ 3 columns will be described.
  • a plurality of dynamic flash memory cells are formed in a two-dimensional manner, not limited to 3 rows ⁇ 3 columns.
  • FIGS. 13A to 13C the same components as those in FIGS. 7A to 7M or 13A to 13E are designated by the same reference numerals.
  • the steps before forming the TiN layers 8 1 , 8 2 , and 8 2 shown in FIG. 13A were performed, and as shown in FIG. 14A, the TiN layers 29 (claimed) were connected by surrounding the Si columns 3 11 to 3 33 . It is an example of the "first conductor layer" of the range).
  • the entire HfO 2 layer 30 (which is an example of the "second gate insulating layer” in the claims) is formed over the entire surface.
  • the TiN layer 31 (an example of the "second conductor layer” in the claims) that covers the HfO 2 layer 30 and whose upper surface position is near the lower end of the N + layers 4 11 to 4 33 in the vertical direction. ) Is formed.
  • the TiN layer 31 surrounds and connects the Si columns 3 11 to 3 33 .
  • the entire SiN layer (not shown) is coated by the CVD method.
  • the SiN layer is etched by the RIE method to surround the sides of the N + layers 4 11 to 4 33 and the mask material layers 5 11 to 5 33 , and the SiN layers 34 11 to 34 33 (the "first" of the claims.
  • An example of "2 mask material layers” is formed.
  • the SiN layers 34 11 to 34 33 are self-aligned with the N + layers 4 11 to 4 33 and the mask material layers 5 11 to 5 33 .
  • the mask material layer 35 1 (patent-claimed) that is connected to the Si columns 3 11 to 33 3 and extends in the XX'line direction (an example of the "first direction" in the claims).
  • the mask material layer 35 2 connected to the Si columns 3 21 to 3 23 , and the mask material layer 35 3 connected to the Si columns 3 31 to 3 33 are formed. ..
  • the SiN layers 34 11 to 34 33 may be formed of other materials as long as they serve as an etching mask material layer.
  • the mask material layers 35 1 , 35 2 , 35 3 are from the outer peripheral lines of the SiN layers 34 11 to 34 33 in the YY'direction (an example of the "second direction" in the claims). It is desirable to form it so that it is on the inside.
  • the TiN layer 31 and the HfO 2 layer are masked with the SiN layers 34 11 to 34 33 , the mask material layer 35 1 , the mask material layer 352, and the mask material layer 353 as masks.
  • TiN layer 29 is etched by the RIE method and stretched in the XX'direction.
  • a dynamic flash memory is formed on the P layer substrate 1.
  • the arrangement of the Si columns 3 11 to 3 33 in a plan view is brought closer to the X-X'line direction, and the adjacent SiN layers 34 11 to 34 33 are connected to each other to connect the mask material layers 35 1 , 35 2 . , 35 3 can be formed without forming the TiN layers 31 1 , 31 2 and 31 3 continuously extended in the XX'line direction.
  • This embodiment has the following features.
  • feature 1 the SiN layers 34 11 to 34 33 formed by self-alignment with respect to the Si columns 3 11 to 3 33 and the mask material layers 35 1 , 352 , 353 are used as masks, and the TiN layer 31, The HfO 2 layer 30 and the TiN layer 29 are etched by the RIE method and stretched in the XX'direction . 1 , 31 2 , 31 3 were formed.
  • the SiN layers 34 11 to 34 33 are self-aligned with respect to the Si columns 3 11 to 3 33 , the TiN layers 29 1 , 29 2 , 293 connected to the plate wire and the word line WL
  • the TiN layers 31 1 , 31 2 , and 31 3 connected to the above are formed with a predetermined work function and with a uniform thickness. As a result, variations in the characteristics of the dynamic flash memory cells formed in the Si columns 3 11 to 33 3 can be suppressed, and at the same time, high integration can be achieved.
  • the TiN layer 31 in the YY direction is formed.
  • the SiN layers 34 11 to 34 33 of the portion formed by self-alignment with respect to the Si columns 3 11 to 3 33 are formed, so that they are in the YY'direction of the dynamic flash memory cell. Higher density can be achieved.
  • phosphorus P and arsenic As are ion-implanted into the P layer substrate 1 to provide an N-well (N-Well) layer 1A.
  • boron B is ion-implanted into the N-well (N-Well) layer 1A to provide the P-well (P-Well) layer 1B.
  • This two-layer well structure is a measure for enabling the dynamic flash memory of the present application to apply a negative bias to the source line SL during the erasing operation. By adopting such a double-layer well structure, the negative bias of the source line SL does not affect the PN junction of other peripheral circuits and the transistor circuit.
  • the erasing operation of the dynamic flash memory of the present application makes the source line SL a negative bias.
  • the double-layer well structure in the P-layer substrate 1 in the memory cell region By providing the double-layer well structure in the P-layer substrate 1 in the memory cell region, other circuits can be shielded from this negative bias.
  • the Si pillar is formed in the present invention
  • the semiconductor pillar may be made of a semiconductor material other than the Si pillar. This also applies to the other embodiments according to the present invention.
  • the N + layers 101a and 101b serving as sources and drains in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers. Further, the N + layers 101a and 101b serving as sources and drains may be formed of different semiconductor material layers. This also applies to the other embodiments according to the present invention.
  • the N + layers 4 11 to 4 33 formed on the tops of the Si columns 3 11 to 33 3 in the fourth embodiment the N + layers 4 formed on the upper part of the P layer 3 by the epitaxial crystal growth method were used. ..
  • the N + layers 4 11 to 4 33 may be formed.
  • the Si columns 3 11 to 3 33 the N + layer 2 connected to the bottom of the Si columns 3 11 to 3 33 may be formed by, for example, an ion implantation method or another method. This also applies to the other embodiments according to the present invention.
  • the hafnium oxide (HfO 2 ) layers 6 11 to 6 33 which serve as the gate insulating layer, are formed around the Si columns 3 11 to 33 3.
  • another material layer including an organic material or an inorganic material consisting of a single layer or a plurality of layers may be used. This also applies to the other embodiments according to the present invention.
  • the mask material layers 5 11 to 5 33 deposited on the upper part of the N + layer 4 and patterned in the region forming the Si column are left, but the mask material.
  • the layer includes a SiO 2 layer, an aluminum oxide (Al 2 O 3 , AlO) layer, a SiO 2 layer, and an organic material or an inorganic material consisting of a single layer or a plurality of layers as long as it is a material suitable for the object of the present invention. Other material layers may be used. This also applies to the other embodiments according to the present invention.
  • each of the mask material layers 5 11 to 5 33 is formed so that the position of the bottom in the vertical direction is the same, but if it meets the object of the present invention, each of them is formed.
  • the positions of the top surface and the bottom may be different in the vertical direction. This also applies to the other embodiments according to the present invention.
  • the thickness and shape of the mask material layers 5 11 to 5 33 are changed by polishing by CMP, RIE etching, and washing. There is no problem if this change is within the range that meets the object of the present invention. This also applies to the other embodiments according to the present invention.
  • the materials of the various wiring metal layers WL, PL, BL, SL may be not only metals but also conductive material layers such as alloys, acceptors, or semiconductor layers containing a large amount of donor impurities. Well, they may be formed in a single layer or in combination of multiple layers. This also applies to the other embodiments according to the present invention.
  • a TiN layer was used as the gate conductor layer.
  • the TiN layer a material layer composed of a single layer or a plurality of layers can be used as long as it is a material that meets the object of the present invention.
  • the TiN layer can be formed from a conductor layer such as a single layer or a plurality of metal layers having at least a desired work function.
  • another conductive layer such as a W layer may be formed.
  • a single layer or a plurality of metal layers may be used.
  • the W layer acts as a metal wiring layer connecting the gate metal layers.
  • a single layer or a plurality of metal layers may be used.
  • the hafnium oxide (HfO 2 ) layers 6 11 to 6 33 which are the gate insulating layers are formed by surrounding the Si columns 3 11 to 33 3, but each of them is made of a single layer or a plurality of layers. Other material layers may be used. This also applies to the other embodiments according to the present invention.
  • the shape of the Si pillars 3 11 to 33 3 in a plan view was a circular shape.
  • the shape of a part or all of the Si columns 3 11 to 33 3 in a plan view may be a circle, an ellipse, a shape elongated in one direction, or the like.
  • Si pillars having different planar views can be mixedly formed in the logic circuit region according to the logic circuit design. This also applies to the other embodiments of the present invention.
  • an alloy layer such as metal or silicide is formed on the upper surface of the N + layer 2 on the outer peripheral portion of the Si columns 3 11 to 3 33 . May be good.
  • a stretched metal layer or alloy layer may be provided in contact with these N + layers 2. This also applies to the other embodiments according to the present invention.
  • the dynamic flash memory cell is formed on the P layer substrate 1, but an SOI (Silicon On Insulator) substrate may be used instead of the P layer substrate 1.
  • SOI Silicon On Insulator
  • a substrate made of another material may be used as long as it serves as a substrate. This also applies to the other embodiments according to the present invention.
  • a dynamic flash memory cell constituting a source and a drain using N + layers 101a and 101b having the same polarity of conductivity above and below the Si column 100 has been described, but the polarity has been described.
  • the present invention can also be applied to a tunnel type device having different sources and drains. This also applies to the other embodiments according to the present invention.
  • the hafnium oxide (HfO 2 ) layer 6 11 to 6 33 which becomes the gate insulating layer is formed into the Si column 3. It is formed by surrounding 11 to 3 33 , and the TiN layer is etched by the RIE method to form the TiN layers 8 1 , 8 2 , 8 3 which are the first gate conductor layers, and the TiN layer is etched by the RIE method. Then, the TiN layers 10 1 , 10 2 , 10 3 which are the second gate conductor layers were formed.
  • HfO 2 layers 6 11 to 6 33 to be the gate insulating layer are formed by surrounding the Si columns 3 11 to 3 33 , and the TiN layer is etched by the RIE method to form the TiN layer which is the first gate conductor layer.
  • the TiN layers 10 1 , 10 2 , 10 3 , the N + layers 4 11 to 4 33 may be formed. This also applies to the other embodiments according to the present invention.
  • the P layer 3 was formed by the epitaxial growth method.
  • a P + layer containing acceptor impurities may be formed by the epitaxial crystal growth method.
  • the thin single crystal Si layer is a material layer for obtaining the P layer 3 having good crystallinity. As long as it is a material layer for obtaining the P layer 3 having good crystallinity, it may be another single layer or a plurality of material layers.
  • the HfO 2 layer is used as the gate insulating layer, but another material layer composed of a single layer or a plurality of layers may be used for each. This also applies to the other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to extract the hole group in the floating body FB, but the bit line BL is negative instead of the source line SL.
  • the erasing operation may be performed by using a bias or by setting the source line SL and the bit line BL to a negative bias. This also applies to the other embodiments according to the present invention.
  • the Si columns 3 11 to 33 3 are arranged in a square grid in a plan view.
  • the Si columns 3 11 to 33 3 may be arranged in an orthorhombic grid pattern. This also applies to the other embodiments according to the present invention.
  • W layers 201 and 202 are provided in contact with N + layer 2 .
  • the W layer may not be provided with the N + layer 2 adjacent to the Si columns 311 to 333, but may be provided outside the region where the plurality of Si columns are provided in a plan view. This also applies to the other embodiments according to the present invention.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT can be obtained.
  • Dynamic flash memory cell 100 Si column having P-type or i-type (intrinsic type) conductive type 102: Channel region 103a, 103b, 103a2, 103b2: Gate insulating layer 104a, 104b, 104a2, 104b2: Gate Conductor layer 105: Insulation layer BL: Bit wire SL: Source wire PL: Plate wire WL: Word wire FB: Floating body 1: P layer Substrate 1A: N well 1B: P well 2, 4, 4 11 to 4 33 , 101a , 101b: N + layer 3: P layer 5 11 to 5 33 , 35 1 , 35 2 , 35 3 : Mask material layer 3 11 to 3 33 : P layer Si column 6, 6 11 to 6 33 , 30, 30 1 , 30 2 , 30 3 : HfO 2 layers 7, 8, 11, 15: SiO 2 layers 8 1 , 8 2 , 8 3 , 10 1 , 10 2 , 10 3 , 29, 29 1 , 29 2 ,

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Abstract

基板Ｓｕｂ上に、垂直方向に立ち、且つ、水平断面形状が円形、または長方形状のＳｉ柱１００の両端に第１の不純物層１０１ａと、第２の不純物層１０１ｂを形成する。そして、Ｓｉ柱１００を囲んだ第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂと、第１のゲート絶縁層１０３ａを囲んだ第１のゲート導体層１０４ａと、第２のゲート絶縁層１０３ｂを囲んだ第２のゲート導体層１０４ｂを形成する。そして、第１の不純物層１０１ａと、第２の不純物層１０１ｂと、第１のゲート導体層１０４ａと、第２のゲート導体層１０４ｂに電圧を印加して、第１の不純物層１０１ａと第２の不純物層１０１ｂとの間に流す電流でチャネル領域１０２にインパクトイオン化現象を発生させ、発生させた電子群と正孔群の内、前記電子群を、チャネル領域１０２から除去して正孔群の一部をチャネル領域１０２に保持するメモリ書き込み動作と、このチャネル領域１０２に保持した正孔群を、第１の不純物層１０１ａと、第２の不純物層１０１ｂのいずれか一方、または両者より除去してメモリ消去動作を行う。

Description

半導体素子を用いたメモリ装置の製造方法
　本発明は、半導体素子を用いたメモリ装置の製造方法に関する。
　本願は、国際出願番号PCT/JP2020/048952に基づいて優先権を主張する国際特許出願である。
　本発明は、半導体素子を用いたメモリ装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリの製造方法に関する。
　図１６（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１７（ａ）と（ｂ）に、動作上の問題点を、図１８（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図１６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１１００に形成され、ソース線ＳＬが接続されるソースＮ+層１１０３と、ビット線ＢＬが接続されるドレインＮ+１１０４と、ワード線ＷＬが接続されるゲート導電層１１０５と、ＭＯＳトランジスタ１１１０ａのフローティングボディ（Floating Body）１１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１１０２直下には、ＳＯＩ基板のＳｉＯ2層１１０１が接している。この１個のＭＯＳトランジスタ１１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１１０３から延びる電子のチャネル１１０７には、ピンチオフ点１１０８があり、ビット線が接続しているドレインＮ+層１１０４までには、到達していない。このようにドレインＮ+層１１０４に接続されたビット線ＢＬとゲート導電層１１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１１０ａを動作させると、ドレインＮ+層１１０４近傍のピンチオフ点１１０８において、電界強度が最大となる。この結果、ソースＮ+層１１０３からドレインＮ+層１１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１１０９を飛び越えて、ゲート導電層１１０５に到達する。そして、同時に発生した正孔１１０６は、フローティングボディ１１０２を充電する。この場合、発生した正孔は、フローティングボディ１１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１１０２は、生成された正孔１１０６で満たされ、フローティングボディ１１０２の電圧がソースＮ+層１１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１１０３に放電する。ここで、Ｖｂは、ソースＮ+層１１０３とＰ層のフローティングボディ１１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１６（ｂ）には、生成された正孔１１０６でフローティングボディ１１０２が飽和充電された様子を示している。
　次に、図１６（ｃ）を用いて、メモリセル１１１０ｂの“０”書込み動作を説明する。共通の選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１１０ａと“０”書込みのメモリセル１１１０ｂが存在する。図１６（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１１０４とＰ層のフローティングボディ１１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１１０２に予め前サイクルで生成された正孔１１０６は、ビット線ＢＬに接続されたドレインＮ+層１１０４に流れる。書込み動作が終了すると、生成された正孔１１０６で満たされたメモリセル１１１０ａ（図１６（ｂ））と、生成された正孔が吐き出されたメモリセル１１１０ｂ（図１６（ｃ））の２つのメモリセルの状態が得られる。正孔１１０６で満たされたメモリセル１１１０ａのフローティングボディ１１０２の電位は、生成された正孔がいないフローティングボディ１１０２よりも高くなる。したがって、メモリセル１１１０ａのしきい値電圧は、メモリセル１１１０ｂのしきい値電圧よりも低くなる。その様子を図１６（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図１７（ａ）と（ｂ）を用いて説明する。図１７（ａ）に示したように、フローティングボディ１１０２の容量ＣFBは、ワード線の接続されたゲート１１０５とフローティングボディ１１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１１０３とフローティングボディ１１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１１０４とフローティングボディ１１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１１０２の電圧も、その影響を受ける。その様子を図１７（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　　　　　　　　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１１０２との容量結合によって、フローティングボディ１１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１８の（ａ）と（ｂ）に読出し動作を示しており、（ａ）は、“１”書込み状態を、（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　メモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、メモリ装置の高集積化が課題である。
　上記の課題を対決するために、本発明に係る半導体メモリ装置の製造方法は、は、　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層と、に印加する電圧を制御して、第１の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第１の半導体柱における多数キャリアである正孔群、又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体柱の内部から前記第１の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去するデータ消去動作と、を行うメモリ装置の製造方法であって、
　半導体層上に第１のマスク材料層を形成する工程と
　前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ前記第１の半導体柱を形成する工程と、
　前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
　前記第１のゲート絶縁層に繋がり、且つ前記第１の半導体柱の上部側面を囲んだ第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層の側面を囲む、前記第２のゲート導体層を形成する工程と、
　前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
　前記第１の半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物層を形成する工程と、
　を有することを特徴とする（第１発明）。
　上記第１の発明において、前記第１の半導体柱を囲み第３の絶縁層を形成する工程と、
　前記第１の半導体柱の下部において前記第３の絶縁層を囲む前記第１のゲート導体層を形成する工程と、
　前記第１のゲート導体層を囲み、且つ上端面が前記第１のゲート導体層より上にある第４の絶縁層を形成する工程と、
　前記第１の半導体柱の上部の前記第３の絶縁層を囲んだ前記第２のゲート導体層を形成する工程と、を有し、
　前記第３の絶縁層の内、前記第１のゲート導体層で囲まれた部分が、前記第１のゲート絶縁層であり、前記第３の絶縁層の内、前記第２のゲート導体層で囲まれた部分が、前記第２のゲート導体層である、
　ことを特徴とする（第２発明）。
　上記の第１発明において、前記第１のゲート導体層を形成した後、垂直方向において、前記第１のゲート導体層上面より上の露出した前記第１の半導体柱を囲み、且つ前記第１のゲート導体層上に繋がった前記第２のゲート絶縁層を形成する工程を有することを特徴とする（第３発明）。
　上記の第１発明において、前記第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１の導体層と、を形成する工程と、
　前記第２のゲート絶縁層を、前記第１の導体層上と、前記第１の導体層より上部の前記第１の半導体柱を囲んで形成する工程と、
　前記第２のゲート絶縁層の側面を囲んで、その上面位置が前記第２の不純物層の下端付近にある第２の導体層を形成する工程と、
　前記第２の不純物層と、前記第１のマスク材料層の側面を囲んだ、第２のマスク材料層を形成する工程と、
　前記第１のマスク材料層と、前記第２のマスク材料層と、をマスクにして前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程と、を有し、
　エッチングされた前記第１の導体層が前記第１のゲート導体層となり、同じくエッチングされた前記第２の導体層が前記第２のゲート導体層になる、
　ことを特徴とする（第４発明）。
　上記の第４発明において、平面視において、前記第２のマスク材料層の上に重なり、且つ第１の方向に伸延した第３のマスク材料層を形成する工程と、
　前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程を有する、
ことを特徴とする（第５発明）。
　上記の第５発明において、平面視における前記第１の方向と直交する第２の方向において、前記第３のマスク材料層の外周が、前記第２のマスク材料層の外周より内側にあることを特徴とする（第６発明）。
　上記の第１発明において、前記第２のゲート導体層を形成した後に、前記第２の不純物層と、前記第１のマスク材料層との側面を囲んだ第５の絶縁層を形成する工程と、
　前記第５の絶縁層をマスクにして、前記第１のマスク材料層をエッチングして、前記第２の不純物層上に第１のコンタクトホールを形成する工程と、
　前記第１のコンタクトホールを介して、前記第５の絶縁層上と、前記第２の不純物層に繋がった第１の配線導体層を形成する工程と、
　を有する、ことを特徴とする（第７発明）。
　上記の第７発明において、平面視において、前記第１の配線導体層が前記第２のゲート導体層と直交して形成されることを特徴とする（第８発明）。
　上記の第１発明において、平面視にあって、前記第１のゲート導体層と、前記第２のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第１の不純物層に接する第２のコンタクトホールを形成する工程と、
　前記第２のコンタクトホールの底部に第３の導体層を形成する工程と、
　を有することを特徴とする（第９発明）。
　上記の第９発明において、前記第３の導体層上の前記第２のコンタクトホール内に、空孔を有するか、または有しない第５の絶縁層を形成する工程を、有する、
　ことを特徴とする（第１０発明）。
　上記の第１０発明において、前記第５の絶縁層が、低誘電率材料層である、
　ことを特徴とする（第１１発明）。
　上記の第７発明において、前記第２の不純物層と、前記第１の配線導体層の側面を囲んで第６の絶縁層を形成する工程と、
　前記第６の絶縁層に、前記第２の不純物層と、前記第１の配線導体層に隣接して、第３のコンタクトホールを形成する工程と、
　前記第３のコンタクトホール内に、空孔を有するか、または有しない第７の絶縁層を形成する工程と、
　を有することを特徴とする（第１２発明）。
　上記の第１２発明において、前記第６の絶縁層が、低誘電率材料層である、ことを特徴とする（第１３発明）。
　上記の第１発明において、前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がっていることを特徴とする（第１４発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第５実施形態に係るＳＧＴを有するメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るＳＧＴを有するメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第６実施形態に係るＳＧＴを有するメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るＳＧＴを有するメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第７実施形態に係るＳＧＴを有するメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第８実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るＳＧＴを有するメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第９実施形態に係るＳＧＴを有するメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１０実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための平面図と断面構造図である。 第１１実施形態に係るダイナミック フラッシュメモリのＰ層基板１内に設ける二層ウェル構造の製造方法を説明するための断面構造図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板Ｓｕｂ上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体柱」の一例である）内の上下の位置に、一方がソースとなる場合に他方がドレインとなる、ドナー不純物を高濃度で含む半導体層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体層を「Ｎ+層」と称する。）（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層１０３ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂを囲むように第１のゲート導体層１０４ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層１０４ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂは絶縁層１０５により分離されている。そして、Ｎ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分であるチャネル領域１０２は、第１のゲート絶縁層１０３ａで囲まれた第１のチャネルＳｉ層１０２ａと、第２のゲート絶縁層１０３ｂで囲まれた第２のチャネルＳｉ層１０２ｂと、よりなる。これによりソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂからなるダイナミック フラッシュ メモリセル１１０が形成される。そして、ソースとなるＮ+層１０１ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層１０１ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層１０４ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層１０４ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層１０４ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるように第１のゲート導体層１０４ａのゲート長を、第２のゲート導体層１０４ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層１０４ａのゲート長を、第２のゲート導体層１０４ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層１０３ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層１０３ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層１０３ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層１０３ｂのゲート絶縁膜の誘電率よりも高くしてもよい。
　図２Ａ、図２Ｂを用いて、消去動作メカニズムについて説明する。Ｎ+層１０１ａ、１０１ｂ間のチャネル領域１０２は、電気的に基板から分離され、フローティングボディとなっている。図２Ａ（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成されたチャネル領域１０２の多数キャリアである正孔群１０６がチャネル領域１０２に蓄えられている状態を示す。そして。図２Ａ（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域１０２の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層１０１ａとチャネル領域１０２のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域１０２に蓄えられていた正孔群１０６が、ソース部のＮ+層１０１ａに吸い込まれ、チャネル領域１０２の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域１０２の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域１０２の電位状態となる。このため、フローティングボディのチャネル領域１０２の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタ１１０のしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層１０４ｂのしきい値電圧は高くなる。このチャネル領域１０２の消去状態は論理記憶データ“０”となる。なお、図２Ｂに上記消去動作時の各主要ノード接点の電圧条件例を示す。
　図３Ａに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３Ａ（ａ）に示すように、ソース線ＳＬの接続されたＮ+層１０１ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層１０１ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば、５Ｖを入力する。その結果、図３Ａ（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周には、環状の反転層１０７ａが形成され、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの内周の反転層１０７ａには、ピンチオフ点１０８が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周には、ピンチオフ点は存在せずに全面に反転層１０７ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層１０４ｂの内周の全面に形成された反転層1０７ｂは、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域１０２の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層１０１ａからビット線の接続されたＮ+層１０１ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層１０１ｂに流れる（図示せず）。生成された正孔群１０６は、チャネル領域１０２の多数キャリアであり、チャネル領域１０２を正バイアスに充電する（図３Ａ（ｂ））。ソース線ＳＬの接続されたＮ+層１０１ａは、０Ｖであるため、チャネル領域１０２はソース線ＳＬの接続されたＮ+層１０１ａとチャネル領域１０２との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域１０２が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３Ａ（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域１０２の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群１０６でチャネル領域１０２を充電しても良い。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。
　図３Ｂ（ａ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時の電界強度を説明するための図を示す。直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、ソース側インパクトイオン化現象により電界強度が最大になる様子を示している。この時、ごく僅かであるが、ビット線ＢＬが接続されているドレイン部のＮ+層１０１ｂ近傍でも電界が大きくなる。
　そして、図３Ｂ（ｂ）は、フローティングボディであるチャネル領域１０２が、書込み時に充電され、電圧が上昇する様子を示している。チャネル領域１０２は、書込み前には消去されているため、その初期値は、（ＶERA ＋ Ｖｂ）である。書込みが開始されると、書込み時間に従って、チャネル領域１０２の電圧はＶｂまで上昇する。しかし、チャネル領域１０２の電圧がＶｂ以上になると、ソース線ＳＬの接続されたＮ+層１０１ａと、Ｐ層のチャネル領域１０２との間のＰＮ接合が順バイアスになり、ソース側インパクトイオン化現象で生成された正孔群１０６が、Ｐ層のチャネル領域１０２からＮ+層１０１ａに繋がるソース線ＳＬへと放出される。この結果、Ｐ層のチャネル領域１０２の充電は制限され、Ｖｂ電位を維持する。
　図３Ｃは、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧の変化を説明するための図である。チャネル領域１０２の電圧が上昇して行くに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する。また、図３Ａ（ａ）に示したように、チャネル領域１０２のフローティングボディの状態が消去状態“０”から、徐々に書込み状態“１”に変化する過程において、チャネル領域１０２に発生した正孔群が蓄積されていく。すなわち、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧は低下していく。そして、図３Ｂ（ｃ）に示すように、しきい値電圧の低下に伴い、書込み時のワード線ＷＬ電圧を低下させることができる。そして、図３Ｃ（ａ）に示すように、“１”を書き込むチャネル領域１０２には、正孔群１０６が蓄積され、それに伴い、ワード線ＷＬが接続されている第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬが接続されている第１のＮチャネルＭＯＳトランジスタの両者のしきい値電圧が低下する。その結果、正帰還が掛かり、ビット線ＢＬからソース線ＳＬに流れる電流が増大し、インパクトイオン化現象がより顕著となり、ページ書込み動作が加速される。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、図３Ｃ（ｂ）に示すように、書込み動作時に反転層がチャネル領域１０２の外周部に形成される。これにより、常時固定電圧が印加されているプレート線ＰＬの接続された第１のゲート導体層１０４ａからの電界は遮蔽され、チャネル領域１０２内の正孔群の保持特性が向上する。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域１０２の電位変化に伴って、ワード線ＷＬの電圧は、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタを飽和領域で動作させるために、例えば、図３Ｄで示したように書込み時の最初は、５Ｖと高い電圧であるが、書込みが進んで行くに従って、例えば、２Ｖ程度まで低下することが出来る。ここで、図３Ｄは、書込み動作時の各主要ノード接点の電圧条件例を纏めている。この結果、書込み終了時にワード線ＷＬの電圧が、例えば、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、チャネル領域１０２の電位を引き下げる影響が減少する。
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時に引き起こさせる、インパクトイオン化現象で、図３Ｅに示すように、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Ｓｉ柱１００の第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂと反射を繰り返し、Ｓｉ柱１００の中心軸方向に進んで行く。このように、発生したフォトンは、Ｓｉ柱１００を導波管として、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂで、反射を繰り返し、Ｓｉ柱１００の上下方向に進行する。この際に、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂは、書込み時に発生したフォトンが、隣接メモリセルのデータを破壊しない光遮蔽効果がある。
　図４Ａ～図４Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図４Ａ（ａ）に示すように、チャネル領域１０２がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域１０２のフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。図４Ｂに読出し動作時の各主要ノード接点の電圧条件例を纏めている。
　図４Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂのゲート容量の大小関係を説明する構造図である。ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さく設計することが望ましい。図４Ｃ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層１０４ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層１０４ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層１０４ａのゲート容量よりも小さくする。図４Ｃ（ｂ）に図４Ｃ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｃ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層１０４ｂの容量であり、CPLは第１のゲート導体層１０４ａの容量であり、ＣBLはドレインとなるＮ+層１０１ｂと第２のチャネル領域１０２ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層１０１ａと第１のチャネル領域１０２ａとの間のＰＮ接合の容量である。ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域１０２にノイズとして影響を与える。この時のチャネル領域１０２の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域１０２の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱１００の直径を大きくすることが考えられる。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層１０４ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。
　なお、プレート線ＰＬの接続する第１のゲート導体層１０４ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層１０４ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域１０２に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域１０２の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良いし、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。
　また、Ｓｉ柱１００の断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板Ｓｕｂ上に垂直方向に立ったＳｉ柱１００の側面全体を囲んだ第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂを設け、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂの全体を囲んで第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂを有するＳＧＴを例にダイナミック・フラッシュ・メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック・フラッシュ・メモリ素子は、インパクトイオン化現象により発生した正孔群１０６がチャネル領域１０２に保持される条件を満たす構造であればよい。このためには、チャネル領域１０２は基板Ｓｕｂと分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板Ｓｕｂに対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。また、ＧＡＡ、Nanosheet素子を多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。また、図１のダイナミック・フラッシュ・メモリセルを多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。
　また、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた部分のチャネル領域１０２では、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域１０２ａ、第２のチャネル領域１０２ｂのチャネル領域が、垂直方向において、第１の絶縁層である絶縁層１０５で囲まれた領域で繋がっている。
　また、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　また、図２Ａ、図２Ｂで消去動作条件の一例を示した。これに対して、チャネル領域１０２にある正孔群１０６を、Ｎ+層１０１ａ、Ｎ+層１０１ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。
　また、図１において、第１のゲート導体層１０４ａを２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層１０４ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電圧は、消去動作、書き込み動作、読み出し動作の基本動作を行うための一例であり、この基本動作を行うことができれば、他の電圧条件であってもよい。
　また、図１において、Ｎ+層１０１ａ、１０１ｂ、Ｐ層Ｓｉ柱１００のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱１００では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域１０２に蓄えられて、“１”状態が設定される。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ、第２のゲート絶縁層１０３ｂ、第１のゲート導体層１０４ａ、第２のゲート導体層１０４ｂが、全体として柱状に形成される。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａはプレート線ＰＬに、第２のゲート導体層１０４ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層１０４ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層１０４ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積は大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　図３Ｂ（ａ）に示したように、書込み動作時には、ソース線ＳＬ側のプレート線ＰＬに接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。これにより、このワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下に全面に形成された反転層１０７ｂは、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとなる。これにより、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとの間の電界は最大となり、この領域でインパクトイオン化が生じ、電子・正孔対が生成される。このように、インパクトイオン化を発生させる場所を、直列接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネルに設定できる。
（特徴３）
　書込み動作時には、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させ、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させ、それにより、発生する反転層１０７ｂは、ドレインとなるＮ+層１０１ｂから延びた実質的なドレイン部として働く。その結果、ソース側インパクトイオン化現象で電界強度が、直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層１０４ａと、ワード線ＷＬの接続された第２のゲート導体層１０４ｂとの間で、最大になる。この動作メカニズムを用いたソースサイドインジェクション型のフラッシュメモリは知られている。このフラッシュメモリの書込みには、インパクトイオン化現象で発生する熱電子として、酸化膜の障壁を乗り越えて、浮遊ゲートに電子を注入するための３．９ｅＶ以上のエネルギーが必要である。しかし、ダイナミック フラッシュ メモリの書込みにおいては、正孔群のみをチャネル領域１０２に蓄積すれば良いため、フラッシュメモリの書込みよりも低電界で良い。その結果、インパクトイオン化現象を書込みの動作メカニズムとして用い、多ビット同時に書込みを行うことができ、フラッシュメモリよりも書込みの高速化と低消費電力化が実現できる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタと、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタの、しきい値電圧が低下する。従って、このしきい値電圧の低下に伴い、書込み時ワード線ＷＬの電圧を低下させて行くことができる。また、書込み時にチャネル領域１０２に発生した正孔が蓄積されて行くに従って、正帰還が掛かり、ページ書込み動作が加速される。これにより、データ書き込み時間の短縮化が図られる。
（特徴５）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、書込み動作時に反転層がＳｉ柱１００のチャネル領域１０２の外周部に形成される。これにより、常時固定電圧が印加されているプレート線ＰＬからの電界は遮蔽される。これにより、チャネル領域１０２内の正孔群の保持特性が向上する。
（特徴６）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域１０２の電位が上昇して行くのに伴って、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタを飽和領域で動作させることを維持しながら、書込み開始時のワード線ＷＬの初期電圧は、低下させることが出来る。この結果、書込み終了時にワード線ＷＬ電圧が、０Ｖにリセットされても、第２のゲート導体層１０４ｂが容量結合する、フローティングボディ１００の電位を引き下げる影響が減少する。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大による、安定な動作に繋がる。
（特徴７）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時に引き起こさせるインパクトイオン化現象で、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Ｓｉ柱１００の第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂとで反射を繰り返し、Ｓｉ柱１００を中心軸方向に進んで行く。この際に、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂは、書込み時に発生したフォトンに対して遮蔽効果があり、水平方向にある隣接メモリセルのデータの破壊を防止する。
（特徴８）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層１０４ａの役割に注目すると、以下の（１）～（５）の役割がある。
　（１）　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域１０２との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域１０２の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
　（２）　ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線ＰＬが接続された第１のゲート導体層１０４ａと、ワード線ＷＬが接続された第２のゲート電極１０４ｂの両者が、ＳＧＴトランジスタのゲートとして働く。ビット線ＢＬからソース線ＳＬに電流が流れる際に、ＳＧＴトランジスタの短チャネル効果（Short Channel Effect）を抑えることができる。このように、プレート線ＰＬの接続された第１のゲート導体層１０４ａにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
　（３）　ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域１０２へ徐々に正孔群が貯まり、プレート線ＰＬを有する第１のＭＯＳトランジスタと、ワード線ＷＬを有する第２のＭＯＳトランジスタのしきい値電圧は低下する。この際に、プレート線ＰＬを有する第１のＭＯＳトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線ＰＬは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
　（４）　“１”書込みを行ったダイナミック フラッシュ メモリセルにおいて、プレート線ＰＬを有する第１のＭＯＳトランジスタのしきい値電圧が低下している。この結果、プレート線ＰＬに正バイアスを印加すると、常時、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下には、反転層が形成される。この結果、プレート線ＰＬに繋がる第１のゲート導体層１０４ａ直下に形成された反転層に溜まる電子層が、導体電波シールド層となる。これにより、“１”書込みを行ったダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
　（５）　ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第１のゲート導体層１０４ａと第２のゲート導体層１０４ｂとで反射を繰り返し、Ｓｉ柱１００の中心軸方向に進んで行く。この際に、プレート線ＰＬは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
（第２実施形態）
　図５Ａ、図５Ｂを用いて、第２実施形態を説明する。
　図５Ａと図５Ｂに、書込み動作を示す。図５Ａに示すように、ソース線ＳＬの接続されたソースとなるＮ+層１０１ａに、例えば０Ｖを入力し、ビット線ＢＬの接続されたドレインとなるＮ+層１０１ｂに、例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層１０４ａに、例えば５Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層１０４ｂに、例えば２Ｖを入力する。その結果、図５Ａで示すように、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下には、全面に反転層１０７ａが形成され、第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、プレート線ＰＬの接続された第１のゲート導体層１０４ａの直下の反転層１０７ａには、ピンチオフ点が存在せずに、第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なソースとして働く。一方、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタは線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂの直下には、形成された反転層１０７ｂには、ピンチオフ点１０８が存在する。この結果、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのドレインとなるＮ+層１０１ｂ近傍で電界は最大となり、この領域でインパクトイオン化が生じる。インパクトイオン化現象により、フローティングボディ１００がＶｂまで充電され、書込み状態“１”となる。
　図５Ｂにこの書込み動作時の各主要ノード接点の電圧条件例を纏めている。例えば、プレート線ＰＬの電圧は５Ｖと高くし、ワード線ＷＬの電圧はそれよりも低い、２Ｖ固定と設定することができる。
　本実施形態によれば下記のような特徴を有する。
　第１実施形態では、図３Ａ（ａ）に示すように、インパクトイオン化がプレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタのワード線ＷＬに隣接した領域で生じる。これに対し、本実施形態では、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタのドレインとなるＮ+層１０１ｂ近傍でインパクトイオン化が生じる。これにより、第１実施形態と同じく、ダイナミク フラッシュ メモリ動作ができる。
（第３実施形態）
　図６に示す構造図を用いて、第３実施形態を説明する。
　図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬとの接続位置関係は図１に示す構造に対して上下逆になっている。ここで、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むように第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２が形成されている。この第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２を囲むように第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２がそれぞれ形成されている。ダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、第１のゲート絶縁層１０３ａ２、第２のゲート絶縁層１０３ｂ２、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２が、全体として柱状に形成される。そして、第１のゲート導体層１０４ａ２、第２のゲート導体層１０４ｂ２との間には、第１と第２のゲート導体層を分離するための絶縁層１０５が形成されている。また、ソースとなるＮ+層１０１ａはソース線ＳＬに、ドレインとなるＮ+層１０１ｂはビット線ＢＬに、第１のゲート導体層１０４ａ２はワード線ＷＬに、第２のゲート導体層１０４ｂ２はプレート線ＰＬに、それぞれ接続している。
　なお、図６に示したように、プレート線ＰＬが接続された、第２のゲート導体層１０４ｂ２のゲート容量は、ワード線ＷＬが接続された、第１のゲート導体層１０４ａ２のゲート容量よりも、大きくなるような構造を特徴としている。ここでは、それぞれのゲート長を変えて、第２のゲート導体層１０４ｂ２のゲート長を、第１のゲート導体層１０４ａ２のゲート長よりも長くしている。
　本実施形態によれば下記のような特徴を有する。
　第１実施形態では、図１に示すように、ソースとなるＮ+層１０１ａ側に配設された、プレート線ＰＬの接続された第１のゲート導体層１０４ａを有する第１のＮチャネルＭＯＳトランジスタと、ドレインとなるＮ+層１０１ｂ側に配設された、ワード線ＷＬの接続された第２のゲート導体層１０４ｂを有する第２のＮチャネルＭＯＳトランジスタとを直列接続していた。本実施形態によれば、図６に示すように、Ｓｉ柱１００に対して、ワード線ＷＬとプレート線ＰＬの接続位置関係は図１に示す構造に対して上下逆になっている。また、図６に示したように、それぞれのゲート長を変えて、第２のゲート導体層１０４ｂ２のゲート長を、第１のゲート導体層１０４ａ２のゲート長よりも長くし、プレート線ＰＬが接続された、第２のゲート導体層１０４ｂ２のゲート容量は、ワード線ＷＬが接続された、第１のゲート導体層１０４ａ２のゲート容量よりも、大きくなるような構造を特徴としている。
（第４実施形態）
　図７Ａ～図７Ｍを参照して、第４実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う垂直断面構造図、（ｃ）はＹ－Ｙ’線に沿う垂直断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。
　図７Ａに示すように、Ｐ層基板１を用意する。
　次に、図７Ｂに示すように、Ｐ層基板１上部にＮ+層２（特許請求の範囲の「第１の不純物層」の一例である）を形成する。
　次に、図７Ｃに示すように、エピタキシャル成長法によりＰ層３（特許請求の範囲の「半導体層」の一例である）を形成する。
　次に、図７Ｄに示すように、エピタキシャル成長したＰ層３上部にＮ+層４（特許請求の範囲の「第２の不純物層」の一例である）を形成する。
　次に、図７Ｅに示すように、Ｎ+層４の上部にマスク材料層（図示せず）を堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33（特許請求の範囲の「第１のマスク材料層」の一例である）を残す。例えばＲＩＥ（Reactive Ion Etching）法によりエッチングして、形成してもよい。
　次に、図７Ｆに示すように、マスク材料層５11～５33で覆われた領域を残し、エピタキシャル成長したＰ層３まで、例えばＲＩＥ法によりエッチングして、Ｎ+層４11～４33（特許請求の範囲の「第２の不純物層」の一例である）を上部に有するＰ層Ｓｉ柱３11～３3（特許請求の範囲の「半導体柱」の一例である）を形成する。
　次に、図７Ｇに示すように、例えばＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33（特許請求の範囲の「第３の絶縁層」の一例である）をＳｉ柱３11～３33を囲んで形成する。なお、ＨｆＯ2層６11～６33はＰ層Ｓｉ柱３11～３33の外周部だけでなく、Ｎ+層２上に繋がって形成してもよい。
　次に、図７Ｈに示すように、ＳｉＯ2層７を被覆した後にＨｆＯ2層６11～６33を覆ってゲート導体層となるＴｉＮ層（図示せず）を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3（特許請求の範囲の「第１のゲート導体層」の一例である）を形成する。この第１のゲート導体層であるＴｉＮ層８1、８2、８3は、プレート線ＰＬとなる。そして、ＴｉＮ層８1、８2、８3で囲まれた部分のＨｆＯ2層６11～６33が図１での第１のゲート絶縁層１０３ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）となる。
　次に、図７Ｉに示すように、ＳｉＯ2層９（特許請求の範囲の「第４の絶縁層」の一例である）を被覆する。このＳｉＯ2層９は、プレート線ＰＬとワード線ＷＬと間の層間絶縁層となる。なお、ＳｉＯ2層９の底部にＴｉＮ層８1、８2、８3と、ＴｉＮ層または別の導体層を形成してもよい。
　次に、図７Ｊに示すように、ＨｆＯ2層６11～６33を覆って第２のゲート導体層となるＴｉＮ層（図示せず）を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングしてＴｉＮ層１０1、１０2、１０3（特許請求の範囲の「第２のゲート導体層」の一例である）を形成する。この第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3は、ワード線ＷＬとなる。そして、ＳｉＯ2層１１（特許請求の範囲の「第５の絶縁層」の一例である）を被覆する。次に、マスク材料層５11～５33をエッチング除去し、空孔１２11～１２33（特許請求の範囲の「第１のコンタクトホール層」の一例である）ができる。空孔１２11～１２33は、マスク材料層５11～５33を除去することにより形成されるので、空孔１２11～１２33は、Ｐ層Ｓｉ柱３11～３33と、Ｎ+層４11～４33に対して自己整合により形成される。そして、ＴｉＮ層１０1、１０2、１０3で囲まれた部分のＨｆＯ2層６11～６33が図１での第２のゲート絶縁層１０３ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）となる。
　次に、図７Ｋに示すように、空孔１２11～１２33にダマシンプロセスにより、導体層、例えば、タングステンW１３11～１３33を埋め込む。
　次に、図７Ｌに示すように、例えば、銅CUの導体層（図示せず）を形成する。そして、ＲＩＥ法により銅CU層をエッチングしてタングステンW１３11～１３33に繋がった配線導体層である銅CU層１４1、１４2、１４3（特許請求の範囲の「第１の配線導体層」の一例である）を形成する。この配線導体層である銅CU層１４1、１４2、１４3は、ビット線ＢＬとなる。なお、銅CU層１４1、１４2、１４3は、他の材料の単層、または複数層からなる導体層であってもよい。また、タングステンW１３11～１３33と、銅CU層１４1、１４2、１４3とは、他の金属導体層で同時に形成してもよい。
　最後に、図７Ｍに示すように、保護膜となるＳｉＯ2層１５を被覆し、ダイナミック フラッシュ メモリセル領域が完成する。（ａ）図中、点線で囲まれた１セル領域ＵＣの面積は、Ｓｉ柱３11～３33の直径と、Ｓｉ柱３11～３33間の長さをＦとすると４Ｆ2となる。本ダイナミック フラッシュ メモリセルでは、プレート線ＰＬに繋がるＴｉＮ層８1、８2、８3と、ワード線に繋がるＴｉＮ層１０1、１０2、１０3は、同じＸ－Ｘ’線方向に伸延している。そして、ビット線ＢＬに繋がる銅CU層１４1、１４2、１４3は、ワード線ＷＬ及びプレート線と直交したＹ－Ｙ’線方向に伸延している。
　本実施形態によれば下記のような特徴を有する。
（特徴１）
　本実施形態では、図７Ａ～図７Ｍに示すように、Ｐ層基板１上部にＮ+層２を形成し、次に、エピタキシャル成長法によりＰ層３を形成し、エピタキシャル成長したＰ層３上部にＮ+層４を形成し、Ｎ+層４の上部にマスク材料層を堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33を残し、ＲＩＥ法によりエッチングして、Ｓｉ柱を形成する。次に、マスク材料層５11～５33で覆われた領域を残し、エピタキシャル成長したＰ層３まで、例えばＲＩＥ法によりエッチングして、Ｎ+層４11～４33を上部に有するＰ層Ｓｉ柱３11～３33を形成する。これにより、上下にＮ+層２、４11～４33を含むＰ層Ｓｉ柱３11～３33を同時に形成することが出来る。これは、本ダイナミック フラッシュ メモリの製造の簡略化に繋がる。
（特徴２）
　本実施形態では、例えば、ＡＬＤ法によりゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成する。次に、ＳｉＯ2層７を被覆した後にＨｆＯ2層６11～６33を覆って第１のゲート導体層となるＴｉＮ層を形成する。そして、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成する。この第１のゲート導体層であるＴｉＮ層８1、８2、８3は、プレート線ＰＬとなる。これにより、Ｓｉ柱３11～３33間の長さを最小加工寸法Ｆとすると４Ｆ2の１セル領域ＵＣが形成される。
（特徴３）
　図７Ｊ～図７Ｌに示すように、空孔１２11～１２33は、マスク材料層５11～５33を除去することにより形成されるので、コンタクトホールである空孔１２11～１２33は、Ｐ層Ｓｉ柱３11～３33と、Ｎ+層４11～４33と、に対して自己整合により形成される。これにより、本ダイナミック フラッシュ メモリの高集積化が図られる。
（第５実施形態）
　図８Ａ、図８Ｂを参照して、第５実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明する。
　図８Ａ（ａ）に、ブロック消去のために選択されたメモリブロックの回路図を示す。ここでは、メモリセルは、３行×３列の計９個のメモリセルCL11～CL33を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線ＳＬ1～ＳＬ3、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。図８Ａ（ｂ）～（ｄ）及び図８Ｂに示すように、ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この時、ビット線ＢＬ1～ＢＬ3は、ＶSS、ワード線ＷＬ1～ＷＬ3は、ＶSSとなる。ＶSSは、例えば０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ブロック消去選択の有無に関わらず、固定の電圧ＶErasePLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶErasePLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディＦＢに蓄積された論理記憶データ“１”および“０”が全て“０”となる。したがって、論理記憶データが書込み状態“１”と消去状態“０”の如何によらない。消去状態“０”のフローティングボディのチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。ここで、例えば、ＶERA＝－３Ｖ、Ｖｂ＝０．７Ｖとすると、フローティングボディのチャネル領域１０２の電位は、－２．３Ｖとなる。なお、Ｖｂは、ソース線ＳＬとなるＮ+層とフローティングボディのチャネル領域１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。チャネル領域１０２が、－２．３Ｖに負バイアスされると、バックバイアス効果によって、ワード線ＷＬ入力の第２のＮチャネルＭＯＳトランジスタのしきい値電圧が上昇する。
　なお、消去はメモリブロック単位で行われるため、メモリブロックのデータを一時記憶するためのキャッシュメモリと、メモリブロックの論理アドレス物理アドレス変換テーブルが必要となるが、これらは、ダイナミック フラッシュ メモリ装置内に設けても、それを取り扱うシステム内に設けても良い。
　本実施形態によれば下記のような特徴を有する。
　ブロック消去のために選択されたメモリブロックのソース線ＳＬ1～ＳＬ3には、消去電圧ＶERAが印加される。この結果、選択ブロック内の各メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”および“０”が全て“０”となる。消去状態“０”のチャネル領域１０２の電位は、ＶERA＋Ｖｂとなる。チャネル領域１０２が、負バイアスされると、バックバイアス効果によって、ワード線ＷＬの入力している第２のＮチャネルＭＯＳトランジスタのしきい値電圧が上昇する。これにより、ブロック消去動作が容易に実現できる。
（第６実施形態）
　図９Ａ、図９Ｂを参照して、第６実施形態に係るダイナミック フラッシュ回路のページ書込み動作を説明する。
　図９Ａ（ａ）に、ページ書込みのために選択されたメモリブロックの回路図を示す。“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。ここで、例えば、ＶProgBLは３Ｖであり、ＶSSは０Ｖである。また、ページ書込みを行うワード線ＷＬ2には、ＶProgWLが印加され、ページ書込みを行わないワード線ＷＬ1とＷＬ3には、ＶSSが印加される。ここで、例えば、ＶProgWLは、５Ｖであり、ＶSSは、０Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ書込みの選択／非選択の如何に関わらず、ＶProgPLが印加される。ここで、例えば、ＶProgPLは、２Ｖである。このように信号線の電圧設定が制御されることにより、ページ書込みが行われる。メモリセルＣＬ22において、その接続される、ビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔群が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。ここで、Ｖｂは、ソース線ＳＬが接続されるソースＮ+層とチャネル領域１０２の間のＰＮ接合であり、約０．７Ｖである。チャネル領域１０２が、０．７Ｖに正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する。同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データを維持する。
　本実施形態によれば下記のような特徴を有する。
　ページ書込み動作が開始されると、“１”を書込むビット線ＢＬ2には、ＶProgBLが印加され、書込みを行わず、消去状態“０”を維持するビット線ＢＬ1とＢＬ3には、ＶSSが印加される。メモリセルＣＬ22において、その接続されるビット線ＢＬ2は、ＶProgBLであり、ワード線ＷＬ2は、ＶProgWLであり、プレート線ＰＬ2は、ＶProgPLであるため、ワード線ＷＬ2とプレート線ＰＬ2の入力する２層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルＣＬ22のフローティングボディのチャネル領域１０２にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域１０２の多数キャリアである正孔が蓄積され、チャネル領域１０２の電圧は、Ｖｂまで上昇して、“１”書込みが行われる。チャネル領域１０２が、正バイアスされると、バックバイアス効果によって、ワード線ＷＬが入力する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低下する。これにより、同一選択ページで“１”書込みを行わず、消去状態を保つメモリセルＣＬ21とＣＬ23に接続されるビット線ＢＬ1とＢＬ3には、それぞれＶSSが印加されているため、メモリセルＣＬ21とＣＬ23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“０”の論理記憶データが維持される。
（第７実施形態）
　図１０Ａ、図１０Ｂを参照して、第７実施形態に係るダイナミック フラッシュ回路のページ読出し動作を説明する。
　ソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶReadBLが印加される。ここで、例えば、ＶSSは０Ｖであり、ＶReadBLは１Ｖである。また、ページ読出しを行う選択ワード線ＷＬ2には、ＶReadWLが、印加される。ここで、例えば、ＶReadWLは２Ｖである。また、プレート線ＰＬ1～ＰＬ3には、ページ書込みの選択／非選択の如何に関わらず、ＶReadPLが印加される。ここで、例えば、ＶReadPLは２Ｖである。このように信号線の電圧設定が制御されることにより、ページ読出しが行われる。チャネル領域１０２の電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線ＢＬは放電せずにＶReadBLを保つ。一方、チャネル領域１０２の電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線ＢＬは放電し、ＶReadBLからＶSSへと変化する。この２つのビット線ＢＬの電位状態をセンスアンプで読み取り、メモリセル内の論理記憶データの“１”と“０”を判定する（図示せず）。
　本実施形態によれば下記のような特徴を有する。
　ページ読出し動作が開始されると、フローティングボディＦＢの電位が、ＶERA＋Ｖｂの消去状態“０”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線は放電せずにＶReadBLを保つ。一方、フローティングボディＦＢの電位が、Ｖｂの書込み状態“１”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線は放電し、ＶReadBLからＶSSへと変化する。この２つのビット線電位状態をセンスアンプで読み取る。これにより、メモリセル内の論理記憶データの“１”と“０”を判定することができる。
（第８実施形態）
　図１１Ａ、図１１Ｂを参照して、第８実施形態に係るダイナミック フラッシュ回路のブロックリフレッシュ動作を説明する。
　図１１Ａ（ａ）、（ｂ）に示すように、リフレッシュを行う選択メモリブロックのソース線ＳＬ1～ＳＬ3には、ＶSSが印加され、ビット線ＢＬ1～ＢＬ3には、ＶRefreshBLが印加される。ここで、例えば、ＶSSは０Ｖであり、ＶRefreshBLは３Ｖである。プレート線ＰＬ1～ＰＬ3には、ブロック消去選択の有無に関わらず、固定の電圧ＶRefreshPLが印加されているが、選択されたブロックのプレート線ＰＬ1～ＰＬ3には、ＶRefreshPLが印加され、非選択ブロックのプレート線ＰＬ1～ＰＬ3には、ＶSSが印加されても良い。また、リフレッシュを行うメモリブロックのワード線ＷＬ1～ＷＬ3には、ＶRefreshWLが印加される。ここで、例えば、ＶRefreshPLは２Ｖであり、ＶRefreshWLは３Ｖであ。このように信号線の電圧設定が制御されることにより、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”において、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタおよびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。図１１Ｂに、ブロックリフレッシュ時の各主要ノード接点の電圧条件例を纏めている。
　なお、消去状態“０”のメモリセルのメモリブロック単位のリフレッシュは行えないが、メモリブロックデータをメモリチップ内、若しくはシステム内にあるキャッシュに一時記憶させ、当メモリブロックをブロック消去して、論理記憶データの再書き込みを行うことで、リフレッシュされる。また、論理ブロックアドレスと物理ブロックアドレスの変換テーブルをメモリチップ内、若しくはシステム内に有し、リフレッシュ後のデータを以前と異なる、物理ブロックアドレスに記憶させても良い。
　本実施形態によれば下記のような特徴を有する。
　ブロックリフレッシュ動作が開始されると、メモリセルのフローティングボディのチャネル領域１０２に蓄積された論理記憶データ“１”に置いて、プレート線ＰＬが接続された第１のＮチャネルＭＯＳトランジスタおよびワード線ＷＬが接続された第２のＮチャネルＭＯＳトランジスタのしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のＶRefreshWLとＶRefreshPLであっても、メモリセル電流が流れ、２つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をフローティングボディのチャネル領域１０２に蓄積する。この結果、書込み状態“１”のメモリセルのメモリブロック単位のリフレッシュが行われる。
（第９実施形態）
　図１２Ａ、図１２Ｂを参照して、第９実施形態に係るダイナミック フラッシュ回路のページ消去動作を説明する。
　図１２Ａ（ａ）、（ｂ）に示すように、ページ消去動作が始まると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢは、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。ＶPageErasePLは、例えば２Ｖである。この時、ページ消去されるメモリセルに接続されるワード線ＷＬ2には、ＶPageEraseWLが印加されるが、ＶPageEraseWLは、ＶSSであり、例えば０Ｖである。また、ソース線ＳＬ1～ＳＬ3には、ＶERAPageが印加される。ＶERAPageは、ブロック消去のビット線印加電圧ＶERAよりも高い電圧で設定される。例えば、ＶERAは、－３Ｖであるのに対して、ＶERAPageは－１Ｖである。これは、ページ消去を行う同一ブロック内で既に“１”書込みと“０”消去維持になっているメモリセルのデータが、ページ消去によって書換えが起こらないよう保護するためである。
　ページ消去後に図９Ａ、図９Ｂ示にした、第６実施形態に係るダイナミック フラッシュ回路のページ書込み動作を行えば、ページ消去後のページに新たなデータを書込むことが可能である。図１２Ｂに、ページ消去時の各主要ノード接点の電圧条件例を纏めている。
　本実施形態によれば下記のような特徴を有する。
　ページ消去動作が開始されると、ページ消去するメモリセルに接続するプレート線ＰＬ以外のプレート線ＰＬは、常時印加されている固定電圧からＶSSに低下する。プレート線ＰＬの接続されるゲート容量は大きいため、“１”と“０”のデータを記憶しているメモリセルのフローティングボディＦＢは、容量結合により引き下げられる。この結果、ページ消去によって、既に書込みされている“１”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線ＰＬ2のみにＶPageErasePLが印加される。また、ビット線ＢＬ1～ＢＬ3には、ＶERAPageが印加される。これにより、ページ消去を確実に行うことができる。
（第１０実施形態）
　図１３Ａ～図１３Ｅを参照して、第１０実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う垂直断面構造図、（ｃ）はＹ－Ｙ’線に沿う垂直断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、３行×３列に限らず、複数のダイナミック フラッシュメモリセルが２次元状に形成される。また、図１３Ａ～図１３Ｅにおいて、図７Ａ～図７Ｍと同一又は類似の構成部分には同一の符号を付してある。
　図７Ａ～図７Ｆに示した工程を行う。そして図１３Ａに示すように、ＳｉＯ2層７を形成した後に、例えばＡＬＤ法により、全体にＨｆＯ2層６を被覆する。そして、図７Ｈに示したのと同じくＨｆＯ2層６を囲み、Ｘ－Ｘ’線方向に伸延した、第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成する。
　次に、図１３Ｂに示すように、ＴｉＮ層８1、８2、８3の外周部にＳｉＯ2層９1を形成する。そして、全体にＴｉＮ層８1、８2、８3の上端より上部のＨｆＯ2層６を除去して第２のゲート絶縁層であるＨｆＯ2層６1を形成する。そして、全体にＨｆＯ2層１８を被覆する。そして、図７Ｊに示した工程と同じく、Ｘ－Ｘ’線方向に伸延した、第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成する。なお、ＨｆＯ2層１８形成の前の洗浄によって、Ｓｉ柱３11～３33のＨｆＯ2層６1の上端より上のＳｉ柱３11～３33の太さが細くなる。または露出したＳｉ柱３11～３33の表面を酸化して、薄い酸化膜を形成した後、その薄い酸化膜を除去する工程を行ってもよい。
　次に、図１３Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition）法とＣＭＰ（Chemical Mechanical Polish）法を用いて、上面位置がマスク材料層５11～５33の上面になるＳｉＯ2層１９を形成する。そして、平面視において、ＴｉＮ層８1、８2、８3間であり、且つＸ－Ｘ’線方向に伸延したコンタクトホール１９1、１９2（特許請求の範囲の「第２のコンタクトホール」の一例である）をＮ+層２上に形成する。
　次に、図１３Ｄに示すように、コンタクトホール１９1、１９2の底部にＮ+層２に接してＷ層２０1、２０2（特許請求の範囲の「第３の導体層」の一例である）を形成する。そして、Ｗ層２０1、２０2上に、Ｘ－Ｘ’方向に伸延した空孔２１1、２１2を含むＳｉＯ2層２２1、２２2（特許請求の範囲の「第５の絶縁層」の一例である）を形成する。なお、Ｗ層２０1、２０2は形成しなくてもよい。
　次に、図７Ｉ～図７Ｋに示したのと同様の工程を行い、図１３Ｅに示すように、ＴｉＮ層１０1、１０2、１０3を囲んだＳｉＯ2層１１1と、Ｎ+層４11～４33を覆ったＳｉＯ2層１１2を形成する。そして、Ｎ+層４11～４33上にＷ層１３11～１３33を形成する。そして、ダマシン法により、例えばビ　ット線ＢＬとなるＣｕ層１４1、１４2、１４3を形成する。。Ｃｕ層１４1、１４2、１４3の外周部には、ＳｉＯ2層１５が形成されている。そして、平面視において、Ｃｕ層１４1、１４2、１４3間にあって、且つＹ－Ｙ’方向に伸延し、且つＮ+層４11～４33、Ｗ層１３11～１３33、Ｃｕ層１４1、１４2、１４3の側面間に空孔１６1、１６2を含んだ絶縁層１７1、１７2を形成する。これにより、Ｐ層基板上に、ダイナミック フラッシュ メモリが形成される。
　なお、空孔２１1、２１2を含むＳｉＯ2層２２1、２２2は、空孔２１1、２１2を含まない低誘電率材料層より形成されてもよい。また、ＳｉＯ2層２２1、２２2は他の絶縁材料層より形成されてもよい。
　また、垂直方向における空孔２１1、２１2の上端位置は、第２のゲート導体層のＴｉＮ層１０1、１０2、１０3の上端位置より下にあることが望ましい。また、垂直方向における空孔２１1、２１2の上端位置は、第１のゲート導体層のＴｉＮ層８1、８2、８3の上端位置より下にあってもよい。
　また、空孔１６1、１６2は、Ｗ層１３11～１３33、Ｃｕ層１４11～１４3のいずれか、または連続した２つの層の側面に面して形成されてもよい。
　本実施形態は次のような特徴がある。
（特徴１）
　第４実施形態では、図７Ｇ～図７Ｊに示すように、ゲート絶縁層になるＨｆＯ2層６11～６33が、Ｓｉ柱３11～３33の頂部のＮ+層４11～４33と、底部のＮ+層２の間で繋がって形成されている。これにより、ＰＬ線ゲートＴｉＮ層８1、８2、８3と、ＷＬ線ゲートＴｉＮ層１０1、１０2、１０3のゲート絶縁層が、同じＨｆＯ2層３11～３33で形成されている。これに対して、本実施形態では、ＰＬ線ゲート導体層８1、８2、８3と、ＷＬ線ゲート導体層１０1、１０2、１０3と、ゲート絶縁層６、１８が、別々に形成される。これにより、例えば、ゲート絶縁層６とゲート絶縁層１８の、膜厚、材料を別々に選択して、より効果的にＰＬ線とフローティングボディ間容量ＣPLを、ＷＬ線とフローティングボディ間容量ＣWLより大きくすることが出来る。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
（特徴２）
　第４実施形態では、図７Ｉに示すように、ＰＬ線ゲートＴｉＮ層８1、８2、８3と、ＷＬ線ゲートＴｉＮ層１０1、１０2、１０3との層間絶縁層としてＳｉＯ2層９が形成される。このＳｉＯ2層９の形成は、例えば、図７ＨにおけるＴｉＮ層８1、８2、８3の形成後、ＳｉＯ2層を全体に被覆した後、ＣＭＰ法により、その上面位置が、マスク材料層５11～５33の上面位置になるまで研摩し、そしてＲＩＥによりエッチバックして形成する。これに対して、本実施形態では、ＳｉＯ2層９に対応する層間絶縁層を、図１３Ｂに示すように、ＨｆＯ2層１８を、第２のゲート絶縁層として形成すると同時に、ＳｉＯ2層９に対応する層間絶縁層として形成している。これにより、製造工程の簡易化が図られる。
（特徴３）
　図１３Ｃ、図１３Ｄに示すように、コンタクトホール１９1、１９2は内に空孔２１1、２１2と、Ｗ層２０1、２０2とが形成される。これにより、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成される。Ｗ層２０1、２０2は、ＳＬ線のＮ+層２の領域を低抵抗化して、より安定なダイナミック フラッシュ メモリ動作に寄与する。そして、空孔２１1、２１2は、ＷＬ線ＴｉＮ層８1、８2、８3間、及びＰＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量を低減できる。この寄生容量の低減は、ダイナミック フラッシュ メモリの動作マージンの拡大に寄与できる。また、空孔２１1、２１2と、Ｗ層２０1、２０2とが、自己整合で形成されることは、ダイナミック フラッシュ メモリの高集積化に寄与する。なお、Ｗ層２０1、２０2をメモリセル領域に形成せず、メモリセル領域の周辺部にＮ+層２と接続するＳＬ線金属配線部を形成してもよい。この場合は、Ｗ層２０1、２０2がある場合と比べて、ＳＬ線抵抗は大きくなるが、ＷＬ線ＴｉＮ層８1、８2、８3間、及びＰＬ線ＴｉＮ層１０1、１０2、１０3間の寄生容量の低減効果は変わらず、且つＷ層２０1、２０2を確実にＮ+層２に接続させるための製造工程の高精度化の必要がない。このように、Ｗ層２０1、２０2の形成の有無を、ＳＬ線低抵抗化と、製造工程の容易化とを勘案して、選択することができる。
（特徴４）
　図１３Ｅに示すＮ+層４11～４33、Ｗ層１３11～１３33、Ｃｕ層１４1～１４3の側面間に形成する空孔１６1、１６2、は、ビット線ＢＬ間の寄生容量を低減できる。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
（第１１実施形態）
　図１４Ａ～図１４Ｃを参照して、第１１実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う垂直断面構造図、（ｃ）はＹ－Ｙ’線に沿う垂直断面構造図を示す。なお、本実施形態では、３行×３列の９個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、３行×３列に限らず、複数のダイナミック フラッシュメモリセルが２次元状に形成される。また、図１３Ａ～図１３Ｃにおいて、図７Ａ～図７Ｍ、又は図１３Ａ～図１３Ｅと同一又は類似の構成部分には同一の符号を付してある。
　図１３Ａに示すＴｉＮ層８1，８2，８2を形成する前までの工程を行い、図１４Ａに示すように、Ｓｉ柱３11～３33を囲み、繋がったＴｉＮ層２９（特許請求の範囲の「第１の導体層」の一例である）を形成する。
　次に、図１４Ｂに示すように、全体を覆ってＨｆＯ2層３０（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。そして、ＨｆＯ2層３０を覆い、且つ垂直方向において、上面位置がＮ+層４11～４33の下端付近にあるＴｉＮ層３１（特許請求の範囲の「第２の導体層」の一例である）を形成する。ＴｉＮ層３１はＴｉＮ層２９と同じく、Ｓｉ柱３11～３33を囲み、繋がって形成される。そして、全体をＣＶＤ法によりＳｉＮ層（図示せず）を被覆する。そして、ＲＩＥ法によりＳｉＮ層をエッチングして、Ｎ+層４11～４33と、マスク材料層５11～５33の側面を囲んでＳｉＮ層３４11～３４33（特許請求の範囲の「第２のマスク材料層」の一例である）を形成する。この場合、ＳｉＮ層３４11～３４33はＮ+層４11～４33と、マスク材料層５11～５33に対して自己整合で形成される。そして、平面視において、Ｓｉ柱３11～３33に繋がり、Ｘ－Ｘ’線方向（特許請求の範囲の「第１の方向」の一例である）伸延するマスク材料層３５1（特許請求の範囲の「第３のマスク材料層」の一例である）と、Ｓｉ柱３21～３23に繋がるマスク材料層３５2と、Ｓｉ柱３31～３33に繋がるマスク材料層３５3を形成する。なお、ＳｉＮ層３４11～３４33とは、エッチングマスク材料層としての役割を持つものであれば、他の材料より形成してもよい。なお、マスク材料層３５1、３５2，３５3は、Ｙ－Ｙ’方向（特許請求の範囲の「第２の方向」の一例である）において、ＳｉＮ層３４11～３４33の外周線より内側になるように形成するのが望ましい。
　次に、図１４Cに示すように、ＳｉＮ層３４11～３４33と、マスク材料層３５1と、マスク材料層３５2と、マスク材料層３５3をマスクにして、ＴｉＮ層３１、ＨｆＯ2層３０、ＴｉＮ層２９をＲＩＥ法によりエッチングして、Ｘ－Ｘ’方向に伸延したＴｉＮ層２９1、２９2、２９3、ＨｆＯ2層３０1、３０2、３０3、ＴｉＮ層３１1、３１2、３１3を形成する。そして、図１３Ｃ～図１３Ｅの工程を行うことによりP層基板１上にダイナミック フラッシュメモリが形成される。
　なお、平面視におけるＳｉ柱３11～３33の配置を、Ｘ－Ｘ’線方向に近づけて、隣接するＳｉＮ層３４11～３４33同志を接続させることにより、マスク材料層３５1，３５2，３５3を形成しなくても、Ｘ－Ｘ’線方向に連続して伸延したＴｉＮ層３１1、３１2、３１3を形成することができる。
　本実施形態は次のような特徴がある。
（特徴１）
　本実施形態では、Ｓｉ柱３11～３33に対して、自己整合で形成したＳｉＮ層３４11～３４33と、マスク材料層３５1、３５2、３５3をマスクにして、ＴｉＮ層３１、ＨｆＯ2層３０、ＴｉＮ層２９をＲＩＥ法によりエッチングして、Ｘ－Ｘ’方向に伸延したＴｉＮ層２９1、２９2、２９3、ＨｆＯ2層３０1、３０2、３０3、ＴｉＮ層３１1、３１2、３１3を形成した。この場合、ＳｉＮ層３４11～３４33はＳｉ柱３11～３33に対して、自己整合で形成されているので、プレート線に繋がるＴｉＮ層２９1、２９2、２９3と、ワード線ＷＬに繋がるＴｉＮ層３１1、３１2、３１3が、所定の仕事関数をもって、且つ均一の厚さで形成される。これにより、Ｓｉ柱３11～３33に形成されたダイナミック フラッシュメモリセルの特性のばらつきを抑圧でき、同時に高集積化が図れる。
（特徴２）
　マスク材料層３５1、３５2，３５3を、Ｙ－Ｙ’方向において、ＳｉＮ層３４11～３４33の外周線より内側になるように形成することにより、Ｙ－Ｙ’方向におけるＴｉＮ層３１1、３１2、３１3間は、Ｓｉ柱３11～３33に対して、自己整合で形成した部分のＳｉＮ層３４11～３４33となるので、ダイナミック フラッシュメモリセルのＹ－Ｙ’方向の高密度化が図れる。
（特徴３）
　平面視におけるＳｉ柱３11～３33の配置を、Ｘ－Ｘ’線方向に近づけて、隣接するＳｉＮ層３４11～３４33同志を接続させることにより、マスク材料層３５1，３５2，３５3を形成しなくても、Ｘ－Ｘ’線方向に連続して伸延したＴｉＮ層３１1、３１2、３１3を形成することができる。これにより、ダイナミック フラッシュメモリセルのＸ－Ｘ’方向の高密度化が図れる。
（第１２実施形態）
　図１５を参照して、第１２実施形態に係るダイナミック フラッシュメモリのＰ層基板１内に設ける二層ウェル構造の製造方法を説明する。
　図１５において、Ｐ層基板１内に、例えばリンＰ、ヒ素Ａｓをイオン注入し、Ｎウェル（Ｎ－Ｗｅｌｌ）層１Ａを設ける。その後、Ｎウェル（Ｎ－Ｗｅｌｌ）層１Ａ内に、例えば、ボロンＢをイオン注入して、Ｐウェル（Ｐ－Ｗｅｌｌ）層１Ｂを設ける。この二層ウェル構造は、本願のダイナミック フラッシュメモリが消去動作時にソース線ＳＬに負バイアスを印加可能にするための施策である。このような二層ウェル構造にすることによって、その他の周辺回路のＰＮ接合とトランジスタ回路にソース線ＳＬの負バイアスが影響しないようにする。
　その後、図７Ａ～図７Ｆに示した工程と、図１３Ａ～図１３Ｅに示した工程を行う。
　本実施形態によれば下記のような特徴を有する。
　本願のダイナミック フラッシュメモリの消去動作は、ソース線ＳＬを負バイアスにする。メモリセル領域のＰ層基板１内に二層ウェル構造を設けることにより、その他の回路を、この負バイアスから遮蔽することができる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂは異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態における、Ｓｉ柱３11～３33の頂部に形成されるＮ+層４11～４33は、Ｐ層３上部にエピタキシャル結晶成長法により形成したＮ+層４を用いた。これに対し、ＴｉＮ層１０１、１０２を形成した後に、Ｎ+層４11～４33を形成してもよい。同様に、Ｓｉ柱３11～３33を形成した後に、例えばイオン注入法、または、他の方法でＳｉ柱３11～３33の底部に繋がるＮ+層２を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７Ｇに示すように、Ｓｉ柱３11～３33を囲んで、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33を形成しているが、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７Ｅに示すように、Ｎ+層４の上部に堆積し、Ｓｉ柱を形成する領域にパターニングしたマスク材料層５11～５33を残しているが、マスク材料層は、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、ＡｌＯ）層、ＳｉＯ2層の他、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、マスク材料層５11～５33のそれぞれの上表面と、底部の垂直方向における位置が同じであるように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、マスク材料層５11～５33の厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、各種配線金属層ＷＬ、ＰＬ、ＢＬ、ＳＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、ゲート導体層として、ＴｉＮ層を用いた。このＴｉＮ層は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。Ｗ層以外に単層、または複数層の金属層を用いても良い。この場合、Ｗ層はゲート金属層を繋ぐ金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、Ｓｉ柱３11～３33を囲んで、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33を形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、Ｓｉ柱３11～３33の平面視における形状は、円形状であった。そして、Ｓｉ柱３11～３33の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック・フラッシュ・メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７ＦでＳｉ柱３11～３33の形成後に、Ｓｉ柱３11～３33の外周部のＮ+層２上面に金属、シリサイドなどの合金層を形成してもよい。または、これらＮ+層２に接して、そして伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、Ｐ層基板１上にダイナミック・フラッシュ・メモリセルを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料からなる基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１００の上下に、同じ極性の導電性を有するＮ+層１０１ａと１０１ｂを用いて、ソース、ドレインを構成するダイナミック・フラッシュ・メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７Ｆに示したように、Ｎ+層４11～４33を形成した後に、ゲート絶縁層となるハフニウム酸化（ＨｆＯ2）層６11～６33をＳｉ柱３11～３33を囲んで形成し、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成し、そして、ＲＩＥ法によりＴｉＮ層をエッチングして第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成した。これに対し、ゲート絶縁層となるＨｆＯ2層６11～６33をＳｉ柱３11～３33を囲んで形成し、ＲＩＥ法によりＴｉＮ層をエッチングして第１のゲート導体層であるＴｉＮ層８1、８2、８3を形成し、第２のゲート導体層であるＴｉＮ層１０1、１０2、１０3を形成した後に、Ｎ+層４11～４33を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第４実施形態では、図７Ｃに示すように、エピタキシャル成長法によりＰ層３を形成していた。これに対し、ＡＬＤ法による薄い単結晶Ｓｉ層を形成した後に、エピタキシャル結晶成長法によるアクセプタ不純物を含んだＰ+層を形成しても良い。薄い単結晶Ｓｉ層は、結晶性のよいＰ層３を得るための材料層である。結晶性のよいＰ層３を得るための材料層であれば、他の単層または複数層の材料層であってもよい。
　また、第４実施形態では、ゲート絶縁層として、ＨｆＯ2層を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態および第５実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢ内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図７，図１３では、平面視においてＳｉ柱３11～３33を正方格子状に配置した。これに対し、Ｓｉ柱３11～３33を斜方格子状に配置してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１３Ｄにおいて、Ｗ層２０1、２０2をＮ+層２に接して設けた。これに対して、Ｗ層をＮ+層２をＳｉ柱３１１～３３３に隣接して設けるのでなく、平面視において、複数のＳｉ柱を設けた領域の外側に設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１１０、１１１：ダイナミック フラッシュ メモリセル
１００：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
１０２：チャネル領域
１０３ａ、１０３ｂ、１０３ａ２、１０３ｂ２：ゲート絶縁層
１０４ａ、１０４ｂ、１０４ａ２、１０４ｂ２：ゲート導体層
１０５：絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ
１：Ｐ層基板
１Ａ：Ｎウェル
１Ｂ：Ｐウェル
２、４、４11～４33、１０１ａ、１０１ｂ：Ｎ+層
３：Ｐ層
５11～５33、３５1，３５2，３５3：マスク材料層
３11～３33：Ｐ層Ｓｉ柱
６、６11～６33、３０、３０1、３０2，３０3：ＨｆＯ2層
７、８、１１、１５：ＳｉＯ2層
８1、８2、８3、１０1、１０2、１０3、２９、２９1，２９2，２９3，３１、３１1，３１2，３１3：ＴｉＮ層
１２11～１２33：空孔
１３11～１３33：導体層
１４1、１４2、１４3：銅ＣＵ層
３４11～３４33：ＳｉＮ層
ＣＬ11～ＣＬ33：メモリセル
ＳＬ1～ＳＬ3：ソース線
ＢＬ1～ＢＬ3：ビット線
ＰＬ1～ＰＬ3：プレート線
ＷＬ1～ＷＬ3：ワード線

Claims (14)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層と、に印加する電圧を制御して、第１の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第１の半導体柱における多数キャリアである正孔群、又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層と、に印加する電圧を制御して、前記第１の半導体柱の内部から前記第１の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去するデータ消去動作と、を行うメモリ装置の製造方法であって、
    　半導体層上に第１のマスク材料層を形成する工程と
    　前記第１のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ前記第１の半導体柱を形成する工程と、
    　前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
    　前記第１のゲート絶縁層に繋がり、且つ前記第１の半導体柱の上部側面を囲んだ第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層の側面を囲む、前記第２のゲート導体層を形成する工程と、
    　前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物層を形成する工程と、
    　前記第１の半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物層を形成する工程と、
    　を有することを特徴とする柱状半導体素子を用いたメモリ装置の製造方法。
  2. 　前記第１の半導体柱を囲み第３の絶縁層を形成する工程と、
    　前記第１の半導体柱の下部において前記第３の絶縁層を囲む前記第１のゲート導体層を形成する工程と、
    　前記第１のゲート導体層を囲み、且つ上端面が前記第１のゲート導体層より上にある第４の絶縁層を形成する工程と、
    　前記第１の半導体柱の上部の前記第３の絶縁層を囲んだ前記第２のゲート導体層を形成する工程と、を有し、
    　前記第３の絶縁層の内、前記第１のゲート導体層で囲まれた部分が、前記第１のゲート絶縁層であり、前記第３の絶縁層の内、前記第２のゲート導体層で囲まれた部分が、前記第２のゲート導体層である、
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  3. 　前記第１のゲート導体層を形成した後、垂直方向において、前記第１のゲート導体層上面より上の露出した前記第１の半導体柱を囲み、且つ前記第１のゲート導体層上に繋がった前記第２のゲート絶縁層を形成する工程を有する、
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  4. 　前記第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１の導体層と、を形成する工程と、
    　前記第２のゲート絶縁層を、前記第１の導体層上と、前記第１の導体層より上部の前記第１の半導体柱を囲んで形成する工程と、
    　前記第２のゲート絶縁層の側面を囲んで、その上面位置が前記第２の不純物層の下端付近にある第２の導体層を形成する工程と、
    　前記第２の不純物層と、前記第１のマスク材料層の側面を囲んだ、第２のマスク材料層を形成する工程と、
    　前記第１のマスク材料層と、前記第２のマスク材料層と、をマスクにして前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程と、を有し、
    　エッチングされた前記第１の導体層が前記第１のゲート導体層となり、同じくエッチングされた前記第２の導体層が前記第２のゲート導体層になる、
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  5. 　平面視において、前記第２のマスク材料層の上に重なり、且つ第１の方向に伸延した第３のマスク材料層を形成する工程と、
    　前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして、前記第２の導体層と、前記第２のゲート絶縁層と、前記第１の導体層をエッチングする工程を有する、
    ことを特徴とする請求項４に記載のメモリ装置の製造方法。
  6. 　平面視における前記第１の方向と直交する第２の方向において、前記第３のマスク材料層の外周が、前記第２のマスク材料層の外周より内側にある、
    　ことを特徴とする請求項５に記載のメモリ装置の製造方法。
  7. 　前記第２のゲート導体層を形成した後に、前記第２の不純物層と、前記第１のマスク材料層との側面を囲んだ第５の絶縁層を形成する工程と、
    　前記第５の絶縁層をマスクにして、前記第１のマスク材料層をエッチングして、前記第２の不純物層上に第１のコンタクトホールを形成する工程と、
    　前記第１のコンタクトホールを介して、前記第５の絶縁層上と、前記第２の不純物層に繋がった第１の配線導体層を形成する工程と、を有する、
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  8. 　平面視において、前記第１の配線導体層が前記第２のゲート導体層と直交して形成される、
    　ことを特徴とする請求項７に記載のメモリ装置の製造方法。
  9. 　平面視にあって、前記第１のゲート導体層と、前記第２のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第１の不純物層に接する第２のコンタクトホールを形成する工程と、
    　前記第２のコンタクトホールの底部に第３の導体層を形成する工程と、を有する、　
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
  10. 　前記第３の導体層上の前記第２のコンタクトホール内に、空孔を有するか、または有しない第５の絶縁層を形成する工程を、有する、
    　ことを特徴とする請求項９に記載のメモリ装置の製造方法。
  11. 　前記第５の絶縁層が、低誘電率材料層である、
    　ことを特徴とする請求項１０に記載のメモリ装置の製造方法。
  12. 　前記第２の不純物層と、前記第１の配線導体層の側面を囲んで第６の絶縁層を形成する工程と、
    　前記第６の絶縁層に、前記第２の不純物層と、前記第１の配線導体層に隣接して、第３のコンタクトホールを形成する工程と、
    　前記第３のコンタクトホール内に、空孔を有するか、または有しない第７の絶縁層を形成する工程を、有する、
    　ことを特徴とする請求項７に記載のメモリ装置の製造方法。
  13. 　前記第６の絶縁層が、低誘電率材料層である、
    　ことを特徴とする請求項１２に記載のメモリ装置の製造方法。
  14. 　前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がっている、
    　ことを特徴とする請求項１に記載のメモリ装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024089809A1 (ja) * 2022-10-26 2024-05-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法
WO2024127517A1 (ja) * 2022-12-13 2024-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法
WO2024134761A1 (ja) * 2022-12-20 2024-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024176422A1 (ja) * 2023-02-24 2024-08-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220392900A1 (en) * 2021-03-29 2022-12-08 Unisantis Electronics Singapore Pte. Ltd. Memory device using semiconductor element and method for manufacturing the same
WO2023281613A1 (ja) * 2021-07-06 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023238370A1 (ja) * 2022-06-10 2023-12-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
WO2023242956A1 (ja) * 2022-06-14 2023-12-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023248415A1 (ja) * 2022-06-23 2023-12-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023248418A1 (ja) * 2022-06-23 2023-12-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN117580358A (zh) * 2022-08-04 2024-02-20 长鑫存储技术有限公司 一种半导体结构及其制备方法
WO2024042609A1 (ja) * 2022-08-23 2024-02-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024062551A1 (ja) * 2022-09-21 2024-03-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US20240237328A9 (en) * 2022-10-24 2024-07-11 National Central University Memory circuit, dynamic random access memory and operation method thereof
WO2024127518A1 (ja) * 2022-12-13 2024-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP3957774B2 (ja) 1995-06-23 2007-08-15 株式会社東芝 半導体装置
JP3808763B2 (ja) 2001-12-14 2006-08-16 株式会社東芝 半導体メモリ装置およびその製造方法
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
TWI333691B (en) * 2006-05-23 2010-11-21 Ememory Technology Inc Nonvolatile memory with twin gate and method of operating the same
JP5078338B2 (ja) 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP2010283071A (ja) * 2009-06-03 2010-12-16 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR102234799B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 반도체 장치
US9831290B2 (en) * 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor memory device having local bit line with insulation layer formed therein
US10269800B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical gate semiconductor device with steep subthreshold slope
CN109461738B (zh) * 2017-09-06 2021-03-26 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
KR102424557B1 (ko) * 2018-06-08 2022-07-22 에스케이하이닉스 주식회사 반도체 소자, 및 이를 제조하는 방법
KR102132196B1 (ko) * 2018-09-05 2020-07-09 고려대학교 산학협력단 피드백 루프 동작을 이용하는 피드백 전계효과 전자소자 및 이를 이용한 배열 회로
KR102118440B1 (ko) * 2018-09-05 2020-06-03 고려대학교 산학협력단 휘발성 및 비휘발성 동작변환 가능한 피드백 전계효과 배열소자 및 이를 이용한 배열 회로
JP7231282B2 (ja) * 2019-06-05 2023-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
KR20210081735A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법
JP7433973B2 (ja) * 2020-02-20 2024-02-20 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
US11875947B2 (en) * 2021-04-12 2024-01-16 Micron Technology, Inc. Capacitive units and methods of forming capacitive units
US20230107258A1 (en) * 2021-10-01 2023-04-06 Besang, Inc. Structures for Three-Dimensional CMOS Integrated Circuit Formation
US20230018059A1 (en) * 2022-06-10 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024089809A1 (ja) * 2022-10-26 2024-05-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法
WO2024127517A1 (ja) * 2022-12-13 2024-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法
WO2024134761A1 (ja) * 2022-12-20 2024-06-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024176422A1 (ja) * 2023-02-24 2024-08-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

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