WO2022168158A1 - 半導体メモリ装置 - Google Patents

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WO2022168158A1
WO2022168158A1 PCT/JP2021/003725 JP2021003725W WO2022168158A1 WO 2022168158 A1 WO2022168158 A1 WO 2022168158A1 JP 2021003725 W JP2021003725 W JP 2021003725W WO 2022168158 A1 WO2022168158 A1 WO 2022168158A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the present invention relates to a semiconductor memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of one MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation. Problems and the read operation are shown in FIGS. FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • accelerated electrons flowing from the source N + layer 103 toward the drain N + layer 104 collide with the Si lattice, and the kinetic energy lost at that time generates electron-hole pairs.
  • Most of the generated electrons (not shown) reach the drain N + layer 104 .
  • a small portion of very hot electrons jump over the gate oxide film 109 and reach the gate conductive layer 105 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body consists of the capacitance CWL between the gate connected to the word line and the floating body, the source N + layer 103 connected to the source line, and the floating body capacitance CWL .
  • the voltage V FB of the floating body 102 changes from the initial voltage V FB1 to V FB2 of the word line voltage before the word line voltage changes. It rises due to capacitive coupling with the line.
  • FIG. 9(a) to (c) show a read operation, with FIG. 9(a) showing a "1" write state and FIG. 9(b) showing a "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a semiconductor memory device includes: a block in which a plurality of semiconductor memory cells are arranged in rows and columns; Each semiconductor memory cell includes: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor substrate between the first impurity layer and the second impurity layer and in contact with or in close proximity to the first impurity layer; When, a second gate insulating layer surrounding part or all of a side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; a channel semiconductor layer in which the semiconductor matrix is covered with the first gate insulating layer and the second gate insulating layer; has By
  • one of the layers is connected to the word line and the other is connected to the first drive control line;
  • the word line to be selected among the word lines is a first word line and the word line adjacent to the first word line is a second word line, the source line and the bit line are connected to each other.
  • the voltage applied to the first drive control line, the first voltage applied to the first word line, and the second voltage applied to the second word line cause the first word performing a memory read operation of reading stored data of the plurality of semiconductor memory cells selected on a line to the bit line; (first invention).
  • the word line adjacent to the first word line and located on the side opposite to the second word line is the third word line, the source line and the one of a bit line, a voltage applied to the first drive control line, the first voltage applied to the first word line, the second word line, and the third word line
  • a memory read operation is performed to read stored data of the plurality of semiconductor memory cells selected by the first word line to the bit line by the second voltage applied to both of them ( second invention).
  • the data stored in the semiconductor matrix is read out to the bit line, and a sense amplifier circuit determines whether it is written data or erased data ( 3rd Invention).
  • the first invention is characterized in that the first voltage is a positive voltage and the second voltage is a negative voltage (fourth invention).
  • one or both of the second word line and the third word line are set to the second voltage at the first time, and the first word line is and a memory read operation in which the voltage becomes the first voltage at a second time after the first time, and the memory data of the plurality of semiconductor memory cells selected by the first word line are read out to the bit line.
  • one or both of the second word line and the third word line are at the negative voltage at the first time, and the first word line is at the second word line. and the memory read operation is performed to read the stored data of the plurality of semiconductor memory cells selected by the first word line to the bit line (sixth invention). .
  • the above-mentioned first invention is characterized in that the first drive control line for all the semiconductor memory cells constituting the block is common (seventh invention).
  • the first gate capacitance between the first gate conductor layer and the channel semiconductor layer is between the second gate conductor layer and the channel semiconductor layer. It is characterized by being larger than the second gate capacitance (eighth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing .
  • FIG. 2 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a read operation of the memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a read operation of the memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a read operation of the memory device having SGTs according to the first embodiment
  • FIG. 10 is a diagram for explaining the read operation of the memory device having SGTs according to the second embodiment
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory An embodiment of a semiconductor memory device (hereinafter referred to as dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 6.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N.sup .+ layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a (an example of a "first channel semiconductor layer” in the scope of claims) surrounded by a first gate insulating layer 4a.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line" in the scope of claims).
  • the first gate conductor layer 5a is connected to the plate line PL which is the first drive control line (which is an example of the “first drive control line” in the scope of claims), the second are connected to word lines WL (one example of "word lines” in the claims).
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is determined by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. , may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a structural diagram of the dynamic flash memory cell according to the first embodiment of the present invention with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state thereof.
  • FIG.2(b) is a figure for demonstrating each capacity
  • the capacitance C FB of the channel region 7 is composed of the capacitance C WL between the gate 5b connected to the word line WL and the channel region 7, and the capacitance C WL between the gate 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(c) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line WL rises and then falls during read and write operations.
  • the voltage VFB of the channel region 7 changes from the low voltage state VFBL to the high voltage state VFBH .
  • the potential difference ⁇ V FB is as follows.
  • FIG. 3(a)-(d) show the write operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3(a) shows the mechanism of the write operation
  • FIG. 3(b) shows operation waveforms of the bit line BL, the source line SL, the plate line PL, the word line WL, and the channel region 7 which is the floating body FB.
  • Vss is applied to the bit line BL, source line SL and word line WL
  • V PLL is applied to the plate line PL.
  • Vss is 0V and V PLL is 2V.
  • word line WL rises from Vss to V WLH .
  • the threshold voltage for erasing "0" of the second N-channel MOS transistor is VtWL "0".
  • capacitive coupling between the word line WL and the channel region 7 causes the voltage of the channel region 7 to be V FB "0" + ⁇ BL ⁇ V BLH + ⁇ WL ⁇ VtWL becomes “0”.
  • an annular inversion layer 12b is formed in the channel region 7 inside the second gate conductor layer 5b, and the second gate layer 12b between the word line WL and the channel region 7 is formed. block the capacitive coupling of
  • V PLL 2 V
  • an annular inversion layer 12a is formed in the channel region 7 inside the first gate conductor layer 5a connected to the plate line PL.
  • pinch-off points 13 exist.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N channel MOS transistor having the second gate conductor layer 12b connected to the word line WL operates in the saturation region.
  • an inversion layer 12b is formed on the entire surface without a pinch-off point in the channel region 7 inside the second gate conductor layer 5b connected to the word line WL.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier in the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB "1" of the channel region 7 is as follows.
  • VFB "1" Vb - ⁇ WL x VtWL "1” - ⁇ BL x VBLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small. Thereby, as shown in FIG. 3(d), the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • a memory write operation (“memory (which is an example of a write operation), and is assigned to the logical storage data "1".
  • the channel region 7 may be charged with the generated hole groups 9 by generating electron-hole pairs by the impact ionization phenomenon in the third boundary region with the channel semiconductor layer 7b.
  • FIG. 4A(a)-(c) and FIG. 4B illustrate the mechanism of a memory erase operation (which is an example of a "memory erase operation" in the claims).
  • Channel region 7 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 4A(a) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the source N + layer 3a connected to the source line SL and the channel region 7 is forward biased.
  • This value is the potential state of the channel region 7 in the erased state. Therefore, when the potential of channel region 7 of the floating body becomes a negative voltage, the threshold voltage of the N channel MOS transistor increases due to the substrate bias effect. As a result, as shown in FIG. 4A(c), the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased. The erased state of this channel region 7 is logical storage data "0".
  • FIG. 4B shows an example of voltage conditions of each main node contact during the erasing operation.
  • FIG. 5A(a) to (c) are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 5A(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second N-channel having a second gate conductor layer 5b connected to the word line WL is formed.
  • the threshold voltage of the MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 5A(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage V FB of the channel region 7 is V FB "0".
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1” are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • FIG. 5B (a) to (c) are blocks in which a plurality of dynamic flash memory cells according to the first embodiment of the present invention are arranged in a matrix (an example of "a plurality of rows and columns” in the claims).
  • FIG. 2 is a diagram for explaining (which is an example of a "block” in claims).
  • FIGS. 5B(a) and 5B(b) show a bird's-eye view and a cross-sectional view, respectively, of a 1-bit dynamic flash memory cell composed of a single semiconductor matrix.
  • a bit line BL, a source line SL, a plate line PL and a word line WL are connected to the dynamic flash memory cell.
  • FIG. 5B(c) shows a plan view of a block in which a plurality of 3 ⁇ 4 dynamic flash memory cells are arranged in a matrix.
  • word line WL1 which is a first word line (an example of a "first word line” in the scope of claims) is selected, and data stored in a memory cell connected to word line WL1 is transferred to bit line BL0.
  • the third word line WL0 (which is an example of the "third word line” in the claims) adjacent to the word line WL1 and the second word line WL2 (the (which is an example of the "second word line”) also fluctuates due to the capacitive coupling with the word line WL1.
  • the data stored in the memory cells connected to the word lines WL0 and WL2 are also read out to the bit lines BL0 to BL3, and the data stored in the memory cells (which is an example of "stored data” in the scope of claims) is read out.
  • a sense amplifier circuit (which is an example of a “sense amplifier circuit” in the scope of claims) converts data stored in a memory cell into write data (which is an example of "write data” in the scope of claims) or erase data (a (which is an example of "deleted data” in the claims) may be difficult to determine. It is necessary to devise a reading method, and a reading method for solving this problem will be described below with reference to FIGS. 5C and 5D.
  • FIG. 5C shows an operation waveform diagram of main nodes during reading of the dynamic flash memory cell according to the first embodiment of the present invention.
  • a read operation of a block in which dynamic flash memory cells are arranged in a matrix of 3 ⁇ 4 shown in FIG. 5B(c) will be described.
  • word line WL1 is selected and the memory cells connected to it are read.
  • a memory read operation (which is an example of a "memory read operation" in the claims) is started, and at time T1, the bit lines BL0 to BL3 go from the bit line reset voltage Vss to the bit line read high voltage VBLH . rise to Here, for example, Vss may be 0V and V BLH may be approximately 0.4V. Also, the bit lines BL0 to BL3 may rise after time T2.
  • the voltage of the word line WL1 changes from the word line reset voltage Vss to the first voltage ("first voltage" in the claims).
  • the voltage on word lines WL0 and WL2 adjacent to word line WL1 will be V WLH (which is an example of a "positive voltage” in the claims), which is an example), and the voltages on word lines WL0 and WL2 adjacent to word line WL1 will be reduced from the word line reset voltage Vss. , becomes a negative voltage (an example of a "negative voltage” in the claims) VWLL , which is a second voltage (an example of a "second voltage” in the claims).
  • word lines WL0 and WL2 adjacent to word line WL1 are brought to a low voltage.
  • memory cells associated with word lines WL0 and WL2 are not erroneously read to bit lines BL0 to BL3 due to capacitive coupling with word line WL1.
  • the voltage of word line WL1 becomes the first voltage VWLH .
  • the memory data stored in the memory cells associated with the word line WL1 are read onto the bit lines BL0 to BL3 .
  • is erase data the bit lines BL0 to BL3 are kept at the high voltage VBLH .
  • the sense amplifier circuit is activated, and the sense amplifier circuit determines whether the data read from the bit lines BL0 to BL3 is write data or erase data (not shown).
  • the word lines WL0 to WL2 return to the reset voltage Vss
  • the bit lines BL0 to BL3 return to the reset voltage Vss, completing the read operation.
  • the word line WL1 adjacent to the word line WL0 changes from the word line reset voltage Vss to the positive first voltage VWLH at time T2
  • the word line WL1 is at the word line reset voltage Vss. to the negative second voltage V WLL .
  • the storage data of the memory cells related to word line WL1 is not erroneously read to bit lines BL0 to BL3 due to capacitive coupling with word line WL0.
  • Other operations are the same as those described with reference to FIG. 5C.
  • FIGS. 5C and 5D A method of preventing erroneous reading due to capacitive coupling between adjacent word lines WL during reading of the dynamic flash memory cell according to the first embodiment of the present invention has been described with reference to FIGS. 5C and 5D. With such a reading method, it has become possible to reliably read a very small dynamic flash memory cell with a memory cell size of 4F 2 . Also, noise interference between adjacent word lines is suppressed, and high-speed read operation by the sense amplifier circuit becomes possible.
  • the plate line PL of a block configured by arranging a plurality of dynamic flash memory cells according to the first embodiment of the present invention in a row.
  • the plate line PL can be fixed at an arbitrary voltage.
  • the capacitive coupling between the plate line PL and the word line WL can significantly reduce interference noise due to capacitive coupling between adjacent word lines.
  • the word line WL reset voltage, the bit line BL reset voltage, and the source line SL voltage are described as Vss, but they may be different voltages. .
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL, It is desirable that C PL >C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V PLL of the plate line PL may be a fixed voltage of 2 V, for example, in each operation mode other than selective erasing in the block erasing operation.
  • the dynamic flash memory operation described in this embodiment can be performed.
  • Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • FIG. 1 a first gate insulating layer 4a and a second gate insulating layer 4b surrounding the entire side surface of the Si pillar 2 standing vertically on the substrate 1 are provided.
  • the dynamic flash memory device has been described by taking the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entire second gate insulating layer 4b as an example.
  • this dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • a Fin transistor see, for example, Non-Patent Document 13
  • a GIDL (Gate Induced Drain Leakage) current (see, for example, Non-Patent Document 14) is used to generate electron-hole pairs, and the generated hole groups flow through the channel region 7. may be filled.
  • FIG. 4B shows an example of erase operation conditions.
  • the hole group 9 in the channel region 7 can be removed from either or both of the N + layer 3a and the N + layer 3b, the source line SL, the plate line PL, and the bit line BL , the voltage applied to the word line WL may be changed.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer and a second gate conductor layer are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • it does not increase the memory cell area in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the word line pitch of the dynamic flash memory cell according to the first embodiment of the present invention is as fine as 2F, it is possible to completely prevent erroneous reading due to capacitive coupling between adjacent word lines, thereby realizing a highly reliable dynamic flash memory cell. can provide. In addition, since interference noise between adjacent word lines is reduced, high-speed read operation can be realized.
  • FIG. 6 shows operation waveform diagrams of main nodes during reading of the dynamic flash memory cell according to the second embodiment of the present invention.
  • word line WL1 of the block in which dynamic flash memory cells are arranged in a matrix of 3 ⁇ 4 shown in FIG. 5B(c) is selected, and the memory cells connected thereto are read.
  • a memory read operation is started, and at time T1, the bit lines BL0 to BL3 rise from the bit line reset voltage Vss to the high voltage V BLH for bit line read.
  • Vss may be 0V and V BLH may be approximately 0.4V.
  • the bit lines BL0 to BL3 may rise after time T2.
  • first time T2A (which is an example of a "first time” in the claims)
  • the voltages on word lines WL0 and WL2 adjacent to word line WL1 are reduced from word line reset voltage Vss to a second voltage becomes a negative voltage V WLL .
  • second time T2 (an example of a “second time” in the scope of claims) after the time ⁇ T has passed, the voltage of the word line WL1 changes from the reset voltage Vss of the word line to the first voltage.
  • a voltage (which is an example of a "first voltage” in the claims) becomes a positive voltage (which is an example of a "positive voltage” in the claims) VWLH . Therefore, even if word line WL1 is selected and brought to a high voltage, word lines WL0 and WL2 adjacent to word line WL1 have previously gone to a low voltage. As a result, memory cells associated with word lines WL0 and WL2 are not erroneously read to bit lines BL0 to BL3 due to capacitive coupling with word line WL1. The subsequent read operation is the same as that described with reference to FIG. 5C.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • the pitch between adjacent bit lines BL is also 2F.
  • Interference noise due to capacitive coupling between adjacent bit lines BL during write operation and read operation between adjacent bit lines BL can be completely suppressed by using bit line shield technology.
  • the bit line shield technology is to ground the adjacent even-numbered bit line BLe when, for example, an odd-numbered bit line BLo is in a write operation or a read operation during a write operation or a read operation. It works as a shield line for odd-numbered bit lines BLo. As a result, interference noise between adjacent bit lines can be completely suppressed.
  • the method of reducing interference noise due to capacitive coupling between adjacent word lines has been described for the read operation.
  • the word line WL1 is selected, the word line reset voltage Vss is changed to the word line write high voltage V WLHW , and after a certain period of time, the bit lines BL0 to BL3 are set to the bit line reset voltage. Vss may be changed to high voltage VBLHW for bit line writing.
  • the word lines WL0 and WL2 adjacent to the word line WL1 are capacitively coupled with the word line WL1 when the word line WL1 rises to the high voltage VWLHW , so that the voltages of the word lines WL0 and WL2 become the word line reset voltage. Even if the voltage rises slightly from Vss, the bit lines BL0 to BL3 have not yet reached the high voltage V BLHW for bit line writing, so memory cell write errors do not occur with respect to the word lines WL0 and WL2. Moreover, the method of setting the voltage of the bit lines BL0 to BL3 to a high voltage after a certain time has passed after the word line WL1 rises is also effective in the read operation.
  • the word line write high voltage VWLHW is sufficiently higher than the word line read high voltage VWLH . No writing occurs.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having conductivity type of P-type or i-type (intrinsic type): N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : insulating layer for separating two gate conductor layers BL: bit line SL: source line PL: plate line WL: word line FB: floating body SL: source lines BL0 to BL3, BL: bit lines PL: plate lines WL0 to WL2, WL: word lines 110: DRAM memory cell without capacitor 100: SOI substrate 101: SiO 2 film of SOI substrate 102: Floating Body 103: Source N + layer 104: Drain N + layer 105: Gate conductive layer 106: Hole 107: Inversion layer, electron channel 108: Pinch-off point 109: Gate oxide film

Landscapes

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Abstract

プレート線ＰＬと、ワード線ＷＬ０～ＷＬ２と、ソース線ＳＬと、ビット線ＢＬ０～ＢＬ３と、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ書込み動作と、前記プレート線ＰＬと、前記ワード線ＷＬ０～ＷＬ２と、前記ソース線ＳＬと、前記ビット線ＢＬ０～ＢＬ３と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去するデータ消去動作と、を行う、メモリセルが複数個行列状に配列するブロックがあり、前記ブロック内の選択する第１のワード線が接続する前記メモリセルの記憶データを前記ビット線ＢＬ０～ＢＬ３に読み出す際に、前記第１のワード線を第１の電圧に、前記第１のワード線に隣接する第２のワード線を第２の電圧に印加する、半導体素子を用いたメモリ装置である。

Description

半導体メモリ装置
　本発明は、半導体素子を用いた半導体メモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図８（ａ）と（ｂ）に、動作上の問題点と、図９（ａ）～（ｃ）に、読出し動作を示す（例えば、非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示すように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（８）
で表される。また、ワード線の接続されたゲートとフローティングボディとの間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（９）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１０）
で表される。
ここで、式（９）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）は読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係る半導体メモリ装置は、
　複数の半導体メモリセルが行列状に配列されたブロックを備え、
　前記各半導体メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、
　を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
　前記チャネル半導体層の電圧を、第１のデータ保持電圧とする、メモリ書込み動作を行い、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行い、
　前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
　前記ブロック内で、
　前記各半導体メモリセルにおいて、前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と、前記第２のゲート導体層のうちの一方はワード線と接続し、他方は第１の駆動制御線と接続し、
　前記ワード線のうち、選択するワード線を第１のワード線とし、前記第１のワード線に隣接する前記ワード線を第２のワード線としたときに、前記ソース線と、前記ビット線と、前記第１の駆動制御線に印加する電圧と、前記第１のワード線に印加する第１の電圧と、前記第２のワード線に印加する第２の電圧とにより、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第１のワード線に隣接し、前記第２のワード線とは反対側に位置する前記ワード線を第３のワード線としたときに、前記ソース線と、前記ビット線と、前記第１の駆動制御線に印加する電圧と、前記第１のワード線とに印加する前記第１の電圧と、前記第２のワード線と、前記第３のワード線の一方もしくは両方に印加する前記第２の電圧とにより、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、ことを特徴とする（第２発明）。
　上記の第１発明において、前記半導体母体の前記記憶データは、前記ビット線に読み出され、センスアンプ回路で、書込みデータか、消去データかの、判定が為される、ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の電圧は正電圧であり、前記第２の電圧は負電圧である、ことを特徴とする（第４発明）。
　上記の第２発明において、前記第２のワード線と、前記第３のワード線との、片方、もしくは、両方は、第１の時刻に第２の電圧になり、前記第１のワード線は、前記第１の時刻から経過した第２の時刻に第１の電圧になり、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、ことを特徴とする（第５発明）。
　上記の第５発明において、前記第２のワード線と、前記第３のワード線の一方もしくは両方は、前記第１の時刻に前記負電圧になり、前記第１のワード線は、前記第２の時刻に前記正電圧になり、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、ことを特徴とする（第６発明）。
　上記の第１発明において、前記ブロックを構成する全ての前記半導体メモリセルの前記第１の駆動制御線は、共通になっている、ことを特徴とする（第７発明）。
　上記の第１発明において、前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、ことを特徴とする（第８発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の読出し動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る半導体メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
（第１実施形態）
　図１～図６を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接する、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の駆動制御線（特許請求の範囲の「第１の駆動制御線」の一例である）であるプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート５ｂとチャネル領域７との間の容量ＣWLと、プレート線ＰＬの接続されたゲート５ａとチャネル領域７との間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７との間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７との間のカップリング率βWL、プレート線ＰＬとチャネル領域７との間のカップリング率βPL、ビット線ＢＬとチャネル領域７との間のカップリング率βBL、ソース線ＳＬとチャネル領域７との間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高出圧状態ＶFBHになったときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７との間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７との間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３（ａ）～（ｄ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に書込み動作のメカニズム、図３（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、とフローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“0”消去状態にあり、チャネル領域７の電圧は、ＶFB“0”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との間の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬがＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内側のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との間の第２の容量結合を遮る。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域７にピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
　ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３（ｄ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとの間の第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとの間の第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ（ａ）～（ｃ）及び図４Ｂに、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ａ（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、図４Ａ（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群９が、ソース部のＮ+層３ａ に吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなり、この電圧値が、第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図４Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、図４Ｂに上記消去動作時の各主要ノード接点の電圧条件例を示す。
　図５Ａ（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図５Ｂ（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルが複数個行列状（特許請求の範囲の「複数個行列状」の一例である）に配列するブロック（特許請求の範囲の「ブロック」の一例である）を説明するための図である。
　図５Ｂ（ａ）と（ｂ）に１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルの鳥観図と断面図をそれぞれ示す。図５Ｂ（ａ）と（ｂ）において、ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬとワード線ＷＬが接続している。また、図５Ｂ（ｃ）は、ダイナミック フラッシュ メモリセルが３×４個の複数個行列状に配列するブロックの平面図を示す。ダイナミック フラッシュ メモリセルは、ビット線ＢＬピッチ２Ｆ、ワード線ＷＬピッチ２Ｆ、１ビットのメモリセルサイズを２Ｆ×２Ｆ＝４Ｆ2で配列可能である。ここで、Ｆはグランド・ルール、あるいは、デザイン・ルール（F: Feature Size）と呼び、微細化されたダイナミック フラッシュ メモリセルでは、例えば、Ｆ＝１５ｎｍである。従って、隣接するワード線ＷＬ間の容量結合が大きい。例えば、第１のワード線（特許請求の範囲の「第１のワード線」の一例である）であるワード線ＷＬ１が選択されて、ワード線ＷＬ１に接続するメモリセルの記憶データがビット線ＢＬ０～ＢＬ３に読み出される場合、ワード線ＷＬ１と隣接する第３のワード線ＷＬ０（特許請求の範囲の「第３のワード線」の一例である）と第２のワード線ＷＬ２（特許請求の範囲の「第２のワード線」の一例である）の電圧もワード線ＷＬ１との容量結合によって、変動する。この結果、ワード線ＷＬ０とＷＬ２に接続するメモリセルの記憶データもビット線ＢＬ０～ＢＬ３に読み出されてしまい、メモリセルの記憶データ（特許請求の範囲の「記憶データ」の一例である）をセンスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）で、メモリセルの記憶データを書込みデータ（特許請求の範囲の「書込みデータ」の一例である）か、消去データ（特許請求の範囲の「消去データ」の一例である）かを判定するのが困難となる場合が生じる。読出し方法の工夫が必要であり、その問題を解決する読出し方法を図５Ｃと図５Ｄを用いて、以下に説明する。
　図５Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し時の主要ノードの動作波形図を示している。図５Ｂ（ｃ）で示したダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの読出し動作を説明する。例えば、ワード線ＷＬ１が選択され、それに接続するメモリセルが読み出される場合を想定する。メモリ読出し動作（特許請求の範囲の「メモリ読出し動作」の一例である）が開始され、時刻Ｔ１で、ビット線ＢＬ０～ＢＬ３がビット線のリセット電圧Ｖｓｓからビット線の読出し用の高電圧ＶBLHに上昇する。ここで、例えば、Ｖｓｓは０Ｖ、ＶBLHは、０．４Ｖ程度であっても良い。また、ビット線ＢＬ０～ＢＬ３の立ち上がりは、時刻Ｔ２以降であっても良い。
　引き続き、図５Ｃの時刻Ｔ２で、ワード線ＷＬ１が選択されると、ワード線ＷＬ１の電圧は、ワード線のリセット電圧Ｖｓｓから、第１の電圧（特許請求の範囲の「第１の電圧」の一例である）である正電圧（特許請求の範囲の「正電圧」の一例である）ＶWLHになり、ワード線ＷＬ１に隣接するワード線ＷＬ０とＷＬ２の電圧は、ワード線のリセット電圧Ｖｓｓから、第２の電圧（特許請求の範囲の「第２の電圧」の一例である）である負電圧（特許請求の範囲の「負電圧」の一例である）ＶWLLになる。従って、ワード線ＷＬ１が選択され、高電圧になるのと同時に、ワード線ＷＬ１に隣接するワード線ＷＬ０とＷＬ２が、低電圧になる。この結果、ワード線ＷＬ１との容量結合によって、ワード線ＷＬ０とワード線ＷＬ２に関するメモリセルがビット線ＢＬ０～ＢＬ３に誤読出しされることは無い。
　引き続き、図５Ｃの時刻Ｔ３で、ワード線ＷＬ１の電圧が第１の電圧ＶWLHになる。その結果、ワード線ＷＬ１に関するメモリセルの記憶データがビット線ＢＬ０～ＢＬ３に読出され、その記憶データが書込みデータの場合には、ビット線ＢＬ０～ＢＬ３は、低電圧ＶBLLになり、その記憶データが消去データの場合には、ビット線ＢＬ０～ＢＬ３は、高電圧ＶBLHを保つ。次に時刻Ｔ４で、センスアンプ回路が活性化され、ビット線ＢＬ０～ＢＬ３の読出しデータがセンスアンプ回路でメモリセルの記憶データが書込みデータか、消去データかを、判定する（図示せず）。その後、時刻Ｔ５で、ワード線ＷＬ０～ＷＬ２がリセット電圧Ｖｓｓに戻り、時刻Ｔ６で、ビット線ＢＬ０～ＢＬ３がリセット電圧Ｖｓｓに戻り、読出し動作が終了する。
　図５Ｄは、図５Ｃと異なり、図５Ｂ（ｃ）で示したダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロック端の、例えば、ワード線ＷＬ０が選択され、それに接続するメモリセルが読み出される場合を想定する。この場合には、ワード線ＷＬ０の隣接ワード線ＷＬ１が、時刻Ｔ２でワード線ＷＬ０がワード線リセット電圧Ｖｓｓから正電圧の第１の電圧ＶWLHになる時、ワード線ＷＬ１がワード線リセット電圧Ｖｓｓから負電圧の第２の電圧ＶWLLになる。この結果、ワード線ＷＬ０との容量結合によって、ワード線ＷＬ１に関するメモリセルの記憶データがビット線ＢＬ０～ＢＬ３に誤読出しされることはない。なお、その他の動作は、図５Ｃで説明した内容と同じである。
　図５Ｃと図５Ｄを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し時の隣接ワード線ＷＬ間の容量結合による誤読出しを防止する方法について説明した。このような読出し方法によって、メモリセルサイズ４Ｆ2の極微小なダイナミック フラッシュ メモリセルを高信頼性で読み出すことが可能となった。また、隣接ワード線間のノイズ干渉が抑えられ、センスアンプ回路による高速な読出し動作が可能となる。
　なお、図５Ｂ（ｃ）において、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルが複数個状列状に配列して構成されるブロックのプレート線ＰＬを共通にすることが可能である。また、プレート線ＰＬは、任意の電圧に固定することが可能である。この結果、プレート線ＰＬとワード線ＷＬとの間の容量結合によって、隣接ワード線間の容量結合による干渉ノイズを大幅に低減できる。
　なお、図５Ｃ、図５Ｄ、と後述の図６において、ワード線ＷＬリセット電圧と、ビット線ＢＬリセット電圧と、ソース線ＳＬ電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、２Ｖの固定電圧を印加しても良い。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。
　また、本明細書及び図面の式（１）～（（１０）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　また、図４Ｂに消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのワード線ピッチが２Ｆと微細であるが、隣接ワード線間の容量結合による誤読出しを完全に防止でき、高信頼性のダイナミック フラッシュ メモリセルを提供できる。また、隣接ワード線間の干渉ノイズが低減するため、高速な読出し動作が実現できる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴４）
　図５Ｂ（ｃ）で示した本発明の第１実施形態に係るダイナミック フラッシュ メモリセルが複数個状列状に配列して構成されるブロックのプレート線ＰＬを共通にすることが可能である。また、プレート線ＰＬは、任意の電圧に固定することが可能である。この結果、プレート線ＰＬとワード線間の容量結合によって、隣接ワード線間の容量結合による干渉ノイズを大幅に低減できる。
（第２実施形態）
　図６を参照して、第２実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明する。
　図６は、本発明の第２実施形態に係るダイナミック フラッシュ メモリセルの読出し時の主要ノードの動作波形図を示している。ここでは、図５Ｂ（ｃ）で示したダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの、例えば、ワード線ＷＬ１が選択され、それに接続するメモリセルが読み出される場合を想定する。メモリ読出し動作が開始され、時刻Ｔ１で、ビット線ＢＬ０～ＢＬ３がビット線のリセット電圧Ｖｓｓからビット線の読出し用の高電圧ＶBLHに上昇する。ここで、例えば、Ｖｓｓは０Ｖ、ＶBLHは、０．４Ｖ程度であっても良い。また、ビット線ＢＬ０～ＢＬ３の立ち上がりは、時刻Ｔ２以降であっても良い。
　引き続き、図６を用いて、本発明の第２実施形態に係るダイナミック フラッシュ メモリセルのメモリ読出し動作を説明する。第１の時刻（特許請求の範囲の「第１の時刻」の一例である）Ｔ２Ａで、ワード線ＷＬ１に隣接するワード線ＷＬ０とＷＬ２の電圧は、ワード線のリセット電圧Ｖｓｓから、第２の電圧である負電圧ＶWLLになる。そして、時間ΔＴが経過した、第２の時刻（特許請求の範囲の「第２の時刻」の一例である）Ｔ２で、ワード線ＷＬ１の電圧は、ワード線のリセット電圧Ｖｓｓから、第１の電圧（特許請求の範囲の「第１の電圧」の一例である）である正電圧（特許請求の範囲の「正電圧」の一例である）ＶWLHになる。従って、ワード線ＷＬ１が選択され、高電圧になっても、ワード線ＷＬ１に隣接するワード線ＷＬ０とＷＬ２が、それ以前に低電圧になっている。この結果、ワード線ＷＬ１との容量結合によって、ワード線ＷＬ０とワード線ＷＬ２に関するメモリセルがビット線ＢＬ０～ＢＬ３に誤読出しされることは無い。その後の読出し動作は、図５Ｃで説明した内容と同じである。
（特徴）
　本発明の第２実施形態に係るダイナミック フラッシュ メモリセルの読出し動作では、読出しのために選択されるワード線ＷＬがワード線リセット電圧Ｖｓｓから高電圧ＶWLHに上がる以前に、隣接ワード線ＷＬが、ワード線リセット電圧Ｖｓｓから低電圧ＶWLLに下がる。この結果、隣接ワード線間の容量結合による誤読出しを完全に防止でき、高信頼性のダイナミック フラッシュ メモリセルを提供できる。また、隣接ワード線間の干渉ノイズが低減するため、高速な読出し動作が実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明の第１および第２の実施形態に係るダイナミック フラッシュ メモリセルでは、隣接ビット線ＢＬ間ピッチも２Ｆである。隣接ビット線ＢＬ間の書込み動作時および読出し動作時の隣接ビット線ＢＬ間の容量結合による干渉ノイズは、ビット線シールド技術を用いて、完全に抑えることが可能である。ビット線シールド技術とは、書込み動作時、あるいは読出し動作時に、例えば、奇数番目のビット線ＢＬoが書込み動作、あるいは読出し動作にある場合に、その隣接する偶数番目のビット線ＢＬｅを接地して、奇数番目のビット線ＢＬoに対するシールド線として、働かせる。この結果、隣接ビット線間の干渉ノイズは完全に抑えることが可能である。
　また、本発明の第１および第２の実施形態に係るダイナミック フラッシュ メモリセルでは、その読出し動作について、隣接ワード線間の容量結合による干渉ノイズの低減方法を説明した。その書込み動作においては、例えば、ワード線ＷＬ１を選択し、ワード線リセット電圧Ｖｓｓからワード線書込み用の高電圧ＶWLHWになり、ある時間が経過した後に、ビット線ＢＬ０～ＢＬ３をビット線リセット電圧Ｖｓｓからビット線書込み用の高電圧ＶBLHWにしても良い。こうすれば、ワード線ＷＬ１に隣接するワード線ＷＬ０とＷＬ２が、ワード線ＷＬ１の高電圧ＶWLHWへの立ち上がり時にワード線ＷＬ１との容量結合により、ワード線ＷＬ０とＷＬ２の電圧がワード線リセット電圧Ｖｓｓから若干上がっても、ビット線ＢＬ０～ＢＬ３は、まだビット線書込み用の高電圧ＶBLHWになっていないため、ワード線ＷＬ０とＷＬ２に関するメモリセルの誤書き込みは起こらない。また、ワード線ＷＬ１が立ち上がり、ある時間経過した後にビット線ＢＬ０～ＢＬ３を高電圧にする方法は、読出し動作でも有効である。この場合には、隣接ワード線ＷＬ０とＷＬ１に対するノイズが収まってから、ビット線ＢＬ０～ＢＬ３を読出し電圧ＶBLHにする必要があり、この手法を読出し動作に適用することは、読出しスピードとのトレードオフがある。なお、書込み動作の場合、ワード線の書込み用の高電圧ＶWLHWは、ワード線WL１の読出し用の高電圧ＶWLHよりも十分に高いため、隣接ワード線WＷＬ０とＷＬ２が若干高くなっても誤書き込みは起こさない。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る半導体メモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：ダイナミック フラッシュ メモリセル
２：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ+層
７：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ

ＳＬ：ソース線
ＢＬ０～ＢＬ３、ＢＬ：ビット線
ＰＬ：プレート線
ＷＬ０～ＷＬ２、ＷＬ：ワード線

１１０：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ2膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ+層
１０４：ドレインＮ+層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜

Claims (8)

  1. 　複数の半導体メモリセルが行列状に配列されたブロックを備え、
    　前記各半導体メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、
    　を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    　前記チャネル半導体層の電圧を、第１のデータ保持電圧とする、メモリ書込み動作を行い、
    　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行い、
    　前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
    　前記ブロック内で、
    　前記各半導体メモリセルにおいて、前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と、前記第２のゲート導体層のうちの一方はワード線と接続し、他方は第１の駆動制御線と接続し、
    　前記ワード線のうち、選択するワード線を第１のワード線とし、前記第１のワード線に隣接する前記ワード線を第２のワード線としたときに、前記ソース線と、前記ビット線と、前記第１の駆動制御線に印加する電圧と、前記第１のワード線に印加する第１の電圧と、前記第２のワード線に印加する第２の電圧とにより、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記第１のワード線に隣接し、前記第２のワード線とは反対側に位置する前記ワード線を第３のワード線としたときに、前記ソース線と、前記ビット線と、前記第１の駆動制御線に印加する電圧と、前記第１のワード線とに印加する前記第１の電圧と、前記第２のワード線と、前記第３のワード線の一方もしくは両方に印加する前記第２の電圧とにより、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記半導体母体の前記記憶データは、前記ビット線に読み出され、センスアンプ回路で、書込みデータか、消去データかの、判定が為される、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　前記第１の電圧は正電圧であり、前記第２の電圧は負電圧である、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　前記第２のワード線と、前記第３のワード線との、片方、もしくは、両方は、第１の時刻に第２の電圧になり、前記第１のワード線は、前記第１の時刻から経過した第２の時刻に第１の電圧になり、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、
    　ことを特徴とする請求項２に記載の半導体メモリ装置。
  6. 　前記第２のワード線と、前記第３のワード線の一方もしくは両方は、前記第１の時刻に前記負電圧になり、前記第１のワード線は、前記第２の時刻に前記正電圧になり、前記第１のワード線の選択した複数個の前記半導体メモリセルの記憶データを前記ビット線へ読み出すメモリ読出し動作を行う、
    　ことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 　前記ブロックを構成する全ての前記半導体メモリセルの前記第１の駆動制御線は、共通になっている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
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