WO2022185540A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2022185540A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation The problem is shown in FIGS. 9(a) to 9(c) for the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body is composed of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 9(a) to (c) The read operation is shown in FIGS. 9(a) to (c), where FIG. 9(a) shows a "1" write state and FIG. 9(b) shows a "0" write state.
  • FIGS. 9(a) to (c) show a "1" write state
  • FIG. 9(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a memory cell using a semiconductor element includes: comprising a page composed of a plurality of memory cells arranged in rows on a substrate, comprising a plurality of the pages arranged in columns;
  • Each memory cell included in the page includes: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor base body between the first impurity layer and the second impurity layer and in contact with or adjacent to the first impurity layer; , a second gate insulating layer surrounding part or all of a side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; the semiconductor matrix has a channel semiconductor layer
  • the voltage of the first gate conductor layer is controlled to be higher than the first data retention voltage by the first capacitive coupling and the second capacitive coupling;
  • the hole groups are transferred to the channel semiconductor until the voltage of the channel semiconductor layer is higher than the voltage of one or both of the first impurity layer and the second impurity layer by a built-in voltage.
  • the first capacitive coupling and the second capacitive coupling cause the voltage of the channel semiconductor layer to be a second data retention voltage lower than the first data retention voltage;
  • the page erase operation is simultaneously performed on all the semiconductor base bodies in the page during the page erase operation.
  • the channel An inversion layer is not formed in the channel semiconductor layer during the first period in which the voltage of the semiconductor layer is changed and part or all of the second period (fourth invention).
  • the first gate capacitance between the first gate conductor layer and the channel semiconductor layer is between the second gate conductor layer and the channel semiconductor layer. It is characterized in that it is formed so as to be larger than the second gate capacitance (fifth invention).
  • the hole group is removed from the inside of the channel semiconductor layer through either the first impurity layer or the second impurity layer, and the other is brought into a floating state. (sixth invention).
  • the first impurity layer of the memory cells included in the plurality of pages is connected to a source line
  • the second impurity layer is connected to a bit line
  • the first gate conductor layer and the second impurity layer are connected to each other.
  • one of the gate conductor layers is connected to the word line and the other is connected to the first drive control line
  • the source line is connected between the semiconductor base bodies in the block;
  • the group of holes in all the semiconductor bases of the page selected in the block by voltages applied to the source line, the bit line, the first drive control line, and the word line performing the page erase operation to remove the (7th invention).
  • a row address is decoded by a word line decoder circuit to select the word line
  • the word line decoder circuit has a word line address latch circuit, and at least two lines are selected during the multi-page erase operation. selecting the word line above; (8th invention).
  • a row address is decoded by a first drive control line decoder circuit to select the first drive control line, and the first drive control line decoder circuit selects the first drive control line decoder circuit. having an address latch circuit, and selecting at least two or more of the first drive control lines during the multi-page erase operation; (9th invention).
  • the word line address latch circuit is characterized in that an all word line selection signal is input to select all the word lines in the block during the multi-page erase operation (the eighth aspect of the invention). 10 Invention).
  • the first drive control line address latch circuit receives all the first drive control line selection signals, and applies all the first drive control signals in the block during the multi-page erase operation. It is characterized by selecting a line (11th invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing the .
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a multi-page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a multi-page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a multi-page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a multi-page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a (an example of a "first channel semiconductor layer” in the scope of claims) surrounded by a first gate insulating layer 4a.
  • a dynamic flash memory cell 10 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line" in the scope of claims).
  • the first gate conductor layer 5a is a plate line PL (an example of a “first drive control line” in the scope of claims)
  • the second gate conductor layer 5b is a word line WL (which is an example of "word line” in the scope of claims), respectively.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a structural diagram of the dynamic flash memory cell according to the first embodiment of the present invention with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state thereof.
  • FIG.2(b) is a figure for demonstrating each capacity
  • the capacitance CFB of the channel region 7 is composed of the capacitance CWL between the gate conductor layer 5b connected to the word line WL and the channel region 7, and the capacitance CWL between the gate conductor layer 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(c) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line WL rises and then falls during read and write operations.
  • FB is as follows.
  • FIG. 3A(a)-(c) and FIG. 3B show a page write operation (which is an example of the "page write operation" in the claims) of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3A(a) shows the mechanism of the write operation
  • FIG. 3A(b) shows the operation waveforms of the bit line BL, the source line SL, the plate line PL, the word line WL, and the channel region 7 which is the floating body FB.
  • Vss is 0V and V PLL is 2V.
  • V PLL is 2V.
  • the voltage of the channel region 7 becomes V FB "0"+ ⁇ BL ⁇ V BLH + ⁇ WL ⁇ Vt WL "0".
  • an annular inversion layer 12b is formed in the channel region 7 on the inner circumference of the second gate conductor layer 5b, and the word line WL and the channel region 7 are separated from each other. block the capacitive coupling of 2.
  • V PLL 2 V
  • an annular inversion layer 12a is formed in the inner channel region 7 of the first gate conductor layer 5a connected to the plate line PL.
  • a pinch-off point 13 exists.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N-channel MOS transistor having the second gate conductor layer 12b connected to the word line WL operates in the saturation region.
  • there is no pinch-off point in channel region 7 on the inner periphery of second gate conductor layer 5b connected to word line WL and inversion layer 12b is formed on the entire inner periphery of gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier of the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB "1" of the channel region 7 is as follows.
  • VFB "1" Vb - ⁇ WL x VtWL "1" - ⁇ BL x VBLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small.
  • FIG. 3B the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • a memory write operation (“memory (which is an example of a write operation), and is assigned to the logical storage data "1".
  • Electron-hole pairs may be generated by the impact ionization phenomenon in the third boundary region between the channel semiconductor layer 7b and the channel region 7 may be charged with the generated hole groups 9 .
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation. Although a total of 9 memory cells CL11 to CL33 of 3 rows ⁇ 3 columns are shown here, the actual memory block is larger than this matrix. When memory cells are arranged in rows and columns, one direction of the arrangement is called “row direction” (or “row”), and the direction perpendicular thereto is called “column direction” (or “column”).
  • a source line SL, bit lines BL 1 to BL 3 , plate lines PL 1 to PL 3 and word lines WL 1 to WL 3 are connected to each memory cell. For example, in this block, it is assumed that memory cells CL21 to CL23 connected by plate line PL2 and word line WL2 are selected and page erase operation is performed.
  • FIG. 4B(a) shows the timing operation waveform diagram of the main nodes of the erase operation.
  • T0 to T12 represent times from the start to the end of the erasing operation.
  • FIG. 4B(b) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 at time T0 before the erasing operation.
  • the bit lines BL 1 to BL 3 and the source line SL go from Vss to high voltage states of V BLH and V SLH , respectively.
  • Vss is 0V, for example.
  • This operation is performed during the next period time T3-T4 (which is an example of the "first period” in the claims), when the plate line PL 2 and word line WL 2 selected in the page erase operation are a first voltage V PLL (which is an example of a “first voltage” in the claims) to a second voltage V PLH (which is an example of a “second voltage” in the claims); 3 voltage Vss (which is an example of a "third voltage” in the claims) to a fourth voltage VWLH (which is an example of a "fourth voltage” in the claims) to a high voltage state.
  • V PLL which is an example of a “first voltage” in the claims
  • V PLH which is an example of a “second voltage” in the claims
  • Vss which is an example of
  • the inversion layer 12a (which is an example of the "inversion layer” in the claims) on the inner circumference of the first gate conductor layer 5a connected to the plate line PL2 to the channel region 7 and the word line WL2
  • the inversion layer 12b on the inner circumference of the connected second gate conductor layer 5b is not formed. Therefore, the voltages of VBLH and VSLH are the threshold voltages of the second N-channel MOS transistor on the word line WL2 side and the first N-channel MOS transistor on the plate line PL2 side , respectively.
  • tPL it is desirable that V BLH >V WLH +V tWL and V SLH >V PLH +V tPL . For example, if V tWL and V tPL are 0.5 V, V WLH and V PLH should be set to 3 V, and V BLH and V SLH should be set to 3.5 V or higher.
  • the floating channel is accompanied by the plate line PL 2 and the word line WL 2 going to the high voltage state of the second voltage V PLH and the fourth voltage V WLH .
  • the voltage of the region 7 is applied to the first capacitive coupling between the plate line PL 2 and the channel region 7 (which is an example of the "first capacitive coupling" in the claims), the word line WL 2 and the channel region 7. is pushed up by the second capacitive coupling of The voltage of the channel region 7 becomes a high voltage from V FB "1" in the "1" write state.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL are high voltages V BLH and V SLH , the PN junction between the source N + layer 3a and the channel region 7 and the drain N + A boost is possible because the PN junction between layer 3b and channel region 7 is in a reverse biased state.
  • the remaining hole groups (an example of the "residual hole group” in the scope of claims) of the hole groups 9 in the channel region 7 are located in the source N + layer 3a and the drain N + layer 3b. ,Discharge.
  • the voltage V FB of the channel region 7 becomes the PN junction formed between the source N + layer 3 a and the P layer channel region 7 and the PN junction formed between the drain N + layer 3 b and the P layer channel region 7 . is the built-in voltage Vb.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 -BL 3 and the source line SL rise from Vss to high voltages V BLH and V SLH .
  • the plate line PL 2 and the word line WL 2 are switched to the second period from time T9 to T10 (an example of the "third period” in the claims).
  • the inversion layer 12a on the side of the plate line PL2 and the inversion layer 12a on the side of the word line WL2 are formed in the channel region 7.
  • the voltage V FB of the channel region 7 is efficiently connected to the first capacitive coupling between the plate line PL 2 and the channel region 7 and the second capacitive coupling between the word line WL 2 and the channel region 7 .
  • Vb becomes V FB "0" due to the capacitive coupling of . Therefore, the voltage difference ⁇ V FB between the "1" written state and the "0" erased state of the channel region 7 is expressed by the following equation.
  • VFB "1” Vb - ⁇ WL x VtWL “1” - ⁇ BL x VBLH (7)
  • V FB "0” Vb - ⁇ WL ⁇ V WLH - ⁇ PL ⁇ (V PLH - V PLL )
  • the sum of ⁇ WL and ⁇ PL is 0.8 or more, ⁇ V FB becomes large, and a sufficient margin can be obtained.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL drop from V BLH to Vss and from V SLH to Vss, respectively, and the erase operation ends.
  • the bit lines BL 1 to BL 3 and the source line SL slightly lower the voltage of the channel region 7 by capacitive coupling. Since the voltage of the region 7 is equivalent to the amount raised by the capacitive coupling, the increase and decrease of the voltages of the bit lines BL 1 to BL 3 and the source line SL are canceled out, and as a result, the voltage of the channel region 7 is not affected. .
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 7 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • the difference between FIG. 4D and FIG. 4B is that the bit lines BL 1 to BL 3 are set to Vss or floating, and the word line WL 2 is fixed to Vss during the page erase operation.
  • the second N-channel MOS transistor of the word line WL2 becomes non-conductive and no memory cell current flows. Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • the source line SL swings between Vss and V SLH
  • the plate line PL2 swings between V PLL and V PLH , as in FIG . 4B.
  • the hole group 9 is discharged to the first impurity layer N + layer 3a of the source line SL as shown in FIG. 4D(c).
  • the difference between FIG. 4E and FIG. 4B is that the source line SL is kept at Vss or in a floating state, and the plate line PL2 is fixed at Vss during the page erase operation.
  • the bit lines BL 1 to BL 3 rise from Vss to V BLH at times T1 to T2
  • the first N-channel MOS transistors of the plate line PL 2 are rendered non-conductive and no memory cell current flows. . Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • bit lines BL 1 to BL 3 swing between Vss and V BLH
  • word line WL 2 swings between Vss and V WLH , as in FIG. 4B.
  • the hole group 9 is discharged to the second impurity layer N + layer 3b of the bit lines BL 1 to BL 3 as shown in FIG. 4E(c).
  • FIG. 5A to 5C are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 5(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second N-channel having a second gate conductor layer 5b connected to the word line WL is formed.
  • the threshold voltage of the MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 5(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage VFB of the channel region 7 is VFB "0".
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1” are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • FIG. 6A shows part of a block in which memory cells C00 to C03 are arranged in 4 rows ⁇ 4 columns.
  • the number of memory cells is more than 4 rows ⁇ 4 columns.
  • Word lines WL0 to WL3, plate lines PL0 to PL3, and bit lines BL0 to BL3 are connected to each memory cell.
  • Bit lines BL0 to BL3 are connected to sense amplifier circuits SA0 to SA3.
  • the word lines WL0 to WL3 are connected to a word line decoder circuit WLD (an example of a "word line decoder circuit” in the scope of claims), and the plate lines PL0 to PL3 are connected to a plate line decoder circuit PLD (claimed (which is an example of a "plate line decoder circuit” in the range of ).
  • a row address RA is input to the word line decoder circuit WLD and the plate line decoder circuit PLD, and the word lines WL0 to WL3 and the plate lines PL0 to PL3 is selected respectively.
  • Word line address latch circuits WA0 to WA3 (one example of the "word line address latch circuit” in the scope of claims) for holding the addresses of the selected word lines WL0 to WL3 and the plate lines PL0 to PL3. and plate line address latch circuits PA0 to PA3 (an example of the "plate line address latch circuit” in the claims) are provided in the word line decoder circuit WLD and the plate line decoder circuit PLD, respectively. .
  • the multi-page erase operation will be specifically described.
  • a plurality of sets of row addresses RA are sequentially and randomly input to the word line decoder circuit WLD and the plate line decoder circuit PLD.
  • the row address RA is stored (latched) in word line address latch circuit WA0 and plate line address latch circuit PA0.
  • the row address RA is stored (latched) in the word line address latch circuit WA3 and the plate line address latch circuit PA3.
  • a multi-page erase operation is performed.
  • word lines WL0 and WL3 and plate lines PL0 and PL3 are simultaneously selected, and memory cells C00, C10, C20, C30, C03, C13, C23, and C33 are stored. data is erased at the same time. Also, its operating mechanism and operating waveforms conform to FIG. 4B.
  • FIG. 6B shows an example in which the plate line decoder circuit PLD includes plate line address latch circuits PA0 to PA3, and the multi-page erase operation is performed based on the latch data of these plate line addresses.
  • PLD plate line decoder circuit
  • FIG. 4D shows an example in which the plate line decoder circuit PLD includes plate line address latch circuits PA0 to PA3, and the multi-page erase operation is performed based on the latch data of these plate line addresses.
  • its working mechanism and working waveform follow FIG. 4D.
  • FIG. 6C shows an example in which the word line decoder circuit WLD has word line address latch circuits WA0 to WA3, and the multi-page erase operation is performed based on the latch data of the word line addresses.
  • its working mechanism and working waveform follow FIG. 4E.
  • FIG. 6D(a) shows a specific circuit diagram of the word line address latch circuits WA0 to WA3 and the plate line address latch circuits PA0 to PA3.
  • T1 and T2 are P-channel MOS transistors
  • T3-T6 are N-channel MOS transistors.
  • a word line address or a plate line address Add is stored in a latch circuit (flip-flop circuit) composed of MOS transistors T1 to T4.
  • the reset signal RST and the latch signal LAT become high voltage, and the address data of the latch circuit are reset.
  • the latch signal LAT becomes a high voltage this time, and the word line address or plate line address Add is a latch circuit ( flip-flop circuit).
  • one or both of the word line address latch circuits WA0 to WA3 and the plate line address latch circuits PA0 to PA3 can output all row addresses.
  • RA can be selected to erase all page data in the block.
  • the all word line selection signal ALL an example of the "all word line selection signal” in the claims
  • the all first drive control line selection signal ALL is applied to the gate of the N-channel MOS transistor T7. (which is an example of the "all first drive control line selection signal" in Claims) is input, one or both of the word line address and the plate line address are selected. .
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • FIG. 1 a first gate insulating layer 4a and a second gate insulating layer 4b surrounding the entire side surface of the Si pillar 2 standing vertically on the substrate 1 are provided.
  • the dynamic flash memory device has been described by taking the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entire second gate insulating layer 4b as an example.
  • this dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of the SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • a Fin transistor see, for example, Non-Patent Document 13
  • a GIDL (Gate Induced Drain Leakage) current (see, for example, Non-Patent Document 14) is used to generate electron-hole pairs, and the generated hole groups flow through the channel region 7. may be filled.
  • equations (1) to (12) in this specification and drawings are equations used to qualitatively explain phenomena, and phenomena are not limited by those equations.
  • the reset voltage of the word line WL, bit line BL, and source line SL is described as Vss, but they may be set to different voltages.
  • FIG. 4A An example of page erase operation conditions is shown in FIG. 4A.
  • the voltage applied to the word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be in a floating state.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, It is desirable that C PL >C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V PLL of the plate line PL may be a fixed voltage of 2 V, for example, in each operation mode other than selective erasing in the block erasing operation.
  • a gate insulating layer, a gate conductor layer, or the like covers a channel or the like means “to cover”. It also includes the case of surrounding a part of the transistor like a transistor, and the case of overlapping a planar object like a planar transistor.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer and a second gate conductor layer are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • it does not increase the memory cell area in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the first gate conductor layer 5a to which the plate line PL is connected and the second gate electrode to which the word line WL is connected Both or one of 5b changes from the low voltage state to the high voltage state, and capacitive coupling with the channel region 7 causes the PN junction between the source N + layer 3a and the channel region 7, the drain N + layer 3b and the channel region. Both or one of the PN junctions between 7 are forward biased to discharge the hole group 9 in the channel region 7 to the source N + layer 3a and the drain N + layer 3b.
  • the dynamic flash memory cell of the first embodiment can perform the multi-page erase operation described in FIGS. 6A-6D. Therefore, it is possible to rewrite data stored in memory cells over a plurality of pages at a higher speed. As a result, it can be embedded as a main memory device not only in a stand-alone memory device but also in logic such as a CPU, GPU, MPU, etc., expanding its application to high-speed systems.
  • FIG. 6C shows an example in which the plate line decoder circuit does not include the plate line address latch circuit, the plate line can be shared by the memory cells C00 to C33 and the plate line decoder circuit can also be eliminated. This not only simplifies the process and circuit, but also makes it possible to achieve higher speeds.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer for separating two gate conductor layers

Landscapes

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Abstract

メモリ装置は、基板上に列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するページ書込み動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去し、さらにチャネル半導体層の電圧を、前記第１のゲート導体層と、前記第２のゲート導体層との、容量結合により、引き下げる、ページ消去動作と、前記ページ消去動作時に少なくとも２本以上の前記ページが同時に選択され、ページ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１０）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１１）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１２）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明にかかる半導体素子を用いたメモリセルは、
　基板上に行状に配列された複数のメモリセルからなるページを備え、列状に複数本の前記ページを備え、
　前記ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲み、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記個々のメモリセルにおいて、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により生成した正孔群を保持し、
　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　前記ページを構成する全ての前記個々のメモリセルにおいて、
　前記第１のゲート導体層と前記チャネル半導体層との間の第１の容量結合と、前記第２のゲート導体層と前記チャネル半導体層との間の第２の容量結合との、一方もしくは両方により、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御して、前記チャネル半導体層の電圧が、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高くなるまで、前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方を通して除去し、
　ページ消去動作時に、前記第１の容量結合及び前記第２の容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記ページ消去動作時に少なくとも２本以上の前記ページが同時に選択され、マルチページ消去動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、
　前記ページ消去動作時に、
　前記第１のゲート導体層の電圧を、第１の電圧から、前記第１の電圧よりも高い第２の電圧とし、もしくは、前記第２のゲート導体層の電圧を、第３の電圧から、前記第３の電圧よりも高い第４の電圧とし、もしくは、前記第１のゲート導体層の電圧を、第１の電圧から、前記第１の電圧よりも高い第２の電圧とし、もしくは、前記第２のゲート導体層の電圧を、第３の電圧から、前記第３の電圧よりも高い第４の電圧とし、
　第１の期間において、前記第１の容量結合と前記第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御し、
　第２の期間において、前記チャネル半導体層の電圧を、前記第１の不純物層と前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高くなるまで、前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方を通して抜きとり、
　第３の期間において、前記第１の容量結合と前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
　ことを特徴とする（第２発明）。
　上記の第１発明において、前記半導体母体が複数個列状に配列するページにおいて、前記ページ消去動作の際に前記ページ内の全ての前記半導体母体に対して、同時に前記ページ消去動作を行う、ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧により前記第１の容量結合及び前記第２の容量結合の一方もしくは両方を用い、前記チャネル半導体層の電圧を変化させる前記第１の期間と、前記第２の期間の一部、又はすべての期間で、前記チャネル半導体層に反転層を形成させない、ことを特徴とする（第４発明）。
　上記の第１発明において、前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きくなるように形成する、ことを特徴とする（第５発明）。
　上記の第１発明において、前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層、もしくは、前記第２の不純物層の一方を通して除去し、他方をフローティング状態にすることを特徴とする（第６発明）。
　第１乃至第６発明のいずれかに記載されたメモリ装置の前記ページが複数配置されたブロックを備え、
　前記複数のページに含まれる前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層及び前記第２のゲート導体層は、一方がワード線とぶ、他方が第１の駆動制御線と接続し、
　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロックの中の選択した前記ページの全ての前記半導体母体にある前記正孔群を除去する前記ページ消去動作を行う、
　ことを特徴とする（第７発明）。
　上記の第７発明において、行アドレスは、ワード線デコーダー回路でデコードされ、前記ワード線を選択し、前記ワード線デコーダー回路はワード線アドレスラッチ回路を有し、前記マルチページ消去動作時に少なくとも２本以上の前記ワード線を選択する、
ことを特徴とする（第８発明）。
　上記の第７発明において、行アドレスは、第１の駆動制御線デコーダー回路でデコードされ、前記第１の駆動制御線を選択し、前記第１の駆動制御線デコーダー回路は第１の駆動制御線アドレスラッチ回路を有し、前記マルチページ消去動作時に少なくとも２本以上の前記第１の駆動制御線を選択する、
ことを特徴とする（第９発明）。
　上記の第８発明において、前記ワード線アドレスラッチ回路は、全ワード線選択信号が入力し、前記マルチページ消去動作時に前記ブロック内の全ての前記ワード線を選択する、ことを特徴とする（第１０発明）。
　上記の第９発明において、前記第１の駆動制御線アドレスラッチ回路は、全第１の駆動制御線選択信号が入力し、前記マルチページ消去動作時に前記ブロック内の全ての前記第１の駆動制御線を選択することを特徴とする（第１１発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のマルチページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のマルチページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のマルチページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のマルチページ消去動作メカニズムを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７の間のカップリング率βWL、プレート線ＰＬとチャネル領域７の間のカップリング率βPL、ビット線ＢＬとチャネル領域７の間のカップリング率βBL、ソース線ＳＬとチャネル領域７の間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高電圧状態ＶFBHになるときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７の間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７の間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合（特許請求の範囲の「第２の容量結合」の一例である）により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ～図４Ｅを用いて、ページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、３行×３列の計９個のメモリセルＣL11～ＣL33を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。例えば、このブロックにおいて、プレート線ＰＬ2とワード線ＷＬ2とが接続するメモリセルＣL21～ＣL23が選択され、ページ消去動作を行うことを想定する。
　図４Ｂ（ａ）～（ｄ）と図４Ｃを用いて、ページ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ｂ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ｂ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ｂ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の期間時刻Ｔ３～Ｔ４（特許請求の範囲の「第１の期間」の一例である）で、ページ消去動作で選択されたプレート線ＰＬ2とワード線ＷＬ2とが、それぞれ第１の電圧ＶPLL（特許請求の範囲の「第１の電圧」の一例である）から第２の電圧ＶPLH（特許請求の範囲の「第２の電圧」の一例である）と、第３の電圧Ｖｓｓ（特許請求の範囲の「第３の電圧」の一例である）から第４の電圧ＶWLH（特許請求の範囲の「第４の電圧」の一例である）と高電圧状態になり、チャネル領域７にプレート線ＰＬ2の接続された第１のゲート導体層５ａの内周の反転層１２ａ（特許請求の範囲の「反転層」の一例である）と、ワード線ＷＬ2の接続された第２のゲート導体層５ｂの内周の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ2側の第２のＮチャネルＭＯＳトランジスタとプレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタのしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線ＰＬ2とワード線ＷＬ2とが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７の電圧が、プレート線ＰＬ2とチャネル領域７との第１の容量結合（特許請求の範囲の「第１の容量結合」の一例である）と、ワード線ＷＬ2とチャネル領域７との第２の容量結合とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次の期間の時刻Ｔ５～Ｔ６（特許請求の範囲の「第２の期間」の一例である）で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群（特許請求の範囲の「残存正孔群」の一例である）は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図４Ｂ（ｄ）に示すように、時刻Ｔ９～Ｔ１０（特許請求の範囲の「第３の期間」の一例である）で、プレート線ＰＬ2とワード線ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線ＰＬ2側の反転層１２ａとワード線ＷＬ2側の反転層１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　その結果、図４Ｃに示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線ＰＬ2側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線ＰＬ2の印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタは、非導通となりメモリセル電流を流さない。図４Ｃの右側の「ＰＬ：非導通」は、その様子を示している。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第４の期間の時刻Ｔ１１～Ｔ１２で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　次に図４Ｄ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｄの図４Ｂとの違いは、ページ消去動作中は、ビット線ＢＬ1～ＢＬ3は、Ｖｓｓもしくは、フローティング状態とする点と、ワード線ＷＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ソース線ＳＬがＶｓｓからＶSLHに上がっても、ワード線ＷＬ2の第２のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にソース線ＳＬがＶｓｓとＶSLHとの間を振幅し、プレート線ＰＬ2は、ＶPLLとＶPLHとの間を振幅する。その結果、図４Ｄ（ｃ）に示すように正孔群９は、ソース線ＳＬの第１の不純物層Ｎ+層３ａへ排出される。
　次に図４Ｅ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｅの図４Ｂとの違いは、ページ消去動作中は、ソース線ＳＬは、Ｖｓｓもしくは、フローティング状態とする点と、プレート線ＰＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ビット線ＢＬ1～ＢＬ3がＶｓｓからＶBLHに上がっても、プレート線ＰＬ2の第１のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にビット線ＢＬ1～ＢＬ3がＶｓｓとＶBLHとの間を振幅し、ワード線ＷＬ2は、ＶｓｓとＶWLHとの間を振幅する。その結果、図４Ｅ（ｃ）に示すように正孔群９は、ビット線ＢＬ1～ＢＬ3の第２の不純物層Ｎ+層３ｂへ排出される。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　次に図６Ａ～図６Ｄを用いて、マルチページ消去動作（特許請求の範囲の「マルチページ消去動作」の一例である）を説明する。
　図６Ａにおいて、メモリセルＣ００～Ｃ０３が、４行×４列に配置されたブロックの一部を示している。ここで、実際のブロックでは、メモリセル数は、４行×４列よりも多い。各メモリセルには、ワード線ＷＬ０～ＷＬ３と、プレート線ＰＬ０～ＰＬ３と、ビット線ＢＬ０～ＢＬ３が接続している。そして、ビット線ＢＬ０～ＢＬ３は、センスアンプ回路ＳＡ０～ＳＡ３に接続している。また、ワード線ＷＬ０～ＷＬ３は、ワード線デコーダー回路ＷＬＤ（特許請求の範囲の「ワード線デコーダー回路」の一例である）に接続し、プレート線ＰＬ０～ＰＬ３は、プレート線デコーダー回路ＰＬＤ（特許請求の範囲の「プレート線デコーダー回路」の一例である）に接続している。そして、ワード線デコーダー回路ＷＬＤと、プレート線デコーダー回路ＰＬＤには、行アドレスＲＡ（特許請求の範囲の「行アドレス」の一例である）が入力し、ワード線ＷＬ０～ＷＬ３と、プレート線ＰＬ０～ＰＬ３が、それぞれ選択される。そして、選択されたワード線ＷＬ０～ＷＬ３と、プレート線ＰＬ０～ＰＬ３のアドレスを留めるための、ワード線アドレスラッチ回路ＷＡ０～ＷＡ３（特許請求の範囲の「ワード線アドレスラッチ回路」の一例である）と、プレート線アドレスラッチ回路ＰＡ０～ＰＡ３（特許請求の範囲の「プレート線アドレスラッチ回路」の一例である）が、ワード線デコーダー回路ＷＬＤと、プレート線デコーダー回路ＰＬＤには、それぞれ設けられている。
　次に図６Ａにおいて、マルチページ消去動作を具体的に説明する。例えば、ワード線デコーダー回路ＷＬＤと、プレート線デコーダー回路ＰＬＤに、複数組の行アドレスＲＡが順次ランダムに入力する場合を想定する。最初の行アドレスＲＡがＷＬ０とＰＬ０を選択する場合、その行アドレスＲＡは、ワード線アドレスラッチ回路ＷＡ０とプレート線アドレスラッチ回路ＰＡ０に格納（ラッチ）される。そして、次の行アドレスＲＡがＷＬ３とＰＬ３を選択する場合、その行アドレスＲＡは、ワード線アドレスラッチ回路ＷＡ３とプレート線アドレスラッチ回路ＰＡ３に格納（ラッチ）される。次にマルチページ消去動作が行われるが、ここでは、ワード線ＷＬ０とＷＬ３と、プレート線ＰＬ０とＰＬ３が同時に選択され、メモリセルＣ００、Ｃ１０、Ｃ２０、Ｃ３０、Ｃ０３、Ｃ１３、Ｃ２３、Ｃ３３の記憶データが同時に消去される。また、その動作メカニズムおよび動作波形は、図４Ｂに従う。
　図６Ｂでは、プレート線デコーダー回路ＰＬＤにプレート線アドレスラッチ回路ＰＡ０～ＰＡ３があり、それらのプレート線アドレスのラッチデータに基づき、マルチページ消去動作を行う例を示している。ここでは、その動作メカニズムおよび動作波形は、図４Ｄに従う。
　図６Ｃでは、ワード線デコーダー回路ＷＬＤにワード線アドレスラッチ回路ＷＡ０～ＷＡ３があり、それらのワード線アドレスのラッチデータに基づき、マルチページ消去動作を行う例を示している。ここでは、その動作メカニズムおよび動作波形は、図４Ｅに従う。
　図６Ｄ（ａ）にワード線アドレスラッチ回路ＷＡ０～ＷＡ３とプレート線アドレスラッチ回路ＰＡ０～ＰＡ３の具体的な回路図を示す。図６Ｄにおいて、Ｔ１とＴ２は、ＰチャネルＭＯＳトランジスタであり、Ｔ３～Ｔ６は、ＮチャネルＭＯＳトランジスタである。ワード線アドレス、もしくはプレート線アドレスＡｄｄは、ＭＯＳトランジスタＴ１～Ｔ４で構成するラッチ回路（フリップフロップ回路）に格納される。行アドレスＲＡがワード線デコーダー回路ＷＬＤと、プレート線デコーダー回路ＰＬＤに入力する前にリセット信号ＲＳＴとラッチ信号ＬＡＴが高電圧になり、ラッチ回路のアドレスデータはリセットされる。そして、ワード線アドレス、もしくはプレート線アドレスＡｄｄが選択されると、今度はラッチ信号ＬＡＴが高電圧になり、ワード線アドレス、もしくはプレート線アドレスＡｄｄは、ＭＯＳトランジスタＴ１～Ｔ４で構成するラッチ回路（フリップフロップ回路）に格納される。
　また、図６Ｄ（ｂ）のように、ＮチャネルＭＯＳトランジスタＴ７を付加して、ワード線アドレスラッチ回路ＷＡ０～ＷＡ３と、プレート線アドレスラッチ回路ＰＡ０～ＰＡ３の一方、もしくは両方において、全ての行アドレスＲＡを選択して、ブロック内の全てのページデータを消去することが出来る。この場合、ＮチャネルＭＯＳトランジスタＴ７のゲートには、全ワード線選択信号ＡＬＬ（特許請求の範囲の「全ワード線選択信号」の一例である）、もしくは、全第１の駆動制御線選択信号ＡＬＬ（特許請求の範囲の「全第１の駆動制御線選択信号」の一例である）が入力すると、ワード線アドレスと、プレート線アドレスのうち、一方、もしくは、両方の全てのアドレスが選択される。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａにページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、２Ｖの固定電圧を印加しても良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ消去動作をする際に、プレート線ＰＬが接続された第１のゲート導体層５ａと、ワード線ＷＬが接続された第２のゲート電極５ｂの両者もしくは一方が、低電圧状態から高電圧状態になり、チャネル領域７との容量結合によって、ソースＮ+層３ａとチャネル領域７の間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の両者もしくは一方を、順バイアス状態として、チャネル領域７の正孔群９を、ソースＮ+層３ａとドレインＮ+層３ｂに排出する。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの（特徴２）で説明した動作に続いて、プレート線ＰＬが接続された、第１のゲート導体層５ａと、ワード線ＷＬが接続された第２のゲート導体層５ｂの両者もしくは一方が、高電圧状態から低電圧状態に戻り、再びチャネル領域７との容量結合によって、チャネル領域７の電圧を負バイアスにする。このように、ソースＮ+層３ａ、または、ドレインＮ+層３ｂに負バイアスを印加せずに“0”消去状態のチャネル領域７の電圧を負バイアスにすることが可能である。これにより、負バイアスを印加するための二重構造ウェルや負バイアス発生回路が必要なくなり、メモリコアおよび周辺回路設計とプロセスが容易になる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴５）
　第１実施形態のダイナミック フラッシュ メモリセルでは、図６Ａ～図６Ｄで説明したマルチページ消去動作を行うことができる。従って、複数のページにまたがるメモリセルの記憶データをより高速に書き換えることが可能である。これによって、スタンドアローン（Stand Alone）のメモリデバイスのみならず、ＣＰＵ、ＧＰＵ、ＭＰＵ等のロジックにも主要メモリデバイスとして混載することができ、高速システムへの応用が拡がる。
（特徴６）
　図６Ｃに、プレート線デコーダー回路にはプレート線アドレスラッチ回路が無い例を示しているが、プレート線をメモリセルＣ００～Ｃ３３で共通にして、プレート線デコーダー回路も無くしてしまうこともできる。これによって、よりプロセスと回路が簡便になるだけではなく、より高速化が実現できる。
（特徴７）
　第１実施形態のダイナミック フラッシュ メモリセルでは、図４Ａ～図４Ｅで説明したページ消去動作を行うが、フラッシュメモリに比べて、遥かに低電界で書き換えを行っている。このため、信頼性上、ページ消去動作の書き換え回数制限を定める必要がない。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　2層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

CL11～CL33：　メモリセル
ＳＬ：　ソース線
ＢＬ1～ＢＬ3、ＢＬ：　ビット線
ＰＬ1～ＰＬ3、ＰＬ：　プレート線
ＷＬ1～ＷＬ3、ＷＬ：　ワード線

CL００～CL３３：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ３：　ビット線
ＰＬ０～ＰＬ３：　プレート線
ＷＬ０～ＷＬ３：　ワード線
ＳＡ０～ＳＡ３：　センスアンプ回路
ＷＬＤ：　ワード線デコーダー回路
ＰＬＤ：　プレート線（第１の駆動制御線）デコーダー回路
ＷＡ０～ＷＡ３：　ワード線アドレスラッチ回路
ＰＡ０～ＰＡ３：　プレート線（第１の駆動制御線）ラッチ回路
ＲＡ：　行アドレス

Ｔ１～Ｔ７：　MOSトランジスタ
Ａｄｄ：　ワード線アドレス、もしくはプレート線アドレス
ＲＳＴ：　リセット信号
ＬＡＴ：　ラッチ信号
Ｖｃｃ：　電源電圧
Ｖｓｓ：　接地電圧

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (11)

  1. 　基板上に行状に配列された複数のメモリセルからなるページを備え、列状に複数本の前記ページを備え、
    　前記ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲み、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記個々のメモリセルにおいて、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により生成した正孔群を保持し、
    　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　前記ページを構成する全ての前記個々のメモリセルにおいて、
    　前記第１のゲート導体層と前記チャネル半導体層との間の第１の容量結合と、前記第２のゲート導体層と前記チャネル半導体層との間の第２の容量結合との、一方もしくは両方により、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御して、前記チャネル半導体層の電圧が、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高くなるまで、前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方を通して除去し、
    　ページ消去動作時に、前記第１の容量結合及び前記第２の容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記ページ消去動作時に少なくとも２本以上の前記ページが同時に選択され、マルチページ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記ページ消去動作時に、
    　前記第１のゲート導体層の電圧を、第１の電圧から、前記第１の電圧よりも高い第２の電圧とし、もしくは、前記第２のゲート導体層の電圧を、第３の電圧から、前記第３の電圧よりも高い第４の電圧とし、もしくは、前記第１のゲート導体層の電圧を、第１の電圧から、前記第１の電圧よりも高い第２の電圧とし、もしくは、前記第２のゲート導体層の電圧を、第３の電圧から、前記第３の電圧よりも高い第４の電圧とし、
    　第１の期間において、前記第１の容量結合と前記第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御し、
    　第２の期間において、前記チャネル半導体層の電圧を、前記第１の不純物層と前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高くなるまで、前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方を通して抜きとり、
    　第３の期間において、前記第１の容量結合と前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記半導体母体が複数個列状に配列するページにおいて、前記ページ消去動作の際に前記ページ内の全ての前記半導体母体に対して、同時に前記ページ消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧により前記第１の容量結合及び前記第２の容量結合の一方もしくは両方を用い、前記チャネル半導体層の電圧を変化させる前記第１の期間と、前記第２の期間の一部、又はすべての期間で、前記チャネル半導体層に反転層を形成させない、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きくなるように形成する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記正孔群を前記チャネル半導体層の内部から、前記第１の不純物層、もしくは、前記第２の不純物層の一方を通して除去し、他方をフローティング状態にする、
    ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　請求項１乃至６のいずれかに記載されたメモリ装置の前記ページが複数配置されたブロックを備え、
    　前記複数のページに含まれる前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層及び前記第２のゲート導体層は、一方がワード線と、他方が第１の駆動制御線と接続し、
    　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロックの中の選択した前記ページの全ての前記半導体母体にある前記正孔群を除去する前記ページ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  8. 　行アドレスは、ワード線デコーダー回路でデコードされ、前記ワード線を選択し、前記ワード線デコーダー回路はワード線アドレスラッチ回路を有し、前記マルチページ消去動作時に少なくとも２本以上の前記ワード線を選択する、
    ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置。
  9. 　行アドレスは、第１の駆動制御線デコーダー回路でデコードされ、前記第１の駆動制御線を選択し、前記第１の駆動制御線デコーダー回路は第１の駆動制御線アドレスラッチ回路を有し、前記マルチページ消去動作時に少なくとも２本以上の前記第１の駆動制御線を選択する、
    ことを特徴とする請求項７に記載の半導体素子を用いたメモリ装置。
  10. 　前記ワード線アドレスラッチ回路は、全ワード線選択信号が入力し、前記マルチページ消去動作時に前記ブロック内の全ての前記ワード線を選択する、
    ことを特徴とする請求項８に記載の半導体素子を用いたメモリ装置。
  11. 　前記第１の駆動制御線アドレスラッチ回路は、全第１の駆動制御線選択信号が入力し、前記マルチページ消去動作時に前記ブロック内の全ての前記第１の駆動制御線を選択する、
    　ことを特徴とする請求項９に記載の半導体素子を用いたメモリ装置。
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