TWI813279B - 使用半導體元件的記憶裝置 - Google Patents

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Abstract

在基板1上，具有與源極線SL相連的N+層3a及朝垂直方向豎立的第一Si柱2a，在第一Si柱2a上具有第二Si柱2b。在第一Si柱2a的中央部具有P+層7aa，並有P層7ab圍繞P+層7aa。在第二Si柱2b的中央部具有P+層7ba，並有P層7bb圍繞P+層7ba。在第二Si柱上具有與位元線BL相連的N+層3b。此外，具有圍繞第一Si柱2a之第一閘極絕緣層4a及圍繞第二Si柱2b之第二閘極絕緣層4b。並且具有圍繞第一絕緣層4a且與板線PL相連的第一閘極導體層5a，及圍繞第二絕緣層4b且與字元線WL相連的第二閘極導體層5b。控制施加於源極線SL、板線PL、字元線WL及位元線BL的電壓，而進行在通道區域7的內部將藉由撞擊游離化現象或閘極引發汲極漏電流而產生的電洞群保持之資料保持動作，以及將該電洞群從通道區域7內去除掉之資料抹除動作。

Description

使用半導體元件的記憶裝置
本發明係關於使用半導體元件的記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，一直在追求記憶體元件的高度積體化及高性能化。
通常的平面型MOS電晶體，通道係在沿著半導體基板的上表面之水平方向延伸。相對於此，SGT的通道係在與半導體基板的上表面垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，與平面型MOS電晶體相比，SGT可做到半導體裝置的高密度化。將此SGT用作為選擇電晶體，可進行例如下述記憶體等的高度積體化：連接有電容(Capacitor)的DRAM(Dynamic Random Access Memory，動態隨機存取記憶體，參照例如非專利文獻2)、連接有電阻值變化元件的PCM(Phase Change Memory，相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體，參照例如非專利文獻4)、利用電流使磁自旋方向變化而使電阻值變化之MRAM(Magneto-resistive Random Access Memory，磁阻式隨機存取記憶體，參照例如非專利文獻5)。另外，還有不具有電容，只用一個MOS電晶體構成的DRAM記憶單元(參照非專利文獻 6)等。本案係關於不具有電阻值變化元件及電容之可只用MOS電晶體構成之動態快閃記憶體(Dynamic Flash Memory)。
圖7顯示前述的不具有電容之只用一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖8顯示動作上的問題點，圖9顯示讀出動作(參照非專利文獻7~10)。
圖7顯示DRAM記憶單元的寫入動作。圖7(a)顯示“1”寫入狀態。此處，記憶單元(Memory Cell)係形成於SOI(絕緣層上覆矽)基板101，由與源極線SL連接的源極N+層103(以下將包含有高濃度的施體雜質之半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105及MOS電晶體110a的浮體(Floating Body)102所構成，並不具有電容，只用一個MOS電晶體110a構成DRAM的記憶單元。浮體102正下方，係與SOI基板的SiO2層101相接。在進行此只用一個MOS電晶體110a構成的記憶單元的“1”寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，在從源極N+層103開始延伸的電子的通道107會有夾止點108，並不會到達與位元線連接的汲極N+層104。如此使與汲極N+層104連接的位元線BL及與閘極導電層105連接的字元線WL都為高電壓，使閘極電壓為汲極電壓的約1/2程度而使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108，電場強度會最大。於是，從源極N+層103往汲極N+層104流動之受到加速的電子會撞擊Si的晶格，撞擊時喪失的運動能量會使得電子-電洞對產生(撞擊游離化現象)。產生的大部分的電子(未圖示)會到達汲極N+層104。極小部分的熱電子會越過閘極氧化膜109而到達閘極導電層105。另外，同時產生的電洞106則是使得浮體102充電。在本情況，因為浮體102為P型Si，所以產生的電洞會有助於多數載子更增多。當浮體102中充滿了產生的電洞群106使得浮體102的電 壓變高到比源極N+層103高出Vb以上，再產生出的電洞就會放電到源極N+層103。此處，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓(Built-in Voltage)，約為0.7V。圖7(b)顯示產生的電洞群106將浮體102充電到飽和的情形。
接著，利用圖7(c)來說明記憶單元110的“0”寫入動作。連接在共通的選擇字元線WL上的記憶單元，隨機存在有“1”寫入的記憶單元110a及“0”寫入的記憶單元110b。圖7(c)顯示的是從“1”寫入狀態改寫為“0”寫入狀態的情形。在“0”寫入時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面為順偏壓。如此一來，預先於前一個週期在浮體102產生的電洞106會流到與位元線BL連接的汲極N+層104。當寫入動作結束，就得到充滿了產生的電洞群106之記憶單元110a(圖7(b))及產生的電洞被放出的記憶單元110b(圖7(c))這兩種記憶單元的狀態。充滿了電洞106的記憶單元110a的浮體102的電位係比不存在產生的電洞的浮體102高。因此，記憶單元110a的閾值電壓會比記憶單元110b的閾值電壓低。圖7(d)顯示該兩者的態樣。
接著，利用圖8來說明此只用一個MOS電晶體構成的記憶單元的動作上的問題點。如圖8(a)所示，浮體102的電容CFB為與字元線連接的閘極與浮體102之間的電容CWL、與源極線連接的源極N+層103與浮體102之間的PN接面的接面電容CSL、與位元線連接的汲極N+層104與浮體102之間的PN接面的接面電容CBL的總和，如以下的式(1)所示。
CFB=CWL+CBL+CSL (1)
因此，寫入時當字元線電壓VWL振盪，作為記憶單元的記憶節點(Node)之浮體102的電壓也會受其影響。圖8(b)顯示上述態樣。寫入時當字元線電壓VWL從0V升高到VProgWL，浮體102的電壓VFB會因為與字元線的電容耦合而從字元線電壓 變化之前的初始狀態的電壓VFB1升高到VFB2。其電壓變化量△VFB如以下的式(2)所示。
△VFB=VFB2-VFB1 =CWL/(CWL+CBL+CSL)×VProgWL (2)
此處，如以下的式(3)所示。
β=CWL/(CWL+CBL+CSL) (3)
將β稱為耦合率。在如此的記憶單元中，CWL的貢獻率很大，例如CWL：CBL：CSL=8：1：1。在此情況，β=0.8。字元線從例如寫入時的5V，在寫入結束後降到0V的話，由於字元線與浮體102的電容耦合，浮體102會受到5V×β=4V之振盪雜訊。因此，會有很難取得充分大的寫入時的浮體的“1”電位與“0”電位的電位差裕度(margin)之問題點。
圖9顯示讀出動作，圖9(a)顯示“1”寫入狀態，圖9(b)顯示“0”寫入狀態。實際上，即便在“1”寫入時將Vb寫入浮體102，當字元線在寫入結束回到0V，浮體102會被降為負偏壓。在寫入“0”之際，會變為負更多的負偏壓，所以如圖9(c)所示，在寫入之際無法有夠大的“1”與“0”的電位差裕度。此動作裕度之不足是本DRAM記憶單元的大問題。此外，還有如何將該DRAM記憶單元高密度化之課題。
另外，還有一種在SOI(Silicon on Insulator)層使用兩個MOS電晶體而形成一個記憶單元之Twin-Transistor記憶體元件(參照例如專利文獻4、5)。此等元件係使分隔兩個MOS電晶體的浮體通道之作為源極或汲極的N+層與絕緣層相接而形成。藉由此N+層之與絕緣層相接，使兩個MOS電晶體的浮體通道互相電性分離。於一方的電晶體的浮體通道會蓄積屬於訊號電荷的電洞群。蓄積有電 洞之浮體通道的電壓，會如前述因對於鄰接的MOS電晶體的閘極電極施加脈衝電壓，而如同式(2)所示的一樣大幅地變化。因而，會如前面利用圖7~9說明的一樣，無法取得夠大的寫入之際的“1”與“0”的動作裕度(參照非專利文獻15，Fig.8)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
[非專利文獻]
[非專利文獻1] Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (13326881).
[非專利文獻2] H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011).
[非專利文獻3] H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010).
[非專利文獻4] T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM underthe Unipolar Voltage Source of less than 3V,” IEDM (2007).
[非專利文獻5] W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015).
[非專利文獻6] M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010).
[非專利文獻7] J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012).
[非專利文獻8] T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9] T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10] E. Yoshida, T. Tanaka: “ADesign of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory,” IEEE IEDM (2003).
[非專利文獻11] J. Y. Song, W.Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻12] N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻13] H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻14] E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,”IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
[非專利文獻15] F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007).
在採用SGT之記憶裝置中，沒有電容之一個電晶體型的DRAM(增益單元(Gain Cell))這種記憶裝置，具有如下之問題點：字元線與浮動狀態的SGT的基體(body)的電容耦合很大，在資料讀出時及寫入時使字元線的電位升降的話，就會直接成為雜訊而傳到SGT基體。因而，會引起誤讀出、誤改寫記憶資料之問題，使得沒有電容的一個電晶體型的DRAM(增益單元)的實用化變困難。因此，需要解決上述問題並同時達成使DRAM記憶單元高性能化及高密度化。
為了解決上述的課題，本發明之使用半導體元件的記憶裝置，係具有：
在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸的第一半導體基體，該第一半導體基體具有位於至少包含剖面中心部的區域的第一雜質層、及覆蓋前述第一雜質層之雜質濃度比前述第一雜質層低的第二雜質層；
與前述第一半導體基體相連之第二半導體基體；
圍繞前述第一半導體基體的一端側的側面的一部分或全部之第一閘極絕緣層；
與前述第一閘極絕緣層相連，且圍繞前述第二半導體基體的側面的一部分或全部之第二閘極絕緣層；
覆蓋前述第一閘極絕緣層之第一閘極導體層；
覆蓋前述第二閘極絕緣層之第二閘極導體層；
與前述第一半導體基體相連，且具有與第一半導體基體相反的導電性之第三雜質層；
與前述第二半導體基體相連，且具有與前述第二半導體基體相反的導電性之第四雜質層；
與前述第三雜質層連接之第一配線導體層；
與前述第四雜質層連接之第二配線導體層；
與前述第一閘極導體層連接之第三配線導體層；以及
與前述第二閘極導體層連接之第四配線導體層，
而且，前述記憶裝置係控制施加於前述第一配線導體層至前述第四配線導體層的電壓而進行以下動作來進行記憶體寫入動作：藉由在前述第三雜質層與前述第四雜質層之間流動的電流所引起的撞擊游離化現象，或是閘極誘導汲極漏電流，使電子群及電洞群在由前述第一半導體基體及前述第二半導體基體所構成的通道區域內產生之動作；將產生的前述電子群及前述電洞群之中，屬於前述第一半導體基體及前述第二半導體基體中的少數載子之前述電子群及前述電洞群中的一者去除之動作；以及使屬於前述第一半導體基體及前述第二半導體基體中的多數載子之前述電子群及前述電洞群中的一者的一部分或全部殘留於至少前述第一半導體基體內之動作；
且前述記憶裝置係控制施加於前述第一配線導體層至前述第四配線導體層的電壓，而將殘留的前述第一半導體基體及前述第二半導體基體中的屬於多數載子之前述電子群及前述電洞群中的一者去除掉，以進行記憶體抹除動作(第一發明)。
在上述的第一發明中，前述第二半導體基體係具有位於至少包含剖面中心部的區域的第五雜質層、及覆蓋前述第五雜質層且具有與前述第五雜質層相同的傳導極性且雜質濃度比前述第五雜質層低的第六雜質層(第二發明)。
在上述的第一發明中，前述第二半導體基體係由雜質濃度比前述第一雜質層低的第七雜質層所構成(第三發明)。
在上述的第三發明中，從中心軸方向觀看時的前述第一半導體基體的外周線係位於比前述第二半導體基體的外周線還靠外側處(第四發明)。
在上述的第一發明中，與前述第一配線導體層相連之配線為源極線，與前述第二配線導體層相連之配線為位元線，與前述第三配線導體層相連之配線為第一驅動控制線，與前述第四配線導體層相連之配線為字元線，
且前述記憶裝置係藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而進行前述記憶體抹除動作及前述記憶體寫入動作(第五發明)。
在上述的第一發明中，與前述第一雜質層相連之配線為源極線，與前述第二雜質層相連之配線為位元線，與前述第一閘極導體層相連之配線為字元線，與前述第二閘極導體層相連之配線為第一驅動控制線，
且前述記憶裝置係藉由施加於前述源極線、前述位元線、前述字元線及前述第一驅動控制線之電壓，而進行前述記憶體寫入動作及前述記憶體抹除動作(第六發明)。
在上述的第一發明中，前述第一閘極導體層與前述第一半導體基體之間的第一閘極電容係比前述第二閘極導體層與前述第二半導體基體之間的第二閘極電容大(第七發明)。
1:基板
2a:第一Si柱
2b,2B,2C:第二Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7aa,7ba:P+層
7ab,7bb,7B,7C:P層
9:動態快閃記憶單元
11:電洞群
12a,12b:反轉層
13:夾止點
SL:源極線
PL:板線
WL:字元線
BL:位元線
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係用來說明第一實施型態之具有SGT的記憶裝置的抹除動作機制之圖。
圖3係用來說明第一實施型態之具有SGT的記憶裝置的寫入動作機制之圖。
圖4A係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖4B係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖5係第二實施型態之具有SGT的記憶裝置的構造圖。
圖6係第三實施型態之具有SGT的記憶裝置的構造圖。
圖7係用來說明傳統例的不具有電容的DRAM記憶單元的動作上的問題點之圖。
圖8係用來說明傳統例的不具有電容的DRAM記憶單元的動作上的問題點之圖。
圖9係顯示傳統例的不具有電容的DRAM記憶單元的讀出動作之圖。
以下，參照圖式來說明與本發明相關的使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的構造、驅動方式及製造方法。
(第一實施型態)
利用圖1~圖4，說明本發明的第一實施型態之動態快閃記憶單元的構造及動作機制及製造方法。利用圖1來說明動態快閃記憶單元的構造。然後，利用圖2來說明資料抹除機制，利用圖3來說明資料寫入機制，利用圖4來說明資料寫入機制。
圖1顯示本發明的第一實施型態之動態快閃記憶單元的構造。在基板1(申請專利範圍中的「基板」的一例)上有N+層3a(申請專利範圍中的「第三雜質層」的一例)。在N+層3a上，在第一矽半導體柱2a(申請專利範圍中的「第一半導體基體」的一例)(以下將矽半導體柱稱為「Si柱」)之上有第二Si柱2b(申請專利範圍中的「第二半導體基體」的一例)。第一Si柱2a從俯視觀看時，中央部為P+層7aa(申請專利範圍中的「第一雜質層」的一例)(以下將具有與N+層相反的導電性且包含有高濃度的受體雜質之半導體區域稱為「P+層」)，並具有圍繞P+層7aa且受體雜質濃度比P+層7aa小之P層7ab(申請專利範圍中的「第二雜質層」的一例)。同樣地，第二Si柱2b從俯視觀看時，中央部為P+層7ba(申請專利範圍中的「第五雜質層」的一例)，並具有圍繞P+層7ba且受體雜質濃度比P+層7ba小之P層7bb(申請專利範圍中的「第六雜質層」的一例)。另外，在第二Si柱2b之上有N+層3b(申請專利範圍中的「第四雜質層」的一例)。N+層3a、N+層3b間的第一Si柱2a及第二Si柱2b的部分成為通道區域7(申請專利範圍中的「通道區域」的一例)。具有第一閘極絕緣層4a(申請專利範圍中的「第一閘極絕緣層」的一例)圍繞第一Si柱2a，並具有第二閘極絕緣層4b(申 請專利範圍中的「第二閘極絕緣層」的一例)圍繞第二Si柱2b。並且，具有第一閘極導體層5a(申請專利範圍中的「第一閘極導體層」的一例)圍繞第一閘極絕緣層4a，具有第二閘極導體層5b(申請專利範圍中的「第二閘極導體層」的一例)圍繞第二閘極絕緣層4b。而且，第一閘極導體層5a與第二閘極導體層5b係由絕緣層6使之相分離。如此而形成由N+層3a、N+層3b、第一Si柱2a、第二Si柱2b、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a及第二閘極導體層5b所構成之動態快閃記憶單元9。另外，N+層3a係與源極線SL(申請專利範圍中的「源極線」的一例)連接，N+層3b係與位元線BL(申請專利範圍中的「位元線」的一例)連接，第一閘極導體層5a係與板線PL(申請專利範圍中的「第一驅動控制線」的一例)連接，第二閘極導體層5b係與字元線WL(申請專利範圍中的「字元線」的一例)連接。而且，較佳為具有以下構造：與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容大。在記憶裝置中，係在基板1上有配置成二維狀之複數個上述的動態快閃記憶單元。
在圖1中，將第一閘極導體層5a的閘極長度形成為比第二閘極導體層5b的閘極長度長，來使得與板線PL連接的第一閘極導體層5a的閘極電容比與字元線WL連接的第二閘極導體層5b的閘極電容大。除此之外，亦可將第一閘極絕緣層4a的閘極絕緣膜的膜厚形成得比第二閘極絕緣層4b的閘極絕緣膜的膜厚薄，而不是使第一閘極導體層5a的閘極長度比第二閘極導體層5b的閘極長度長。另外，亦可使第一閘極絕緣層4a的介電常數比第二閘極絕緣層4b的介電常數大。還可將閘極導體層5a,5b的長度、閘極絕緣層4a,4b的膜厚、介 電常數的任意者組合，來使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容大。
此外，可將第一閘極導體層5a分割為兩個以上，並使之分別作為板線的導體電極而同步或非同步地動作。同樣，可將第二閘極導體層5b分割為兩個以上，並使之分別作為字元線的導體電極而同步或非同步地動作。如此，也一樣可做到動態快閃記憶體動作。
參照圖2來說明抹除動作機制。N+層3a與N+層3b間的通道區域7係電性地與基板分離而成為浮體(Floating Body)。圖2(a)顯示在抹除動作前在前一個週期藉由撞擊游離化而產生的電洞群11蓄積於通道區域7內的狀態。由於P+層7aa、P+層7ba的受體雜質濃度比P層7ab、P層7bb高，因此電洞群11主要是蓄積於P+層7aa、P+層7ba。如圖2(b)所示，在抹除動作時係使源極線SL的電壓為負電壓VERA。此處，VERA為例如-3V。如此一來，不管通道區域7的初始電位的值為何，與源極線SL連接之作為源極的N+層3a與通道區域7的PN接面都會是順偏壓。於是，在前一個週期藉由撞擊游離化而產生的蓄積於通道區域7內的電洞群11會被吸到源極部的N+層3a，通道區域7的電位VFB會為VFB=VERA+Vb。此處，Vb為PN接面的內建電壓(Build-in Voltage)，約為0.7V。因此，在VERA=-3V的情況，通道區域7的電位為-2.3V。此值為抹除狀態的通道區域7的電位狀態。當浮體的通道區域7的電位為負的電壓，動態快閃記憶單元9的N通道MOS電晶體的閾值電壓就會因為基板偏壓效應而變高。因此，如圖2(c)所示，與字元線WL連接的第二閘極導體層5b的閾值電壓會變高。此通道區域7的抹除狀態為邏輯記憶資料“0”。在抹除動作後的資料讀出中，藉由將施加於與板線PL連接的第一閘極導體層5a之電壓設定為比邏輯記憶資料“1”時 的閾值電壓高且比邏輯記憶資料“0”時的閾值電壓低，而得到如圖2(c)所示即使提高字元線WL的電壓也不會有電流流動之特性。上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件、以及浮體的電位，為用來進行抹除動作的一例，亦可為能夠進行抹除動作的其他的動作條件。例如，亦可使得位元線BL與源極線SL間有電壓差而進行抹除動作。
圖3顯示本發明的第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，在與源極線SL連接的N+層3a輸入例如0V，在與位元線BL連接的N+層3b輸入例如3V，在與板線PL連接的第一閘極導體層5a輸入例如2V，在與字元線WL連接的第二閘極導體層5b輸入例如5V。結果，會如圖3(a)所示，在與板線PL連接的第一閘極導體層5a的內側的第一通道區域7a，且主要是在P層7ab形成環狀的反轉層12a，並使由第一閘極導體層5a所圍繞的通道區域7(參照圖1)所構成的第一N通道MOS電晶體區域在飽和區域動作。如此的話，在與板線PL連接的第一閘極導體層5a的內側的反轉層12a會存在有夾止點13。另一方面，使由與字元線WL連接的第二閘極導體層5b所圍繞的通道區域7(參照圖1)所構成的第二N通道MOS電晶體區域在線性區域動作。如此的話，在與字元線WL連接的第二閘極導體層5b的內側的第二通道區域7bb，並不會存在有夾止點而是全面形成反轉層12b。此形成於與字元線WL連接的第二閘極導體層5b的內側的全面之反轉層12b，會作為具有第一閘極導體層5a之第一N通道MOS電晶體區域的實質的汲極而作用。結果，在串聯連接的具有第一閘極導體層5a之第一N通道MOS電晶體區域、與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域，電場會為最大，會在此區域發生撞擊游離化現象。該區域在從具有與字元線WL連接的第 二閘極導體層5b之第二N通道MOS電晶體區域看時係為源極側的區域，所以將該現象稱為源極側撞擊游離化現象。由於該源極側撞擊游離化現象，電子從與源極線SL連接的N+層3a往與位元線連接的N+層3b流動。加速的電子撞擊晶格的Si原子，其運動能量會使得電子-電洞對產生。產生的電子的一部分會流到第一閘極導體層5a及第二閘極導體層5b，但大部分的電子係流到與位元線BL連接的N+層3b。另外，在“1”寫入時，亦可利用閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)來使電子-電洞對產生，並利用產生的電洞群充滿於浮體FB內(參照非專利文獻14)。
然後，如圖3(b)所示，產生的電洞群11為通道區域7的多數載子，將通道區域7充電成為正偏壓。與源極線SL連接的N+層3a為0V，所以通道區域7會被充電到與源極線SL連接的N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。當通道區域7被充電成為正偏壓，第一N通道MOS電晶體區域及第二N通道MOS電晶體區域的閾值電壓就會因為基板偏壓效應而變低。因此，如圖3(c)所示，與字元線WL連接的第二N通道MOS電晶體區域的閾值電壓會變低。將此通道區域7的寫入狀態當作是邏輯記憶資料“1”。產生的電洞群11主要是蓄積於P+層7aa、P+層7ba。因此，可得到穩定的基板偏壓效應。
在寫入動作時，亦可不是在上述的第一交界區域，而是在N+層3a與通道區域7之間的第二交界區域或N+層3b與通道區域7之間的第三交界區域，利用撞擊游離化現象或GIDL使電子-電洞對產生，並利用產生的電洞群11使通道區域7充電。上述的施加於位元線BL、源極線SL、字元線WL及板線 PL的電壓條件為用來進行寫入動作的一例，亦可為能夠進行寫入動作的其他的動作條件。
利用圖4A、圖4B來說明本發明的第一實施型態之動態快閃記憶單元的讀出動作。利用圖4A(a)~圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖4A(a)所示，當通道區域7被充電到內建電壓Vb(約0.7V)，N通道MOS電晶體的閾值電壓就會因為基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖4A(b)所示，在進行寫入之前選擇的記憶區塊(memory block)係預先處於抹除狀態“0”的情況，通道區域7的浮體電壓VFB係為VERA+Vb。藉由寫入動作隨機地記憶寫入狀態“1”。以此方式，相對於字元線WL，作成邏輯“0”及“1”之邏輯記憶資料。如圖4A(c)所示，利用相對於該字元線WL之兩個閾值電壓的高低差，以讀出放大器(Sense Amplifier)進行讀出。在資料讀出時，藉由將施加於與板線PL連接的第一閘極導體層5a之電壓設定為比邏輯記憶資料“1”時的閾值電壓高且比邏輯記憶資料“0”時的閾值電壓低，而得到如圖4A(c)所示即使提高字元線WL的電壓也不會有電流流動之特性。
利用圖4B(a)~圖4B(d)來說明本發明的第一實施型態之動態快閃記憶單元的讀出動作時的二個第一閘極導體層5a與第二閘極導體層5b的閘極電容的大小關係及與之相關的動作。較佳為：與字元線WL連接的第二閘極導體層5b的閘極電容設計得比與板線PL連接的第一閘極導體層5a的閘極電容小。如圖4B(a)所示，將與板線PL連接的第一閘極導體層5a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層5b的垂直方向的長度還長，使與字元線WL連接的第二閘極導體層5b的閘極電容比與板線PL連接的第一閘極導體層5a的閘極電容小。圖4B(b)顯示圖4B(a)的動態快閃記憶體的一個單元(cell) 的等效電路。圖4B(c)顯示動態快閃記憶體的耦合電容關係。其中，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為作為汲極之N+層3b與通道區域7之間的PN接面的電容，CSL為作為源極之N+層3a與通道區域7之間的PN接面的電容。如圖4B(d)所示，當字元線WL的電壓有振盪，則其動作會成為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△VFB係如以下的式(1)所示。
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)
其中，VReadWL為字元線WL的讀出時的振盪電位。從式(1)可知，只要相較於通道區域7的全體的電容CPL+CWL+CBL+CSL，使CWL的貢獻度較小，△VFB就會變小。可藉由將與板線PL連接的第一閘極導體層5a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層5b的垂直方向的長度更長，而在不使得從俯視觀看的記憶單元的積體度降低的情況下，使△VFB更加地小。上述的施加於位元線BL、源極線SL、字元線WL及板線PL的電壓條件、以及浮體的電位，為用來進行讀出動作的一例，亦可為能夠進行讀出動作的其他的動作條件。
本實施型態的說明所揭示的本動態快閃記憶體元件，只要是滿足將藉由撞擊游離化現象或閘極引發汲極漏電流而產生的電洞群保持在通道區域7內的條件之構造即可。因此，通道區域7只要是與基板1分離的浮體構造即可。因此，採用例如屬於SGT的一種之GAA(Gate All Around，環繞式閘極：參照例如非專利文獻11)技術、Nanosheet技術(參照例如非專利文獻12)，將通道區域的半導體基體相對於基板1而水平形成，也一樣可做到前述的動態快閃記憶體動作。此外，亦可為採用SOI(Silicon On Insulator)之器件構造(參照例如非專利文獻7~10)。該器件(device)構造係通道區域的底部與SOI基板的絕緣層相接， 且用閘極絕緣層及元件分離絕緣層圍繞其他的通道區域。在此構造中，通道區域也一樣成為浮體構造。亦即，只要本實施型態提供的動態快閃記憶體元件滿足通道區域為浮體構造之條件即可。再者，就算是在SOI基板上形成Fin電晶體(參照例如非專利文獻13)之構造也一樣，只要是通道區域為浮體構造，就可做到本動態快閃記憶體動作。
在圖1中，將與板線PL連接的第一閘極導體層5a的垂直方向的長度做得比與字元線WL連接的第二閘極導體層5b的垂直方向的長度更長，亦即使CPL>CWL。然而，即使只是附加板線PL，字元線WL之相對於通道區域7的電容耦合的耦合率(CWL/(CPL+CWL+CBL+CSL))也會變小。結果一樣，浮體的通道區域7的電位變動△VFB會變小。
在圖1中，亦可為第一閘極導體層5a與字元線WL連接，第二閘極導體層5b與板線PL連接。如此也一樣能夠做到上述的本動態快閃記憶體動作。
板線PL的電壓可不管在什麼動作模式，都施加例如2V之固定電壓。另外，板線PL的電壓可只在抹除時施加例如0V。板線PL的電壓只要是滿足能夠做到動態快閃記憶體動作的條件之電壓即可，可施加固定電壓或隨時間而變化的電壓。
另外，利用圖1說明的雖然是具有矩形的垂直剖面之第一Si柱2a及第二Si柱2b，但該等Si柱的垂直剖面形狀亦可為梯形。或者，可使第一Si柱2a、第二Si柱2b的垂直剖面不相同而分別為矩形、梯形。
另外，圖1中的第一閘極導體層5a即使是圍繞第一閘極絕緣層4a的一部分，也一樣可進行動態快閃記憶體動作。再者，將第一閘極導體層5a分 割為複數個導體層，並同步或非同步加以驅動也一樣可進行動態快閃記憶體動作。同樣地，將第二閘極導體層5b分割為複數個導體層，並同步或非同步加以驅動也一樣可進行動態快閃記憶體動作。
另外，圖1中的N+層3a亦可為在基板1上延伸，而除了發揮作為PN接面的N層之作用也兼作為源極線SL的配線導體層。此外，亦可將例如W(鎢)層等的導體層連接到N+層3a。此外，還可使由例如W層等的金屬或合金所構成的導體層連接到形成有多個排列成二維狀的第一Si柱2a、第二Si柱2b的區域的外側的N+層3a。
另外，即使是將圖1中的N+層3a、N+層3b、P+層7aa、P+層7ba、P層7ab及P層7bb各者的導電性都構成為相反的構造，也一樣可做到動態快閃記憶體動作。在此情況，在N型導電性的第一Si柱2a及第二Si柱2b中，多數載子為電子。因此，使藉由撞擊游離化而產生的電子群蓄積於通道區域7，並設定為“1”狀態。
本實施型態具有下述的特徵。
(特徵1)
本發明的第一實施型態之動態快閃記憶單元的板線PL在動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓係上下振盪。此時，板線PL發揮使字元線WL與通道區域7之間的電容耦合率減低之作用。因而，可顯著抑制字元線WL的電壓上下振盪之際的對於通道區域7的電壓變化的影響。因此，可使表示邏輯“0”與“1”的閾值電壓差增大。此有助於動態快閃記憶單元的動作裕度(margin)的擴大。
(特徵2)
本實施型態中，撞擊游離化現象所產生的電洞群11主要蓄積於P+層7aa、P+層7ba。而且，在讀出動作當中在N+層3a與N+層3b間流動的電子電流係在P層7ab及P層7bb流通。因此，在讀出動作中，P層7ab及P層7bb之電子電流的通道與P+層7aa、7ba部的浮體係相區分開來，可維持更穩定的浮體電壓。因此，動態快閃記憶體可穩定地動作，而有助於高性能化。
(第二實施型態)
利用圖5來說明第二實施型態之動態快閃記憶體的構造。實際的記憶裝置係在基板1上將多個動態快閃記憶單元9配置成矩陣狀。圖5中，與圖1相同或類似的構成部分都標以相同的符號。
第二Si柱2B係全體成為P層7B。除此之外都與圖1相同。另外，在垂直方向上，P+層7aa與Si柱2B的P層7B的交界可位於絕緣層6的內部、或是位於絕緣層6的附近的第一Si柱2a或第二Si柱2B內。
本實施型態具有下述的特徵。
(特徵1)
本實施型態中，代表資料“1”的寫入之電洞群係比圖1的情況更加蓄積於第一Si柱2a內的P+層7aa。因此，會更壓抑由於施加於字元線WL的脈衝電壓所造成的P+層7aa的浮體電壓的變動。因此，動態快閃記憶體可穩定地動作。
(特徵2)
本實施型態中，可使第二Si柱2B全體都作為“1”、“0”的讀出之際的電子電流的通道而動作。因此，可實現動態快閃記憶體的高速化。
(第三實施型態)
利用圖6來說明第三實施型態之動態快閃記憶體的構造圖。實際的記憶裝置係在基板1上將多個動態快閃記憶單元9配置成矩陣狀。圖6中，與圖1相同或類似的構成部分都標以相同的符號。
本實施型態中，俯視觀看時，第二Si柱2C係形成為其外周線在第一Si柱2a的外周線的內側。而且，第二Si柱2C係由P層7C所形成。除此之外都與圖1、圖5相同。另外，在垂直方向上，P+層7aa與P層7C的交界可位於絕緣層6的內部，或是位於絕緣層6的附近的第一Si柱2a或第二Si柱2C內。
本實施型態具有下述的特徵。
本實施型態中，“1”資料寫入之電洞群的蓄積係在第一Si柱2a的P+層7aa進行。在此情況，具有P+層7aa之第一Si柱2a主要發揮作為電洞群的蓄積部之作用，由P層7C所形成的第二Si柱2C主要發揮“1”、“0”的讀出之開關用的通道之作用。因此，在例如第一Si柱2a的外周部的第一閘極導體層5a連接於在基板1上配置成二維狀的動態快閃記憶體的與PL線相連的閘極電極之構造中，藉由將第一Si柱2a的外周線形成為位於比第二Si柱2C的外周線還靠外側處，就可容易地形成與在第一方向為相連，且在與第一方向正交的方向為相分離的字元線相連之第二閘極導體層5b。藉此而實現動態快閃記憶體的高度積體化。
(其他的實施型態)
第一實施型態中，與板線PL相連的閘極導體層5a可採用單層亦可採用相組合的複數個導體材料層。同樣地，與字元線WL相連的閘極導體層5b可採用單層亦可採用相組合的複數個導體材料層。另外，閘極導體層的外側可與例如W(鎢)等之配線金屬層相連。此在本發明的其他的實施型態亦相同。
再者，第一實施型態中，第一Si柱2a及第二Si柱2b的俯視觀看時的形狀為圓形，但亦可為圓形之外的橢圓形、朝一個方向伸長的形狀等。另外，在與動態快閃記憶單元區域分開而形成的邏輯電路區域，則是可按照邏輯電路設計而在邏輯電路區域形成混合有俯視觀看時的形狀不相同的Si柱。這些態樣在本發明的其他的實施型態亦相同。
再者，在圖1中，第一閘極導體層5a及第二閘極導體層5b可其中一方或兩方係分割為複數個導體層。此在本發明的其他的實施型態亦相同。
再者，在圖1中，說明了亦可將第一閘極導體層5a連接到字元線WL，將第二閘極導體層5b連接到板線PL。關於此態樣，在圖5中，若將第一閘極導體層5a連接到字元線WL，將第二閘極導體層5b連接到板線PL，則相應地要使第一Si柱2a與第二Si柱2B的上下關係反過來。另外，在SOI、Fin、Nanosheet、GAA構造中，亦可將位元線BL連接到N+層3a，將源極線SL連接到N+層3b。這些態樣在本發明的其他的實施型態亦相同。
再者，在第一實施型態的說明中，雖在抹除動作時使源極線SL為負偏壓，來將作為浮體FB之通道區域7內的電洞群清除掉，但亦可替代源極線SL而使位元線BL成為負偏壓，或者使源極線SL及位元線BL都為負偏壓，來進行抹除動作。或者，可用其他的電壓條件來進行抹除動作。此態樣在本發明的其他的實施型態亦相同。
再者，在圖1中，在N+層3a與第一Si柱2a之間可具有N型或P型的雜質層。在N+層3b與第二Si柱2b之間可具有N型或P型的雜質層。此態樣在本發明的其他的實施型態亦相同。
再者，在圖1中，P+層7aa、P+層7ba、P層7ab、P層7bb可分別以不同的半導體材料層形成。另外，P+層7aa與P+層7ba的受體雜質濃度可不相同。同樣的，P層7ab與P層7bb的受體雜質濃度可不相同。此態樣在本發明的其他的實施型態亦相同。
再者，第一實施型態中之N+層3a及N+層3b亦可由含有施體雜質的其他的半導體材料層所形成。此外，N+層3a及N+層3b亦可由不相同的半導體材料層所形成。
再者，在圖1中，在垂直方向上的第一Si柱2a的第一通道區域7a與第二Si柱2b的通道區域7b的交界，可位於絕緣層6的位置，亦可位於第一Si柱2a的上部或是第二Si柱2b的下部。此態樣在本發明的其他的實施型態亦相同。
本發明可在未脫離本發明的廣義的精神及範圍的情況下以各種不同的實施型態實施及做各種變化。上述的各實施型態只是用來說明本發明的一實施例，並不是要限定本發明的範圍。上述實施例及變化例可任意組合。另外，視需要而將上述實施型態的構成元件的一部分去除掉也都還是在本發明的技術思想的範圍內。
[產業上的可利用性]
根據本發明之使用半導體元件的記憶裝置，可得到高密度且高性能的動態快閃記憶體。
1:基板
2a:第一Si柱
2b:第二Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7aa,7ba:P+層
7ab,7bb:P層
9:動態快閃記憶單元
BL:位元線
PL:板線
SL:源極線
WL:字元線

Claims (6)

  1. 一種使用半導體元件的記憶裝置，係具有：
    在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸的第一半導體基體，該第一半導體基體具有位於至少包含剖面中心部之區域的第一雜質層、及覆蓋前述第一雜質層之雜質濃度比前述第一雜質層低的第二雜質層；
    與前述第一半導體基體相連之第二半導體基體；
    圍繞前述第一半導體基體的一端側的側面的一部分或全部之第一閘極絕緣層；
    與前述第一閘極絕緣層相連，且圍繞前述第二半導體基體的側面的一部分或全部之第二閘極絕緣層；
    覆蓋前述第一閘極絕緣層之第一閘極導體層；
    覆蓋前述第二閘極絕緣層之第二閘極導體層；
    與前述第一半導體基體相連，且具有與第一半導體基體相反的導電性之第三雜質層；以及
    與前述第二半導體基體相連，且具有與第二半導體基體相反的導電性之第四雜質層，
    而且，前述記憶裝置係控制施加於前述第三雜質層、前述第四雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，而進行記憶體寫入動作、記憶體讀出動作及記憶體抹除動作。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二半導體基體係具有位於至少包含剖面中心部之區域的第五雜質層、及覆蓋前 述第五雜質層且具有與前述第五雜質層相同的傳導極性且雜質濃度比前述第五雜質層低的第六雜質層。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第二半導體基體係由雜質濃度比前述第一雜質層低的第七雜質層所構成。
  4. 如請求項3所述之使用半導體元件的記憶裝置，其中，從中心軸方向觀看時的前述第一半導體基體的外周線係位於比前述第二半導體基體的外周線還靠外側處。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述第一半導體基體之間的第一閘極電容係比前述第二閘極導體層與前述第二半導體基體之間的第二閘極電容大。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，
    前述記憶裝置係控制施加於前述第三雜質層、前述第四雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓而進行：藉由在前述第三雜質層與前述第四雜質層之間流動的電流所引起的撞擊游離化現象、或是閘極引發汲極漏電流，使電子群及電洞群在由前述第一半導體基體及前述第二半導體基體所構成的通道區域內產生之動作；將產生的前述電子群及前述電洞群之中，屬於前述第一半導體基體及前述第二半導體基體中的少數載子之前述電子群及前述電洞群中的一者去除之動作；以及使屬於前述第一半導體基體及前述第二半導體基體中的多數載子之前述電子群及前述電洞群中的一者的一部分或全部殘留於至少前述第一半導體基體內之動作，以進行前述記憶體寫入動作；
    且前述記憶裝置係控制施加於前述第三雜質層、前述第四雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，而將殘留的屬於前述第一半導體 基體及前述第二半導體基體的多數載子之前述電子群及前述電洞群中的一者去除掉，以進行前述記憶體抹除動作。
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