KR102071363B1 - 금속-유전층-반도체 구조가 적용된 무접합 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

금속-유전층-반도체 구조가 적용된 무접합 전계효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

반도체 소자가 개시된다. 상기 반도체 소자는 동일한 타입의 불순물이 주입된 반도체층, 상기 반도체층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극, 상기 게이트 전극의 양측의 반도체층 상에 형성된 유전층, 및 상기 유전층의 상부에 각각 형성된 소스/드레인 전극을 포함한다.

Description

금속-유전층-반도체 구조가 적용된 무접합 전계효과 트랜지스터 및 그 제조 방법{Junctionless Field Effect Transistor with Metal-Interlayer-Semiconductor Structure and Method thereof}
본 발명은 무접합 전계효과 트랜지스터 및 그 제조 방법으로서, 보다 구체적으로 트랜지스터의 소스/드레인 영역에 금속-유전층-반도체 구조가 적용된 무접합 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 상용화가 되어 있는 MOSFET(Metal-Oxide-Semiconductor FET)이나 FinFET과 같은 반도체 소자들은 전류가 흐를 수 있는 채널 형성을 위한 게이트와 이를 통해 전류를 전달시키는 역할의 소스와 드레인으로 이루어져 있다. 그러나, 소자 미세화의 한계로 소스와 드레인의 정밀한 공정이 어려워지고, 스위칭 특성이 악화됨에 따라 이를 해결할 수 있는 무접합 전계효과 트랜지스터(Junctionless Field Effect Transistor)가 개발되었다.
무접합 전계 효과 트랜지스터의 경우 소스/드레인의 도핑을 없앰에 따라 소자의 모든 반도체 영역의 도핑농도가 동일한 특성을 가지고, 유효 채널 길이(Effective channel length)가 상대적으로 길어 스위칭 특성이 매우 뛰어나다. 이러한 무접합 전계 효과 트랜지스터는 게이트의 일함수(Work function)를 통해 채널의 공핍층 영역의 크기를 조절하여 전하의 흐름을 조절하며, 그에 따라 반도체 소자의 두께가 매우 얇거나(약 20nm 이하) 나노와이어 형태에서 제작이 가능하다는 장점이 있다.
그러나, 반도체 소자들은 작동시 전력의 소모를 위해 소스/드레인 영역의 컨택 저항 감소가 필수적이고, 이러한 부분은 무접합 전계 효과 트랜지스터에도 동일하게 적용된다.
대한민국 등록특허 제1784489호 대한민국 등록특허 제1795826호
본 발명의 목적은 무접합 전계효과 트랜지스터에 금속-유전층-반도체 구조를 적용하여 소스/드레인의 높은 쇼트키 장벽으로 인한 누설 전류를 감소시켜 무접합 전계 효과 트랜지스터가 증대 모드로의 동작을 가능하게 하고, 낮은 컨택 저항을 가지는 무접합 전계효과 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 동일한 타입의 불순물이 주입된 반도체층, 상기 반도체층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극, 상기 게이트 전극의 양측의 반도체층 상에 형성된 유전층, 및 상기 유전층의 상부에 각각 형성된 소스/드레인 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 제조 방법은 동일한 타입의 불순물이 주입된 반도체층에 게이트 구조체를 형성하는 단계, 상기 게이트 구조체의 양측의 반도체층 상에 유전층을 형성하는 단계, 및 상기 유전층의 상부에 소스/드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따르면 소스/드레인의 높은 쇼트키 장벽으로 인한 누설 전류를 감소시켜 무접합 전계 효과 트랜지스터가 증대 모드로의 동작을 가능하게 할 수 있다.
또한, 저온 공정으로 소스/드레인 컨택이 낮은 컨택 저항을 가지도록 할 수 있다.
도 1은 무접합 전계효과 트랜지스터 구조의 단면도이다.
도 2는 MIGS(metal-induced gap states)를 설명하기 위한 도면이다.
도 3은 금속-반도체 구조에서 발생하는 쇼트키(Schottky) 장벽을 설명하기 위한 도면이다.
도 4는 도 1에 도시된 n형 반도체 기반의 무접합 전계효과 트랜지스터의 동작에 따른 에너지 밴드 다이어그램을 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터 구조의 단면도이다.
도 6은 유전층 두께에 따른 컨택 저항을 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 나노 와이어 무접합 전계효과 트랜지스터의 구조도이다.
도 8은 핀 폭에 따른 Ion/Ioff, SS(subthreshold swing) 및 DIBL(drain induced barrier lowering)을 도시한 것이다.
도 9는 핀 높이에 따른 Ion/Ioff, SS 및 DIBL을 도시한 것이다.
도 10은 핀 길이에 따른 Ion/Ioff, SS 및 DIBL을 도시한 것이다.
도 11은 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 제조 공정의 순서도이다.
도 12는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 쇼트키 장벽을 도시한 것이다.
도 13a 및 13b는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 에너지 밴드 다이어그램을 도시한 것이다.
도 14a 및 14b는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 TCAD 시뮬레이션 결과를 도시한 것이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 무접합 전계효과 트랜지스터 구조의 단면도이다.
도 1을 참조하면, 무접합 전계효과 트랜지스터(Junctionless Field Effect Transistor)(100)는 반도체 기판(110), 게이트 절연막(120), 게이트 전극(130) 및 소스/드레인 전극(140, 150)을 포함한다.
본 명세서에 기재된 “무접합 전계효과 트랜지스터”는 실리콘 기판에 도전형을 달리하는 소스/드레인 영역을 별도로 형성하는 기존의 전계효과 트랜지스터 구조와 달리 별도의 소스/드레인 영역의 형성 없이 동일한 도전형으로 도핑된 활성화층의 상부에 소스/드레인 전극(140, 150)이 전기적으로 연결되어 트랜지스터의 경계에서 도핑된 pn 접합(pn junction)이 채널에 없는 모든 구조를 의미한다.
무접합 전계효과 트랜지스터(100)는 반도체 기판(110) 상에 게이트 절연막(120)을 사이에 두고 형성된 게이트 전극(130)과, 게이트 전극(130)의 양측의 반도체 기판(110) 상에 형성된 소스/드레인 전극(140, 150)을 포함하고, 여기에 게이트 전극(130)과 다른 구성들과의 컨택을 막기 위하여 게이트 전극(130)의 양 측면에 스페이서(spacer)를 더 포함할 수 있다.
여기서, 상기 반도체 기판(110)은 예를 들면 SOI(Silicon on Insulator) 기판으로서, 매몰 절연막 및 활성화층을 포함할 수 있다. 이때, 활성화층은 전체적으로 동일한 타입의 불순물(n형 또는 p형)이 주입된 단일 불순물로 이루어지며, 이에 따라 무접합 전계효과 트랜지스터(100)에서는 별도의 접합 영역이 형성되지 않는다. 또한, 활성화층은 동일한 타입의 불순물이 동일한 농도로 주입되어 형성될 수도 있다.
한편, 무접합 전계효과 트랜지스터(100)도 기존의 전계효과 트랜지스터와 동일하게 금속층과 반도체층의 접합에 따라 발생하는 현상이 동일하게 발생한다. 이에 대하여 도 2 내지 도 3을 참조하여 상세히 설명하기로 한다.
도 2는 MIGS(metal-induced gap states)를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 소자의 금속-반도체 접합시 MIGS가 발생한다. MIGS는 반도체와 금속이 접합할 때 금속 내 전자들의 파동함수 침투로 인해 반도체 밴드갭 내에 전자가 존재할 수 있는 상태를 의미한다. 이러한 MIGS는 접합 부분의 상태 밀도의 변화를 유도하여 반도체 표면의 페르미 레벨이 반도체의 고유 특성인 CNL(Charge Neutrality Level)의 근처에 고정되게 하는 페르미 레벨 피닝(Fermi-level pinning) 현상을 심화시킨다.
도 3은 금속-반도체 구조에서 발생하는 쇼트키(Schottky) 장벽을 설명하기 위한 도면이다.
도 3을 참조하면, 이상적인 경우와 달리 실제 반도체 소자의 경우 상술한 페르미 레벨 피닝 현상으로 인해 금속-반도체 구조에서 전자 쇼트키 장벽을 형성한다. 특히, 반도체가 저마늄(Ge)이나 실리콘(Si)인 경우 금속과 접촉할 때 상술한 페르미 레벨 피닝 현상이 두드러지게 나타나며, 이에 따라 CNL이 가전자대 쪽에 배치되어 높은 쇼트키 장벽을 형성한다.
도 4는 도 1에 도시된 n형 반도체 기반의 무접합 전계효과 트랜지스터의 동작에 따른 에너지 밴드 다이어그램을 도시한 것이다.
도 4를 참조하면, 게이트에 바이어스 전압이 인가되지 않아 트랜지스터가 off 모드인 경우에, 금속-반도체 접합에서의 쇼트키 장벽의 증대로 인하여 게이트와 소스/드레인 간에 에너지 장벽의 차이가 줄어듦으로써 누설 전류가 증대된다.
한편, 게이트에 바이어스 전압이 인가되어 트랜지스터가 on 모드인 경우에는 게이트의 에너지 장벽이 드레인에서의 홀의 장벽으로 작용하여 동작 전류가 감소한다.
이러한 누설 전류의 증대는 상술한 n형 반도체에서와 같은 높은 쇼트키 장벽은 아니지만, p형 반도체 기반의 무접합 전계효과 트랜지스터의 경우에도 쇼트키 장벽의 형성에 따라 누설 전류가 발생한다.
상술한 바와 같은 기존의 무접합 전계효과 트랜지스터의 문제점을 해결하기 위하여, 본 발명은 금속-유전층-반도체(Metal-Interlayer-Semiconductor) 구조를 적용한 무접합 전계효과 트랜지스터를 제안한다.
도 5는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터 구조의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터(200)는 반도체층(210), 게이트 절연막(220), 게이트 전극(230), 유전층(240) 및 소스/드레인 전극(250, 260)을 포함한다.
반도체층(210)은 4족 화합물인 탄소(C), 실리콘(Si), 저마늄(Ge) 또는 이들의 조합인 Ⅳ족 반도체, 실리콘저마늄(SiGe)이나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체 등을 포함할 수 있다
반도체층(210)은 매몰 절연막 및 활성화층을 포함하는 SOI(Silicon on Insulator) 기판에서의 활성화층을 의미할 수 있다. 이때, 반도체층(210)은 전체적으로 동일한 타입의 불순물(n형 또는 p형)이 주입된 단일 불순물로 이루어지며, 이에 따라 별도의 접합 영역을 형성하지 않는다. 예를 들어, n형 반도체인 경우 Ⅴ족 원소가 불순물일 수 있다. 또한, 반도체층(210)은 동일한 타입의 불순물이 동일한 농도로 주입되어 형성될 수도 있다.
반도체층(210)은 금속층 및 반도체층(210)의 물질에 따라 문턱 전압(subthreshold) 영역에서의 드레인 전류를 나타내는 문턱 전압 스윙과 컨택 저항을 고려하여 최적의 스위칭 특성과 컨택 저항을 나타내는 도핑 농도로 설정되는 것이 바람직하다.
게이트 전극(230)은 반도체층(210) 상에 게이트 절연막(220)을 사이에 두고 형성된다.
한편, 기존의 무접합 전계효과 트랜지스터와 달리 상술한 게이트 전극(230)의 양측의 반도체층(210) 상에 곧바로 소스/드레인 전극(250, 260)이 형성되는 것이 아니라 유전층(240)이 형성된다.
유전층(240)은 게이트 전극(230)의 양측의 반도체층(210)과 각각의 소스/드레인 전극(250, 260) 사이에 삽입된다. 유전층(240) 삽입은 게이트 전극(230)의 양측의 반도체층(210) 상에 수행된다. 유전체 삽입은 ALD(Atomic Layer Deposition) 공정, CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 및 PVD(physical vapor deposition)와 같은 다양한 증착 공정을 통해 수행될 수 있다. 한편, 고온 공정은 반도체 소자에 열적 열화를 야기하여 소자의 성능을 감소시킬 수 있으므로, 바람직하게는 저온 증착 공정이 가능한 ALD 공정을 통해 유전층(240)이 증착될 수 있다.
유전층(240)은 금속 산화막일 수 있다. 금속 산화막은 예를 들면 티타늄옥사이드(TiO2), 산화아연(ZnO), 지르코늄옥사이드(ZrO2), 실리콘옥사이드(SiO2), 하프늄옥사이드(HfO2), 란타늄옥사이드(La2O3), 알루미늄옥사이드(Al2O3), 이트륨옥사이드(Y2O3), 마그네슘옥사이드(MgO), 저마늄옥사이드(GeO2), 스트론튬옥사이드(SrO) 및 루테슘옥사이드(Lu2O3) 중 어느 하나일 수 있다. 바람직하게는 유전층(240)은 밴드갭 에너지가 큰 유전체 물질이 사용될 수 있다.
유전층(240)은 불순물로 고도핑될 수 있다. 여기서, 불순물은 반도체층(210)에 주입된 불순물과 동일하다. 일 예로서, n형 반도체층(210)에 형성되는 유전층(240)은 n형으로 고도핑될 수 있다. 이에 따라, 유전층(240)의 보다 높은 터널링 확률(tunneling probability)로 인해 더욱 낮은 컨택 저항을 얻을 수 있다.
유전층(240)의 삽입에 따라, 금속-반도체 접합에 따른 MIGS 현상을 차단하여 페르미-레벨 피닝 현상을 완화하고 반도체의 페르미-레벨과 금속의 일함수를 일치시켜 쇼트키 장벽을 낮춘다. 이와 같이 유전층(240)이 삽입되어 쇼트키 장벽이 감소하면, 누설 전류가 억제되어 반도체 소자를 증대 모드로 동작하도록 할 수 있다.
한편, 상술한 바와 같이 유전층(240)이 삽입되는 경우, 삽입된 유전층(240)의 두께에 따라 금속-유전층-반도체 구조에서의 컨택 저항이 변화된다. 일 예로서 유전층(240)의 두께가 두꺼운 경우, MIGS 현상을 차단하여 페르미-레벨 피닝 현상을 완화하나, 전자들이 유전층(240)을 터널링(tunneling)하기 어려워져 컨택 저항이 증가한다. 이와 반대로 유전층(240)의 두께가 얇은 경우, 전자의 터널링은 용이하나 페르미-레벨 피닝 현상을 완화하지 못하여 쇼트키 장벽이 증가하고, 이에 따라 컨택 저항 또한 증가한다. 따라서, 컨택 저항을 최소화할 수 있는 최적의 두께로 유전층(240)을 증착하는 것이 중요하다.
유전층 두께에 따른 컨택 저항을 도시한 도 6을 참조하면, 일 실시 예에 따라 유전층(240)이 ZnO인 경우 두께가 2nm 내지 4nm일 때 컨택 저항이 낮으며, 특히 2.4nm 지점에서 가장 낮은 컨택 저항을 나타내는 것을 확인할 수 있다. 이와 같이 유전층(240)의 두께는 유전층(240)의 물질에 따라 금속-반도체의 컨택 저항을 최소로하는 두께로 설정될 수 있다.
소스/드레인 전극(250, 260)은 유전층(240)의 상부에 각각 형성된다. 소스/드레인 전극(250, 260)은 금속-유전층-반도체 구조에서의 금속층으로서 ALD 공정과 같은 CVD 공정 또는 RF sputtering 또는 e-beam evaporation과 같은 PVD 공정을 통해 유전층(240)의 상부에 증착될 수 있다.
증착되는 금속층에 포함되는 금속은 전극 자체의 저항을 감소시키기 위해 예를 들면, 알루미늄(Al), 티타늄(Ti), 크로뮴(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 이트륨(Y), 지르코늄(Zr), 니이오븀(Nb), 루테늄(Ru), 팔라듐(Pd), 은(Ag), 란타늄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 백금(Pt), 금(Au), 어븀(Er), 이트륨(Y), 이터븀(Yb) 또는 이들의 조합과 같은 낮은 비저항을 가지는 금속일 수 있으나, 이러한 실시 예에 한정되는 것은 아니다.
또한, 금속층은 질화금속일 수 있다. 질화금속은 예를 들면, 질화 탄탈륨(TaN), 질화 티타늄(TiN), 질화 하프늄(HfN) 및 질화 텅스텐(WN)과 같이 금속/준금속 원소와 질소가 일정 조성비로 결합된 물질일 수 있다.
한편, 반도체층(210)이 n형인 경우, 컨택 저항의 감소를 위하여 금속층은 상기 열거한 물질 중에서 반도체층(210)에 사용되는 반도체 물질의 전자 친화도와 비슷한 일함수를 갖는 금속인 것이 바람직하다. 반도체층(210)이 p형인 경우에는 컨택 저항의 감소를 위하여 금속층은 상기 열거한 물질 중에서 반도체층(210)에 사용되는 반도체 물질의 전자 친화도 및 밴드갭 에너지의 합과 비슷한 일함수를 갖는 금속인 것이 바람직하다.
도 7은 본 발명의 일 실시 예에 따른 나노 와이어 무접합 전계효과 트랜지스터의 구조도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 나노 와이어 전계효과 트랜지스터(300)는 반도체 기판(310), 나노 와이어(320), 게이트 절연막(330), 게이트 전극(340), 유전층(350) 및 소스/드레인 전극(미도시) 및 스페이서(360)를 포함한다.
나노 와이어 전계효과 트랜지스터는 반도체 기판(310) 상에 형성된 나노 와이어(320)와, 나노 와이어(320)와 기판이 접합된 측면과 다른 측면을 덮도록 형성된 게이트 절연막(330), 게이트 절연막(330) 상에 형성된 게이트 전극(340)과, 게이트 전극(340) 양측의 나노 와이어(320)와 기판이 접합된 측면과 다른 측면을 덮도록 형성된 유전층(350)과, 게이트 전극(340) 양측의 나노 와이어(320)와 유전층(350)상에 형성된 소스/드레인 전극(미도시)을 포함하고, 여기에 게이트 전극(340)과 소스/드레인 전극과의 컨택을 막기 위하여 게이트 전극(340)의 양 측면에 스페이서(360)를 더 포함할 수 있다.
반도체 기판(310)은 예를 들면 SOI(Silicon on Insulator) 기판으로서, 매몰 절연막(310a) 및 활성화층(310b)을 포함할 수 있다.
한편, 반도체 기판(310) 상에 형성되는 나노 와이어(320)는 전체적으로 동일한 타입의 불순물(n형 또는 p형)이 주입된 단일 불순물로 이루어진다. 또한, 나노 와이어(320)는 동일한 타입의 불순물이 동일한 농도로 주입되어 형성될 수도 있다. 나노 와이어(320)는 다양한 형태를 포함할 수 있으며, 특정한 핀 폭, 핀 높이 및 핀 길이를 가질 수 있다. 이하에서는, 도 7 내지 도 9를 참조하여 일 실시 예에 따른 나노 와이어(320)의 핀 폭, 핀 높이 및 핀 길이에 대하여 설명하기로 한다.
도 8은 핀 폭에 따른 Ion/Ioff, SS(subthreshold swing) 및 DIBL(drain induced barrier lowering)을 도시한 것이고, 도 9는 핀 높이에 따른 Ion/Ioff, SS 및 DIBL을 도시한 것이고, 도 10은 핀 길이에 따른 Ion/Ioff, SS 및 DIBL을 도시한 것이다.
도 8에서, 핀 폭이 넓어질수록 Ioff가 급격히 증가하여 Ion/Ioff를 저하시킨다. 반도체와 게이트 전극(340)을 이루는 금속 간의 일함수 차이에 의해 형성되는 공간 전하 영역(space-charge region)의 폭은 캐리어(carrier)의 수를 결정한다. 이때, 공간 전하 영역의 폭은 게이트 전극(340) 금속의 일함수가 고정될 경우 변하지 않는다. 이에 따라, 핀 폭이 넓어질수록 비공핍 영역(non-depleted region)의 면적을 확장시키고 Ioff를 증가시켜 게이트 제어성을 열화시킨다. 이에 따라, 나노 와이어(320)의 핀 폭은 Ion/Ioff가 특정한 값을 나타낼 때의 핀 폭에 대한 값인 제1 임계값 이하로 설정되는 것이 바람직하다.
도 9에서, 핀 폭에서 설명한 바와 동일한 이유로 핀 높이가 증가할수록 Ioff가 증가한다. 그러나, 핀 높이는 핀의 일측면만을 변화시키는 것이므로 핀 높이의 변화에 따른 Ioff의 변화는 핀 폭이 변하는 경우와 달리 Ion/Ioff 특성에 크게 영향을 미치지 않는다. 이에 따라, 나노 와이어(320)의 핀 높이는 비교적 자유로이 설정될 수 있다.
도 10에서, 핀 길이가 짧아질수록 게이트 제어 성능의 저하로 인하여 Ioff가 증가하며, SS와 DIBL도 증가한다. 이에 따라, 나노 와이어(320)의 핀 길이는 Ion/Ioff가 특정한 값을 나타낼 때의 핀 길이에 대한 임계값인 제2 임계값 이상으로 설정되는 것이 바람직하다.
도 11a 내지 11e는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 제조 공정의 순서도이다. 이하에서는 앞서 설명한 부분과 중복되는 부분에 대한 상세한 설명은 생략하기로 한다.
도 11a에서, 전체적으로 동일한 타입의 불순물(n형 또는 p형)이 주입된 반도체 기판(210) 상에 게이트 구조체를 형성한다. 우선, 반도체 기판(210) 상에 게이트 절연막(220)을 패터닝하여 형성한다. 게이트 절연막(220)은 예를 들면 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.
게이트 절연막(220) 형성 후에, 게이트 절연막(220) 상에 금속 물질로 게이트 전극(230)을 형성하고, 형성된 게이트 전극(230)을 식각한다. 여기서, 게이트 전극(230)은 CVD(chemical vapor deposition), ALD(atomic layer deposition), 무전해 도금 같은 컨포말(conformal) 증착 프로세스, 또는 다른 적절한 증착 프로세스에 의해 증착될 수 있다.
도 11b에서, 게이트 구조체(220, 230)가 형성된 반도체 기판(210) 상에 감광성 절연 물질(235)을 도포한 후, 소스/드레인 영역이 노출되도록 패터닝한다. 패터닝 후에 마스크를 이용하여 소스/드레인 영역에 UV를 조사하여 노광시킨다.
도 11c에서, 소스/드레인 영역에 유전층(240)을 형성한다. 유전층(240)은 게이트 절연막 형성과 동일한 증착 방법으로 형성될 수 있으며, 바람직하게는 200℃ 이하의 저온 ALD 공정을 통해 증착될 수 있다.
한편, 유전층(240)은 유전층(240)의 물질에 따라 금속-반도체의 컨택 저항을 최소로하는 두께로 증착되는 것이 바람직하다. 일 실시 예에 따라, 유전층(240)이 ZnO인 경우 2nm 내지 4nm의 두께로 증착될 수 있다.
도 11d 및 11e에서, 형성된 유전층 상(240)에 금속 물질(245)로 소스/드레인 전극(250, 260)을 형성한다. 소스/드레인 전극(250, 260)은 금속 물질(245) 증착 후에 증착된 금속 물질(245)을 식각하여 형성될 수 있다.
상술한 본 발명의 금속-유전층-반도체 구조가 적용된 무접합 전계효과 트랜지스터 및 그 제조 방법을 통하여, 캐리어의 이동을 원활하게 하여 낮은 컨택 저항을 얻을 수 있으며, 쇼트키 장벽을 낮춰 반도체 소자의 누설 전류를 감소시키고 공핍 모드에서만 동작 가능하던 소자를 증대 모드에서도 동작시킬 수 있다. 이는 도 12 내지 14를 통하여 확인할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 쇼트키 장벽을 도시한 것이다.
도 12를 참조하면, 높은 쇼트키 장벽을 나타낸 도 3과 달리 소스/드레인 영역에 유전층이 삽입된 무접합 전계효과 트랜지스터의 경우에는 유전층의 도너 이온(donor ions)이 반도체층에서의 포텐셜을 떨어뜨려 쇼트키 장벽이 낮아지고, 터널링 두께도 감소한 것을 확인할 수 있다. 이에 따라, 금속-유전층-반도체 구조에서는 금속-반도체 구조에 비하여 더욱 낮은 컨택 저항을 얻을 수 있다.
도 13은 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 에너지 밴드 다이어그램을 도시한 것이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터가 오프 상태인 경우(도 13의 좌측) 페르미-레벨 피닝이 완화됨에 따라 쇼트키 장벽의 높이가 감소하므로, 기존의 무접합 전계효과 트랜지스터와 달리 소스/드레인 영역의 전위가 게이트 영역의 전위보다 훨씬 낮아지고 게이트 영역에는 전자 포텐셜 장벽이 형성된다. 또한, 낮은 쇼트키 장벽으로 인해 전자는 드레인 전류의 주요 캐리어가 된다. 따라서, 게이트 전압이 바이어스되면 Ioff를 효과적으로 감소시킬 수 있다.
한편, 온 상태인 경우(도 13의 우측) 게이트 바이어스가 증가하여 게이트 포텐셜 장벽이 낮아지고, 캐리어는 소스에서 드레인으로 효과적으로 흐를 수 있다. 이에 따라, 게이트 전압이 바이어스되면 드레인 전류가 증가하는 것을 확인할 수 있다.
도 14a 및 14b는 본 발명의 일 실시 예에 따른 무접합 전계효과 트랜지스터의 TCAD 시뮬레이션 결과를 도시한 것이다.
도 14a를 참조하면, 금속-반도체 구조에서는 높아진 쇼트키 장벽으로 인하여 정공이 소스/드레인을 통해 채널로 유입되고, 게이트 채널 영역과의 에너지 차이가 적어져 높은 수준의 누설 전류가 흐른다. 반면에, 금속-유전층-반도체 구조에서는 쇼트키 장벽을 감소시켜 전자가 소스/드레인으로 충분히 유입되며, 소스/드레인과 게이트 채널 영역과의 높은 에너지 차이가 전자의 유입을 조절하여 누설 전류를 낮추고 증대 모드로 동작하도록 할 수 있다.
또한, 도 14b를 참조하면 금속-유전층-반도체 구조의 무접합 전계효과 트랜지스터는 금속-반도체 구조는 물론 페르미-레벨 피닝이 없는 금속-반도체 구조 보다도 낮은 컨택 저항을 나타내는 것을 확인할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100 : 무접합 전계효과 트랜지스터
200 : 금속-유전층-반도체 구조의 무접합 전계효과 트랜지스터
210 : 반도체층 220 : 게이트 절연막
230 : 게이트 전극 240 : 유전층
250, 260 : 소스/드레인 전극
300 : 나노 와이어 무접합 전계효과 트랜지스터
310 : 반도체 기판 320 : 나노 와이어
330 : 게이트 절연막 340 : 게이트 전극
350 : 유전층 360 : 스페이서

Claims (10)

  1. 동일한 타입의 불순물이 주입된 반도체층;
    상기 반도체층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극;
    상기 게이트 전극의 양측의 반도체층 상에 형성된 유전층; 및
    상기 유전층의 상부에 각각 형성된 소스/드레인 전극을 포함하고,
    상기 유전층은 산화아연(ZnO)을 포함하고, 상기 유전층의 두께는 2nm 내지 4nm인,
    반도체 소자.
  2. 제1항에 있어서,
    상기 반도체층이 n형 반도체인 경우, 상기 유전층은 n형으로 도핑된 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 유전층은 ALD(atomic layer deposition) 공정을 통해 형성된 반도체 소자.
  6. 제1항에 있어서,
    상기 소스/드레인 전극은 질화 탄탈륨(TaN), 질화 티타늄(TiN), 질화 하프늄(HfN) 및 질화 텅스텐(WN) 중 어느 하나인 반도체 소자.
  7. 동일한 타입의 불순물이 주입된 반도체층에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체의 양측의 반도체층 상에 유전층을 형성하는 단계; 및
    상기 유전층의 상부에 소스/드레인 전극을 형성하는 단계를 포함하고,
    상기 유전층은 산화아연(ZnO)을 포함하고, 상기 유전층의 두께는 2nm 내지 4nm인,
    반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 게이트 구조체는
    게이트 전극; 및
    상기 게이트 전극과 상기 반도체층 사이에 형성되는 게이트 절연막을 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 유전층을 형성하는 단계는 ALD(atomic layer deposition) 공정을 통해 상기 유전층을 형성하는 반도체 소자의 제조 방법.
  10. 삭제
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