KR101795826B1 - 무접합 박막 트랜지스터를 포함하는 메모리 장치 - Google Patents

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요한 알스마이어
안드레이 미네아
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샌디스크 테크놀로지스 엘엘씨
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Abstract

비휘발성 메모리 장치(200)는 적어도 한 무접합 트랜지스터 및 저장 영역을 포함한다. 무접합 트랜지스터은 TFT이며 100 nm 미만의 2차원을 갖는 무접합 고농도 도핑된 반도체 채널(204)을 포함한다. 메모리 장치는 NAND 플래시 메모리 또는 저항-전환 메모리일 수 있다. 메모리 셀들은 3차원들로 집적될 수 있다.

Description

무접합 박막 트랜지스터를 포함하는 메모리 장치{MEMORY DEVICE COMPRISING A JUNCTIONLESS THIN-FILM TRANSISTOR}
본 발명은 반도체 장치들에 관한 것으로, 특히 메모리 장치들, 및 이를 제조하 및 사용하는 방법들에 관한 것이다.
많은 서로 다른 유형들의 메모리 장치들은 컴퓨터들, PDA들(personal digital assistants), 디지털 카메라들, 및 셀룰라 전화들과 같은 전자장치들에 사용된다. 메모리 장치들은 예를 들면, 전체를 참조문헌으로서 본원에 포함시키는 미국특허 5,677,556 및 미국출원공개번호 2006/0278913 A1에 기술된 바와 같이, 예를 들면, 랜덤-액세스 메모리(RAM), 판독전용 메모리(ROM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 동적 랜덤 액세스 메모리(DRAM), 및 플래시 메모리를 포함한다.
플래시 메모리는 다수회 전자적으로 재기입될 수 있는 비휘발성 메모리의 한 유형이다. 전형적인 플래시 메모리 장치들은 NOR 또는 NAND 게이트들과 유사한 아키텍처들을 갖는 MOSFET 기술들에 기초한다.
박막 트랜지스터들(TFTs)은 NAND형 또는 NOR형 메모리 장치들에 채용될 수 있다. 벌크 반도체 물질을 기판으로서 사용하는 종래의 MOSFET들과는 달리, TFT는 다양한 반도체, 절연 또는 도전성 기판들 상에 피착될 수 있는 유전체층 상에 박막 반도체 활성층을 갖는다.
NAND 플래시 메모리 장치들은 전형적으로 메모리 셀들의 복수의 스트링들을 포함한다. 메모리 셀들의 종래의 스트링은 p-형 실리콘 기판과 같은 기판 상에 제조된다. p-형 기판 내, 혹은 기판 내 p-웰 내에 복수의 n+ 영역들은 셀들을 위한 소스 및 드레인 영역들로서 작용한다. 각 메모리 셀은 터널 유전체층 상에 형성되고 전기적 전하를 저장하게 구성된 플로팅 게이트를 갖는다. 플로팅 게이트들 상에 차단 유전체층 상에 형성된 제어 게이트들은 메모리 셀들의 판독, 기입(프로그래밍), 또는 소거 프로세스들을 제어하기 위해 사용된다.
NAND 스트링의 드레인측은 선택 트랜지스터를 통해 비트라인에 연결될 수 있다. NAND 스트링의 소스측은 또 다른 선택 트랜지스터를 통해 소스 라인에 연결될 수 있다. 행 방향으로 메모리 셀들의 어레이의 제어 게이트들은 워드라인으로서 작용할 수 있다.
기입 동작은 소스 라인에서 메모리 셀에 순차적으로 수행될 수 있다. 고 전압(약 20V)이 선택된 메모리 셀의 제어 게이트에 인가된다. 중간 전압(약 10V)이 제어 게이트들 및 비트라인측 상에 메모리 셀들의 비선택된 워드라인들에 인가될 수 있다. OV의 전압이 비트라인에 인가된다면, 전위가 선택된 메모리 셀의 드레인에 전달되어 기판에서 유전체 터널층을 통과하여 플로팅 게이트로 전하 주입이 일어나게 한다. 전하 주입 후에, 선택된 메모리 셀의 임계는 양의 방향으로 옮겨지고, 셀의 상태는 이의 증가된 임계 전압을 통해 확인될 수 있다. 중간 전압은 전하 주입을 야기하지 않으며, 이에 따라, 선택되지 않은 셀들은 변경되지 않은 임계 값을 갖는다.
소거 동작은 동시에 복수의 셀들에 대해 수행될 수 있다. 예를 들면, 모든 제어 게이트들은 0V에 설정될 수 있고, 20V의 고 전압이 p-웰에 인가될 수 있다. 선택 게이트들 및 비트라인들은 플로팅된 상태에 둔다. 이에 따라, 플로팅 게이트들 내 음의 전하들이 기판에 방면될 수 있고, 임계 값은 음의 방향으로 옮겨진다.
판독 동작 동안, 0.1 ~ 1.2V의 전압이 비트라인 및 비선택된 NAND 메모리 블록들 내 셀들의 제어 및 선택 게이트들에 인가될 수 있고, 0V의 전압이 소스 라인에, 그리고 선택된 메모리 셀의 제어 게이트에 인가되고, 반면 선택된 NAND 메모리 블록들 내 비선택된 워드라인들은 약 3 ~ 8V의 전압을 갖고 있는다. 선택된 셀에서 전류흐름이 검출된다면, 선택된 셀은 "1" 상태로서 판독된다.
본 발명의 목적은 무접합 박막 트랜지스터를 포함하는 메모리 장치를 제공함에 있다.
일실시예에서, 비휘발성 메모리 장치는 적어도 한 무접합(junctionless) 트랜지스터 및 저장 영역을 포함한다. 무접합 트랜지스터는 적어도 100 nm 미만의 2차원 치수를 갖는 무접합, 고농도 도핑된 반도체 채널을 포함한다.
상술한 바와 같이, 본 발명은 무접합 박막 트랜지스터를 포함하는 메모리 장치를 제공할 수 있다.
도 1은 발명의 일실시예에 따른 2D NAND 메모리 장치의 사시도이다.
도 2a 및 도 2b와 도 2c 및 도 2d는 발명의 일실시예들에 따라 메모리 장치에서 순차적 소거 동작들을 예시한 개요도들이다.
도 3a 및 도 3b는 발명의 또 다른 실시예에 따른 메모리 장치에서 워드라인 소거 동작을 예시한 개요도이다.
도 4는 발명의 또 다른 실시예에 따른 메모리 장치의 측단면도이다.
도 5는 발명의 또 다른 실시예에 따른 3D 수직 적층된 무접합 NAND 메모리 장치의 개요도이다.
도 6은 발명의 또 다른 실시예에 따른 저항률 전환형 메모리 장치의 사시도이다.
개시된 바 전체를 참조문헌으로서 본원에 포함시키는 다음 문헌들은 본원에 기술된 실시예들을 이해하고 실시하는데 유용할 수 있다: 미국특허출원공개번호 2006/0278913 A1; 미국특허 5,677,556; 및 Colinge 등의 "Nanowire transistors without junctions," Nature Nanotcchnology, February 21, 2010.
도 1은 무접합 트랜지스터를 채용하는 NAND 플래시형 메모리 장치(100)의 일실시예의 사시도이다. 장치(100)는 반도체 기판(102) 또는 이외 어떤 다른 기판 상에 제조될 수 있다. 기판(102)은 이 기술에 공지된 임의의 반도체 기판으로서, 이를테면 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물들, III-V 화합물들, II-VI 화합물들, 이러한 기판들 상에 에피택셜층들, 또는 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 그외 어떤 다른 반도체 또는 비-반도체 물질일 수 있다. 기판은 이 위에 제조된 집적회로들, 이를테면 메모리 장치를 위한 CMOS 구동기 회로들 및/또는 전극들을 포함할 수 있다.
예를 들면, TFT형 메모리 장치를 위한 반도체-온-절연체(SOI) 구조가 도 1에 도시되었다. 반도체 기판(102)은 p-형 실리콘 기판 또는 n-형 실리콘 기판일 수 있다. 메모리 장치(100)를 제어하기 위한 CMOS 구동기 회로들이 기판(102) 상에 혹은 이 내에 형성될 수도 있다. BOX 산화물층 또는 또 다른 적합한 절연층과 같은 절연층(104)이 기판(102) 상에 형성된다. 복수의 무접합 반도체 채널 영역들(106)이 절연층 상에 형성된다. 본원에서 사용되는 바와 같이, "무접합"이라는 용어는 트랜지스터의 경계에서 도핑된 p-n 접합이 채널에 없음을 의미한다. 그러나, 채널은 동일 도전율 유형(conductivity type)의 더 높은 및 더 낮은 도핑된 영역들을 내포할 수 있다.
채널 영역들은 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘 카바이드, 이를테면 GaAs, GaN, 등과 같은 III-V 반도체 물질들, 이를테면 ZnSe, 등과 같은 II-VI 반도체 물질들과 같은 임의의 적합한 반도체 물질으로 만들어질 수 있다. 반도체 탄소 나노튜브들과 같은 그외 다른 반도체 물질들이 사용될 수도 있다.
반도체 물질은 단결정질, 다결정질 또는 비정질일 수 있다. SOI형 프로세스에 있어서, 반도체 물질(106)은 비정질 실리콘 또는 폴리실리콘으로서 피착되고 이어서 열 또는 레이저 어닐링을 사용하여 결정화 또는 재결정화된다. 대안적으로, 채널들(106)은 단결정 반도체 기판 내에 형성되거나, 또는 단결정 기판의 표면 바로 위에 단결정층 내에 형성될 수 있다.
채널들(106)은 반도체층을 피착하고, 이어서 연장된 또는 스트립 형상의 채널들(106)로 층을 사진식각 패터닝(예를 들면, 마스킹 및 에칭)하여 형성될 수 있다. 바람직하게, 각 채널(106)은 위에 기술된 사진식각 패터닝에 의해서 형성되거나 혹은 별도의 기판 상에 나노와이어 형태로 성장 후 장치 기판(102)에 나노와이어의 이전(전송)에 의해 형성되는, 반도체 나노와이어를 포함한다. 이에 따라, 반도체 채널들은 바람직하게 좁으며 100 nm 미만의 2차원 치수를 가질 수 있다. 예를 들면, 채널(106)은 2 내지 20 nm의 높이, 5 내지 50 nm의 폭, 50 nm보다 큰 길이, 이를테면 100 nm보다 큰 길이를 갖는 나노와이어 채널일 수 있다.
채널들(106)은 이들의 연장된 방향을 따라 바람직하게 실질적으로 균일하게 도핑된다(예를 들면, n 또는 p-형 도핑된다). 바람직하게, 각 채널(106)은 축퇴되게 n 또는 p-형 도핑된다. 축퇴 반도체는 물질이 반도체로서보다는 더 금속처럼 작용하기 시작하게 하는 높은 도핑 레벨을 가진 반도체이다. 충분히 높은 불순물 농도들에서 개개의 불순물 원자들은 이들의 도핑 레벨들이 불순물 대역 내로 합쳐지고 이러한 시스템의 거동이 반도체의 전형적 특성, 예를 들면 온도에 따라 도전율의 증가를 나타내지 않게 될만큼 충분히 가까운 이웃들이 될 수 있다. 반면, 축퇴 반도체는 여전히 실제 금속보다 훨씬 적은 전하 캐리어들을 가지므로 축퇴 반도체의 거동은 여로모로 반도체와 금속 사이의 중간이다.
축퇴 도핑 레벨은 서로 다른 반도체들마다 다른데, 예를 들면, 도핑 레벨은 n-형 실리콘(즉, P, As 및/또는 Sb로 도핑된 실리콘)에 대해선 적어도 2 x 1018 cm-3, 또는 적어도 1 x 1019 cm-3, 바람직하게는 1 ~ 5 x 1019 cm-3의 범위에 있을 수 있다.
도 1에 도시된 바와 같이, 복수의 전하 저장 영역들(107)이 각 채널 상에 위치된다. 각 전하 저장 영역(107)은 유전체로 격리된 플로팅 게이트, 산화물-질화물-산화물 전하 트랩 막(ONO CTF), 또는 절연 매트릭스 내 금속 나노도트들과 같은 도전성 나노도트들 중 하나를 포함한다. 플로팅 게이트형 전하 저장 영역에 있어서는 플로팅 게이트의 일함수가 전자 주입을 허용하고 일함수가 장치의 임계에 영향을 미치는 한, 폴리실리콘과 같은 임의의 적합한 물질들이 사용될 수 있다.
복수의 제어 게이트 전극들(108)이 전하 저장 영역들(107) 상에, 그리고 채널들(106) 상에 형성된다. 제어 게이트 전극들은 폴리실리콘 또는 금속과 같은 임의의 적합한 도전성 물질로 만들어질 수 있다. 예를 들면, 금속 전극들은 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 일부 실시예들에서, 비교적 높은 온도 하에서 가공할 수 있게 하기 위해 텅스텐이 바람직하다. 일부 다른 실시예들에서는 구리 또는 알루미늄이 바람직한 물질이다. TiN 층들과 같은 장벽 및 부착 층들이 포함될 수도 있다. 제어 게이트로부터 전자 주입을 물리치는 일함수를 갖게 하는 제어 게이트 물질이 선택된다.
도 1에 도시된 바와 같이, NAND 플래시 메모리 장치(100)는 적어도 한 NAND 스트링을 포함한다. 예를 들면, 3개의 인접한 NAND 스트링들이 도시되었다. 각 NAND 스트링은 무접합 고농도 도핑된 반도체 채널(106), 채널에 인접한 복수의 제어 게이트 전극들(108), 및 채널과 복수의 제어 게이트 전극들 각각 사이에 위치된 복수의 전하 저장 영역들(107) 중 하나를 포함한다. 예를 들면, 도 1에 도시된 바와 같이, 각 NAND 스트링는 6개의 제어 게이트들(108)을 포함한다.
각 NAND 스트링은 공통 무접합 나노와이어 채널(106), 및 채널(106)과 각 제어 게이트(108) 사이에 전하 저장 영역(107)을 내포하는 복수의 무접합 박막 트랜지스터들로서 간주될 수 있다. 종래의 트랜지스터들과 비교하면, 나노와이어 채널은 도핑된 p-n 접합(즉, 소스 또는 드레인 확산)이 없다. 이러한 무접합 트랜지스터들은 게이트된 레지스터들(gated resistor)로서도 알려져 있다.
채널(106)은 제어 게이트 전극에 인가되는 약 -3V 내지 3V 정도의 전압이 자유 캐리어들을 공핍되게 하거나 채널 내에 반전을 야기하게 하는 나노스케일 단면 치수를 갖는다. 채널에 바이어스 또는 전계가 없다면, 채널은 도전성 또는 "온"이 될 수 있다. 이에 따라, 채널은 게이트되고(즉, 게이트들에 의해 제어되고), 확산 접합에 대한 필요성 없이 온 상태와 오프 상태 간에 전환될 수 있다.
도 1의 메모리 장치(100)는 "수평"형의 2차원 NAND 플래시 메모리 장치이다. 각 NAND 스트링은 기판(102)의 주 표면(103)에 실질적으로 평행하게 위치된다. 즉, 각 채널은 이 주 표면(103)에 평행한 방향으로 연장된다.
무접합 TFT 구조는 공핍형(n+ 바디) 셀 트랜지스터들을 포함한다. 접합들 및 결과적인 도핑 확산이 없다면, 단채널 효과들이 감소될 수 있고, 구조는 20 nm 미만까지 크기가 조정될 수 있다. 이하 기술되는 바와 같이, 3차원 메모리 장치들은 발명의 실시예들에 따라 무접합 트랜지스터을 사용할 수도 있다.
무접합 트랜지스터들을 가진 3차원 구조들은 전형적인 3차원 장치의 열 버짓(thermal budget)에 의해 영향을 받지 않는 잇점이 있다. 즉, 전형적인 3차원 장치에서, 각 장치 레벨은 도펀트 이온 주입 및 이에 이은 활성화 어닐링을 포함한다. 각각의 더 높은 장치 레벨에서 활성화 어닐링은 더 낮은 레벨들에서 도펀트 분포에 부정적 영향을 미친다. 무접합 장치들에 있어선, 활성화 어널링은 회피될 수도 있다.
또한, 저농도-도핑된 확산들이 메모리 셀들에 포함될 때, 프로그램 소거 사이클들 동안 제어 게이트들 사이에 전하 트랩에 기인하여 직렬저항(series resistance)이 증가할 수 있다. 이에 따라, 고농도-도핑된 무접합 NAND 플래시 스트링은 직렬저항이 덜 악화되는 잇점이 있다.
무접합 NAND 플래시 메모리 장치들의 다른 잇점들은, 예를 들면, 저 종횡비 활성 영역 및 제어 게이트 프로세스, 종래의 NAND 플래시 메모리와 동일한 프로그래밍 및 판독, 개선된 결합비(예를 들면, 적어도 약 0.5의 비), 및 n-바디 TFT NAND 플래시 메모리가 실리콘-온-절연체(SOI) 내에 형성되는 것을 포함한다. n-바디는 이하 기술되는 바와 같이, 3D 수직 NAND 집적에도 잇점이 있다. 그러나, 소거 전위가 n-형 바디를 따라 떨어지기 때문에, 수정된 소거 동작이 필요할 수도 있는 것에 유의한다.
도 2a 및 도 2b는 메모리 장치(200)에서 순차적 소거 동작을 예시한 개요도들이다. 도 2a는 도 1의 것과 같은, 수평 NAND 장치의 메모리 셀들의 스트링의 단면도이다. 도 2b는 함께 결합된 복수의(예를 들면, 2개) 메모리 스트링들의 회로 개요도이다.
메모리 장치(200)는 채널(204)의 일 단부(예를 들면, 소스측)에 이웃한 소스측 선택 게이트 전극(202)과 같은 제 1 액세스 게이트 전극(선택 게이트 전극이라고도 함)을 포함한다. 메모리 장치(200)는, 도 2b에 도시된 바와 같이, 복수의 메모리 스트링들을 포함할 수 있다.
제 1 액세스 게이트 전극(202)은 예를 들면, 복수의 제어 게이트 전극들(208)을 선택하기 위해 소스 단부에 위치될 수 있다. 공통 채널(218)을 갖는 복수의 제어 게이트 전극들(208)은 복수의 스트링들로 그룹화될 수 있다.
제 2 액세스 게이트 전극(예를 들면, 드레인 선택 게이트 전극)(210)은 채널(204)의 또 다른 단부(드레인측)에 인접하여 위치될 수 있다. 복수의 전하 저장 영역들(216) 중 하나는 채널(204)과 복수의 제어 게이트 전극들(208) 각각 사이에 위치된다. 액세스 게이트 전극들(202, 210)과 채널(204) 사이엔 어떠한 전하 저장 영역도 위치되지 않는다.
메모리 장치(200)는 제 1 액세스 게이트 전극(202)에 인접한 채널(204)의 제 1 단부(소스측)와 접촉한 제 1 콘택(212), 및 제 2 액세스 게이트 전극(210)에 인접한 채널(204)의 제 2 단부(드레인측)와 전기적으로 접촉한 제 2 콘택(214)을 더 포함한다. 제 1 및 제 2 콘택들(212, 214)은 금속 또는 고농도 도핑된 n++ 반도체층으로부터 만들어질 수 있다. 도시된 바와 같은 메모리 장치(200)의 NAND 스트링은 무접합 반도체 채널(204)을 통해 서로 결합된 메모리 셀들의 스트링을 포함한다.
스트링은, 도 2a 및 도 2b에 도시된 바와 같이, 소거 전압을 소스 전극(212)에 그리고 액세스 게이트 전극(202)에 인가하고 드레인 액세스 게이트 전극(210)을 플로팅되게 한 상태에서, 나머지 메모리 셀들의 제어 게이트들에 제로 볼트를 인가한 동안 한 스트링의 메모리 셀들 중 하나의 제어 게이트(208)에 소거 전압(Verase)을 인가함으로써 순차적으로 소거될 수 있다.
소스측부터 시작해서, 제어 게이트들은 0 볼트에서 Verase(소거 전압)까지 계단식으로 상승된다. 드레인 전극(즉, 비트라인)(214)은 플로팅되게 한다. Verase는 5 ~ 20V, 이를테면 10 ~ 15V일 수 있다. 예를 들면, Tstep = 1에서, 소스 라인(212) 및 소스 라인(212)에 인접한 선택 트랜지스터의 게이트(202)는 둘 다가 Verase로 바이어스되고 모든 셀들의 제어 게이트들은 0V에 바이어스된다. 제 1 셀(208), 즉, 소스 라인(212)에 가장 가까운 셀에 있어서, 채널 전압은 Verase이고 VCG = 0이기 때문에, 제 1 셀(208)이 소거된다. 다른 셀들은 고 채널 전압(Verase)이 VCG = 0인 상태에서 제 1 셀(208)을 지나 전파할 수 없기 때문에 소거되지 않는다. Tstep = 2에서, 제 1 셀(208)은 이의 제어 게이트 전위를 0V에서 Verase로 전환되게 하며, 반면 다른 셀들의 제어 게이트들은 0V에 그대로 있는다. 따라서, 채널 전압 Verase이 제 1 셀(208)을 지나 전파하여 제 2 셀이 소거된다. 제어 게이트 전위들은 Tstep = 3 및 4에서 소스에서 드레인 방향으로 0V에서 Verase로 점진적으로 전환되기 때문에, 제 3 및 제 4 셀들은 순차적으로 소거된다.
도 2c 및 도 2d는 n-형 채널(240)에 기초한 NAND 스트링(220)에 대해 각각 양의 전압들 및 음의 전압들을 가진 예시적 소거 시퀀스들을 예시한 개요적 회로들들이다. 도 2c는 도 2a 및 도 2b에 관련하여 위에 기술된 순차적 소거 동작의 변형을 예시한 개요도이며, 도 2d은 도 2a 및 도 2b에 관련하여 위에 기술된 대안적인 순차적 소거 동작을 예시한 개요도이다. 스트링(220)은 소스 라인(222), 소스측 선택(즉, 액세스) 게이트(224), 및 4개의 셀들(228, 230, 232, 234)에 대한 제어 게이트 전극들(226)을 포함한다.
도 2c에서, 제 1 소거 시퀀스(행 "ii")에서, Verase이 소스 라인(222) 및 소스 선택 게이트(224)에 인가된다. 제 1 셀(228)은 0 볼트가 이의 제어 게이트에 인가된다. 다른 셀들(230 내지 234)은 플로팅되게 할 수 있는 제어 게이트들을 갖는다. 이 경우에, 제 1 셀(228)이 소거되고, 이의 저장 영역 내 저장된 전자들은 터널링 유전체층을 통과하여 채널(240) 내로 터널링된다. 제 1 셀(228)과 소스 라인(222) 사이에 채널은 소스 라인(222)과 같이 선택 게이트(224) 상에 Verase가 인가되기 때문에, "개방"된다. 이에 따라, 제 1 셀(228)의 저장 영역으로부터 주입된 전자들은 채널(240)을 통해 소스 라인(222)으로 흐를 수 있다.
다음 시퀀스(행 "iii")에서, 제 1 셀(228)의 소스 라인(222), 소스 선택 게이트(224), 및 제어 게이트는 이에 인가된 Verase를 갖는다. 제 2 셀(230)는 이의 제어 게이트에 0V가 인가되고 나머지 셀들(232, 234)의 제어 게이트들은 플로팅되게 한다. 이 경우엔 제 2 셀(230)이 소거된다. 따라서, 스트링(220) 내 마지막 셀이 소거될 때까지 셀들(228, 230,...)에 Verase가 순차적으로 인가될 수 있다.
p-형 채널에 기초한 NAND 스트링에 대해서, 동일한 시퀀스가 적용될 수 있으나 전압들의 극성은 음으로 바뀔 것이다. 구체적으로, p-형 채널은 소거에서 전자들을 방출하고 이에 따라 Verase 하에서 반전될 것이다. 따라서, 도핑 농도는 축퇴의 발발보다 훨씬 위에 있지 않아야 하는데, 즉, 농도는 약 1019 cm-3보다 크지 않아야 한다.
요약하면, 도 2c의 방법은 NAND 스트링(220)의 소스 라인(222)에 소거 전압을 인가하는 단계, NAND 스트링의 소스측 액세스 게이트(224)에 소거 전압을 실질적으로 동시에 인가하는 단계, 및 NAND 스트링(220)의 나머지 메모리 셀들(230 ~ 234)의 제어 게이트들(226)을 플로팅되게 한 상태에서 제 1 메모리 셀(228)의 제어 게이트(226)에 제로 볼트를 인가함으로써 소스측 액세스 게이트(224)에 인접하여 위치된 제 1 메모리 셀(228)을 소거하는 단계를 포함한다. 또한, 방법은 제 1 메모리 셀(228)의 제어 게이트(226)에 소거 전압을 인가하고, NAND 스트링의 나머지 메모리 셀들(232, 234)의 제어 게이트들을 플로팅되게 한 상태에서 제 2 메모리 셀(230)의 제어 게이트(226)에 제로 볼트를 인가함으로써 제 1 메모리 셀(228)에 인접하여 위치된 제 2 메모리 셀(230)을 소거하는 단계를 포함한다. 또한, 방법은 제 1 메모리 셀(228) 및 제 2 메모리 셀(230)의 제어 게이트(226)에 소거 전압을 인가하고, 제 3 메모리 셀(232)의 제어 게이트(226)에 제로 볼트를 인가하고, 마지막 셀(234)의 제어 게이트를 플로팅되게 함으로써 제 2 메모리 셀에 인접하여 위치된 NAND 스트링의 제 3 메모리 셀(232)을 소거하는 단계를 포함한다. 이어서, 프로세스는 마지막 셀(234)을 소거하기 위해 반복된다.
소거 전압은 제 1, 제 2, 제 3 및 제 4 메모리 셀들(228 ~ 234)을 소거하는 단계들 동안 NAND 스트링의 소스 라인(222)에 그리고 NAND 스트링의 소스측 액세스 게이트(224)에 연속적으로 인가되거나 재인가될 수 있다. 소거 전압은 n-형 도핑된 채널을 위한 양의 전압(예를 들면, 10 내지 20V) 또는 p-형 도핑된 채널을 위한 음의 전압(예를 들면, -10 내지 -20V)을 포함한다.
이 소거 방법에서, 비선택된 블록들은 공통 어레이 소스 전극은 정의 고 전압(Verase)까지 상승하는 동안 이들 비선택된 블록들의 소스 선택 게이트를 저 전압, 예를 들면, 4V 미만으로 유지한다. 그러므로 선택 게이트 산화물은 악화 없이 연속적 소거 동작들 및 사이클들 동안 뒤이은 고 전압 스트레스를 견디기에 충분히 두꺼워야 한다.
도 2d에 대안적인 순차적 소거 방법이 도시되었다. 제 1 시퀀스(행 "ii")에서, 드레인 선택 게이트(242)에 인접하여 셀(234)의 제어 게이트에 음의 전압(-Verase)이 인가된다. 드레인 선택 게이트(242)는 이에 인가된 1 ~ 2V의 전압을 갖는다. 채널 및 소스 선택 게이트(224)는 이에 인가된 0V를 갖는다. 다른 셀들(230, 228, 232)은 이들의 제어 게이트들에 인가된 0V를 갖는다. 이 경우에, 셀(234)은 소거된다. 다음 시퀀스(행 "iii")에서, -Verase는 셀(232)의 제어 게이트에 인가되고, 다른 셀들(228, 230, 234) 및 소스 선택 게이트(224)는 이에 인가된 0V를 갖는다. 이 경우에 셀(232)이 소거된다. 이에 따라, NAND 스트링(220)은 드레인측으로부터 순차적으로 소거될 수 있다. p-형 기판에 대해서, 시퀀스는 동일한 그대로인 반면, 전압의 극성은 반전될 것이다.
요약하면, 소거 방법은 채널에 제로 볼트를 인가하는 단계, 소스측 액세스 게이트(224)에 제로 볼트를 인가하는 단계, NAND 스트링의 드레인측 액세스 게이트(242)에 예를 들면, 1 내지 2V의 전압을 인가하는 단계, NAND 스트링의 나머지 메모리 셀들(228 ~ 232)의 제어 게이트들에 제로 볼트를 인가한 동안 제 1 메모리 셀(234)의 제어 게이트에 소거 전압을 인가함으로써 드레인측 액세스 게이트(242)에 인접하여 위치된 제 1 메모리 셀(234)을 소거하는 단계를 포함한다. 또한, 방법은 NAND 스트링의 나머지 메모리 셀들(228, 230, 234)의 제어 게이트들에 제로 볼트를 인가한 동안 제 2 메모리 셀(232)의 제어 게이트에 소거 전압을 인가함으로써 제 1 메모리 셀(234)에 인접하여 위치된 NAND 스트링의 제 2 메모리 셀(232)을 소거하는 단계를 포함한다. 또한, 방법은 나머지 메모리 셀들(228, 232, 234)의 제어 게이트들에 제로 볼트를 인가한 동안 제 3 메모리 셀의 제어 게이트에 소거 전압을 인가함으로써, 제 2 메모리 셀(232)에 인접하여 위치된 제 3 메모리 셀(230)을 소거하는 단계를 포함한다. 제 4 메모리 셀(228)은 위에 기술된 바와 동일한 방법을 사용하여 소거될 수 있다.
앞의 실시예에서와 같이, 제로 볼트가 채널에 그리고 NAND 스트링의 소스측 액세스 게이트에 인가되거나 재인가되며, 제 1, 제 2 및 제 3 메모리 셀들을 소거하는 단계들 동안 1 ~ 2V의 전압이 NAND 스트링의 드레인측 액세스 게이트에 인가되거나 재인가된다. 소거 전압은 n-형 도핑된 채널을 위한 음의 전압 또는 p-형 도핑된 채널을 위한 양의 전압을 포함한다.
한 행의 메모리 셀들이 소거된 후에 그리고 소거가 다음 행으로 진행하기 전에, 지금 소거되었던 행에 소거-검증 동작이 적용될 수 있다. 소거-검증 동작은 예를 들면, 한 행의 메모리 셀들을 판독하는 것일 수 있다. 일단 행 내에 성공적 소거가 검증되면, 다음 행이 소거되고 이어 검증된다. 행이 소거-검증을 통과하지 않는다면, 행만이 예를 들면 더 높은 전압으로 다시 펄스가 가해짐으로써 다시 소거될 수 있다. 이것은 소거 동작이 메모리 셀들의 전체 블록에 적용된 후에 소거-검증이 수행되는 종래의 NAND 메모리 장치들에서 소거-검증 프로세스와 비교했을 때 시간을 절약할 수 있는 잇점이 있다. 종래의 NAND 메모리 장치들에서, 전체 블록의 소거-검증 프로세스가 통과하지 못한다면, 어느 행이 가외의 소거를 필요로하는지 알지 못할 것이며, 이에 따라 모든 행들이 상당한 시간을 소비하여 증강된(stepped-up) 전압들을 사용하여 다시 소거되어야 할 것이다.
도 3a 및 도 3b는 메모리 장치(300)에서 워드라인 소거 동작(예를 들면, 랜덤 단일 워드라인 소거 동작)을 예시한 개요도들이다. 단일 워드라인 프로세스는 아마도 소거 및 프로그래밍 둘 다를 위해 사용될 수 있다. 예를 들면, 셀(302)을 포함한, 단일의 선택된 스트링 또는 행 내 모든 셀들은 -Verase(약 음의 10 ~ 20V)을 자신의 제어 게이트에 인가하고, Verase보다 낮은 절대값을 갖는 V패스(약 6 ~ 8V)를 나머지 메모리 셀들의 제어 게이트들에 인가하고, 0V를 채널의 소스측 및 드레인측에 인가하고(각각 소스라인 및 비트라인을 통해), 작은 전압(Von)(V패스보다 작은 절대값을 갖는, 약 1 ~ 2V)을 소스 및 드레인 선택(즉, 액세스) 게이트들에 인가함으로써, 소거될 수 있다. 채널이 도시된 바와 같이 n-형이 아닌 p-형이라면 양의 Verase이 사용될 수 있다. 이 방법은 나노도트 전하 저장 영역들을 가진 장치에서 특히 적합하다.
도 4는 각 장치 레벨에서 수평 NAND 스트링들을 내포하는 모노리식 3차원 NAND 메모리 장치(400)의 단면도이다. 장치를 제조하기 위해서, 산화물층(404)과 같은 절연층이 기판(402)의 주 표면 상에 형성될 수 있다. 반도체층은 산화물층(406) 상에 형성될 수 있고, 이어서 연장된 고농도 n-도핑된 TFT 채널 영역들(406)로 패터닝되며, 이들 영역들은 나노와이어 형상을 가지며 기판(402)의 주 표면에 실질적으로 평행하게 확장할 수 있다. 실리콘 산화물층과 같은 터널 유전체층(408)이 채널(406) 상에 형성될 수 있다. 복수의 전하 저장 영역들(410)이 터널링 유전체층(408) 상에 형성될 수 있다. 영역들(410)은 금속 플로팅 게이트들 또는 도전성 나노도트들을 포함할 수 있다. 영역들(410) 및 층(408)은 사진식각 패터닝을 사용하여 이산 영역들로 패터닝될 수 있다.
이어서, 언더컷(undercut)(412)이 복수의 전하 저장 영역들(410)을 마스크로서 사용하여 채널(406) 내 형성되고, 그럼으로써 저장 영역(410)에 비해 채널(406)의 폭을 협소해지게 한다. 언더컷은 유전체층(408) 또는 전하 저장 영역들(410)의 물질에 대해 채널(406)의 반도체 물질을 선택적으로 에칭하는 액체 애칭 매질을 사용한 선택적 습식 에칭에 의해 형성될 수 있다. 언더컷은 2 ~ 15 nm, 이를테면 2 ~ 10 nm의 폭을 갖는다. 그러므로, 복수의 전하 저장 영역들 각각의 돌출 부분(414)은 채널(406)에서 돌출한다.
이어서, 차단 유전체층(416)이 복수의 전하 저장 영역들(410) 및 터널링 유전체층(408) 각각의 돌출 부분(414) 밑에 공간(즉, 언더컷)(412)을 채우게, 실리콘 산화물 층과 같은 차단 유전체층(416)이 복수의 전하 저장 영역들(410) 상에 형성된다. 이어서, 복수의 제어 게이트들(418)은 도 1에 도시된 바와 같이 도전성층을 피착하고 이를 게이트 스트립들로 패터닝함으로써 차단 유전체층(416) 상에 형성될 수 있다. 이것은 제 1 장치 레벨(421)을 완성한다.
위에 단계들은 2 이상의 장치 레벨들(421, 422)의 모노리식 3차원 어레이를 형성하기 위해 반복될 수 있다. 각 장치 레벨은 기판(402)의 주 표면에 평행한 하나 이상의 수평 NAND 스트링들을 포함한다.
n-도핑된 TFT 채널의 협소해진 폭은 채널이 완전히 공핍되게 하는데 도움을 주며, 그럼으로써 결합비를 개선한다. 장치의 결합비는, 예를 들면, 적어도 0.5일 수 있다. 종래 기술의 나노도트 플래시 메모리 장치들 또는 얇은 금속 시트 플로팅 게이트 메모리 장치들은 저 결합비에 기인하여 저 프로그램/소거 윈도우가 적용된다. 언더컷이 형성된 후에, 실리콘 산화물 충전물과 같은, 얕은 트렌치 격리(STI) 충전물이, 플로팅 게이트들 상에 형성되어 언더컷 영역들을 채울 수 있다. 이어서, 제어 게이트층(418)이 STI 층(416) 상에 형성될 수 있다.
도 5는 기판의 주 표면(504)에 실질적으로 수직하게 위치된 복수의 NAND 스트링들(502)을 포함하는 수직, 적층된, 3차원 무접합 NAND 메모리 장치(500)의 개요적 회로도이다. 이 경우에 스트링들(502)의 채널(506)은 기판의 주 표면(504)에 실질적으로 수직하게 확장한다. 또한, 복수의 제어 게이트 전극들(508)은 기판의 주 표면(504)에 실질적으로 수직한 방향으로 적층된다.
도 5에 도시된 바와 같은 복수의 스트링들(502)은 기판의 주 표면(504)에 실질적으로 수직한 방향으로 적층된다. 복수의 NAND 스트링들(502) 각각은 기판의 주 표면(504)에 실질적으로 수직하게 확장하는 채널(506), 기판의 주 표면(504)에 실질적으로 수직한 방향으로 적층되는 복수의 제어 게이트 전극들(508), 및 채널(506)의 각 단부에 인접한 액세스 게이트 전극들(510)을 포함한다. 무-게이트 반도체(예를 들면, n-형 폴리실리콘) 전송 영역(512)은 인접 NAND 스트링들(502)의 채널들의 인접한 단부들 사이에 위치될 수 있다. 기판의 주 표면(504)에 인접한 2개의 스트링들(502)이 연결되어 그럼으로써 더 긴 스트링을 형성할 수 있다.
3D NAND 구조들의 복수 n-층 적층들의 1회 가공은 어려웠었다. 특히, 종래의 메모리 장치들은 p-형 바디를 채용하기 때문에, 전송 영역은 쉽게 반전될 수 없다. 전하 트랩 문제는 전송 영역에서 악화된다. 발명의 실시예들에 따른 무접합 메모리 장치들은 고농도 도핑된 n-형 바디를 채용하고, 그럼으로써 p-형 바디가 사용될 때 문제들을 해결할 수 있다.
무접합 NAND 메모리 장치에서, 개개의 메모리 셀들은 NAND 스트링의 다른 메모리 셀들을 통해 비트라인(금속 라인)에 연결된다. 이에 따라, 전체 스트링 콘덕턴스는 인접 게이트 적층들 사이에 셀 영역들의 도전율에 의해 제한되며, 채널들은 판독에서 비선택된 워드라인들 상에 인가되는 전압, Vread에 의해 쉽게 턴 온 될 수 없다. 비교하여, 트랜지스터는 일반적으로 자신의 소스 및 드레인이 금속 라인에 연결되어 있어, 트랜지스터 채널에서 금속 라인까지 연결 경로의 저항은 적합한 장치 및 회로 레이아웃에 의해 최소화될 수 있다. 논리 및 아날로그 회로들에 MOSFET들은 이들의 정규 동작 동안 주변 유전체층들에 전자들을 방출하지 않게 설계된다. 대조적으로, NAND 셀들은 플로팅 게이트, 나노도트, 또는 전하 저장 층들과 같은 전하 저장 노드들에 그리고 이들로부터 전자들을 방출할 것이 요구된다. 이들 방출된 전자들은 게이트 적층들 사이에 유전체층들에 프로그램/소거 사이클들 동안 축적하여, 스트링 전류 악화를 야기할 수 있다.
발명의 실시예들에 따른 다른 설계 고려사항들은 채널들 내 도핑 레벨을 포함한다. 도핑이 너무 낮다면, NAND 스트링은 소거하기가 어렵게 될 것이며, 낮은 도핑에 연관된 낮은 도전율 및 이웃 셀들을 전기적으로 결합함에 있어 결과적인 어려움에 기인하여, 프로그램/소거 사이클 후에 소거가 악화되기 쉬울 수 있다.
게이트 적층들 사이에 영역들을 포함하여, 전체 스트링 전체에 걸친 고농도 도핑된 채널은 사이클에 의해 야기되는 악화는 덜해지게 하여, NAND 스트링이 더 쉽게 소거될 수 있게 한다.
NAND 플래시형 장치가 위에 기술되었지만, 발명의 또 다른 실시예에서, 메모리 장치는 소위 저항률 전환 비휘발성 메모리 장치(종종 ReRAM 장치라고도 함)를 포함할 수도 있다. 예시적 장치가 도 6에 도시되었다. 비휘발성 메모리 셀(600)은 저장 소자(618)와 직렬로 위치된 무접합 트랜지스터(610) 스티어링 소자를 포함한다. 트랜지스터(610) 및 저장 소자(618)는 2개의 전극들(601, 602) 사이에 배치된다.
저항률 전환 물질은 휴즈, 안티휴즈 유전체, 전환가능 금속 산화물(예를 들면, 니켈 또는 바나듐 산화물), 복합 금속 산화물층, 탄소 나노튜브 물질, 그라펜 저항률 전환가능 물질, 탄소 저항률 전환가능 물질, 상변화 물질, 도전성 브리지 소자, 또는 전환가능 폴리머 물질 중 적어도 하나를 포함한다.
비제한적 예로서, 도 6은 본 발명의 실시예에 따라 형성된 메모리 셀의 사시도이다. 하부 도체(601)는 도전성 물질, 예를 들면 텅스텐으로 형성되며 제 1 방향으로 확장한다. TiN 층들과 같은 장벽 및 부착 층들이 하부 도체(601) 내 포함될 수도 있다. 무접합 트랜지스터(610)은 하부 도체(601)에 수직하게 확장하는 나노와이어 형상으로 무접합 채널을 내포한다. 채널 단부들(112, 116)을 도 6에서 볼 수 있다. 채널의 중간 부분은 원형 랩(wrap) 제어 게이트(114)에 의해 덮인다.
저항률 전환 층(618)은 트랜지스터(610) 상에 혹은 밑에 배치된다. 상부 도체(602)는 동일한 방법으로 형성될 수 있고 하부 도체(601)와 동일한 물질들을 가질 수 있으며, 제 1 방향과는 다른 제 2 방향으로 확장한다. 트랜지스터(610)는 하부 도체(601)와 상부 도체(602) 사이에 수직으로 배치된다.
트랜지스터 및 저장 소자는 도 6에 도시된 바와 같은 원통형상, 또는 원통 이외의 형상을 가질 수 있다. 다이오드 및 금속 산화물을 포함하는 저항률 전환 메모리 셀의 설계의 상세한 설명에 대해서는, 예를 들면 2005년 5월 9일에 출원된 미국특허출원번호 11/125,939(Hemer 등의 미국특허공개번호 2006/0250836에 대응하는) 및 2006년 3월 31일에 출원된 미국특허출원번호 11/395,995(Herner 등의 미국특허공개번호 2006/0250837에 대응하는)을 참조하며, 이들 각각을 참조문헌으로서 본원에 포함시킨다.
도 6에 도시된 위에 기술된 메모리 셀은 한 메모리 레벨 장치 내 위치될 수 있다. 요망된다면, 모노리식 3차원 메모리 어레이를 형성하기 위해 제 1 메모리 레벨 위에 추가의 메모리 레벨들이 형성될 수 있다. 일부 실시예들에서, 도체들이 메모리 레벨들 간에 공유될 수 있는데, 즉, 도 6에 도시된 상부 도체(602)은 다음 메모리 레벨의 하부 도체로서 작용할 것이다. 다른 실시예들에서, 레벨간 유전체가 제 1 메모리 레벨 위에 형성되고, 이 표면은 평탄화되며, 공유되는 도체들이 없이 이 평탄화된 레벨간 유전체 상에 제 2 메모리 레벨의 구축이 시작된다.
모노리식 3차원 메모리 어레이는 개재되는 기판들 없이, 웨이퍼와 같은 단일 기판 위에 복수 메모리 레벨들이 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존의 레벨 또는 레벨들의 층들 상에 직접 피착되거나 성장된다. 대조적으로, Leedy, 미국특허 5,915,167, 'Three dimensional structure memeory'에서와 같이, 적층된 메모리들은 별도의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로 수직하게 부착함으로써 구축되었다. 기판들은 본딩 전에 메모리 레벨들로부터 얇아지거나 제거될 수 있는데, 그러나 메모리 레벨들은 초기엔 별도의 기판들 상에 형성되기 때문에, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
기판 위에 형성된 모노리식 3차원 메모리 어레이는 적어도, 기판 위에 제 1 높이에 형성된 제 1 메모리 레벨 및 제 1 높이와는 다른 제 2 높이에 형성된 제 2 메모리 레벨을 포함한다. 이러한 복수-레벨 어레이에서 기판 위에 3, 4, 8, 또는 사실상 임의의 수의 메모리 레벨들이 형성될 수 있다.
전술한 바는 특정한 바람직한 실시예들을 언급할지라도, 발명이 그와 같이 한정되지 않음이 이해될 것이다. 개시된 실시예들에 다양한 수정들이 행해질 수 있고 이러한 수정들은 발명의 범위 내에 있는 것이라는 생각이 당업자들에게 떠오를 것이다. 본원에 인용된 모든 공보들, 특허출원들 및 특허들은 이들 전체를 참조문헌으로서 본원에 포함시킨다.
100: 메모리 장치
102: p-기판
103: CMOS 회로
104: BOX 산화물
106: n-도핑된 TFT 영역
107: 전하 저장 영역
108: 제어 게이트 전극

Claims (42)

  1. 비휘발성 메모리 장치에 있어서,
    적어도 하나의 무접합(junctionless) 트랜지스터 - 상기 적어도 하나의 무접합 트랜지스터는 무접합 도핑된 반도체 채널을 포함하고, 상기 무접합 도핑된 반도체 채널은 연장된 방향을 따라 확장되며 전체에 걸쳐 동일한 도전율의 도핑을 갖고, 적어도 100 nm 미만의 2차원 치수를 가짐 -;
    상기 무접합 도핑된 반도체 채널의 상면 상에 위치한 터널링 유전체층;
    상기 무접합 도핑된 반도체 채널 위에 위치한 복수의 전하 저장 영역 - 상기 복수의 전하 저장 영역은 상기 연장된 방향을 따라 이격되고, 상기 무접합 도핑된 반도체 채널이 상기 복수의 전하 저장 영역보다 협소한 폭을 가지고 상기 복수의 전하 저장 영역 중 각각의 돌출 부분이 상기 무접합 도핑된 반도체 채널에서 돌출하도록, 상기 무접합 도핑된 반도체 채널의 언더컷(undercut)이 상기 복수의 전하 저장 영역 중 각각의 아래에 존재함 -;
    상기 복수의 전하 저장 영역 위에 위치하고, 상기 터널링 유전체층 아래의 공간을 채우는 차단 유전체층 - 상기 터널링 유전체층은 상기 무접합 도핑된 반도체 채널 상에 있고, 상기 복수의 전하 저장 영역 중 상기 돌출 부분들 아래에 있음 -; 및
    상기 복수의 전하 저장 영역 위에 위치한 복수의 제어 게이트 전극 - 각각의 제어 게이트 전극은 각각의 전하 저장 영역 위에 위치함 -
    을 포함하고,
    상기 비휘발성 메모리 장치는 NAND 스트링을 포함하고,
    상기 NAND 스트링은, 상기 무접합 도핑된 반도체 채널, 상기 복수의 전하 저장 영역 및 상기 복수의 제어 게이트 전극을 포함하는, 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 도핑된 반도체 채널은 축퇴되게 도핑된 n-형 또는 p-형인, 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 반도체 채널은 절연층 상에 위치된 다결정질 또는 단결정질 반도체 채널이며, 상기 트랜지스터는 무접합 박막 트랜지스터를 포함하는, 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 채널은 2 내지 20 nm의 높이, 5 내지 50 nm의 폭, 50 nm보다 큰 길이를 갖는 나노와이어 채널인, 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 무접합 나노와이어 채널은 상기 트랜지스터 내에 도핑된 p-n 접합이 없는, 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 장치는 NAND 플래시 메모리 장치를 포함하는, 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 NAND 플래시 메모리 장치는 상기 무접합 도핑된 반도체 채널, 상기 채널에 인접한 복수의 제어 게이트 전극, 및 상기 복수의 제어 게이트 전극 중 각각과 상기 채널 사이에 위치된 복수의 전하 저장 영역 중 하나를 포함하는 적어도 하나의 NAND 스트링을 포함하는, 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    각각의 전하 저장 영역은 유전체 격리된(dielectric isolated) 플로팅 게이트, 산화물-질화물-산화물 전하 트랩 막, 또는 도전성 나노도트들 중 하나를 포함하는, 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 NAND 스트링은 제1 NAND 스트링을 포함하고, 상기 제1 NAND 스트링은 상기 제1 NAND 스트링이 위에 위치되는 기판의 주 표면에 평행하게 위치된, 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 채널은 각각의 전하 저장 영역 폭보다 좁은 폭을 갖는, 비휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 적어도 하나의 NAND 스트링은 상기 기판의 상기 주 표면에 평행하게 위치된 제2 NAND 스트링을 더 포함하고;
    상기 제2 NAND 스트링은 NAND 스트링들의 모노리식(monolithic) 3차원 어레이를 형성하기 위해 상기 제1 NAND 스트링 상에 위치된, 비휘발성 메모리 장치.
  12. 제8항에 있어서,
    상기 적어도 하나의 NAND 스트링은 상기 NAND 스트링이 위에 위치되는 기판의 주 표면에 수직하게 위치된 NAND 스트링을 포함하는, 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 채널은 상기 기판의 상기 주 표면에 수직하게 확장하며, 상기 복수의 제어 게이트 전극은 상기 기판의 상기 주 표면에 수직한 방향으로 적층되는, 비휘발성 메모리 장치.
  14. 제13항에 있어서,
    상기 기판의 상기 주 표면 위에 그리고 상기 복수의 제어 게이트 전극 밑에 상기 채널에 인접하게 위치된 제1 액세스 게이트 전극;
    상기 기판의 상기 주 표면 위에 그리고 상기 복수의 제어 게이트 전극들 위에 상기 채널에 인접하게 위치된 제2 액세스 게이트 전극;
    상기 제1 액세스 게이트 전극에 인접한 상기 채널의 제1 단부에 전기적으로 접촉한 제1 콘택; 및
    상기 제2 액세스 게이트 전극에 인접한 상기 채널의 제2 단부에 전기적으로 접촉한 제2 콘택을 더 포함하는, 비휘발성 메모리 장치.
  15. 제12항에 있어서,
    상기 기판의 상기 주 표면에 수직한 방향으로 적층된 복수의 NAND 스트링들;
    상기 복수의 NAND 스트링의 각각 - 상기 각각의 NAND 스트링은, 상기 기판의 상기 주 표면에 수직하게 확장하는 상기 채널, 상기 기판의 상기 주 표면에 수직한 방향으로 적층되는 상기 복수의 제어 게이트 전극, 및 상기 채널의 각각의 단부에 인접한 액세스 게이트 전극들을 포함함 -; 및
    인접한 NAND 스트링들의 채널들의 인접한 단부들 사이에 위치된 무-게이트(gateless) n-형 폴리실리콘 전송 영역을 더 포함하는, 비휘발성 메모리 장치.
  16. 삭제
  17. 삭제
  18. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 수직 3차원 NAND 메모리 장치이고, 주 표면을 갖는 기판을 포함하고,
    상기 무접합 도핑된 반도체 채널은, 상기 기판의 상기 주 표면에 수직하게 확장하고,
    상기 복수의 제어 게이트 전극은, 상기 기판의 상기 주 표면에 수직한 방향으로 적층되고,
    상기 복수의 전하 저장 영역 중 하나는, 상기 복수의 제어 게이트 전극 중 각각과 상기 무접합 도핑된 반도체 채널 사이에 위치되는, 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    각각의 전하 저장 영역은 유전체로 격리된 플로팅 게이트, 산화물-질화물-산화물 전하 트랩 막, 또는 도전성 나노도트들 중 하나를 포함하고;
    상기 반도체 채널은 도핑된 n-형 반도체 채널을 포함하는, 비휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 기판의 상기 주 표면 위에 그리고 상기 복수의 제어 게이트 전극 밑에 상기 채널에 인접하게 위치된 제1 액세스 게이트 전극;
    상기 기판의 상기 주 표면 위에 그리고 상기 복수의 제어 게이트 전극 위에 상기 채널에 인접하게 위치된 제2 액세스 게이트 전극;
    상기 제1 액세스 게이트 전극에 인접한 상기 채널의 제1 단부에 전기적으로 접촉한 제1 콘택;
    상기 제2 액세스 게이트 전극에 인접한 상기 채널의 제2 단부에 전기적으로 접촉한 제2 콘택을 더 포함하고;
    상기 채널의 상기 제1 단부 및 상기 채널의 상기 제2 단부는 상기 채널의 중간 영역보다 더 많이 n-형 도핑된, 비휘발성 메모리 장치.
  21. 제20항에 있어서,
    상기 기판의 상기 주 표면에 수직한 방향으로 적층된 복수의 NAND 스트링;
    상기 복수의 NAND 스트링의 각각 - 상기 각각의 NAND 스트링은, 상기 기판의 상기 주 표면에 수직하게 확장하는 상기 채널, 상기 기판의 상기 주 표면에 수직한 방향으로 적층되는 상기 복수의 제어 게이트 전극, 및 상기 채널의 각각의 단부에 인접한 액세스 게이트 전극들을 포함함 -; 및
    인접한 NAND 스트링들의 채널들의 인접한 단부들 사이에 위치된 무-게이트 n-형 폴리실리콘 전송 영역을 더 포함하는, 비휘발성 메모리 장치.
  22. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 NAND 메모리 장치이고,
    상기 무접합 도핑된 반도체 채널은, 2 내지 20 nm의 높이, 5 내지 50 nm의 폭, 50 nm보다 큰 길이를 가지며,
    상기 반도체 채널은 축퇴되게 n-형 또는 p-형으로 도핑되고,
    상기 복수의 전하 저장 영역은 상기 채널에 인접하게 위치되고,
    상기 복수의 제어 게이트 전극은, 상기 복수의 전하 저장 영역의 각각에 인접하여 위치되는, 비휘발성 메모리 장치.
  23. 제22항에 있어서,
    상기 채널은 연장된 방향을 따라 균일하게 도핑된, 비휘발성 메모리 장치.
  24. 제23항에 있어서,
    상기 채널은 적어도 2 x 1018 cm-3의 도핑 레벨로 n-도핑된 반도체를 포함하는, 비휘발성 메모리 장치.
  25. 제24항에 있어서,
    상기 채널, 상기 복수의 전하 저장 영역, 및 상기 복수의 제어 게이트 전극은 복수의 메모리 셀을 형성하며, 상기 채널을 따라 상기 복수의 메모리 셀 중 적어도 둘 사이엔 p-n 접합들이 없는, 비휘발성 메모리 장치.
  26. 제25항에 있어서,
    상기 복수의 메모리 셀 중 적어도 하나는 상기 채널 내에서 도핑된 p-n 접합이 없는, 비휘발성 메모리 장치.
  27. 제1항에 있어서,
    상기 비휘발성 메모리 장치는 NAND 메모리 장치이고, 주 표면을 갖는 기판을 포함하고,
    상기 무접합 도핑된 반도체 채널은, 상기 기판의 상기 주 표면에 평행하게 확장하고,
    상기 복수의 제어 게이트 전극은, 상기 기판의 상기 주 표면에 평행한 방향으로 상기 채널 상에 적층되고,
    상기 복수의 전하 저장 영역 중 하나는, 상기 복수의 제어 게이트 전극 중 각각과 상기 채널 사이에 위치되고,
    상기 채널은 각각의 전하 저장 영역 폭보다 좁은 폭을 갖는, 비휘발성 메모리 장치.
  28. 제27항에 있어서,
    상기 복수의 전하 저장 영역 중 각각은, 유전체로 격리된 금속 플로팅 게이트 또는 유전체로 격리된 도전성 나노도트들을 포함하며, 상기 NAND 메모리 장치의 결합비는 적어도 0.5인, 비휘발성 메모리 장치.
  29. 제1항의 상기 비휘발성 메모리 장치의 제조 방법에 있어서,
    기판의 주 표면 상에 반도체층을 형성하는 단계;
    상기 기판의 상기 주 표면에 평행하게 확장하는 상기 무접합 도핑된 반도체 채널로, 상기 반도체층을 패터닝하는 단계;
    상기 무접합 도핑된 반도체 채널 상에 상기 터널링 유전체층을 형성하는 단계;
    상기 터널링 유전체층 상에 상기 복수의 전하 저장 영역을 형성하는 단계;
    상기 채널이 각각의 전하 저장 영역 폭보다 협소한 폭을 가지고, 상기 복수의 전하 저장 영역 중 각각의 돌출 부분이 상기 채널에서 돌출하도록, 상기 복수의 전하 저장 영역을 마스크로서 사용하여 상기 채널을 언더컷하는 단계;
    상기 복수의 전하 저장 영역 중 각각의 상기 돌출 부분 밑에 공간을 상기 차단 유전체층이 채우도록, 상기 복수의 전하 저장 영역 상에 상기 차단 유전체층을 형성하는 단계; 및
    상기 차단 유전체층 상에 상기 복수의 제어 게이트 전극을 형성하는 단계를 포함하는, 방법.
  30. 제29항에 있어서,
    상기 복수의 전하 저장 영역 중 각각은 금속 플로팅 게이트, 또는 상기 터널링 및 상기 차단 유전체층들에 의해 격리된 도전성 나노도트들을 포함하며, 상기 비휘발성 메모리 장치의 결합비는 적어도 0.5인, 방법.
  31. 제1항의 상기 비휘발성 메모리 장치 내의 NAND 스트링을 소거하는 방법에 있어서,
    상기 비휘발성 메모리 장치를 제공하는 단계 - 상기 비휘발성 메모리 장치는 상기 무접합 도핑된 반도체 채널을 통해 서로 결합된 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀을 포함하는 적어도 3개의 메모리 셀들의 NAND 스트링을 포함함 -;
    상기 NAND 스트링의 소스 라인에 소거 전압을 인가하는 단계;
    상기 NAND 스트링의 소스측 액세스 게이트에 상기 소거 전압을 인가하는 단계;
    상기 NAND 스트링의 나머지 메모리 셀들의 제어 게이트들을 플로팅되게 하거나 상기 제어 게이트들에 제로 볼트를 인가한 상태에서 상기 제1 메모리 셀의 제어 게이트에 제로 볼트를 인가함으로써 상기 소스측 액세스 게이트에 인접하여 위치된 상기 NAND 스트링의 상기 제1 메모리 셀을 소거하는 단계;
    상기 NAND 스트링의 나머지 메모리 셀들의 제어 게이트들을 플로팅되게 하거나 상기 제어 게이트들에 제로 볼트를 인가한 상태에서 상기 제1 메모리 셀의 제어 게이트에 상기 소거 전압을 인가하고 상기 제2 메모리 셀의 제어 게이트에 제로 볼트를 인가함으로써 상기 제1 메모리 셀에 인접하여 위치된 상기 NAND 스트링의 상기 제2 메모리 셀을 소거하는 단계; 및
    상기 제1 및 상기 제2 메모리 셀들의 상기 제어 게이트들에 상기 소거 전압을 인가하고 상기 제3 메모리 셀의 제어 게이트에 제로 볼트를 인가함으로써 상기 제2 메모리 셀에 인접하여 위치된 상기 NAND 스트링의 상기 제3 메모리 셀을 소거하는 단계를 포함하는, 방법.
  32. 제31항에 있어서,
    상기 소거 전압은, 상기 제1, 제2 및 제3 메모리 셀들을 소거하는 단계들 동안 상기 NAND 스트링의 상기 소스 라인에 그리고 상기 NAND 스트링의 상기 소스측 액세스 게이트에 인가되거나 재인가되는, 방법.
  33. 제31항에 있어서,
    상기 소거 전압은 n-형 도핑된 채널에 대해선 양의 전압을 또는 p-형 도핑된 채널에 대해선 음의 전압을 포함하는, 방법.
  34. 제31항에 있어서,
    메모리 셀들의 행을 소거한 후에 그리고 메모리 셀들의 다음 행을 소거하기 전에 상기 제1, 제2, 및 제3 메모리 셀들을 포함하는 적어도 3개의 메모리 셀들의 행을 소거-검증하는 단계를 더 포함하는, 방법.
  35. 제1항의 상기 비휘발성 메모리 장치 내의 NAND 스트링을 소거하는 방법에 있어서,
    상기 비휘발성 메모리 장치를 제공하는 단계 - 상기 비휘발성 메모리 장치는 상기 무접합 도핑된 반도체 채널을 통해 서로 결합된 적어도 3개의 메모리 셀들의 NAND 스트링을 포함함 -;
    제로 볼트를 상기 채널에 인가하는 단계;
    제로 볼트를 상기 NAND 스트링의 소스측 액세스 게이트에 인가하는 단계;
    패스(pass) 전압을 상기 NAND 스트링의 드레인측 액세스 게이트에 인가하는 단계;
    상기 NAND 스트링의 나머지 메모리 셀들의 제어 게이트들에 제로 볼트를 인가한 상태에서 제1 메모리 셀의 제어 게이트에 소거 전압을 인가함으로써 상기 드레인측 액세스 게이트에 인접하여 위치된 상기 NAND 스트링의 상기 제1 메모리 셀을 소거하는 단계;
    상기 NAND 스트링의 나머지 메모리 셀들의 제어 게이트들에 제로 볼트를 인가한 상태에서 제2 메모리 셀의 제어 게이트에 소거 전압을 인가함으로써 상기 제1 메모리 셀에 인접하여 위치된 상기 NAND 스트링의 상기 제2 메모리 셀을 소거하는 단계; 및
    상기 NAND 스트링의 나머지 메모리 셀들의 제어 게이트들에 제로 볼트를 인가한 상태에서 제3 메모리 셀의 제어 게이트에 소거 전압을 인가함으로써 상기 제2 메모리 셀에 인접하여 위치된 상기 NAND 스트링의 상기 제3 메모리 셀을 소거하는 단계를 포함하는, 방법.
  36. 제35항에 있어서,
    제로 볼트가 상기 채널에 그리고 상기 NAND 스트링의 상기 소스측 액세스 게이트에 인가되거나 재인가되며, 상기 제1, 제2 및 제3 메모리 셀들을 소거하는 단계들 동안 상기 NAND 스트링의 상기 드레인측 액세스 게이트에 상기 패스 전압이 인가되거나 재인가되는, 방법.
  37. 제35항에 있어서,
    상기 소거 전압은 n-형 도핑된 채널에 대해선 음의 전압을 또는 p-형 도핑된 채널에 대해선 양의 전압을 포함하는, 방법.
  38. 제35항에 있어서,
    상기 패스 전압은 1 ~ 2V인, 방법.
  39. 제35항에 있어서,
    메모리 셀들의 행을 소거한 후에 그리고 메모리 셀들의 다음 행을 소거하기 전에 상기 제1, 제2, 및 제3 메모리 셀들을 포함하는 상기 적어도 3개의 메모리 셀들의 행을 소거-검증하는 단계를 더 포함하는, 방법.
  40. 제1항의 상기 비휘발성 메모리 장치 내의 선택된 NAND 메모리 셀을 소거하는 방법에 있어서,
    상기 비휘발성 메모리 장치를 제공하는 단계 - 상기 비휘발성 메모리 장치는 상기 무접합 도핑된 반도체 채널을 통해 서로 결합된 적어도 3개의 메모리 셀들의 NAND 스트링을 포함함 -;
    제로 볼트를 상기 채널에 인가하는 단계;
    제1 전압을 메모리 셀들의 상기 스트링의 드레인측 액세스 게이트에 그리고 소스측 액세스 게이트에 인가하는 단계; 및
    상기 선택된 NAND 메모리 셀의 제어 게이트에 소거 전압을 인가하고 상기 소거 전압보다 낮은 절대값을 갖는 제2 전압을 메모리 셀들의 상기 스트링의 나머지 메모리 셀들의 제어 게이트들에 인가함으로써 상기 선택된 NAND 메모리 셀을 소거하는 단계를 포함하는, 방법.
  41. 제40항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮은 절대값을 갖는, 방법.
  42. 제40항에 있어서,
    상기 제1 전압은 1 내지 2V이며;
    상기 제2 전압은 6 내지 8V이며;
    상기 소거 전압은 상기 채널이 n-형이면 10 내지 20V이거나, 상기 채널이 p-형이면 -10 내지 -20V인, 방법.
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