CN103972300B - 一种薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 74
- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 78
- 239000000463 material Substances 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000009413 insulation Methods 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 180
- 229920002120 photoresistant polymer Polymers 0.000 claims description 76
- 239000010408 film Substances 0.000 claims description 35
- 238000000059 patterning Methods 0.000 claims description 21
- 150000001875 compounds Chemical class 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 12
- 239000002346 layers by function Substances 0.000 claims description 9
- 239000011368 organic material Substances 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- 239000011787 zinc oxide Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 230000027756 respiratory electron transport chain Effects 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 208000012839 conversion disease Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明实施例提供了一种薄膜晶体管及其制备方法、阵列基板、显示装置，涉及显示技术领域，提出一种新的适用于薄膜晶体管有源层的材料，可以扩大有源层在材料上的可选择性，也可基于有源层的多种可选择材料来提高薄膜晶体管在工艺、成本方面的改善空间。该薄膜晶体管包括设置在衬底基板上的栅极、栅绝缘层、有源层、源极和漏极；其中，所述有源层的材料为高简并半导体。用于薄膜晶体管、阵列基板、显示装置及其制造。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
TFT背板技术是现代和未来显示的核心技术，有源层工艺是TFT(Thin Film Transistor，薄膜场效应晶体管)背板技术的最为核心工艺之一。
目前有源层的材料还沿用非晶硅、金属氧化物半导体等材料，在材料选择上可选择性较小，因此在工艺、成本方面的改善空间较小。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，提出一种新的适用于薄膜晶体管有源层的材料，可以扩大有源层在材料上的可选择性，也可基于有源层的多种可选择材料来提高薄膜晶体管在工艺、成本方面的改善空间。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种薄膜晶体管，包括设置在衬底基板上的栅极、栅绝缘层、有源层、源极和漏极；其中，所述有源层的材料为高简并半导体。
优选的，所述有源层的厚度为5～20nm。
可选的，所述源极和所述漏极与所述有源层通过同一次构图工艺制备得到，且所述源极和所述漏极与所述有源层不同层设置。
可选的，所述源极和所述漏极与所述有源层同层且一体设置；其中，所述源极和所述漏极的材料为高简并半导体。
进一步可选的，所述高简并半导体包括第Ⅳ族元素的高简并半导体、或二元化合物的高简并半导体、或三元及以上化合物的高简并半导体。
另一方面，提供一种阵列基板，包括上述的薄膜晶体管和电极结构。
可选的，所述电极结构包括与所述薄膜晶体管的漏极电连接的第一电极；
其中，所述第一电极为像素电极，所述阵列基板用于驱动液晶；
或所述第一电极为阳极，所述阵列基板还包括位于所述阳极上方的有机材料功能层和阴极。
进一步的，在所述源极和所述漏极与所述有源层同层设置，且材料均为高简并半导体的情况下，所述第一电极与所述薄膜晶体管的源极和漏极同层且一体设置；其中，所述第一电极的材料为高简并半导体。
可选的，在所述第一电极为像素电极的情况下，所述阵列基板还包括公共电极。
又一方面，提供一种显示装置，包括上述的阵列基板。
再一方面，提供一种薄膜晶体管的制备方法，包括在衬底基板上形成栅极、栅绝缘层、有源层、源极和漏极；其中，所述有源层的材料为高简并半导体。
优选的，所述有源层的厚度为5～20nm。
可选的，所述源极和所述漏极与所述有源层通过同一次构图工艺形成，具体包括：
依次形成高简并半导体薄膜、以及金属薄膜，并在所述金属薄膜上形成光刻胶；
采用半阶掩模板或灰阶掩膜板对形成有所述光刻胶的基板进行曝光，显影后形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分至少对应待形成的所述源极和所述漏极的区域，所述光刻胶半保留部分对待形成所述源极和所述漏极之间的区域，所述光刻胶完全去除部分对应其他区域；
采用刻蚀工艺去除所述光刻胶完全去除部分的所述金属薄膜和所述高简并半导体薄膜；
采用灰化工艺去除所述光刻胶半保留部分的光刻胶，并刻蚀所述源极和所述漏极之间区域的所述金属薄膜，形成所述源极和所述漏极、以及所述有源层；
采用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
可选的，所述源极和所述漏极与所述有源层通过同一次构图工艺形成，具体包括：
形成所述高简并半导体薄膜，并在所述高简并半导体薄膜上形成光刻胶；
采用普通掩膜板对形成有所述光刻胶的基板进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分至少对应待形成的所述有源层、所述源极和所述漏极区域，所述光刻胶完全去除部分对应其他区域；
采用刻蚀工艺去除所述光刻胶完全去除部分的所述高简并半导体薄膜，形成所述源极和所述漏极、以及所述有源层；
采用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
基于上述描述，可选的，所述高简并半导体包括第Ⅳ族元素的高简并半导体、或二元化合物的高简并半导体、或三元及以上化合物的高简并半导体。
本发明实施例提供了一种薄膜晶体管及其制备方法、阵列基板、显示装置，该薄膜晶体管包括设置在衬底基板上的栅极、栅绝缘层、有源层、源极和漏极；其中，所述有源层的材料为高简并半导体。通过提出一种适用于薄膜晶体管有源层的高简并半导体材料，可以扩大有源层在材料上的可选择性，也可基于有源层的多种可选择材料来提高薄膜晶体管在工艺、成本方面的改善空间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种薄膜晶体管的结构示意图一；
图2为本发明实施例提供的一种薄膜晶体管的结构示意图二；
图3为本发明实施例提供的一种薄膜晶体管的结构示意图三；
图4为本发明实施例提供的一种薄膜晶体管的转移特性示意图；
图5a-5d为本发明实施例提供的一种薄膜晶体管在不同栅极电压下的能级状态示意图；
图6为本发明实施例提供的一种包括像素电极的阵列基板的结构示意图一；
图7为本发明实施例提供的一种包括像素电极和公共电极的阵列基板的结构示意图一；
图8为本发明实施例提供的一种包括像素电极和公共电极的阵列基板的结构示意图二；
图9为本发明实施例提供的一种包括阳极和阴极的阵列基板的结构示意图；
图10为本发明实施例提供的一种阵列基板的像素电极与有源层、源极和漏极同层的结构示意图；
图11为本发明实施例提供的一种阵列基板的阳极与有源层、源极和漏极同层的结构示意图；
图12a-12d为本发明实施例提供的一种通过一次构图工艺制备位于不同层的有源层、源极和漏极的过程示意图；
图13a-13c为本发明实施例提供的一种通过一次构图工艺制备位于同层的有源层、源极和漏极的过程示意图。
附图标记：
01-阵列基板；10-薄膜晶体管；100-衬底基板；101-栅极；102-栅绝缘层；103-有源层；103a-高简并半导体薄膜；104-源极；104a-金属薄膜；105-漏极；20-像素电极；30-公共电极；40-阳极；50-阴极；60-有机材料功能层；70-像素界定层；80-光刻胶；801-光刻胶完全保留部分；802-光刻胶完全去除部分；803-光刻胶半保留部分；90-半阶掩模板；901-完全不透明部分；902-完全透明部分；903-半透明部分。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种薄膜晶体管10，如图1至图3所示，该薄膜晶体管10包括：设置在衬底基板100上的栅极101、栅绝缘层102、有源层103、源极104和漏极105；其中，所述有源层103的材料为高简并半导体。
优选的，所述有源层103的厚度为5～20nm。
以n型薄膜晶体管10为例，具体工作原理描述如下：
该薄膜晶体管10在未加栅极101电压(Vg)时的能级状态如图5a所示，有源层103的费米能级高于有源层103的导带，因而可以形成导电沟道，在此基础上，当源极104和漏极105间加上电压后，所述薄膜晶体管10可以得到很大的源漏电流。该状态对应于图4的转移特性中的第III和第IV部分。
因有源层的厚度超薄(例如可以为10nm)，所以在外部电压作用下，有源层103整体发生能级弯曲，当该薄膜晶体管10在加足够负例如-40～-20V的栅极101电压时的能级状态如图5b所示，有源层103的费米能级完全低于有源层103的导带，使沟道夹断，此时即使源极104和漏极105间加上电压，也没有电流通过。该状态对应于图4的转移特性中的第I部分；
当薄膜晶体管10的栅极101电压加到某一负值例如-20～-10V时，其能级状态如图5c所示，有源层103的费米能级与有源层103的导带底持平，形成了类似普通薄膜晶体管结构的平带状态，在此情况下，导电沟道恰好形成，此时将栅极101电压稍微调高，其在源极104和漏极105间加上电压，即可有漏电流通过。该状态即对应图4的转移特性中的II区，也即阈值-亚阈值区。
当栅极101电压在上述某一负值的基础上进一步提升时例如提升到-10～10V(可提升到0V以及正向电压)，薄膜晶体管10的能级示意图如图5d所示，此时虽然有源层103发生能级弯曲，但是导带底大部分都处于费米能级之下，因而形成了导电沟道，当源极104和漏极105间加上电压后，即可形成源漏电流。该状态即对应图4的转移特性中的III区，当栅极101电压进一步提升例如大于10V时，源漏电流更大幅度提升，即可对应图4中的转移特性中的IV区。
这里，为使薄膜晶体管10容易得到转移特性，所用的栅极101材料的功函数最好同有源层103材料的功函数相近。
p型薄膜晶体管10与n型薄膜晶体管10的工作原理类似，在此不再赘述。
需要说明的是，第一，在重掺杂的半导体中，如果费米能级E，等于或高于导带底EC(n型)，等于或低于价带顶EV(p型)时，就称为简并半导体。费米能级在导带或价带边附近称弱简并半导体，费米能级进入能带内称高简并半导体。
第二，不对所述有源层103的层级结构进行限定，其可以是一层也可以是两层或两层以上。
此外，所述有源层103可以是非晶状态，也可以是单晶状态，或二者的结合，当然所述有源层103也可以是多晶状态。
第三，所述薄膜晶体管10可以为n型、p型、双型等。
第四，所述薄膜晶体管10可以为底栅型也可以为顶栅型。其中，顶栅、底栅是相对所述栅极101和栅绝缘层102的位置而定的，即：相对所述衬底基板100，当栅极101靠近所述衬底基板100，栅绝缘层102远离所述衬底基板100时，为底栅型薄膜晶体管；当栅极101远离所述衬底基板100，栅绝缘层102靠近所述衬底基板100时，为顶栅型薄膜晶体管。
第五，由于所述高简并半导体具有良好的导电性能，因此，所述源极104和所述漏极105的材料也可以使用上述高简并半导体。
当然，所述源极104和漏极105也可以使用常用的金属材料，在此基础上，根据所述有源层103与源极104和漏极105的形成次序不同，所述薄膜晶体管10可以分为交错型、反交错型、以及共面型、反共面型。
第六，本发明所有实施例的附图均示意性的绘示出与发明点有关的图案层，对于与发明点无关的图案层不进行绘示或仅绘示出部分。
本发明实施例提供了一种薄膜晶体管10，包括设置在衬底基板100上的栅极101、栅绝缘层102、有源层103、源极104和漏极105；其中，所述有源层103的材料为高简并半导体。通过提出一种适用于薄膜晶体管有源层103的高简并半导体材料，可以扩大有源层103在材料上的可选择性，也可基于有源层103的多种可选择材料来提高薄膜晶体管10在工艺、成本方面的改善空间。
在此基础上，由于目前薄膜晶体管的有源层采用非简并半导体且厚度只能做到40nm～60nm，这就使得薄膜晶体管的整体厚度无法再进一步降低；另外，其必须使用更多的材料才能制备得到40nm～60nm厚度的有源层，这样其材料成本也相对较高，因此，本发明实施例通过将所述有源层103的厚度设置为5～20nm，相比于现有技术中40nm～60nm厚度的有源层，可以至少将有源层的厚度降低一半，从而使得薄膜晶体管10整体的整体厚度得到降低；由于有源层103的厚度降低了，其所需的材料也相应的减少，因此其材料成本也得到降低。
优选的，为了减少构图工艺的次数，降低工艺成本，可以通过同一次构图工艺制备得到所述有源层103、源极104和漏极105。
在此情况下，参考图1所示，所述源极104和所述漏极105与所述有源层103不同层设置，所述源极104和漏极105可以选择与所述有源层103不同的材料以及不同的厚度，例如金属材料。
这里，将源极104和漏极105的材料设为金属材料，是因为金属材料具有更低的电阻率，可以降低布线的功耗。
或者，参考图3所示，所述源极104和所述漏极105与所述有源层103同层一体设置，且所述源极104和漏极105的材料与所述有源层103的材料相同，即：材料均为高简并半导体。当然厚度也可以相同，均为5～20nm。
这里，通过将源极104和漏极105的材料设为高简并半导体且同层一体化设置，可以通过一次构图工艺同时形成有源层103、源极104和所述漏极105，且在一次构图工艺中采用普通掩膜板即可实现，既节省构图工艺次数，又简化制备工艺。
基于上述的描述，所述高简并半导体可以是第Ⅳ族元素的高简并半导体，例如重掺杂的硅(si)，或者可以是第Ⅱ-Ⅵ、Ⅲ-Ⅴ族等二元化合物的高简并半导体，例如锡掺杂氧化锌(ITO)、铟掺杂氧化锌(IZO)，或者三元及多元化合物的高简并半导体，例如铟镓锌氧化物(IGZO)。
本发明实施例还提供了一种阵列基板01，如图6至图11所示，该阵列基板01包括上述的薄膜晶体管10和电极结构。
所述阵列基板还包括与所述栅极101电连接的栅线、栅线引线(图中未标识出)，与所述源极104电连接的数据线、数据线引线(图中未标识出)等。
进一步的，所述电极结构包括与所述薄膜晶体管10的漏极105电连接的第一电极；其中，根据所述阵列基板01的类型的不同，所述第一电极可以是像素电极，或是阳极。
具体的，当所述阵列基板01为液晶显示器(Liquid Crystal Display，简称LCD)的用于驱动液晶的阵列基板时，如图6所示，所述电极结构包括像素电极20。
当然，如图7和图8所示，所述电极结构还可以包括公共电极30。在此情况下，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，如图7所示，所述像素电极20和所述公共电极30同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super DimensionalSwitching，简称ADS)阵列基板而言，如图8所示，所述像素电极20和所述公共电极30不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当所述阵列基板01为有机电致发光二极管显示器的阵列基板时，如图9所示，所述电极结构包括阳极40和阴极50。在此情况下，所述阵列基板01还包括设置于所述阳极40和所述阴极50之间的有机材料功能层60；其中，所述有机材料功能层60可以包括：空穴传输层、发光层和电子传输层；为了能够提高电子和空穴注入发光层的效率，所述有机材料功能层还可以包括设置在所述阴极50与所述电子传输层之间的电子注入层，以及设置在所述阳极40与所述空穴传输层之间的空穴注入层。
进一步的，由于有机材料功能层60材料的特殊性，所述有机电致发光二极管显示器还包括封装层。
基于此，根据所述阳极40和所述阴极50的材料的不同，可以分为单面发光型阵列基板和双面发光型阵列基板；即：当所述阳极40和所述阴极50中其中一个电极的材料为不透明或半透明材料时，所述阵列基板为单面发光型；当所述阳极40和所述阴极50的材料均为透明材料和/或半透明材料时，所阵列基板为双面发光型。
对于单面发光型阵列基板，根据所述阳极40和所述阴极50的材料的不同，又可以分为上发光型和下发光型。具体的，当所述阳极40靠近所述衬底基底100设置，所述阴极50远离所述衬底基底100设置，且所述阳极40的材料为透明导电材料，所述阴极50的材料为不透明导电材料时，由于光从阳极40、再经衬底基底100一侧出射，因此，可以称为下发光型；当所述阳极40的材料为不透明导电材料，所述阴极50的材料为透明或半透明导电材料时，由于光从阴极50远离衬底基底100一侧出射，因此，可以称为上发光型。当然，也可以将上述两种阳极40和阴极50的相对位置进行替换，在此再赘述。
对于双面发光型柔性显示基板，当所述阳极40靠近所述衬底基底100设置，所述阴极50远离所述衬底基底100设置，且所述阳极40和所述阴极50的材料均为透明导电和/或半透明材料时，由于光一方面从阳极40、再经衬底基底100一侧出射，另一方面从阴极50远离衬底基底100一侧出射，因此可以称为双面发光型。这里，也可以是所述阳极40远离所述衬底基底100设置，所述阴极50靠近所述衬底基底100设置。
其中，所述有机电致发光二极管显示器的阵列基板还可以包括像素界定层70，用于隔离相邻两个子像素单元。
需要说明的是，上述附图6-图9中，仅以有源层103、源极104和漏极105同层进行示意，但发明实施例并不限于此，有源层103、源极104和漏极105可以不同层。
基于上述的描述，如图10和图11所示，在所述源极104和所述漏极105与所述有源层105同层且一体设置，且材料均为高简并半导体的情况下，为了减少构图工艺的次数，可以将所述像素电极20或阳极40与所述薄膜晶体管10的源极104和漏极105、以及有源层103同层一体设置，即可以通过同一次构图工艺形成所述有源层103、源极104和漏极105、以及所述像素电极20或阳极40。
本发明实施例还提供了一种显示装置，包括上述的阵列基板01。
上述的显示装置具体可以是液晶显示器、有机电致发光二级管显示器等。
本发明实施例还提供了一种薄膜晶体管的制备方法，该方法包括：在衬底基板上形成栅极101、栅绝缘层102、有源层103、源极104和漏极105；其中，所述有源层103的材料为高简并半导体。
优选的，所述有源层的厚度为5～20nm。
需要说明的是，第一，不对所述有源层103的层级结构进行限定，其可以是一层也可以是两层或两层以上。
此外，所述有源层103可以是非晶状态，也可以是单晶状态，或二者的结合，当然所述有源层103也可以是多晶状态。
第二，不对所述栅极101和栅绝缘层102的形成顺序进行限定，可以是先形成所述栅极101，再形成栅绝缘层102，也可以是先形成栅绝缘层102，再形成栅极101。
第三，不对所述有源层103、源极104和漏极105的形成顺序进行限定。
由于所述高简并半导体具有良好的导电性能，因此，所述源极104和所述漏极105的材料也可以使用上述高简并半导体，因此，所述有源层103、源极104和漏极105可以同时形成。
当然，所述源极104和漏极105与所述有源层103也可以分先后次序形成，在此基础上，根据所述有源层103与源极104和漏极105的形成次序不同，所述薄膜晶体管10可以分为交错型、反交错型、以及共面型、反共面型。
本发明实施例提供了一种薄膜晶体管的制备方法，包括：在衬底基板上形成栅极101、栅绝缘层102、有源层103、源极104和漏极105；其中，所述有源层103的材料为高简并半导体。通过提出一种适用于薄膜晶体管有源层103的高简并半导体材料，可以扩大有源层103在材料上的可选择性，也可基于有源层103的多种可选择材料来提高薄膜晶体管10在工艺、成本方面的改善空间。
在此基础上，由于目前薄膜晶体管的有源层采用非简并半导体且厚度只能做到40nm～60nm，这就使得薄膜晶体管的整体厚度无法再进一步降低；另外，其必须使用更多的材料才能制备得到40nm～60nm厚度的有源层，这样其材料成本也相对较高，因此，本发明实施例通过将所述有源层的厚度设置为5～20nm，相比于现有技术中40nm～60nm厚度的有源层，本发明实施例可以至少将有源层的厚度降低一半，从而使得薄膜晶体管10整体的整体厚度得到降低；由于有源层103的厚度降低了，其所需的材料也相应的减少，因此其材料成本也得到降低。
优选的，为了减少构图工艺的次数，可以通过同一次构图工艺制备得到所述有源层103、源极104和漏极105。以下分两种情况进行说明：
第一种，参考图1所示，所述源极104和所述漏极105与所述有源层103位于不同层，即：所述源极104和漏极105可以选择与所述有源层103不同的材料以及不同的厚度，例如金属材料。
将源极104和漏极105的材料设为金属材料，可以降低源极104和漏极105的电阻率，从而降低布线的功耗。
具体的，以底栅型薄膜晶体管10为例，形成所述有源层103、源极104和漏极105包括如下步骤：
S101、如图12a所示，在形成有栅极101、栅绝缘层102的基板上依次形成高简并半导体薄膜103a、以及金属薄膜104a，并在所述金属薄膜上形成光刻胶80。
其中，所述高简并半导体薄膜103a的厚度为5～20nm。
所述金属薄膜104a的厚度可以大于所述高简并半导体薄膜103a的厚度。
当所述高简并半导体薄膜103a的材料为重掺杂的硅薄膜时，可以先形成硅薄膜，然后通过掺杂工艺对硅薄膜进行重掺杂，并进行激活，然后再形成所述金属薄膜104a。
这里可以采用化学气相淀积(Chemical Vapor Deposition，CVD)，或分子束外延(Molecular Beam Epitaxy，MBE)，或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)，或溅射方法(Sputter)形成所述高简并半导体薄膜。
S102、如图12b所示，采用半阶掩模板90或灰阶掩膜板对形成有所述光刻胶80的基板进行曝光，显影后形成光刻胶完全保留部分801、光刻胶完全去除部分802和光刻胶半保留部分803；其中，所述光刻胶完全保留部分801至少对应待形成的所述源极104和所述漏极105的区域，所述光刻胶半保留部分803对待形成所述源极104和所述漏极105之间的区域，所述光刻胶完全去除部分802对应其他区域。
参考图12b所示，所述半阶掩膜板90包括完全不透明部分901、完全透明部分902、半透明部分903；即：半阶掩膜板90是指在透明衬底材料上在某些区域形成不透光的遮光金属层，在另外一些区域形成半透光的遮光金属层，其他区域不形成任何遮光金属层；其中，所述半透光的遮光金属层的厚度小于所述完全不透光的遮光金属层的厚度；此外，可以通过调节所述半透光的遮光金属层的厚度来改变所述半透光的遮光金属层对紫外光的透过率。
基于此，所述半阶掩膜板90工作原理说明如下：通过控制所述半阶掩膜板90上不同区域处遮光金属层的厚度，使曝光在不同区域的透过光的强度有所不同，从而使光刻胶80进行有选择性的曝光、显影后，形成与所述半阶掩膜板90的完全不透明部分901、半透明部分903以及完全透明部分902分别对应的光刻胶完全保留部分801、光刻胶半保留部分803、光刻胶完全去除部分802。
所述灰阶掩膜板的原理与所述半阶掩膜板90的原理类似。
其中，本发明所有实施例中所指的所述光刻胶80均为正性胶。
S103、如图12c所示，采用刻蚀工艺去除所述光刻胶完全去除部分802的所述金属薄膜104a和所述高简并半导体薄膜103a。
S104、如图12d所示，采用灰化工艺去除所述光刻胶半保留部分803的光刻胶，并刻蚀所述源极104和所述漏极105之间区域的所述金属薄膜104a，形成所述源极104和所述漏极105、以及所述有源层103。
S105、采用剥离工艺去除所述光刻胶完全保留部分801的光刻胶，形成参考图1所示的阵列基板01。
通过上述步骤S101-S105，即可在一次构图工艺中使用半阶掩模板90或灰阶掩膜板来形成所述源极104和所述漏极105、以及所述有源层103，从而节省构图工艺次数。
第二种，参考图3所示，所述源极104和所述漏极105与所述有源层103位于同层，且所述源极104和漏极105的材料与所述有源层103的材料相同，即：材料均为简并半导体。当然厚度也可以相同，均为5～20nm。
具体的，以底栅型薄膜晶体管10为例，形成所述有源层103、源极104和漏极105包括如下步骤：
S201、如图13a所示，在形成有栅极101、栅绝缘层102的基板上形成所述高简并半导体薄膜103a，并在所述高简并半导体薄膜103a上形成光刻胶80。
S202、如图13b所示，采用普通掩膜板对形成有所述光刻胶的基板进行曝光，显影后形成光刻胶完全保留部分801和光刻胶完全去除部分802；其中，所述光刻胶完全保留部分801至少对应待形成的所述有源层103、所述源极104和所述漏极105区域，所述光刻胶完全去除部分802对应其他区域。
S203、如图13c所示，采用刻蚀工艺去除所述光刻胶完全去除部分802的所述高简并半导体薄膜103a，形成所述源极104和所述漏极105、以及所述有源层103。
S204、采用剥离工艺去除所述光刻胶完全保留部分801的光刻胶，形成参考图3所示的阵列基板01。
通过上述步骤S201-S104，即可在一次构图工艺中使用普通掩膜板来形成所述源极104和所述漏极105、以及所述有源层103，从而既可以节省构图工艺次数，又可以简化制备工艺。
基于上述的描述，所述高简并半导体可以是第Ⅳ族元素的高简并半导体，例如重掺杂的硅(si)，或者可以是第Ⅱ-Ⅵ、Ⅲ-Ⅴ族等二元化合物的高简并半导体，例如锡掺杂氧化锌(ITO)、铟掺杂氧化锌(IZO)，或者三元及多元化合物的高简并半导体，例如铟镓锌氧化物(IGZO)。
本发明实施例还提供了一种阵列基板01的制备方法，包括制备上述薄膜晶体管10的步骤和制备电极结构的步骤。所述电极结构包括与所述薄膜晶体管10的漏极105电连接的第一电极；其中，根据所述阵列基板01的类型的不同，所述第一电极可以是像素电极20，或是阳极40。
具体的，当所述阵列基板01为液晶显示器(Liquid Crystal Display，简称LCD)的阵列基板时，参考图6和图10所示，所述电极结构包括像素电极20。当然，参考图7和图8所示，所述电极结构还可以包括公共电极30。
当所述阵列基板01为有机电致发光二极管显示器的阵列基板时，参考图9和图11所示，所述电极结构包括阳极40和阴极50。在此情况下，所述阵列基板01还包括设置于所述阳极40和所述阴极50之间的有机材料功能层60；所述有机材料功能层60至少包括：空穴传输层、发光层和电子传输层。
其中，所述空穴传输层、发光层、电子传输层、以及阴极50可以在1x10-5Pa的真空下进行蒸镀。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种薄膜晶体管，包括设置在衬底基板上的栅极、栅绝缘层、有源层、源极和漏极；其特征在于，所述有源层的材料为高简并半导体；
所述有源层的厚度为5～20nm；
所述薄膜晶体管为交错型、反交错型、共面型、或反共面型。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极与所述有源层通过同一次构图工艺制备得到，且所述源极和所述漏极与所述有源层不同层设置。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极与所述有源层同层且一体设置；
其中，所述源极和所述漏极的材料为高简并半导体。
4.根据权利要求1至3任一项所述的薄膜晶体管，其特征在于，所述高简并半导体包括第Ⅳ族元素的高简并半导体、或二元化合物的高简并半导体、或三元及以上化合物的高简并半导体。
5.一种阵列基板，其特征在于，包括：
(1)权利要求1至4任一项所述的薄膜晶体管；
(2)电极结构。
6.根据权利要求5所述的阵列基板，其特征在于，
所述电极结构包括与所述薄膜晶体管的漏极电连接的第一电极；
其中，所述第一电极为像素电极，所述阵列基板用于驱动液晶；
或所述第一电极为阳极，所述阵列基板还包括位于所述阳极上方的有机材料功能层和阴极。
7.根据权利要求6所述的阵列基板，其特征在于，在源极和漏极与有源层同层设置，且材料均为高简并半导体的情况下，所述第一电极与所述薄膜晶体管的源极和漏极同层且一体设置；
其中，所述第一电极的材料为高简并半导体。
8.根据权利要求6所述的阵列基板，其特征在于，在所述第一电极为像素电极的情况下，所述阵列基板还包括公共电极。
9.一种显示装置，其特征在于，包括权利要求5至8任一项所述的阵列基板。
10.一种薄膜晶体管的制备方法，包括在衬底基板上形成栅极、栅绝缘层、有源层、源极和漏极；其特征在于，所述有源层的材料为高简并半导体；
所述有源层的厚度为5～20nm。
11.根据权利要求10所述的方法，其特征在于，所述源极和所述漏极与所述有源层通过同一次构图工艺形成，具体包括：
依次形成高简并半导体薄膜、以及金属薄膜，并在所述金属薄膜上形成光刻胶；
采用半阶掩模板或灰阶掩膜板对形成有所述光刻胶的基板进行曝光，显影后形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分至少对应待形成的所述源极和所述漏极的区域，所述光刻胶半保留部分对待形成所述源极和所述漏极之间的区域，所述光刻胶完全去除部分对应其他区域；
采用刻蚀工艺去除所述光刻胶完全去除部分的所述金属薄膜和所述高简并半导体薄膜；
采用灰化工艺去除所述光刻胶半保留部分的光刻胶，并刻蚀所述源极和所述漏极之间区域的所述金属薄膜，形成所述源极和所述漏极、以及所述有源层；
采用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
12.根据权利要求10所述的方法，其特征在于，所述源极和所述漏极与所述有源层通过同一次构图工艺形成，具体包括：
形成所述高简并半导体薄膜，并在所述高简并半导体薄膜上形成光刻胶；
采用普通掩膜板对形成有所述光刻胶的基板进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分至少对应待形成的所述有源层、所述源极和所述漏极区域，所述光刻胶完全去除部分对应其他区域；
采用刻蚀工艺去除所述光刻胶完全去除部分的所述高简并半导体薄膜，形成所述源极和所述漏极、以及所述有源层；
采用剥离工艺去除所述光刻胶完全保留部分的光刻胶。
13.根据权利要求10至12任一项所述的方法，其特征在于，所述高简并半导体包括第Ⅳ族元素的高简并半导体、或二元化合物的高简并半导体、或三元及以上化合物的高简并半导体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410203708.7A CN103972300B (zh) | 2014-05-14 | 2014-05-14 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| PCT/CN2014/086237 WO2015172472A1 (zh) | 2014-05-14 | 2014-09-10 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410203708.7A CN103972300B (zh) | 2014-05-14 | 2014-05-14 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103972300A CN103972300A (zh) | 2014-08-06 |
| CN103972300B true CN103972300B (zh) | 2015-09-30 |
Family
ID=51241591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410203708.7A Active CN103972300B (zh) | 2014-05-14 | 2014-05-14 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103972300B (zh) |
| WO (1) | WO2015172472A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972300B (zh) * | 2014-05-14 | 2015-09-30 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN105097948B (zh) * | 2015-08-14 | 2018-12-21 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示面板和装置 |
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| CN102867855A (zh) * | 2004-03-12 | 2013-01-09 | 独立行政法人科学技术振兴机构 | 薄膜晶体管及其制造方法 |
| CN103715096A (zh) * | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板及其制作方法 |
| CN203850308U (zh) * | 2014-05-14 | 2014-09-24 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及阵列基板、显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4415062B1 (ja) * | 2009-06-22 | 2010-02-17 | 富士フイルム株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US8395942B2 (en) * | 2010-05-17 | 2013-03-12 | Sandisk Technologies Inc. | Junctionless TFT NAND flash memory |
| CN103700707B (zh) * | 2013-12-18 | 2018-12-11 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制备方法、显示装置 |
| CN103972300B (zh) * | 2014-05-14 | 2015-09-30 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
-
2014
- 2014-05-14 CN CN201410203708.7A patent/CN103972300B/zh active Active
- 2014-09-10 WO PCT/CN2014/086237 patent/WO2015172472A1/zh active Application Filing
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| CN103715096A (zh) * | 2013-12-27 | 2014-04-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板及其制作方法 |
| CN203850308U (zh) * | 2014-05-14 | 2014-09-24 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及阵列基板、显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2015172472A1 (zh) | 2015-11-19 |
| CN103972300A (zh) | 2014-08-06 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |