TW201203524A - Junctionless TFT NAND flash memory - Google Patents

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TW201203524A
TW201203524A TW100117253A TW100117253A TW201203524A TW 201203524 A TW201203524 A TW 201203524A TW 100117253 A TW100117253 A TW 100117253A TW 100117253 A TW100117253 A TW 100117253A TW 201203524 A TW201203524 A TW 201203524A
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TW
Taiwan
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nand
memory
substrate
nand string
Prior art date
Application number
TW100117253A
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English (en)
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George Samachisa
Johann Alsmeier
Andrei Mihnea
Original Assignee
Sandisk Technologies Inc
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Description

201203524 六、發明說明： 【發明所屬之技術領域】 本發明係針對半導體裝置，特定而言係針對記憶體裝置 及其製造及使用方法。 【先前技術】 許多不同類型之記憶體裝置供諸如電腦、個人數位助理 (PDA)、數位相機及蜂巢式電話之電子裝置使用。該等記 憶體裝置包括（例如）隨機存取記憶體（ram)、唯讀記憶體 (ROM)、同步動態隨機存取記憶體（SDRAM)、動態隨機存 取記憶體（DRAM)及快閃記憶體，如（例如）美國專利第 5,677,556號及美國公開申請案2〇〇6/〇278913 Ai中所描 述，該兩者之全文以引用之方式併入本文中。 快閃s己憶體為可以電子方式重寫多次之一種類型的非揮 發性記憶體《典型之快閃記憶體裝置係基於具有類似於反 或（NOR)閘或反及（NAND)閘之架構的架構的金氧半場效電 晶體（MOSFET)技術》 可在NAND型或NOR型記憶體裝置中使用薄膜電晶體 (TFT)。與使用本體半導體材料作為基板之習知MOSFET不 同，TFT具有在介電層之上的薄膜半導體作用層，該介電 層可沈積於多種半導體基板、絕緣基板或導電基板之上。 NAND快閃記憶體裝置通常包括多個記憶體單元串。習 知記憶體單元串係製造於一基板（諸如，一口型矽基板）上。 P型基板中或該基板令之p井中之多個n+區充當該等單元之 源極區及汲極區。每一記憶體單元具有形成於穿隧介電層 155925.doc 201203524 之上且經組態以儲存電荷之浮動閘極。形成於在該等浮動 閘極之上的阻擋介電層之上的控制閘極用以控制該等記憶 體早元之讀取、寫入（程式化）或抹除程序。 NAND串之汲極側可經由一選擇電晶體連接至位元線。 NAND串之源極侧可經由另一選擇電晶體連接至源極線。 記憶體單元陣列之控制閘極在列方向上可充當字線。 可在該源極線處對記憶體單元順序地執行寫入操作。將 高電壓（約20 V)施加至選定記憶體單元之控制閘極。可在 位元線側將中間電壓（約10 V)施加至記憶體單元之控制閘 極及未選定字線。若將〇 V之電壓施加至該位元線，則電 位經傳輸至選定記憶體單元之没極，以引起自基板穿過介 電穿隧層至浮動閘極之電荷注入。在該電荷注入之後，該 選疋記憶體單元之臨限值在正方向上移位，且可經由其增 加之臨限電壓來識別該單元之狀態。中間電壓不會引起電 荷/主入且因此未選定單元具有不改變之臨限值。 可同時對複數個單元執行抹除操作。舉例而言，可將所 有控制閘極可設定為〇 V，且可將2〇 V之高電壓施加於ρ井 上。選擇閘極及位元線保持為浮動的。浮動閘極中之負電 荷因此可釋放至基板，且臨限值移位至負方向。 在讀取操作期間，可將0.1 VL.2 V之電屋施加至位元 線X及未選疋NAND記憶體區塊中之單元的控制閘極及選 擇閘極，且將〇 v之電壓施加至源極線及選定記憶體單元 之控制間;f亟’而選定難仙記憶體區塊中之未選定字線具 有約3 V至8 v之電壓。若在選定單元處偵測到電流，則將 155925.doc 201203524 该選定早元讀取為「1」狀態。 【發明内容】 在一實施例中，一種非揮發性記憶體裝置包括至少一無 接面電晶體及一儲存區。該無接面電晶體包括具有小於 100奈米之至少兩個尺寸之一無接面重摻雜之半導體通 道。 【實施方式】 以下文獻（其揭示内容之全文以引用之方式併入本文中） 可用於理解及實踐本文中所描述之實施例：美國專利申請 公開案第2006/0278913 A1號；美國專利第5,677,556號；及 Colinge等人之「Nanowire transistors without junctions」，自 然奈米技術，2010年2月2 1號。 圖1為使用無接面電晶體之NAND快閃型記憶體裝置1 〇〇 之一實施例的透視圖。可在半導體基板1 〇2或任何其他基 板上製造該裝置100。該基板1〇2可為此項技術中已知之任 何半導體基板’诸如早晶梦、IV-1V化合物（諸如，碎鍺或 碳化矽）、III-V化合物、II-VI化合物、此等基板之上的磊 晶層或任何其他半導體材料或非半導體材料（諸如，玻 璃、塑膠、金屬或陶瓷基板）。該基板可包括製造於其上 之積體電路，諸如用於記憶體裝置之CMOS驅動器電路及/ 或電極。 舉例而言’在圖1中展示了用於TFT型記憶體裝置之絕 緣體上半導體（SOI)結構。該半導體基板1 〇2可為p型梦基 板或η型矽基板。亦可在基板1〇2之上或基板1〇2中建置用 155925.doc 201203524 於控制記憶體裝置100之CMOS驅動器電路。在基板1〇2之 上形成絕緣層104，諸如BOX氧化物層或另一合適絕緣 層。在s亥絕緣層之上形成複數個無接面半導體通道區 106。如本文中所使用，術語「無接面」意謂在電晶體之 邊界中通道缺乏摻雜之p-n接面。然而，該通道可含有相 同導電類型之較高及較低摻雜區。
該等通道區可由任何合適之半導體材料（諸如，矽、 鍺、矽鍺、碳化矽、III-V半導體材料（諸如，GaAs、GaN 等）、II-VI半導體材料（諸如，ZnSe等））製成。亦可使用其 他半導體材料，諸如半導體碳奈米管。 該半導體材料可為單晶的、多晶的或非晶的。對於s〇i 型製程而言，將半導體材料1〇6沈積為非晶矽或多晶矽且 接著使用熱退火或雷射退火來結晶或再結晶。或者，可在 單晶半導體基板中或在直接處於單晶基板之表面上的單晶 層中形成通道106 » 該等通道106可藉由以下步驟來形成：沈積一半導體 層，繼之以將該半導體層光微影圖案化（例如，遮罩及蝕 刻）成伸長或條帶狀通道1〇6。較佳地，每一通道1〇6包含 一半導體奈来線，該半導體奈米線係藉由上文所描述之光 微影圖案化或藉由以奈米線形式在單獨基板上生長繼之以 將該奈米線轉移至裝置基板1〇2來形成。因此，該等半導 體通道較佳為窄的且可具有小於1〇〇奈米之兩個尺寸。舉 例而言，通道106可為具有2奈米至2〇奈米之高度、5奈米 至50奈米之寬度、大於50奈米（諸如，大於1〇〇奈米）之長度 155925.doc 201203524 的奈米線通道。 該等通道106較佳沿其伸長 ,Π霄質上均勻地摻雜（例 如，η型或ρ型摻雜）。較佳地，η , 〇6 5 @ 1摻雜或P型摻雜每一通 道隐簡併。簡併半導體為具有高 ievel)以使得材料更類似金屬而 主道妙思作用（相比作為半導體）的 +導體。在足夠尚之雜質濃度下，個別雜質原子可變為足 夠接近之㈣者以使得其摻雜程度合併成㈣能帶，且此 系統之行為停止展示半導體之典型特質，例如，其電導率 隨溫度之增加。另一方面，簡併半導體仍具有遠少於真正 金屬之電荷載流子，使得其行為在許多方面處於半導體與 金屬中間。 儘管簡併摻雜程度針對不同半導體而變化，但（例如）對 於即’摻雜有卜域/咖之修言，該推雜程 度可為至少2WW，或心嗜1W，較佳在_19咖3 至5x1019 cm·3之範圍内。 如圖1中所展示，複數個電荷儲存區107定位於每一通道 之上每一電荷儲存區107包含一介電隔離浮動閘極、一 個氧化物-氮化物-氧化物電荷收集膜（〇N〇 ctf)或導電奈 米點（諸如，絕緣基質中之金屬奈米點）中之一者。對於浮 動閘極型電荷儲存區而言，只要浮動閘極之功函數允許電 子/主入且該功函數影響裝置之臨限值，即可使用任何合適 的材料’諸如多晶矽。 在為專電％儲存區1〇7之上及在該等通道1〇6之上形成複 數個控制閘電極1 。該等控制閘電極可由任何合適的導 J55925.doc 201203524 • , 電材料（諸如，多晶石夕或金屬）製成。舉例而言，金屬電極 可包含鎢、銅、鋁、鈕、鈦、鈷、氮化鈦或其合金。在一 些實施例中，鎢為較佳的以允許在相對較高溫度下之處 理。在一些其他實施例中，銅或鋁為較佳材料。可包括障 壁層及黏著層，諸如TiN層。選擇控制閉極材料以具有不 利於自該控制閘極之電子注入之功函數。 如圖1中所展示，NAND快閃記憶體裝置1〇〇包括至少一 個NAND串。舉例而言，展示了三個鄰近Nand串。每一 NAND串包括無接面重摻雜之半導體通道1〇6 '鄰近於該通 道之複數個控制閘電極1 〇8，及定位於該通道與該複數個 控制閘電極中之每一者之間的複數個電荷儲存區1〇7中之 一者。舉例而言，如圖丨中所展示，每一 nand串包括六個 控制閘極108。 可將每一 NAND串視為複數個無接面薄膜電晶體，其含 有一共同無接面奈米線通道106及該通道106與每一控制閘 極108之間的電荷儲存區1〇7。與習知電晶體相比較，奈米 線通道缺乏摻雜之p_n接面（亦即，源極或汲極擴散此等 無接面電晶體亦已知為閘控電阻器。 通道106具有奈米尺度之橫截面尺寸，使得施加至控制 閘電極之約為-3 V至3 V之電壓可空乏自由載流子或引起 通道中之反轉。若通道中不存在偏壓場或電場’則通道可 為導電的或「接通的」。因此，該通道為閘控的（亦即，藉 由閘極控制）且可在無需擴散接面之情況下在接通狀態與 斷開狀態之間切換。 155925.doc 201203524 圖1之記憶體裝置100為「水平」型二維NAND快閃記憶 體裝置。每一 NAND串實質上平行於基板1〇2之主表面1〇~3 而定位。換言之，每一通道在平行於此主表面1〇3之方向 上伸長。 無接面TFT結構包含空乏型（n+主體）單元電晶體。在無 接面及所得摻雜擴散之情況下，可減小短通道效應，且該 結構可知：比率縮放至低於2〇奈米。如以下將描述的，三維 5己憶體裝置亦可使用根據本發明之實施例之無接面電晶 體。 具有無接面電晶體之三維結構有利地不受典型三維裝置 之熱積存（thermal budget)影響。換言之，在典型之三維裝 置中，每一裝置層級包括摻雜劑離子植入，繼之以活化退 火。每一較高裝置層、級中之活化退火負自地影響較低層級 中之摻雜劑分佈。在使用無接面裝置之情況下，可避免活 化退火。 此外，當在記憶體單元中包括輕微摻雜之擴散時，串聯 電阻可在程式化/抹除循環期間歸因於控制閘極之間的電 荷收集而增加。因此，重摻雜之無接面NAND快閃串亦有 利地在串聯電阻方面具有較少降級。 無接面NAND快閃記憶體裝置之其他優勢包括（例如）低 縱橫比作用區域及控制閘極程序（與習知NAND快閃記憶體 相同之程式化及讀取）、改良之耦合比（例如，至少為約〇5 之比率）及在絕緣體上矽（S0I)中建置之n主體TFT nand快 閃記憶體。η主體亦有利於如以下將描述之3D垂直ΝΑΝ〇 155925.doc 201203524 整合。然而，應注意，因為抹除電位沿„型主體而降落， 所以需要修改之抹除操作。 圖2A及圖2B為說明記憶體裝置2〇〇中之順序抹除操作的 示意圖。圖2A展示水平]^八>^〇裝置（諸如，圖i之裝置）之記 憶體單元串的橫截面圖。圖2B展示耦接在一起之複數個 (例如’兩個）記憶體串的電路示意圖。 記憶體裝置200包含第一存取閘電極（亦稱為選擇閘電 極），諸如鄰近於通道204之一端（例如，源極側）之源極側 選擇閘電極202。記憶體裝置2〇〇可包含如圖2B中所說明之 複數個記憶體争。 第一存取閘電極202可定位於源極側處以用於選擇（例 如）複數個控制閘電極208。可將具有共同通道218之該複 數個控制閘電極208分組成複數個串。 第二存取閘電極（例如，汲極選擇閘電極）21〇可鄰近於 該通道204之另一端（汲極側）而定位。複數個電荷儲存區 216中之一者定位於通道2〇4與複數個控制閘電極中之 母者之間。無電何儲存區定位於存取閘電極2〇2、210與 通道204之間。 δ己憶體裝置200進一步包含接觸通道2〇4之鄰近於第一存 取閘電極202之第一端（源極側）的第一接點212，及電接觸 通道204之鄰近於第二存取閘電極21〇之第二端（汲極側）的 第二接點214。第一接點212及第二接點214可由金屬或重 摻雜之η++半導體層製成。如所展示之記憶體裝置2〇〇之 NAND串包含經由無接面半導體通道2〇4彼此耦接之一串記 155925.doc -10- 201203524 憶體單元。 如圖2A及圖2B中所展示，可藉由以下步驟來順序地抹 除該串.將抹除電壓Verase施加至該串記憶體單元中之一者 的控制閘極208，而將零伏特施加至剩餘記憶體單元之控 制開極’同時將該抹除電壓施加至源電極212及存取閘電 極202 ’及使汲極存取閘電極21 〇浮動。 自源極側開始，使控制閘極自0伏特逐步提昇至Verase(抹 除電壓）。允許汲電極（亦即，位元線）2丨4浮動^ yerase可為 5 V至20 V，諸如，1〇 ¥至15 v。舉例而言，在Tstep=1時， 將源極線212及鄰近於該源極線212之選擇電晶體之閘極 202兩者加偏壓至Verase，且將所有單元之控制閘極加偏壓 為0 V。對於第一單元2〇8(亦即，最接近於源極線212之單 兀）而言’因為通道電壓為Verase且VCG=〇，所以抹除第一單 元208。未抹除其他單元，此係因為高通道電壓不可 在VCG=0之情況下傳播越過第一單元2〇8，在八邮=2時，第 一單元208使其控制閘極電位自0 V切換至Verase，而其他單 元之控制閘極保持在〇 V。因此，通道電壓Verase傳播越過 第一單兀208,且抹除第二單元。隨著在^叫^及斗時控制 閘極電位在自源極至汲極之方向上自〇 V逐漸切換至 Verase ’順序地抹除第三單元及第四單元。 圖2C及圖2D為說明針對基於n型通道240之NAND串220 之分別在正電壓及負電壓情況下的例示性抹除序列的示意 性電路圊。圖2C為說明上文關於圖2A及圖2B所描述之順 序抹除操作之變體的示意圖，而圖2D為說明上文關於圖 155925.doc -11- 201203524 2A及圖2B所描述之替代順序抹除操作的示意圖。該串22〇 包括一源極線222、一源極側選擇（亦即，存取）閘極224及 四個單元228、230、232、234之控制閘電極226。 在圖2C中，在第一抹除序列（列「u」）中，將施加 至源極線2 2 2及源極選擇閘極2 2 4。將0伏特施加至第一單 元228之控制閘極。其他單元230至234具有可允許為浮動 之控制閘極。在此種狀況下，藉由儲存於第一單元228之 儲存區中的電子穿隧穿過穿隧介電層且至通道24〇中來抹 除第一單元228。第一單元228與源極線222之間的通道為 「開放的」，此係因為選擇閘極224上如源極線222般施加 有Verase。因此，自第一單元228之儲存區注入之電子可流 經通道240而至源極線222。 在下一序列（列「iii」）中，源極線222、源極選擇閘極 224及第一單元228之控制閘極上施加有將〇 v施加 至第二單元230之控制閘極，而允許剩餘單元232、234之 控制閘極浮動《在此種狀況下，抹除第二單元23〇。因 此，可將Verase順序地施加至單元228、230、 ，直至抹 除串220中之最後單元為止。 對於基於p型通道之NAND串而言，可應用相同序列，但 電壓之極性將改變為負。具體而t，p型通道在抹除時發 射電子，且因此應在Verase下反轉。因此，摻雜濃度不應遠 高於簡併之開始濃度，亦即，該摻雜濃度不應大於約ι〇〗9 cm'3 〇 總而言之，圖2C之方法包括將抹除電壓施加至NAND串 155925.doc •12- 201203524 220之源極線222，實質上同時將該抹除電壓施加至NAND 串之源極側存取閘極224，及抹除鄰近於源極側存取閉極 224而定位之第一記憶體單元228，該抹除係藉由以下步驟 來進行.將零伏特施加至第一記憶體單元228之控制閘 極，而允許NAND串220之剩餘記憶體單元230至234之控制 閘極226浮動》該方法亦包括抹除鄰近於第一記憶體單元 228而定位之第二記憶體單元23〇，該抹除係藉由以下步驟 來進行：將抹除電壓施加至第一記憶體單元228之控制閘 極226，及將零伏特施加至第二記憶體單元23〇之控制閘極 226，而允串之剩餘記憶體單元232、234之控制閘 極浮動。該方法進一步包括抹除NAND串之鄰近於第二記 憶體單元而定位的第三記憶體單元232，該抹除係藉由以 下步驟來進行：將抹除電壓施加至第一記憶體單元228及 第二記憶體單元230之控制閘極226，將零伏特施加至第三 圮憶體單7L232之控制閘極226，及使最後單元234之控制 閘極浮動《接著重複該程序以抹除最後單元234 〇 可在抹除第一記憶體單元、第二記憶體單元、第三記憶 體單元及第四記憶體單元228至234之步驟期間將抹除電壓 連續地施加或再施加串之源極線222&ναν〇串之 源極側存取閘極224。該抹除電壓包含針對n型摻雜通道之 正電壓（例如，10 V至20 V)或針對ρ型摻雜通道之負電壓 (例如 ’ -10 \^至 _2〇 ν)。 在此抹除方法中，未選定區塊之源極選擇閘極保持在低 電壓，（例如，小於4 V)，而共同陣列源電極升高至高正電 155925.doc 13 201203524 壓verase。因此，選擇閘極氧化物必須足夠厚以对受順序抹 除操作及循環期間的隨之而來的高電壓應力而不降級。 在圖2D中，展示了替代順序抹除方法。在第一序列（列 「u」）中，將負電壓-Verase施加至鄰近於沒極選擇閘極242 之單元234之控制閘極。將1 v至2 V之電壓施加至汲極選 擇閘極242。將0 V施加至通道及源極選擇閘極224。將〇 v 施加至其他單元230、228、232之控制閘極。在此種狀況 下，抹除單元234。在下一序列（行「山」）中，將_Verasjfc 加至單元232之控制閘極，而將〇 v施加至其他單元228、 230、234及源極選擇閘極224。在此種狀況下，抹除單元 232。因此可自汲極側順序地抹除NAND串22〇。對於p型基 板而S ’電壓之極性將為相反的’而序列保持相同。 總而言之，抹除方法包括將零伏特施加至通道，將零伏 特施加至源極側存取閘極224，將（例如）丨乂至2 乂之電壓施 加至NAND串之汲極側存取閘極242,抹除鄰近於汲極側存 取閘極242而定位之第一記憶體單元234，該抹除係藉由以 下步驟來進行.將抹除電壓施加至第一記憶體單元234之 控制閘極，而將零伏特施加至NAND串之剩餘記憶體單元 228至232之控制閘極。該方法亦包括抹除串之鄰近 . 於第一 5己憶體單元234而定位之第二記憶體單元232，該抹 除係藉由以下步驟來進行：將抹除電壓施加至第二記憶體 單兀232之控制閘極，而將零伏特施加至nand串之剩餘記 憶體單元228、23G、234之控制閘極。該方法亦包括抹除 鄰近於第一圮憶體單元232而定位之第三記憶體單元23〇， 155925.doc -14 · 201203524 該抹除係藉由以下步驟來 - 進仃.將抹除電壓施加至第三記 心早兀I制㈣’㈣零伏特施加至剩餘記憶體單元 :28、232，、234之控制間極。可使用與上文所描述之方法 相同的方法來抹除第四記憶體單元228。 如同先前實施例，在袜除第-記憶體單元、第二記憶體 早凡及第三記憶體單元之步驟期間，將零伏特施加或再施 力至通道及NAND串之源極側存取閘極，且將^ 乂至2 v之 電壓施加或再施加至财_串之沒極側存取閘極。該抹除 電塵包含針對n型摻雜通道之負電壓或針對P型摻雜通道之 正電壓。 在抹除記㈣單元之―列之後且在該抹除繼續進行至下 歹J之前可對剛被抹除之該列應用抹除驗證操作。該抹 除驗證操作可為（例如）讀取記Μ單元之該n㈣ 中之成功抹除得以驗證’則抹除下ϋ接著it行驗證。 若該列未通㈣抹除驗證，則可（❹）藉由再次用脈衝調 整至較高電壓而再次單獨抹除該列。與習知NAND記憶體 裝置_之在已對記憶體單元之整個區塊應用抹除操作之後 執行抹除驗證的抹除驗證程序相比，此情形可有利地節省 時間。在習知NAND記憶體裝置中，若整個區塊之抹除驗 證程序未能通過，則將無法知曉哪—列需要額外抹除，且 因此將必須使用升高之電壓以大的時間花f為代價來再次 抹除所有列。 圖3A及圖3B為說明記憶體裝置3〇〇中之字線抹除操作⑽ 如，隨機單一字線抹除操作）的示意圖。該單一字線程序 155925.doc -15· 201203524 可能用於抹除及程式化兩者。舉例而言，可藉由以下步驟 來抹除包括單元搬之單—選定串或列中之所有單元：將·
Ve⑽（約負10 V至負20 v)施加至單元3〇2之控制閉極，將 具有比verase低之絕對值之Vpass(約6 ¥至8 v)施加至剩餘記 憶體單元之控制閘極，將〇 V施加至通道之源極側及沒極 側（分別經由源極線及位元線），及將小電壓v。^(約i 乂至2 V，其具有比Vpass小之絕對值）施加至源極及汲極選擇（亦 即，存取）閘極。如所展示，若通道為p型而非〇型，則可 使用正Verase »此方法尤其適合於具有奈米點電荷儲存區之 裝置。 圖4為在每一裝置層級中含有水平naND串之單體、三維 N AND §己憶體裝置400的橫截面圖。為了製造該裝置，可在 基板402之主表面上形成諸如氧化物層4〇4之絕緣層。可在 氧化物層406之上形成半導體層，且接著將該半導體層圖 案化成伸長之經高度η摻雜的TFT通道區域406，該等TFT 通道區域406可具有奈米線形狀且實質上平行於基板4〇2之 主表面而延伸。可在通道406之上形成諸如氧化矽層之穿 隨介電層408。可在穿隧介電層408之上形成複數個電荷储 存區410。區410可包含金屬浮動閘極或導電奈米點。可使 用光微影圖案化將區410及層408圖案化成離散區。 接著，使用該複數個電荷儲存區410作為遮罩來在通道 4〇6中形成底切412，藉此相對於儲存區410將通道4〇6之寬 度變窄。可藉由使用液體蝕刻介質之選擇性濕式餘刻來形 成該底切，該選擇性濕式蝕刻越過介電層408或電荷儲存 155925.doc •16· 201203524 區410之半導體材料而選擇性地蝕刻通道4〇6之半導體材 料。該底切具有2奈米至15奈米之寬度，諸如2奈米至⑺奈 米。因此，該複數個電荷儲存區4〇8中之每一者之懸垂部 分414懸垂於通道406之上。 接著在該複數個電荷儲存區41〇之上形成阻擋介電層 4i6(諸如’氧化石夕層），使得阻擋介電層416填充在該複數 個電荷儲存區410中之每一者之懸垂部分4 i 4及穿隨介電層 408下方的空間（亦即’底切）412。接著可藉由沈積導電層 及將其圖案化成閘極條帶（如圖！中所展示）而在阻播介電層 416之上形成複數個控制閘極41卜此完成了第一裝置層級 421 ° 可重複以上步驟來形成兩個或兩個以上裝置層級d、 422之單體、三維陣列。每―裝置層級包括平行於基板術 之主表面之一或多個水平NAND串。 η摻雜之TFT通道之變窄寬度有助於通道變得完全空 乏，藉此改良耦合比》該裝置之耦合比可為（例如）至少 〇·5。先前技術之奈米快閃記憶體裝置或薄金屬片浮動閘 極記憶體裝置歸因於低耦合比而遭受低程式化/抹除窗。 在形成底切之後可在浮動閘極之上形成淺溝槽隔離（sti) 填充物（諸如，氧化矽填充物）且填充該等底切區域。接著 可在STI層416之上形成控制閘極層4丨8。 圖5為包含實質上垂直於基板之主表面504而定位之複數 個NAND串502的垂直堆疊之三維無接面NAND記憶體裝置 500的示意性電路圖。在此種狀況下，串502之通道實 155925.doc 201203524 質上垂直於基板之主表面504而延伸。複數個控制閘電極 508亦在實質上垂直於基板之主表面504之方向上堆疊。 如圖5中所展示之該複數個串5〇2在實質上垂直於基板之 主表面5〇4之方向上堆疊。該複數個NAND串5〇2中之每一 者包含實質上垂直於基板之主表面504而延伸的通道5〇6、 在實質上垂直於基板之主表面504之方向上堆疊的複數個 控制閘電極508 ’及鄰近於通道506之每一各別端之存取閘 電極510。無閘極半導體（例如’ η型多晶石夕）轉移區512可定 位於鄰近NAND串502之通道的鄰近端之間。可連接鄰近於 基板之主表面504之兩個串502，藉此形成較長串。 一次處理3D NAND結構之多個η層堆疊係困難的β詳言 之’因為習知記憶體裝置使用ρ型主體，所以不易反轉轉 移區。電荷收集問題在轉移區中受到加劇。根據本發明之 實施例之無接面記憶體裝置可使用重摻雜之η型主體，藉 此在使用ρ型主體時解決該等問題。 在無接面NAND記憶體裝置中’個別記憶體單元經由 NAND串之其他記憶體單元而連接至位元線（金屬線）。因 此，總的串電導受限於鄰近閘極堆疊之間的單元區之電導 率，且通道不可藉由施加於未選定字線上之讀取電壓 (Vread)而容易地接通。相比較而言，電晶體之源極及汲極 常常連接至金屬線，因此可藉由適當裝置及電路佈局來使 自電晶體通道至金屬線之連接路徑的電阻最小化。邏輯及 類比電路中之M0SFET經設計以在其正常操作期間不將電 子發射於圍繞介電層中。相比之下，f要Nani^元將電 155925.doc -18- 201203524 子發射至電荷儲存節點（諸如，浮動閘極、奈米點或電荷 儲存層）及自該等電荷儲存節點發射電子。此等所發射之 電子可在程式化/抹除循環期間積聚於閘極堆疊之間的介 電層中’從而引起串電流降級。 根據本發明之實施例之其他設計考慮事項包括通道中之 摻雜程度。若該摻雜太低，則歸因於與低摻雜相關聯之低 電導率及在電耦接相鄰單元方面所導致之困難，串 可能難以抹除且可在程式化/抹除循環之後傾向於抹除降 級0 包括閘極堆疊之間㈣之貫穿整個串_換雜之通道允 許NAND串在具有較低循環誘發降級之情況下更容易地抹 除。 雖然上文描述了 NAND快閃型裝置，但在本發明之另一 實施例中，記憶體襄置可包含所謂的電阻率切換之非揮發 性記憶體裝置（有時亦稱為ReRAM裝置）。一例示性裝置展 示於圖6中。非揮發性記憶體單元6〇〇包括與儲存元件 串聯而疋位之無接面電晶體61〇操縱元件。電晶體6丨〇及儲 存凡件618係安置於兩個電極6〇1與6〇2之間。 、電阻率切換材料包含以下各者中之至少一者：熔絲、反 炫絲介電質、可切換金屬氧化物(例如，氧化鎳或氧化 鈒）、複合金屬氧化物層、碳奈米管材料、石墨薄膜電阻 率可刀換材料、碳電阻率可切換材料、相 元件或可切換聚合物材料。 電橋 作為-非限制性實例，圖6說明根據本發明之一實施例 155925.doc 19 201203524 形成之記憶體單元的透視圖。底部導體6〇ι由導電材料⑽ 如，嫣）形成’且在第一方向上延伸。在底部導體術中可 包括障壁層及黏著層（諸如’训層）。無接面電晶體㈣含 有垂直於底部導體601而延伸之呈奈米線形狀之無接面通 道。通道端112' 116在圖6中可見。該通道之中間部分由 圓形環繞式控制閘極114覆蓋。 電阻率切換層618係安置於電晶體6ι〇之上或下方。頂部 導體602可以相同方式且由與底部導體6〇ι相同之材料： 成，且在不同於第-方向之第二方向上延伸。電晶體㈣ 垂直地安置於底部導體601與頂部導體6〇2之間。 電晶體及儲存元件可具有如圖6中所說明之圓柱形形 狀，或除圓柱形之外的形狀。對於包含二極體及金屬氧化 物之電阻率切換記憶體單元之設計的詳細描述，參看(例 如）靡5年5月9號申請之美國專利申請案第ιι/ΐ25州號 (其對應於Herner等人之美國公聞由咬 四A開申凊案第2006/0250836 號）及2006年3月31號申請之美國專利申請案第ιι/395 995 號（其對應於Herner等人之美國專利公開申妹案第 麵025觀號），該等中請案中之每—者在此以引用'之方 式併入。 圖6中所展示之上述記憶體單元可定位於—記憶體層級 裝置中m可在第-記憶體層級上方形成額外記憶 體層級以形成單體三維記憶體陣列。在一些實施例中，可 在記憶體層級之間共用導體；亦即，圖6中所展示之頂部 導體602將充當下-記憶體層級之底部導體。在其他實施 155925.doc •20· 201203524 歹，在第一記憶體層級上方形成層間介電質，平坦化該 層間介雷習夕主π 表面，且第二記憶體層級之建構在此經平坦 化之層間介電質上開始而不共用導體。 單體—維5己憶體陣列為多個記憶體層級形成於單一基板 (諸如，晶圓)上方而無介入基板的記憶體陣列。直接在現 有之或多個層級的層之上沈積或生長形成一記憶體層級 之層。相比之下，如在Uedy之美國專利第5,915，167號
Three dimensional structure memory」中，藉由在單獨基 板上形成记憶體層級及在記憶體層級之頂上將記憶體層級 彼此黏附來建構堆疊之記憶體°可在結合之前薄化基板或 自5己憶體層級移除基板，但由於記憶體層級最初係在單獨 基板之上形成，故此等記憶體並非真正的單體三維記憶體 陣列。 在基板上方形成之單體三維記憶體陣列包含以第一高度 在基板上方形成之至少一第一記憶體層級及以不同於第一 同度之第二高度形成之第二記憶體層級。在此多層級陣列 t，可在基板上方形成三個、四個、八個或甚至任何數目 個記憶體層級^ 雖然别文參考特定較佳實施例，但應理解，本發明不限 於此。一般熟習此項技術者應想到，可對所揭示之實施例 進行各種修改，且此等修改意欲在本發明之範疇内。本文 中所引證之所有公開案、專利申請案及專利之全文以引用 之方式併入本文中。 【圖式簡單說明】 155925.doc •21- 201203524 圖1為根據本發明之一實施例之一 2D NAND記憶體裝置 的透視圖； 圖2A至2B及圖2C至2D為說明根據本發明之實施例之記 憶體裝置中的順序抹除操作的示意圖； 圖3 A及3 B為說明根據本發明之另一實施例之記憶體裝 置中的字線抹除操作的示意圖； 圖4為根據本發明之另一實施例之記憶體裝置的側視橫 截面圖； 圖5為根據本發明之另一實施例的3 d垂直堆疊之無接面 NAND記憶體裝置的示意圖；及 圖6為根據本發明之另一實施例之電阻率切換型記憶體 裝置的透視圖。 【主要元件符號說明】 100 NAND快閃型記憶體裝置 102 半導體基板 103 基板之主表面 104 絕緣層 106 無接面半導體通道區/無接面重摻雜之半導體 通道/無接面奈米線通道 107 電荷儲存區 108 控制閘電極/控制閘極 112 通道端 114 圓形環繞式控制閘極 116 通道端 155925.doc -22- 201203524 200 200 202 204 208 210 212 214 216 218 220 222 224 226 228 230 232 234 240 242 300 302 400 記憶體裝置 記憶體裝置 源極側選擇閑電極/第一存取閘電極 無接面半導體通道 控制閘電極/控制閘極 没極存取閘電極/第二存取閘電極/汲極側選擇 閘電極 第一接點/源電極/源極線 第二接點/汲電極 電荷儲存區 共同通道 NAND 串 源極線 源極側選擇閘極/源極側存取閘極 控制閘極 第一記憶體單元 記憶體單元 記憶體單元 記憶體單元 η型通道 汲極選擇閘極/汲極側存取閘極 記憶體裝置 早70 單體、三維NAND記憶體裝置 155925.doc •23- 201203524 402 404 406 408 410 412 414 416 418 421 422 500 502 504 506 508 510 512 600 601 602 610 618 基板 氧化物層 伸長之高度η摻雜之TFT通道區域 穿隧介電層 電荷儲存區 底切 懸垂部分 阻擋介電層 控制閘極 第一裝置層級 第二裝置層級 垂直堆疊之三維無接面NAND記憶體裝置 NAND 串 基板之主表面 通道 控制閘電極 存取閘電極 無閘極半導體轉移區 非揮發性記憶體單元 電極/底部導體 電極/頂部導體 無接面電晶體 儲存元件 155925.doc • 24·

Claims (1)

  1. 201203524 七、申請專利範圍： 1. 一種非揮發性記憶體裝置，其包含： 至少一無接面電晶體；及 一儲存區； 其中該無接面電晶體包含具有小於1〇〇奈米之至少兩 個尺寸的一無接面重摻雜之半導體通道。 2 ·如睛求項1之非揮發性兰p橋 们。己11體裝置，其中該重摻雜之半 導體通道經η型摻雜或p型摻雜至簡併。 3_如請求項2之非揮發性記憶體裝置，其中該半導體通道 為定位於—絕緣層之上的-多晶或單晶半導體通道，且 該電晶體包含一無接面薄膜電晶體。 4.如請求項！之非揮發性記憶體裝置，其中該通道為具有2 奈米至20奈米之一高度、5奈米至5〇奈米之一寬度及大 於50奈米之一長度的一奈米線通道。 5. 如請求項4之非揮發性記憶體裝置，其中在該電晶體中 該無接面奈米線通道缺乏一摻雜之ρ_η接面。 6. 如請求項1之非揮發性記憶體裝置，#中該記憶體裝置 包含一 NAND快閃記憶體裝置。 7. 如請求項6之非揮發性記憶體裝置，其中該NAND快閃記 憶體裝置包含至少-NAND串，該NANM包含該無接面 重摻雜之半導體通道、鄰近於該通道之複數個控制閘電 極’及定位於該通道與該複數個控制閘電極中之每一者 之間的複數個電荷儲存區中之—者。 8.如請求項7之非揮發性記憶體裝置，其令每一電荷儲存 155925.doc 201203524 區包3彳電隔離浮動閉極、一個氧化物-氣化物氧化 物電荷收集膜或導電奈米點中之一者。 9·如請求項8之非揮發性記憶體裝置，其中該至少一 ΝΑΝ〇 串包含實質上平行於-基板之—主表面而定位的一第一 NAND串，該第-NAND串係定位於該基板之該主表面之 上。 10. 如請求項9之非揮發性記憶體裝置’其中該通道具有比 每一電荷儲存區寬度窄之一寬度。 11. 如明求項9之非揮發性記憶體裝置，其中： s玄至少一 NAND串進—步包含一第二NAND串，該第二 NAND串係實質上平行於該基板之該主表面而定位；且 該第二NAND _係定位於該第一 NAND串之上以形成 NAND串之一單體三維陣列。 12. 如請求項8之非揮發性記憶體裝置，其中該至少一 nand 串包含實質上垂直於一基板之一主表面而定位的一 NAND串，該NAND串係定位於該基板之該主表面之上。 13. 如請求項12之非揮發性記憶體裝置，其中該通道實質上 垂直於該基板之該主表面而延伸’且該複數個控制閘電 極k在貫質上垂直於該基板之該主表面之一方向上堆 疊。 14. 如請求項Π之非揮發性記憶體裝置，其進—步包含： 一第一存取閘電極’其鄰近於該通道而定位於該主基 板表面上方及該複數個控制閘電極下方； 一第二存取閘電極’其鄰近於該通道而定位於該主基 155925.doc 201203524 板表面上方及該複數個控制閘電極上方； 一第一接點，其電接觸該通道之鄰近於該第一存取閘 電極之一第一端；及 一第二接點，其電接觸該通道之鄰近於該第二存取閘 電極之一第二端。 15.如請求項12之非揮發性記憶體裝置，其進一步包含： 複數個NAND串，該複數個NAND串在實質上垂直於 該基板之該主表面之一方向上堆疊； 該複數個NAND串令之每一者包含實質上垂直於一基 板之該主表面而延伸的該通道、在實質上垂直於一基板 之該主表面之該方向上堆疊的該複數個控制間電極；及 鄰近於該通道之每-各別端之存取閘電極；及 一無間極11型多晶石夕轉移區’其定位於鄰近NAND串之 通道的鄰近端之間。 16.如請求項〗之非揮發性記憶 面電晶體包含該記憶體裝置 包含一電阻率切換材料。 體裝置，其中該至少一無接 之一操縱裝置，且該儲存區 性記憶體裝置，其中： 阻率切換材料係電串聯地定位於 兩 17.如請求項16之非揮發 該操縱裝置及該電 個電極之間；且 “電阻率切換材料包含以下各者令之至少一者：一熔 ，4、反炫絲介電曾、 物層、碳夺…从換金屬氧化物、複合金屬氧化 電阻率可:： 墨薄膜電阻率可切換材料、碳 刀換材料、相變材料、導電橋元件，或可切換 155925.doc 201203524 聚合物材料。 18. 19. 20. 一種垂直三維NAND記憶體裝置，其包含： 一基板’其具有一主表面； 一無接面半導體通道，其管晳 丹貫質上垂直於該基板之該主 表面而延伸； 複數個控制閘電極，該複數個控制閑電極在實質上垂 直於一基板之該主表面之一方向上堆疊；及 複數個電荷儲存區中之—老，i T ^耆其疋位於該通道與該複 數個控制閘電極中之每一者之間。 如請求項18之裝置，其中： 每一電荷儲存區包含一介電隔離浮動閘極、一個氧化 物-氮化物-氧化物電荷收集膜或導電奈米點中之一者；且 該半導體通道包含一重摻雜之η型半導體通道。 如請求項19之裝置，其進一步包含： 第存取閘電極，其鄰近於該通道而定位於該主基 板表面上方及該複數個控制閘電極下方； 一第二存取閘電極，其鄰近於該通道而定位於該主基 板表面上方及該複數個控制閘電極上方； 一第—接點，其電接觸該通道之鄰近於該第一存取閘 電極之—第一端； 第一接點，其電接觸該通道之鄰近於6衾第二存取閘 電極之—第二端；及 與該通道之一中間區相比，第一端區及第二端區經較 高η型摻雜。 155925.doc 201203524 21.如請求項20之裝置，其進一步包含： 複數個NAND串，該複數個NAND串係在實質上垂直 於該基板之該主表面之一方向上堆疊； 該複數個NAND串令之每一者包含實質上垂直於一基 板之該主表面而延伸的該通道、在實質上垂直於一基板 之該主表面之該方向上堆疊的該複數個控制閘電極；及 鄰近於該通道之每一各別端之存取閘電極，·及 一無閘極n型多晶矽轉移區，其定位於鄰近NAND串之 通道的鄰近端之間。 22. —種NAND記憶體裝置，其包含： 一伸長半導體通道層，其具有2奈米至2〇奈米之一高 度、5奈米至50奈米之一寬度及大於5〇奈米之一長度， 該半導體通道經n型摻雜或p型摻雜至簡併； 複數個電荷儲存區，該複數個電荷儲存區鄰近於該通 道而定位；及 複數個控制閘電極，該複數個控制閘電極鄰近於該複 數個儲存區中之一各別者而定位。 23. 如請求項22之記憶體裝置，其中該通道層沿其伸長方向 實質上經均勻摻雜。 24. 如請求項23之記憶體裝置，其中該通道包含具有至少 2x10 8 em3之摻雜程度的η摻雜半導體。 25. 如請求項24之記憶體裝置，其中該通道、該複數個電荷 儲存區及該複數個控制閘電極形成複數個記憶體單元， 且其中沿該通道在該複數個記憶體單元中之至少兩者之 I55925.doc 201203524 間不存在p-n接面》 如請㈣22之記憶體裝置中在該通道中該複數個記 憶體單兀中之至少-者缺之一摻雜之ρ·η接面。 27. —種NAND記憶體裝置，其包含： 一基板，其具有一主表面； 一無接面半㈣通道，其實質上平行於該基板之該主 表面而延伸； 複數個控制閘電極，兮·避叙u 电徑°亥锼數個控制閘電極在實質上斗 行於一基板之該主表面之一古A 此 卸之方向上堆疊於該通道之上；及 複數個電荷儲存區中之—去 廿+ 两什匕甲之者，其定位於該通道與該福 數個控制閘電極中之每一者之間. 其中該通道具有比每一電荷儲存區寬度窄之一寬度。 28. 如请求項27之裝置’其中該複數個電荷儲存區中之每一 者包含-介電隔離金屬浮動閘極或介電隔離導電奈米 點，且該裝置之一耦合比為至少約〇5。 29. —種製造一NAND串之方法，其包含： 在一基板之一主表面之上形成一半導體層； 將該半導體層圖案化成實質上平行於該基板之該主表 面而延伸之一伸長奈米線狀通道； 在該通道之上形成一穿隧介電層； 在該穿隧介電層之上形成複數個電荷儲存區； 使用該複數個電荷儲存區作為遮罩來底切該通道，使 得該通道具有比每一電荷儲存區寬度窄之一寬度，且該 複數個電荷儲存區中之每一者之一懸垂部分懸垂於該通 155925.doc •6· 201203524 道之上； 在該複數個電荷儲存區之上形成一阻擋介電層，使得 該阻擋介電層填充該複數個電荷儲存區中之每一者之該 懸垂部分下方的一空間；及 在该阻擋介電層之上形成複數個控制閘極。 3〇·如請求項29之方法，其令該複數個電荷儲存區中之每一 者包含由該f隧介電層及該阻擋彳電層隔離之一金屬浮 動閘極或導電奈米點，且該装置之一輕合比為至少約 0.5。 3!.-種抹除一 NAND_之方法，該nand串包含經由一無接 面半導體通道而彼此耦接之一串至少三個記憶體單元， 該方法包含： 將一抹除電壓施加至該NAND串之一源極線； 將該抹除電壓施加至該NAND串之一源極側存取 極； 一抹除該NAND串之鄰近於該源極側存取閘極而定位的 第一s己憶體單元，該抹除係藉由將零伏特施加至該第 '己隐體單7L之一控制閘極而允許該NAND串之剩餘記 隐體早元之控制閘極浮動或將零伏特施加至該 憶體單元之控制閉極來進行； 己 一抹除該NAND串之鄰近於該第一記憶體單元而定位的 :第…己憶體單元，該抹除係藉由將該抹除電磨施加至 :第-§己憶體單元之一控制閘極及將零伏特施加至該第 一 5己憶體單元之-控制閘極而允許該NAND串之剩餘記 155925.doc 201203524 憶體單7L之控制閘極浮動或將零伏特施加至該等剩餘記 憶體單元之控制閘極來進行；及 抹除該NAND串之鄰近於該第二記憶體單元而定位之 一第二記憶體單元，該抹除係藉由將該抹除電壓施加至 6亥第一記憶體單元及該第二記憶體單元之該等控制閘極 及將零伏特施加至該第三記憶體單元之一控制閘極來進 行。 32. 如凊求項3丨之方法，其中在抹除該第一記憶體單元、該 第一。己憶體單元及該第三記憶體單元之該等步驟期間， 該抹除電壓係施加或再施加至該NAND串之該源極線且 施加或再施加至該NAND串之該源極側存取閘極。 33. 如請求項31之方法，其中該抹除電壓包含針對一n型摻 雜通道之一正電壓或針對一 ρ型摻雜通道之一負電壓。 34. 如請求項31之方法，其進一步包含在抹除包含該第—記 憶體單元、該第二記憶體單元及該第三記憶體單元之至 少二個記憶體單元的列之後且在抹除記憶體單元之下一 列之前抹除驗證記憶體單元之該列。 35. —種抹除一NANC^之方法，該NAND串包含經由一無接 面半導體通道而彼此耦接之一串至少三個記憶體單元， 該方法包含： 將零伏特施加至該通道； 將零伏特施加至該N A N D串之一源極側存取閘極； 將一通過電壓施加至該NAND _之一汲極側存取問 極； 155925.doc 201203524 之 抹除該nAND串之鄰近於該及極側存取開極而定位、 :第-記憶體單元’該抹除係藉由將一抹除電壓施加至 該第一纟己憶體單元之一括制Pj τ* 控制閘極而將零伏特施加至該 NAND串之剩餘記憶體單元之控制閘極來進行. 抹除該NAND$之鄰近於該第 -第二記憶體單元’該抹除係藉由將—抹除電壓施加至 該第二記憶體單元之-控制閘極而將零伏特施加至該 NAND串之剩餘記憶體單元之控制閘極來進行； 抹除該NAND串之鄰近於該第二記憶體單元而定位之 -第三記憶體單元’該抹除係藉由將一抹除電壓施加至 該第三記憶體單元之-控制閘極而將零伏特施加至該 NAND串之剩餘記憶體單元之控制閘極來進行。 36.如請求項35之方法，其中在抹除該第—記憶體翠元、該 第二記憶體單元及該第三記憶體單元之該等步驟期間， 零伏特係施加或再施加至該通道且施加或再施加至該 NAND串之該源極侧存取閘極且該通過電壓係施加或再 施加至該N A N D串之該汲極側存取閘極。 3入如請求項35之方法，其中該抹除電壓包含針對一 n型推 雜通道之一負電壓或針對一 ρ型摻雜通道之一正電壓。 38. 如請求項35之方法，其中該通過電壓為約^ 乂至2 ν。 39. ^請求項35之方法，其進一步在抹除包含該第—記憶體 單元5亥第一 s己憶體單元及該第三記憶體單元之至少二 個記憶體單元的列之後且在抹除記憶體單元之下一列之 前抹除驗證記憶體單元之該列。 155925.doc 201203524 40. —種抹除經由一無接面半導體通道而彼此耦接之一串至 少三個記憶體單元中的一選定NAND記憶體單元之方 法，該方法包含： 將零伏特施加至該通道； 將一第一電壓施加至一源極側存取閘極且施加至該串 記憶體單元之一汲極側存取閘極；及 抹除該選定NAND記憶體單元，該抹除係藉由將一抹 除電壓施加至該選定NAND記憶體單元之一控制閘極及 將具有比該抹除電壓低之一絕對值之一第二電壓施加至 該串記憶料元之騎記憶體單元之控㈣極來進行。 •如請求項40之方法，其中該第一電壓具有比該第二電壓 低之一絕對值。 42.如請求項40之方法，其中： 該第一電壓為約1 V至2 V ; 該第一電壓為約6 V至8 V;且 若該通道為η型， 若該通道為Ρ型，則 則該抹除電壓為約-10 V至_20 V,或 該抹除電壓為約10 V至20 ν。 I55925.doc -10-
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