CN102893382A - 包括无结的薄膜晶体管的存储器设备 - Google Patents

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Abstract

一种非易失性存储器设备（200）包括至少一个无结晶体管及一个存储区。无结晶体管是薄膜晶体管（TFT），并且包括有两个维度小于100纳米的无结、重掺杂的半导体沟道（204）。存储器设备可以是NAND快闪存储器或电阻-切换存储器。存储器单元可以在三维上集成。

Description

包括无结的薄膜晶体管的存储器设备
技术领域
本发明针对半导体设备，特别地针对存储器设备及其制造及使用方法。
背景技术
许多不同类型的存储器设备和诸如电脑、个人数字助理(PDA)、数字相机及蜂窝电话的电子装置一起使用。该存储器设备包括例如随机存取存储器(RAM)、只读存储器(ROM)、同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)及快闪存储器，如在例如美国专利第5,677,556号及美国公开申请2006/0278913 A1中所描述的，上述两者通过引用被全文并入于此。
快闪存储器是可以电子方式多次重写的一种类型的非易失性存储器。典型的快闪存储器设备基于具有类似于或非（NOR）门或与非（NAND）门的结构的金属氧化物半导体场效应晶体管(MOSFET)技术。
可在NAND型或NOR型存储器设备中使用薄膜晶体管(TFT)。与使用本体（bulk）半导体材料作为基板的传统的MOSFET不同，TFT具有在介电层之上的薄膜半导体有源（active）层，该介电层可沉积在多种半导体基板、绝缘基板或导电基板之上。
NAND快闪存储器设备通常包括多串存储器单元。传统的存储器单元串在基板(诸如，p型硅基板)上制造。p型基板中或该基板中的p井中的多个n+区充当所述单元的源极区及漏极区。每个存储器单元具有形成于隧道介电层之上且配置为存储电荷的浮动栅极。形成于在所述浮动栅极之上的阻挡介电层之上的控制栅极被用来控制所述存储器单元的读取、写入(编程)或擦除处理。
NAND串的漏极侧可经由一个选择晶体管连接到位线。NAND串的源极侧可经由另一选择晶体管连接到源极线。存储器单元阵列的控制栅极在行方向上可充当字线。
可在该源极线处对存储器单元顺序地执行写入操作。将高电压(约20V)施加到选定的存储器单元的控制栅极。可在位线侧将中间电压(约10V)施加到存储器单元的控制栅极及未选定的字线。若将0V的电压施加到该位线，则电势传输到选定的存储器单元的漏极，从而引起自基板穿过介电隧道层到浮动栅极的电荷注入。在该电荷注入之后，该选定存储器单元的阈值在正方向上漂移，且可经由其增加的阈值电压来识别该单元的状态。中间电压不会引起电荷注入，且因此未选定的单元具有未变的阈值。
可同时对多个单元执行擦除操作。举例而言，可将所有控制栅极设定为0V，且可将20V的高电压施加到p井上。选择栅极及位线保持为浮动的。浮动栅极中的负电荷因此可释放到基板，且阈值漂移到负方向。
在读取操作期间，可将0.1V至1.2V的电压施加到位线以及未选定的NAND存储器块中的单元的控制栅极及选择栅极，且将0V的电压施加到源极线及选定的存储器单元的控制栅极，而选定的NAND存储器块中的未选定的字线具有约3V至8V的电压。若在选定单元处检测到电流，则将该选定单元读取为“1”状态。
发明内容
在一个实施例中，一种非易失性存储器设备包括至少一个无结晶体管及存储区。该无结晶体管包括有至少两个小于100纳米的维度的无结、重掺杂的半导体沟道。
附图说明
图1是根据本发明的一个实施例的2D NAND存储器设备的透视图。
图2A至2B及图2C至2D是说明根据本发明的实施例的存储器设备中的顺序擦除操作的示意图。
图3A及3B是说明根据本发明的另一个实施例的存储器设备中的字线擦除操作的示意图。
图4是根据本发明的另一实施例的存储器设备的横截面图（sidecross-sectional view）。
图5是根据本发明的另一实施例的3D垂直堆叠的无结NAND存储器设备的示意图。
图6是根据本发明的另一实施例的电阻率切换型存储器设备的透视图。
具体实施方式
以下文献(其公开的内通过引用被全文并入于此)可用于理解及实践这里所描述的实施例：美国专利申请公开第2006/0278913Al号；美国专利第5,677,556号；及Colinge等人于2010年2月21日发表于Nature Nanotechnology的“Nanowire transistors without junctions”。
图1为使用无结晶体管的NAND快闪型存储器设备100的一个实施例的透视图。可在半导体基板102或任何其它基板上制造该设备100。该基板102可为本领域中已知的任何半导体基板，诸如单晶硅、IV-IV化合物(诸如，硅锗或碳化硅)、III-V化合物、II-VI化合物、这样的基板上的外延层（epitaxial layer）或任何其它半导体材料或非半导体材料(诸如，玻璃、塑料、金属或陶瓷基板)。该基板可包括制造于其上的集成电路，诸如用于存储器设备的CMOS驱动器电路及/或电极。
例如，在图1中示出用于TFT型存储器设备的绝缘体上半导体(semiconductor-on-insulator,SOI)结构。半导体基板102可以是p型硅基板或n型硅基板。还可以在基板102上或基板102中构造用于控制存储器设备100的CMOS驱动器电路。在基板102上形成绝缘层104，诸如BOX氧化物层或另一合适的绝缘层。在该绝缘层上形成多个无结的半导体沟道区106。如这里所使用的，术语“无结的”意味着在晶体管的边界中沟道缺少掺杂的p-n结。然而，该沟道可含有相同导电类型的较高及较低的掺杂区。
所述沟道区可由任何合适的半导体材料(诸如，硅、锗、硅锗、碳化硅、III-V半导体材料(诸如，GaAs、GaN等)、II-VI半导体材料(诸如，ZnSe等))制成。也可使用其它半导体材料，诸如半导体碳纳米管。
所述半导体材料可以是单晶、多晶或非晶的。对于SOI型工艺（process）而言，将半导体材料106沉积为非晶硅或多晶硅且接着使用热退火或激光退火（anncaling）来结晶或再结晶。或者，可在单晶半导体基板中或在直接处于单晶基板的表面上的单晶层中形成沟道106。
可通过以下步骤来形成沟道106：沉积半导体层，随后将该半导体层光蚀图案化(例如，掩膜及蚀刻)成伸长或条带状沟道106。优选地，每个沟道106包含半导体纳米线，该半导体纳米线是通过上文所描述的光蚀图案化或通过以纳米线形式在单个的基板上生长，随后将该纳米线转移至设备基板102来形成的。因此，该等半导体沟道优选地较窄且可以有两个维度小于100纳米。例如沟道106可以是具有2纳米至20纳米的高度、5纳米至50纳米的宽度、大于50纳米(诸如，大于100纳米)的长度的纳米线沟道。
沟道106优选地沿其伸长方向实质上均匀地掺杂(例如，n型或p型掺杂)。优选地，n型掺杂或p型掺杂每个沟道106到简并（degeneracy）。简并半导体是具有如此高掺杂程度(doping level)以使得材料开始更像金属一样起作用(相比作为半导体)的半导体。在足够高的杂质浓度下，单个杂质原子可变为足够接近的相邻者以使得其掺杂程度合并成杂质能带，且这样的系统的行为停止展示半导体的典型特质，例如，导电率随温度的增加。另一方面，简并半导体仍具有远少于真正金属的电荷载流子，使得其行为在许多方面处于半导体与金属中间。
尽管简并掺杂程度针对不同半导体而变化，但例如对于n型硅(即掺杂有P、As及/或Sb的硅)而言，该掺杂程度可以至少是2×1018cm-3，或至少1×1019cm-3，优选在1×1019cm-3至5×1019cm-3的范围内。
如图1中所示，多个电荷存储区107位于每个沟道之上。每个电荷存储区107包含介电隔离浮动栅极、氧化物-氮化物-氧化物电荷收集（trapping）膜(ONO CTF)或导电纳米点(诸如，绝缘矩阵中的金属纳米点)中一者。对于浮动栅极型电荷存储区而言，只要浮动栅极的功函数允许电子注入且该功函数影响设备的阈值，就可以使用任何合适的材料，诸如多晶硅。
在电荷存储区107之上及在沟道106之上形成多个控制栅极电极108。控制栅极电极可由任何合适的导电材料(诸如，多晶硅或金属)制成。例如，金属电极可包括钨、铜、铝、钽、钛、钴、氮化钛或其合金。在一些实施例中，钨是优选的以允许在相对较高温度下的处理。在一些其它的实施例中，铜或铝是优选的材料。可包括阻挡（barrier）层及黏着层，诸如TiN层。选择控制栅极材料以具有不利于自该控制栅极的电子注入的功函数。
如图1中所示，NAND快闪存储器设备100包括至少一个NAND串。例如，示出三个相邻的NAND串。每个NAND串包括无结、重掺杂的半导体沟道106、邻近于该沟道的多个控制栅极电极108，及位于该沟道与多个控制栅极电极的每个之间的多个电荷存储区107中的一个电荷存储区。例如，如图1中所示，每个NAND串包括六个控制栅极108。
可将每个NAND串视为多个无结薄膜晶体管，其含有共同的无结纳米线沟道106及该沟道106与每个控制栅极108之间的电荷存储区107。与传统的晶体管相比较，纳米线沟道缺少掺杂的p-n结(即，源极或漏极扩散)。这样的无结晶体管还被称为门控电阻器。
沟道106具有纳米尺度的横截面维度（dimension），使得施加到控制栅极电极的约为-3V至3V的电压可耗尽自由载流子或引起沟道中的反转。若沟道中不存在偏压场或电场，则沟道可为导电的或“接通的”。因此，该沟道为门控的(即，通过栅极控制)且可在无需扩散结的情况下在接通状态与断开状态之间切换。
图1的存储器设备100是“水平”型二维NAND快闪存储器设备。每个NAND串实质上平行于基板102的主表面103。换言之，每个沟道在平行于此主表面103的方向上伸长。
无结TFT结构包含耗尽型(n+主体)单元晶体管。在没有结及作为结果的掺杂扩散的情况下，可减小短沟道效应，且该结构可按比率缩放至低于20纳米。如以下将描述的，三维存储器设备也可使用根据本发明的实施例的无结晶体管。
具有无结晶体管的三维结构有利地不受典型三维设备的热积存(thermalbudget)影响。换言之，在典型的三维设备中，每个设备层级包括掺杂剂离子植入，继之以活化退火（activation anneal）。每一较高装置层级中的活化退火负面地影响较低层级中的掺杂剂分布。使用无结设备可避免活化退火。
此外，当在存储器单元中包括轻微掺杂的扩散时，串联电阻可在编程/擦除循环期间归因于控制栅极之间的电荷收集而增加。因此，重掺杂的无结NAND快闪串还有利地在串联电阻方面具有较少变劣（degradation）。
无结NAND快闪存储器设备的其它优点包括例如低纵横(aspect)比有源区域及控制栅极过程，与传统的NAND快闪存储器相同的编程及读取，改进的耦合比(例如，至少约0.5的比率)及在绝缘体上硅(SOI)中构造的n主体TFTNAND快闪存储器。n主体对于以下将描述的3D竖直NAND集成也是有利的。然而，应注意，因为擦除电势沿n型主体而降落，所以可能需要修改的擦除操作。
图2A及图2B是说明存储器设备200中的顺序擦除操作的示意图。图2A示出水平NAND设备(诸如，图1的设备)的存储器单元串的横截面图。图2B示出耦接在一起的多个(例如，两个)存储器串的电路示意图。
存储器设备200包含第一存取栅极电极(亦称为选择栅极电极)，诸如邻近于沟道204的一端(例如，源极侧)的源极侧选择栅极电极202。存储器设备200可包含如图2B中所说明的多个存储器串。
第一存取栅极电极202可位于源极端处以用于选择例如多个控制栅极电极208。可将具有共同沟道218的多个控制栅极电极208分组成多个串。
第二存取栅极电极(例如，漏极选择栅极电极)210可邻近于沟道204的另一端(漏极侧)。多个电荷存储区216中的一个电荷存储区位于沟道204与多个控制栅极电极208的每个之间。无电荷存储区位于存取栅极电极202、210与沟道204之间。
存储器设备200还包括接触沟道204的邻近于第一存取栅极电极202的第一端(源极侧)的第一接点212，及电接触沟道204的邻近于第二存取栅极电极210的第二端(漏极侧)的第二接点214。第一接点212及第二接点214可由金属或重掺杂的n++半导体层制成。如所示的存储器设备200的NAND串包括经由无结半导体沟道204彼此耦接的一串存储器单元。
如图2A及图2B中所示，可通过以下步骤来顺序地擦除该串：将擦除电压Verase施加到该串存储器单元之一的控制栅极208，而将零伏特施加到剩余存储器单元的控制栅极，同时将该擦除电压施加到源电极212及存取栅极电极202，及使漏极存取栅极电极210浮动。
自源极侧开始，使控制栅极自0伏特逐步提升至Verase(擦除电压)。允许漏电极(即，位线)214浮动。Verase可为5V至20V，诸如，10V至15V。例如，在Tstep=1时，将源极线212及邻近于该源极线212的选择晶体管的栅极202两者加偏压至Verase，且将所有单元的控制栅极加偏压为0V。对于第一单元208(即，最接近于源极线212之单元)而言，因为沟道电压为Verase且VCG=0，所以擦除第一单元208。未擦除其他单元，这是因为高沟道电压Verase不可在VCG=0的情况下传播越过第一单元208。在Tstep=2时，第一单元208使其控制栅极电势自0V切换至Verase，而其它单元的控制栅极保持在0V。因此，沟道电压Verase传播越过第一单元208，且擦除第二单元。随着在Tstep=3及4时控制栅极电势在从源极至漏极的方向上自0V逐渐切换至Verase，顺序地擦除第三单元及第四单元。
图2C及图2D是说明针对基于N型沟道240的NAND串220的分别在正电压及负电压情况下的示例性擦除序列的示意性电路图。图2C是说明上述关于图2A及图2B所描述的顺序擦除操作的变型的示意图，而图2D是说明上述关于图2A及图2B所描述的可选的顺序擦除操作的示意图。该串220包括源极线222、源极侧选择(即存取)栅极224及四个单元228、230、232、234的控制栅极电极226。
在图2C中，在第一擦除序列(行“ii”)中，将Verase施加到源极线222及源极选择栅极224。将0伏施加到第一单元228的控制栅极。其他单元230至234具有可允许为浮动的控制栅极。在这种情况下下，通过存储于第一单元228的存储区中的电子穿隧穿过隧道介电层且进入沟道240中来擦除第一单元228。第一单元228与源极线222之间的沟道为“开放的”，这是因为和源极线222一样，选择栅极224上施加有Verase。因此，自第一单元228之存储区注入的电子可流经沟道240到源极线222。
在下一序列(行“iii”)中，源极线222、源极选择栅极224及第一单元228的控制栅极上施加有Verase。将0V施加到第二单元230的控制栅极，而允许剩余单元232、234的控制栅极浮动。在这种情况下，擦除第二单元230。因此，可将Verase顺序地施加到单元228、230、......，直至擦除串220中的最后单元为止。
对于基于p型沟道的NAND串而言，可应用相同序列，但电压的极性将变为负。具体而言，p型沟道在擦除时发射电子，且因此应在Verase下反转。因此，掺杂浓度不应远高于简并的开始浓度，即，该掺杂浓度不应大于约1019cm-3。
总而言之，图2C的方法包括将擦除电压施加至NAND串220之源极线222，实质上同时将该擦除电压施加至NAND串的源极侧存取栅极224，及擦除邻近于源极侧存取栅极的第一存储器单元228，该擦除通过以下步骤来进行：将零伏特施加到第一存储器单元228的控制栅极226，而允许NAND串220的剩余存储器单元230至234的控制栅极226浮动。该方法还包括擦除邻近于第一存储器单元228的第二存储器单元230，该擦除通过以下步骤来进行：将擦除电压施加到第一存储器单元228的控制栅极226，及将零伏特施加到第二存储器单元230的控制栅极226，而允许NAND串的剩余存储器单元232、234的控制栅极浮动。该方法还包括擦除NAND串的邻近于第二存储器单元的第三存储器单元232，该擦除通过以下步骤来进行：将擦除电压施加到第一存储器单元228及第二存储器单元230的控制栅极226，将零伏特施加到第三存储器单元232的控制栅极226，及使最后单元234的控制栅极浮动。接着重复该程序以擦除最后单元234。
可在擦除第一存储器单元、第二存储器单元、第三存储器单元及第四存储器单元228至234的步骤期间将擦除电压连续地施加或再施加至NAND串的源极线222及NAND串的源极侧存取栅极224。该擦除电压包含对于n型掺杂沟道的正电压(例如，10V至20V)或对于p型掺杂沟道的负电压(例如，-10V至-20V)。
在此擦除方法中，未选定的块的源极选择栅极保持在低电压，(例如，小于4V)，而共同阵列源电极升高至高正电压Verase。因此，选择栅极氧化物必须足够厚以耐受顺序擦除操作及循环期间的随之而来的高电压应力而不变劣。
在图2D中，示出了可选的顺序擦除方法。在第一序列(行“ii”)中，将负电压-Verase施加至邻近于漏极选择栅极242的单元234的控制栅极。将1V至2V的电压施加到漏极选择栅极242。将0V施加到沟道及源极选择栅极224。将0V施加到其它单元230、228、232的控制栅极。在这种情况下，擦除单元234。在下一序列(行“iii”)中，将-Verase施加到单元232的控制栅极，而将0V施加到其它单元228、230、234及源极选择栅极224。在这种情况下，擦除单元232。因此可自漏极侧顺序地擦除NAND串220。对于p型基板而言，电压的极性将为相反的，而序列保持相同。
总而言之，擦除方法包括将零伏特施加到沟道，将零伏特施加到源极侧存取栅极224，将例如1V至2V的电压施加到NAND串的漏极侧存取栅极242，擦除邻近于漏极侧存取栅极242的第一存储器单元234，该擦除通过以下步骤来进行：将擦除电压施加到第一存储器单元234的控制栅极，而将零伏特施加到NAND串的剩余存储器单元228至232的控制栅极。该方法还包括擦除NAND串的邻近于第一存储器单元234的第二存储器单元232，该擦除通过以下步骤来进行：将擦除电压施加到第二存储器单元232的控制栅极，而将零伏特施加到NAND串的剩余存储器单元228、230、234的控制栅极。该方法还包括擦除邻近于第二存储器单元232的第三存储器单元230，该擦除通过以下步骤来进行：将擦除电压施加到第三存储器单元的控制栅极，而将零伏特施加到剩余存储器单元228、232、234的控制栅极。可使用与上文所描述的方法相同的方法来擦除第四存储器单元228。
如同先前实施例，在擦除第一存储器单元、第二存储器单元及第三存储器单元的步骤期间，将零伏特施加或再施加到沟道及NAND串的源极侧存取栅极，且将1V至2V的电压施加或再施加到NAND串的漏极侧存取栅极。该擦除电压包括对于n型掺杂沟道的负电压或对于p型掺杂沟道的正电压。
在擦除一行存储器单元之后且在该擦除继续进行至下一行之前，可对刚被擦除的该行应用擦除验证（erase-verify）操作。该擦除验证操作可为例如读取存储器单元的该行。一旦该行中的成功擦除得以验证，则擦除下一行且接着进行验证。若该行未通过该擦除验证，则可例如通过再次用脉冲调整至较高电压而再次单独擦除该行。与传统的NAND存储器设备中的在已对存储器单元的整个块应用擦除操作之后执行擦除验证的擦除验证程序相比，这种情况可有利地节省时间。在传统的NAND存储器设备中，若整个块的擦除验证程序未能通过，则将无法知道哪一行需要额外擦除，且因此将必须使用升高的电压以大的时间花费为代价来再次擦除所有行。
图3A及图3B是说明存储器设备300中的字线擦除操作(例如，随机单个字线擦除操作)的示意图。该单个字线程序可能用于擦除及编程两者。举例而言，可通过以下步骤来擦除包括单元302的单个选定的串或行中的所有单元：将-Verase(约负10V至负20V)施加到单元302的控制栅极，将具有比Verase低的绝对值的Vpass(约6V至8V)施加到剩余存储器单元的控制栅极，将0V施加到沟道的源极侧及漏极侧(分别经由源极线及位线)，及将小电压Von(约1V至2V，其具有比Vpass小的绝对值)施加到源极及漏极选择(即存取)栅极。如所示，若沟道为p型而非n型，则可使用正Verase。此方法尤其适合于具有纳米点电荷存储区的设备。
图4为在每一设备层级中含有水平NAND串的单片、三维NAND存储器设备400的横截面图。为了制造该设备，可在基板402的主表面上形成诸如氧化物层404的绝缘层。可在氧化物层406之上形成半导体层，且接着将该半导体层图案化成伸长的经高度n掺杂的TFT沟道区域406，该TFT沟道区域406可具有纳米线形状且实质上平行于基板402的主表面而延伸。可在沟道406之上形成诸如氧化硅层的隧道介电层408。可在隧道介电层408之上形成多个电荷存储区410。区410可包含金属浮动栅极或导电纳米点。可使用光蚀图案化将区410及层408图案化成离散区。
接着，使用该多个电荷存储区410作为掩膜来在沟道406中形成底切(undercut)412，由此相对于存储区410将沟道406之宽度变窄。可通过使用液体蚀刻介质的选择性湿式蚀刻来形成该底切，该选择性湿式蚀刻（wet etching）越过介电层408或电荷存储区410的半导体材料而选择性地蚀刻沟道406的半导体材料。该底切具有2纳米至15纳米的宽度，诸如2纳米至10纳米。因此，该多个电荷存储区408中的每个区的悬垂（overhang）部分414悬垂于沟道406之上。
接着在该多个电荷存储区410之上形成阻挡介电层416(诸如，氧化硅层)，使得阻挡介电层416填充在该多个电荷存储区410中的每个的悬垂部分414及隧道介电层408下方的空间(亦即，底切)412。接着可通过沉积导电层及将其图案化成栅极条带(如图1中所示)而在阻挡介电层416之上形成多个控制栅极418。这就完成了第一装置层级421。
可重复以上步骤来形成两个或两个以上设备层级421、422的单片、三维阵列。每一设备层级包括平行于基板402的主表面的一个或多个水平NAND串。
n掺杂的TFT沟道的变窄宽度有助于沟道变得完全耗尽，由此改进耦合比。该设备的耦合比可以是例如至少0.5。现有技术的纳米快闪存储器设备或薄金属片浮动栅极存储器设备归因于低耦合比而遭受低编程/擦除窗。在形成底切之后，可在浮动栅极之上形成浅沟槽隔离(STI)填充物(诸如，氧化硅填充物)且填充该等底切区域。接着可在STI层416之上形成控制栅极层418。
图5为包含实质上垂直于基板的主表面504的多个NAND串502的垂直堆叠的三维无结NAND存储器设备500的示意性电路图。在这种情况下，串502的沟道506实质上垂直于基板的主表面504而延伸。多个控制栅极电极508还在实质上垂直于基板的主表面504的方向上堆叠。
如图5中所示的多个串502在实质上垂直于基板的主表面504的方向上堆叠。该多个NAND串502中的每一个包含实质上垂直于基板的主表面504而延伸的沟道506、在实质上垂直于基板的主表面504的方向上堆叠的多个控制栅极电极508，及邻近于沟道506的每个各自端的存取栅极电极510。无栅极半导体(例如，n型多晶硅)转移区512可位于邻近NAND串502的沟道的邻近的端之间。可连接邻近于基板的主表面504的两个串502，由此形成更长的串。
一次处理3D NAND结构的多个n层堆叠是困难的。特别地，因为传统的存储器设备使用p型主体，所以不易反转转移区。电荷收集问题在转移区中加剧。根据本发明的实施例的无结存储器设备可使用重掺杂的n型主体，由此解决使用p型主体时的问题。
在无结NAND存储器设备中，各个存储器单元经由NAND串的其它存储器单元连接到位线(金属线)。因此，总的串的电导受限于邻近栅极堆叠之间的单元区的导电率，且沟道不可通过施加于未选定字线上的读取电压(Vread)而容易地接通。相比较而言，晶体管的源极及漏极常常连接到金属线，因此可通过适当的设备及电路布局来使自晶体管沟道至金属线的连接路径的电阻最小化。逻辑及类比电路中的MOSFET被设计为在其正常操作期间不在周围的介电层中发射电子。相比之下，需要NAND单元将电子发射到电荷存储节点(诸如，浮动栅极、纳米点或电荷存储层)及自该电荷存储节点发射电子。这些发射的电子可在编程/擦除循环期间积聚于栅极堆叠之间的介电层中，从而引起串电流变劣。
根据本发明的实施例的其它设计考虑事项包括沟道中的掺杂程度。若该掺杂太低，则归因于与低掺杂相关联的低导电率及所导致的在电耦接相邻单元的困难，NAND串很可能难以擦除且可在编程/擦除循环之后倾向于擦除变劣。
包括栅极堆叠之间的区的贯穿整个串的重掺杂的沟道允许NAND串在较低循环诱发变劣的情况下更容易地擦除。
虽然上文描述了NAND快闪型设备，但在本发明的另一实施例中，存储器设备可包含所谓的电阻率切换非易失性存储器设备(还被称为ReRAM设备)。图6中示出一个示例性设备。非易失性存储器单元600包括与存储元件618串联的无结晶体管610操纵（steering）元件。晶体管610及存储元件618系安置在两个电极601与602之间。
电阻率切换材料包含以下的至少一个：熔丝、反熔丝介电质、可切换金属氧化物(例如，氧化镍或氧化钒)、复合金属氧化物层、碳纳米管材料、石墨烯（graphene）电阻率可切换材料、碳电阻率可切换材料、相变材料、导电桥元件或可切换聚合物材料。
作为非限制性实例，图6说明根据本发明的实施例形成的存储器单元的透视图。底部导体601由导电材料(例如，钨)形成，且在第一方向上延伸。在底部导体601中可包括阻挡层及黏着层(诸如，TiN层)。无结晶体管610含有垂直于底部导体601而延伸的呈纳米线形状的无结沟道。沟道端112、116在图6中可见。该沟道的中间部分由圆形环绕式控制栅极114覆盖。
电阻率切换层618安置在晶体管610之上或下方。顶部导体602可以相同方式且由与底部导体601相同的材料形成，且在不同于第一方向的第二方向上延伸。晶体管610垂直地安置在底部导体601与顶部导体602之间。
晶体管及存储元件可具有如图6中所说明的圆柱形形状，或除圆柱形之外的形状。对于包含二极管及金属氧化物的电阻率切换存储器单元设计的详细描述，参看例如2005年5月9日申请的美国专利申请第11/125,939号(其对应于Herner等人的美国公开的申请第2006/0250836号)及2006年3月31日申请的美国专利申请第11/395,995号(其对应于Herner等人的美国专利公开的申请第2006/0250837号)，其每个通过引用方式并入于此。
图6中所示的上述存储器单元可位于存储器层级设备中。必要时，可在第一存储器层级上方形成额外的存储器层级以形成单片三维存储器阵列。在一些实施例中，可在存储器层级之间共用导体；亦即，图6中所展示之顶部导体602将充当下一存储器层级之底部导体。在其他实施例中，在第一存储器层级上方形成层间介电质，平坦化该层间介电质之表面，且第二存储器层级之建构在此经平坦化之层间介电质上开始而不共用导体。
单片（monolithic）三维存储器阵列为其中多个存储器层级形成于单一基板(诸如，晶片)上方而无介入中间的基板的存储器阵列。形成一个存储器层级的层直接沉积或生长已有的一个或多个层级的层之上。相比之下，如在Leedy的美国专利第5,915,167号“Three dimensional structure memory”中，通过在单独基板上形成存储器层级及将存储器层级在彼此顶上黏附而构造了堆叠的存储器。可在结合之前薄化基板或从存储器层级移除基板，但由于存储器层级最初在单独基板之上形成，因此这样的存储器并非真正的单片三维存储器阵列。
在基板上方形成的单片三维存储器阵列包括以第一高度在基板上方形成的至少一个第一存储器层级及以不同于第一高度的第二高度形成的第二存储器层级。以这样的多层级阵列，可在基板上方形成三个、四个、八个或甚至任何数目的存储器层级。
虽然前述参考了特定的优选实施例，但应理解，本发明不限于此。本领域普通技术人员应想到，可对公开的实施例进行各种修改，且这样的修改意欲在本发明之范围内。本文中所引用的所有公开、专利申请及专利的全文通过引用的方式并入于此。

Claims (42)

1.一种非易失性存储器设备，包括：
至少一个无结晶体管；以及
存储区；
其中所述无结晶体管包含具有至少两个小于100纳米的维度的无结重掺杂的半导体沟道。
2.如权利要求1的非易失性存储器装置，其中所述重掺杂的半导体沟道经n型掺杂或p型掺杂至简并。
3.如权利要求2的非易失性存储器装置，其中所述半导体沟道是位于绝缘层之上的多晶或单晶半导体沟道，且所述晶体管包括无结薄膜晶体管。
4.如权利要求1的非易失性存储器装置，其中所述沟道为具有2纳米至20纳米的高度、5纳米至50纳米的宽度及大于50纳米的长度的纳米线沟道。
5.如权利要求4的非易失性存储器设备，其中在所述晶体管中所述无结纳米线沟道缺少掺杂的p-n结。
6.如权利要求1的非易失性存储器设备，其中该存储器设备包含NAND快闪存储器设备。
7.如权利要求6的非易失性存储器设备，其中该NAND快闪存储器设备包含至少一个NAND串，所述NAND串包含所述无结重掺杂的半导体沟道、邻近于该沟道的多个控制栅极电极，及位于该沟道与所述多个控制栅极电极中每个控制栅极电极之间的多个电荷存储区中的一个区。
8.如权利要求7的非易失性存储器设备，其中每个电荷存储区包含介电隔离浮动栅极、氧化物-氮化物-氧化物电荷收集膜或导电纳米点中的一者。
9.如权利要求8的非易失性存储器设备，其中所述至少一个NAND串包含实质上平行于基板的主表面的第一NAND串，该第一NAND串位于该基板的该主表面之上。
10.如权利要求9的非易失性存储器设备，其中该沟道具有比每个电荷存储区宽度窄的宽度。
11.如权利要求9的非易失性存储器设备，其中：
所述至少一个NAND串还包括第二NAND串，该第二NAND串实质上平行于该基板的该主表面；且
该第二NAND串位于该第一NAND串之上以形成NAND串的单片三维阵列。
12.如权利要求8的非易失性存储器设备，其中所述至少一个NAND串包括实质上垂直于基板的主表面的NAND串，该NAND串位于该基板的该主表面之上。
13.如权利要求12的非易失性存储器设备，其中所述沟道实质上垂直于该基板的该主表面而延伸，且所述多个控制栅极电极在实质上垂直于该基板的该主表面的方向上堆叠。
14.如权利要求13的非易失性存储器设备，其还包括：
第一存取栅极电极，其邻近于该沟道而位于该主基板表面上方及所述多个控制栅极电极下方；
第二存取栅极电极，其邻近于该沟道而位于该主基板表面上方及所述多个控制栅极电极上方；
第一接点，其与该沟道的邻近于该第一存取栅极电极的第一端电接触；及
第二接点，其与该沟道的邻近于该第二存取栅极电极的第二端电接触。
15.如权利要求12的非易失性存储器设备，其进一步包含：
多个NAND串，该多个NAND串在实质上垂直于该基板的该主表面的方向上堆叠；
该多个NAND串中的每个包含实质上垂直于基板的主表面而延伸的该沟道、在实质上垂直于基板的表面的方向上堆叠的所述多个控制栅极电极；及邻近于所述沟道的每个各个端的存取栅极电极；及
无栅极n型多晶硅转移区，其位于邻近的NAND串的沟道的邻近的端之间。
16.如权利要求1的非易失性存储器设备，其中所述至少一个无结晶体管包括所述存储器设备的操纵设备，且所述存储区包括电阻率切换材料。
17.如权利要求16的非易失性存储器设备，其中：
所述操纵装置及所述电阻率切换材料电串联地位于两个电极之间；且
所述电阻率切换材料包含以下的至少一个：熔丝、反熔丝介电质、可切换金属氧化物、复合金属氧化物层、碳纳米管材料、石墨烯电阻率可切换材料、碳电阻率可切换材料、相变材料、导电桥元件，或可切换聚合物材料。
18.一种垂直、三维NAND存储器设备，其包含：
基板，其具有主表面；
无结半导体沟道，其实质上垂直于该基板的该主表面而延伸；
多个控制栅极电极，其在实质上垂直于基板的主表面的方向上堆叠；及
多个电荷存储区中的一个，其位于所述沟道与所述多个控制栅极电极的每个之间。
19.如权利要求18的设备，其中：
每个电荷存储区包含介电隔离浮动栅极、氧化物-氮化物-氧化物电荷收集膜或导电纳米点中的一个；且
所述半导体沟道包含重掺杂的、n型半导体沟道。
20.如权利要求19的设备，还包括：
第一存取栅极电极，其邻近于该沟道而位于该主基板表面上方及所述多个控制栅极电极下方；
第二存取栅极电极，其邻近于该沟道而位于该主基板表面上方及所述多个控制栅极电极上方；
第一接点，其与邻近于该第一存取栅极电极的该沟道的第一端电接触；
第二接点，其与邻近于该第二存取栅极电极的该沟道第二端电接触；及
与该沟道的中间区相比，第一端区及第二端区经更高的n型掺杂。
21.如权利要求20的设备，还包括：
多个NAND串，所述多个NAND串在实质上垂直于该基板的该主表面的方向上堆叠；
所述多个NAND串中的每个包括实质上垂直于基板的主表面而延伸的所述沟道、在实质上垂直于基板的主表面的方向上堆叠的所述多个控制栅极电极；及邻近于所述沟道的每个各自端的存取栅极电极；及
无栅极n型多晶硅转移区，其位于邻近NAND串的沟道的邻近的端之间。
22.一种NAND存储器设备，包括：
伸长的半导体沟道层，其具有2纳米至20纳米的高度、5纳米至50纳米的宽度及大于50纳米的长度，该半导体沟道经n型掺杂或p型掺杂至简并；
多个电荷存储区，所述多个电荷存储区邻近于该沟道；及
多个控制栅极电极，所述多个控制栅极电极邻近于所述多个存储区中的各自一个。
23.如权利要求22的存储器设备，其中所述沟道层沿其伸长方向实质上经均匀掺杂。
24.如权利要求23的存储器设备，其中所述沟道包括具有至少2×1018cm-3的掺杂程度的n掺杂半导体。
25.如权利要求24的存储器设备，其中所述沟道、所述多个电荷存储区及所述多个控制栅极电极形成多个存储器单元，且其中沿所述沟道在所述多个存储器单元中的至少两个存储器单元之间不存在p-n结。
26.如权利要求22的存储器设备，其中在该沟道中所述多个存储器单元中的至少一个缺少掺杂的p-n结。
27.一种NAND存储器设备，其包含：
基板，其具有主表面；
无结半导体沟道，其实质上平行于该基板的该主表面而延伸；
多个控制栅极电极，其在实质上平行于基板的主表面的方向上堆叠于所述沟道之上；及
多个电荷存储区中的一个区，其位于所述沟道与所述多个控制栅极电极中的每个之间；
其中所述沟道具有比每个电荷存储区宽度窄的宽度。
28.如权利要求27的设备，其中所述多个电荷存储区中的每个区包含介电隔离金属浮动栅极或介电隔离导电纳米点，且该设备的耦合比为至少约0.5。
29.一种制造NAND串的方法，包括：
在基板的主表面之上形成半导体层；
将所述半导体层图案化成实质上平行于该基板的该主表面而延伸的伸长的纳米线状沟道；
在该沟道之上形成隧道介电层；
在该隧道介电层之上形成多个电荷存储区；
使用所述多个电荷存储区作为掩膜来底切该沟道，使得该沟道具有比每个电荷存储区宽度窄的宽度，且该多个电荷存储区中的每个区的悬垂部分悬垂于该沟道之上；
在所述多个电荷存储区之上形成阻挡介电层，使得该阻挡介电层填充该多个电荷存储区中的每个区的悬垂部分下方的空间；及
在该阻挡介电层之上形成多个控制栅极。
30.如权利要求29的方法，其中所述多个电荷存储区中的每个区包括由所述隧道介电层及该阻挡介电层隔离的金属浮动栅极或导电纳米点，且该设备的耦合比为至少约0.5。
31.一种擦除NAND串的方法，该NAND串包括经由无结半导体沟道而彼此耦接的至少三个存储器单元的串，该方法包括：
将擦除电压施加至该NAND串的源极线；
将该擦除电压施加至该NAND串的源极侧存取栅极；
擦除该NAND串中邻近于该源极侧存取栅极的第一存储器单元，该擦除通过将零伏特施加至该第一存储器单元的控制栅极而允许该NAND串的剩余存储器单元的控制栅极浮动或将零伏特施加至该剩余存储器单元的控制栅极来进行；
擦除该NAND串中邻近于该第一存储器单元的第二存储器单元，该擦除通过将该擦除电压施加至该第一存储器单元的控制栅极及将零伏特施加至该第二存储器单元的控制栅极而允许该NAND串的剩余存储器单元的控制栅极浮动或将零伏特施加至该剩余存储器单元的控制栅极来进行；及
擦除该NAND串中邻近于该第二存储器单元的第三存储器单元，该擦除通过将该擦除电压施加至该第一存储器单元及该第二存储器单元的控制栅极及将零伏特施加至该第三存储器单元的控制栅极来进行。
32.如权利要求31的方法，其中在擦除该第一存储器单元、该第二存储器单元及该第三存储器单元的所述步骤期间，该擦除电压施加或再施加至该NAND串的该源极线且施加或再施加至该NAND串的该源极侧存取栅极。
33.如权利要求31的方法，其中该擦除电压包含对于n型掺杂沟道的正电压或对于p型掺杂沟道的负电压。
34.如权利要求31的方法，其还包括在擦除包含该第一存储器单元、该第二存储器单元及该第三存储器单元的至少三个存储器单元的行之后且在擦除下一行存储器单元之前擦除验证存储器单元的该行。
35.一种擦除NAND串的方法，该NAND串包括经由无结半导体沟道而彼此耦接的至少三个存储器单元的串，该方法包括：
将零伏特施加至该沟道；
将零伏特施加至该NAND串的源极侧存取栅极；
将通过电压施加至该NAND串的漏极侧存取栅极；
擦除该NAND串中邻近于该漏极侧存取栅极的第一存储器单元，该擦除通过将擦除电压施加至该第一存储器单元的控制栅极而将零伏特施加至该NAND串的剩余存储器单元的控制栅极来进行；
擦除该NAND串中邻近于该第一存储器单元的第二存储器单元，该擦除通过将擦除电压施加至该第二存储器单元的控制栅极而将零伏特施加至该NAND串的剩余存储器单元的控制栅极来进行；
擦除该NAND串中邻近于该第二存储器单元的第三存储器单元，该擦除通过将擦除电压施加至该第三存储器单元的控制栅极而将零伏特施加至该NAND串的剩余存储器单元的控制栅极来进行。
36.如权利要求35的方法，其中在擦除该第一存储器单元、该第二存储器单元及该第三存储器单元的所述步骤期间，零伏特施加或再施加至该沟道且施加或再施加至该NAND串的该源极侧存取栅极且该通过电压施加或再施加至该NAND串的该漏极侧存取栅极。
37.如权利要求35的方法，其中该擦除电压包括对于n型掺杂沟道的负电压或对于p型掺杂沟道的正电压。
38.如权利要求35的方法，其中该通过电压为约1V至2V。
39.如权利要求35的方法，其进一步在擦除包含该第一存储器单元、该第二存储器单元及该第三存储器单元的至少三个存储器单元的行之后且在擦除存储器单元的下一行之前擦除验证存储器单元的该行。
40.一种擦除经由无结半导体沟道而彼此耦接的至少三个存储器单元的串中的选定NAND存储器单元的方法，该方法包括：
将零伏特施加至该沟道；
将第一电压施加至源极侧存取栅极且施加至该串存储器单元的漏极侧存取栅极；及
擦除该选定NAND存储器单元，该擦除通过将擦除电压施加至该选定NAND存储器单元的控制栅极及将具有比该擦除电压低的绝对值的第二电压施加至该串存储器单元的剩余存储器单元的控制栅极来进行。
41.如权利要求40的方法，其中该第一电压具有比该第二电压低的绝对值。
42.如权利要求40的方法，其中：
该第一电压为约1V至2V；
该第二电压为约6V至8V；且
若该沟道为n型，则该擦除电压为约-10V至-20V，或若该沟道为p型，则该擦除电压为约10V至20V。
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