CN104701321A

CN104701321A - 具有存储器阵列的集成电路及其操作方法

Info

Publication number: CN104701321A
Application number: CN201310666978.7A
Authority: CN
Inventors: 李冠儒
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2013-12-09
Filing date: 2013-12-09
Publication date: 2015-06-10
Anticipated expiration: 2033-12-09
Also published as: CN104701321B

Abstract

本发明公开了一种具有存储器阵列的集成电路及其操作方法，该集成电路包括有源条的半导体装置；有源条叠层选择结构于有源条叠层的第一端与第二端之间电性耦接有源条叠层，并选择有源条叠层的特定几个用于操作；依据被选择供读取的存储单元，耦接至相对焊垫的不同的焊垫具有较高电压；相同有源条叠层选择结构可作为一第一有源条叠层的相对侧的一对侧栅极，并作为每一邻近的有源条叠层的一侧栅极；每个有源条叠层可具有一第一结构、一第二结构与一第三结构；第一结构作为多条字线的一第一侧的第一与第二侧栅极。第二结构与第三结构分别作为多条字线的一第二侧的第三及第四侧栅极。

Description

具有存储器阵列的集成电路及其操作方法

技术领域

本发明是有关于高密度存储器装置，且特别是有关于配置多个平面的存储单元以提供一种具有存储器阵列的集成电路及其操作方法。

背景技术

高密度存储器装置被设计成包括多个阵列的快闪存储单元或其他型式的存储单元。在某些例子中，存储单元包括可配置于三维架构中的多个薄膜晶体管。

在一例子中，一种三维存储器装置包括多个叠层的与非门(NAND)串行存储单元。这些叠层包括多个被绝缘材料分隔的有源条。三维存储器装置包括一阵列，此阵列包括多个字线结构、多个串行选择结构以及多条接地选择线，系正交地配置于叠层上。包括电荷储存结构的存储单元是形成于多个叠层中的有源条的侧表面与字线结构之间的交点。包括串行选择结构的阵列元件的阵列配置会影响阵列效率，及／或与非门串行的三维存储器设备叠层的导通／不导通(on／off)特征。

一种三维存储器装置使用指状垂直栅极(VG)，并具有相当低的阵列效率，这是由于三维存储器装置使用两组SSL栅极结构、两条水平接地选择线以及两组接地接点。另一种三维存储器装置使用独立双重栅极(Independent double gates，IDG)，并具有较高的阵列效率，这是由于此种三维存储器装置使用一组SSL栅极结构而不是两组、一条水平接地选择线而不是两条以及一条接地线而不是两组接地接点。然而，此种三维存储器装置显现出相对较差的电流导通／不导通特征。

相关的美国专利申请第13／887,019号显示一种方法，其中独立双重栅极控制位于这些与非门串行存储单元叠层的一端的导电性。于此方法中，将一个独立栅极设置在这些与非门串行存储单元叠层的每个相邻对(adjacent pair)之间。由于独立栅极的数目及这些与非门串行存储单元叠层的数目实质上为一对一的对应，使得独立栅极的接点上的间隔(pitch)需求是相当严格的。

另一种方法为一种「扭转」选择结构配置，于其中邻近的选择结构是沿着这些与非门串行存储单元叠层的长度方向而交错于叠层的同一端。虽然这种配置对于「扭转」选择结构的接点具有相对放宽的间隔需求，但沿着这些与非门串行存储单元叠层的长度方向的交错(staggering)需要更多空间。

理想上是可提供一种三维集成电路存储器的结构，具有较高阵列效率以及改善与非门串行叠层的导通／不导通特征。

发明内容

本发明的一个实施样态为一种具有一存储器阵列的集成电路，包括：具有此存储器阵列的多个有源条叠层的多个存储单元、多个有源条叠层选择结构以及控制电路。

有源条叠层具有第一端与第二端。一第一焊垫是与一个或多个的有源条叠层的第一端接触。一第二焊垫是与一个或多个的有源条叠层的第二端接触。

有源条叠层选择结构是于第一端与第二端之间的位置电性耦接至有源条叠层。

控制电路被耦接至第一焊垫及第二焊垫。控制电路是通过施加一第一组读取电压至第一焊垫及第二焊垫，而响应于接收一第一命令以读取存储器阵列上的一第一组存储单元，以使第一焊垫具有一比第二焊垫更高的电压。控制电路是通过施加一第二组读取电压至第一焊垫及第二焊垫，而响应于接收一第二命令以读取存储器阵列上的一第二组存储单元，以使第二焊垫具有一比第一焊垫更高的电压。因此，第一焊垫或第二焊垫是否具有较高的读取电压，系取决于接受读取的存储单元是否位在第一组或第二组存储单元中。

在本发明的一个实施例中，第一组电压包括一施加至第一焊垫的位线电压，以及一施加至第二焊垫的源极线电压。第二组电压包括施加至第二焊垫的位线电压，以及施加至第一焊垫的源极线电压。因此，依据接受读取的存储单元是否位在第一组或第二组存储单元中，源极线电压与位线电压是被施加至不同的焊垫。

在本发明的一个实施例中，这些有源条叠层选择结构包括：一第一组有源条叠层选择结构，位在多条字线的一第一侧；以及一第二组有源条叠层选择结构，位在多条字线的一第二侧。有源条叠层选择结构选择特定几个有源条叠层以供例如读取、擦除及编程的操作用。

在本发明的一个实施例中，第一组电压包括一施加至第一组有源条叠层选择结构的至少一者的串行选择线电压，以及一施加至第二组有源条叠层选择结构的至少一者的接地选择线电压，且第二组电压包括施加至第二组有源条叠层选择结构的至少一者的串行选择线电压，以及施加至第一组有源条叠层选择结构的至少一者的接地选择线电压。因此，依据接受读取的存储单元是否位在第一组或第二组存储单元中，串行选择线电压及接地选择线电压系被施加至不同的有源条叠层选择结构。

本发明的一个实施例包括：一第一多条金属线，用于将(i)多个串行选择线信号及(ii)多个接地选择线信号的其中一个传送至第一组有源条叠层选择结构；以及一第二多条金属线，用于将(i)多个串行选择线信号及(ii)多个接地选择线信号的另一个传送至第二组有源条叠层选择结构。第一多条金属线及第二多条金属线系位于同一金属层。

在本发明的一个实施例中，多个有源条叠层包括彼此交插的一第一组有源条叠层及一第二组有源条叠层。第一组有源条叠层被电性耦接至第一焊垫并与第二焊垫电性解耦。第二组有源条叠层被电性耦接至第二焊垫并与第一焊垫电性解耦。

本发明的另一种实施样态为一种具有一存储器阵列的集成电路，包括：具有此存储器阵列的多个有源条叠层的多个存储单元，以及多个有源条叠层选择结构。

有源条叠层选择结构是于第一端与第二端之间的位置电性耦接至有源条叠层。有源条叠层选择结构选择特定几个有源条叠层以供例如读取、擦除及编程的操作用。有源条叠层选择结构为双重栅极结构，并包括位在多条字线的一第一侧的一第一组有源条叠层选择结构，以及位在多条字线的一第二侧的一第二组有源条叠层选择结构。

多个有源条叠层的每个有源条叠层具有：(i)一第一有源条叠层选择结构，来自第一组有源条叠层选择结构，用于作为多条字线的第一侧的该每个有源条叠层上的第一与第二侧栅极；及(ii)一第二有源条叠层选择结构及一第三有源条叠层选择结构，来自第二组有源条叠层选择结构，分别用于作为多条字线的第二侧的该每个有源条叠层上的第三及第四侧栅极。

在本发明的某些实施例中，邻近的有源条叠层具有相反走向。邻近的有源条叠层的一第一个，是朝一从第一端至第二端的方向具有单一叠层选择结构至多个叠层选择结构走向(orientation)。邻近的有源条叠层的一第二个，是朝从多个有源条叠层的第一端至第二端的方向具有一种多个叠层选择结构至单一叠层选择结构走向。

在本发明的一个实施例中，邻近的有源条叠层的第一个具有单一叠层选择结构至多个叠层选择结构走向。多个有源条叠层选择结构将多个独立控制电压施加至多条字线的一第二侧的邻近的有源条叠层的第一个。邻近的有源条叠层的第二个具有多个叠层选择结构至单一叠层选择结构走向。多个有源条叠层选择结构将多个独立控制电压施加至多条字线的一第一侧的邻近的有源条叠层的第二个。

在本发明的一个实施例中，邻近的有源条叠层的第一个具有单一叠层选择结构至多个叠层选择结构走向。多个有源条叠层选择结构只将一个独立控制电压施加至多条字线的一第一侧的邻近的有源条叠层的第一个。邻近的有源条叠层的第二个具有一种多个叠层选择结构至单一叠层选择结构走向，以使多个有源条叠层选择结构只将一个独立控制电压施加至多条字线的一第二侧的邻近的有源条叠层的第二个。

在本发明的一个实施例中，邻近的有源条叠层的第一个具有单一叠层选择结构至多个叠层选择结构走向，以使该多个有源条叠层选择结构之只有一第一叠层选择结构，被电性耦接至多条字线的一第一侧的邻近的有源条叠层的第一个，且使该多个有源条叠层选择结构之一第一组多个叠层选择结构，被电性耦接至多条字线的一第二侧的邻近的有源条叠层的第一个。邻近的有源条叠层的第二个具有一种多个叠层选择结构至单一叠层选择结构走向，以使该多个有源条叠层选择结构之一第二组多个叠层选择结构，被电性耦接至多条字线的一第一侧的邻近的有源条叠层的第二个，且使该多个有源条叠层选择结构的只有一第二叠层选择结构，被电性耦接至多条字线的一第二侧的邻近的有源条叠层的第二个。

在本发明的一个实施例中，多个有源条叠层沿着有源条叠层的长度方向，具有位于反侧的第一表面与第二表面。多个独立控制电压是被施加至多条字线的一第二侧的邻近的有源条叠层的第一个。多个独立控制电压包括：一第一独立控制电压，耦接至邻近的有源条叠层的第一个的第一表面而非第二表面；以及一第二独立控制电压，耦接至邻近的有源条叠层的第一个的第二表面而非第一表面。在另一实施例中，多个独立控制电压系被施加至多条字线的一第一侧的邻近的有源条叠层的第二个。多个独立控制电压包括：一第三独立控制电压，耦接至邻近的有源条叠层的第二个的第一表面而非第二表面；以及一第四独立控制电压，耦接至邻近的有源条叠层的第二个的第二表面而非第一表面。

本发明的又另一实施样态为一种具有一存储器阵列的集成电路，包括：具有此存储器阵列的多个有源条叠层的多个存储单元以及多个有源条叠层选择结构。

有源条叠层具有第一端与第二端。

有源条叠层选择结构是于第一端与第二端之间的位置电性耦接至有源条叠层。有源条叠层选择结构选择特定几个有源条叠层以供例如读取、擦除及编程的操作用。

有源条叠层选择结构系被安置以包围多个有源条叠层的交替端。利用邻近的有源条叠层，(i)邻近的有源条叠层的一第一个具有一第一有源条叠层选择结构，被安置以包围多条字线的一第一侧的邻近的有源条叠层的第一个，及(ii)一邻近的有源条叠层的第二个具有一第二有源条叠层选择结构，被安置以包围多条字线的一第二侧的邻近的有源条叠层的第二个。

在本发明的一个实施例中，邻近的有源条叠层的第一个的第一端，经由第一有源条叠层选择结构接收来自多个有源条叠层选择结构的一第一独立控制电压。第一有源条叠层选择结构将多条字线的一第二侧的第一独立控制电压提供给与邻近的有源条叠层的第一个的任一侧邻接的多个有源条叠层的有源条叠层。邻近的有源条叠层的第二个的第二端经由第二有源条叠层选择结构，接收来自多个有源条叠层选择结构的一第二独立控制电压。第二有源条叠层选择结构将多条字线的一第一侧的第二独立控制电压，提供给与邻近的有源条叠层的第二个的任一侧邻接的多个有源条叠层的有源条叠层。

本发明的一更进一步的实施样态为一种具有一存储器阵列的集成电路，包括：具有此存储器阵列的多个有源条叠层的多个存储单元以及多个有源条叠层选择结构。

有源条叠层具有一叠层宽度，以及第一端与第二端。邻近几个有源条叠层是被安置分隔了一段间隙宽度。

有源条叠层选择结构是于第一端与第二端之间的位置，电性耦接至有源条叠层。有源条叠层选择结构选择特定几个有源条叠层以供例如读取、擦除及编程的操作用。有源条叠层选择结构具有一大于(i)叠层宽度及(ii)两倍的间隙宽度的总和，且小于i)两倍的叠层宽度及(ii)两倍的间隙宽度的总和的结构宽度。

在本发明的一个实施例中，有源条叠层选择结构被设计成用于作为多个有源条叠层中的通道用的侧栅极，藉以形成串行选择开关。

本发明的一个实施样态为一种具有一存储器阵列的集成电路的操作方法，包括：

施加一第一控制电压至一第一有源条叠层选择结构，被配置为：(i)供一第一有源条叠层的反侧用的第一与第二侧栅极，第一有源条叠层位在一第二有源条叠层及一第三有源条叠层的间，(ii)第二有源条叠层的一第一侧栅极而非一第二侧栅极，以及(iii)一第三有源条叠层的一第一侧栅极而非一第二侧栅极。

在本发明的一个实施例中，第一有源条叠层具有第一与第二端，且第一控制电压是通过第一有源条叠层选择结构，而被施加至多条字线的一第一侧的第一有源条叠层，且此方法更包括：

施加一第二控制电压至一第二有源条叠层选择结构，被配置为多条字线的一第二侧的一第一侧栅极而非一第二侧栅极。

在本发明的一个实施例中，此方法更包括，施加一第三控制电压至一第三有源条叠层选择结构，被配置为多条字线的一第二侧的一第二侧栅极而非一第一侧栅极。

本发明的其他实施样态及优点可在检阅图式、详细说明与以下的权利要求范围获得了解。

附图说明

图1为一三维与非门存储器阵列结构的立体图。

图2为具有一分页的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图。

图3为如图2所示具有一读取偏压配置的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图。

图4为如图2所示具有另一种读取偏压配置的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图。

图5为具有一编程偏压配置的如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图。

图6为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有串行选择线结构的一迭积轮廓(superimposed outline)的掩模(mask)。

图7为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有焊垫与有源条叠层的一迭积轮廓的掩模。

图8为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的剖面图。

图9为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的剖面图，存储器装置具有一错位(misaligned)的串行选择线结构。

图10为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有携带串行选择线电压的一迭积层的金属线。

图11为一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有一分页以及被各个焊垫所接达的偶数及奇数位线。

图12为一集成电路的示意图，包括一具有分页串行选择结构的三维与非门存储器阵列。

【符号说明】

A′-A″：剖面线

BL1至BL6：有源条／有源条叠层

ML1、ML2、ML3：金属层

SSL0至SSL7：串行选择结构

102、103、104、105：有源条

102B、103B、104B、105B：焊垫

109：SSL栅极结构

112、113、114、115：有源条

112A、113A、114A、115A：焊垫

119：SSL栅极结构

125-1WL至125-N WL：字线

126：接地选择线GSL

127：接地选择线GSL

128：源极线

210：焊垫

215：焊垫

230：字线

602、604、610、612、614、616、618、620、622、624：轮廓

704、706、708、710、712：轮廓

815、813、811：有源条

816、814、812、810：绝缘条

830、834、838：叠层宽度

832：间隙宽度

836：间隙宽度

1058：平面译码器

1059：位线

1060：存储器阵列

1061：列译码器

1062：字线

1063：行译码器

1064：SSL线

1065：总线

1066：方块

1067：数据总线

1068：方块

1069：偏压配置状态机

1071：数据输入线

1072：数据输出线

1074：另一电路

1075：集成电路／半导体装置

具体实施方式

以下将参考附图提供多个实施例的详细说明。

图1为一三维与非门存储器阵列结构的立体图。为方便说明，此图移除绝缘材料以露出其他结构。举例而言，系移除在叠层中的有源条(ActiveStrips)(例如112-115)之间的绝缘层，且系移除在有源条的叠层的间的绝缘层。

多层阵列系形成于一绝缘层上，并包括与多个叠层共形的多条字线125-1WL、...、125-N WL。多个叠层包括有源条112、113、114、115。有源条的材料例如包括掺杂半导体及金属。在同一平面中的有源条是通过一焊垫而电性耦接在一起，此焊垫被配置成具有一着陆区(landing area)以供接触至一层间导体(interlayer conductor)。多数层的焊垫可以如图1所示地配置成阶梯结构，其中每个连续焊垫上的着陆区被设置于此结构的阶梯上。若希望或需要一特定的制造设定，则用以连接焊垫与层间导体至焊垫上的着陆区的多个着陆区，系可图案化而非以一简单的阶梯结构配置。

显示的字线编号(从整体结构之背面至前面是从1上升至N)适用于偶数存储器分页。对奇数存储器分页而言，字线编号从整体结构的背面至前面是从N递减至1。

焊垫112A、113A、114A、115A终止交替的有源条，例如每个层中的有源条112、113、114、115。如图所示，这些焊垫112A、113A、114A、115A电性连接至不同的位线，以供译码电路至此阵列的内的选择平面的连接。这些焊垫112A、113A、114A、115A可以于定义多个叠层的同时被图案化，但通道至着陆区可以是例外。

焊垫102B、103B、104B、105B终止其他交替的有源条，例如每个层中之有源条102、103、104、105。如图所示，这些焊垫102B、103B、104B、105B电性连接至不同的位线，以供译码电路至此阵列的内的选择平面的连接。这些焊垫102B、103B、104B、105B可以于定义多个叠层的同时被图案化，但是通道至着陆区可以是例外。

如图所示，于此实施例中，有源条的任何既定叠层被耦接至焊垫112A、113A、114A、115A或焊垫102B、103B、104B、105B，但并非两者。然而，在针对本发明的实施例的其他的图式中，这些有源条叠层被耦接至有源条叠层的两端的焊垫。

一有源条叠层具有位线端至源极线(source line)端走向或源极线端至位线端走向的两个相反走向的其中之一。举例而言，有源条112、113、114、115的叠层具有位线端至源极线端走向；而有源条102、103、104、105的叠层具有源极线端至位线端走向。

有源条112、113、114、115的叠层的一端，是以焊垫112A、113A、114A、115A结束，通过SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-N WL、接地选择线GSL127，而另一端以源极线128结束。有源条112、113、114、115的叠层并未到达焊垫102B、103B、104B、105B。

有源条102、103、104、105的叠层的一端是以焊垫102B、103B、104B、105B结束，通过SSL栅极结构109、接地选择线GSL127、字线125-N WL至125-1WL、接地选择线GSL126，而另一端以一源极线(被图式的其他部分所遮蔽)结束。有源条102、103、104、105的叠层并未到达焊垫112A、113A、114A、115A。

一存储器材料层将字线125-1WL至125-N WL与有源条112-115及102-105分隔。接地选择线GSL126及GSL127是与多个有源条共形，类似于字线。

每个有源条的叠层的一端以焊垫结束，而另一端以一源极线结束。举例而言，有源条112、113、114、115的叠层的一端以焊垫112A、113A、114A、115A结束，而另一端以源极线128结束。于此图的近端，每隔一个有源条的叠层是以焊垫102B、103B、104B、105B结束；而每隔一个有源条的叠层是以一条分开的源极线结束。于此图的远程，每隔一个有源条的叠层是以焊垫112A、113A、114A、115A结束，而每隔一个有源条的叠层是以一条分开的源极线结束。

如前述的，在针对本发明的实施例的剩下的图中，这些有源条的叠层被耦接至有源条的叠层的两端的焊垫。

位线及串行选择线系形成于金属层ML1、ML2及ML3。晶体管是形成于有源条(例如112-115)与字线125-1WL至125-N WL之间的相交点。在这些晶体管中，有源条(例如113)作为此装置的通道区。有源条(例如112-115)可作为供晶体管用的栅极介电层。

串行选择结构(例如119、109)是在定义字线125-1WL至125-N WL的同一步骤期间被图案化。品体管是形成于有源条(例如112-115)与串行选择结构(例如119、109)之间的相交点。这些晶体管作为耦接至译码电路的串行选择开关，用于选择此阵列中的特定叠层。

图2为关于一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图。为了参考起见，″X″轴位于平行于此结构中的字线(例如图1中的125-1WL至125-N WL或图2中的230)之水平方向，″Y″轴位于平行于此结构中的有源条(例如图1中的112-115或图2中的BL1-BL6)的垂直方向，而″Z″轴位于垂直于字线及垂直于此结构中的有源条的进出此分页的方向。

在图2的布局图中，此阵列配置包括多个有源条。存储单元是被部署于有源条(例如BL1-BL6)及字线(例如230)的交点。邻近的有源条在单一串行选择结构至多个串行选择结构走向与多个串行选择结构至单一串行选择结构走向的相反走向之间交替。在有源条的一个走向中，每隔一个有源条(例如BL1、BL3、BL5)行经由最接近位于顶部的焊垫(例如210)的单一串行选择结构(例如SSL1、SSL3、SSL5)且在最接近位于底部的焊垫(例如215)的两个串行选择结构(例如SSL0及SSL2，SSL2及SSL4，SSL4及SSL6)之间。

在有源条的相反走向中，每隔一个有源条(例如，BL2、BL4、BL6)走在最接近位于顶部的焊垫(例如210)的两个串行选择结构(例如SSL1及SSL3、SSL3及SSL5、SSL5及SSL7)之间且经由最接近位于底部的焊垫(例如215)的单一串行选择结构(例如SSL2、SSL4、SSL6)。

因此，由最接近有源条的顶部端的一串行选择结构条所包围的一有源条走在最接近有源条的底部端的两个串行选择结构之间。举例而言，有源条BL1行经由最接近焊垫210的SSL1且在最接近焊垫215的SSL0与SSL2之间。

同样地，走在最接近有源条的顶部端的两个串行选择结构之间的一有源条，是由最接近有源条的底部端的一串行选择结构条所包围。举例而言，有源条BL2走在最接近焊垫210的SSL1与SSL3之间且经由最接近焊垫215的SSL2。

覆盖于有源条(例如BL1-BL6)上的是水平字线(例如230)与串行选择线SSL栅极结构。于最接近上部焊垫210之处，串行选择结构(例如SSL1、SSL3、SSL5)包围最接近有源条(例如BL1、BL3、BL5)的顶部端的每隔一个有源条，用于作为各个有源条的两侧表面上的一对侧栅极。SSL1作为BL1的一对侧栅极。SSL3作为BL3的一对侧栅极。SSL5作为BL5的一对侧栅极。于最接近底部焊垫215之处，串行选择结构(例如SSL2、SSL4、SSL6)包围最接近有源条(例如BL2、BL4、BL6)的底部端的每隔一个有源条，用于作为各个有源条的两侧表面上的侧栅极。SSL2作为BL2的一对侧栅极。SSL4作为BL4的一对侧栅极。SSL6作为BL6的一对侧栅极。

于最接近上部焊垫210之处，包围最接近有源条(例如BL1、BL3、BL5)的顶部端的每隔一个有源条的串行选择结构(例如SSL1、SSL3、SSL5)，亦作为每一个邻近有源条的一个侧表面上的一侧栅极。SSL1作为BL2的一个侧栅极。SSL3作为BL2的一个侧栅极及BL4的一个侧栅极。SSL5作为BL4的一个侧栅极及BL6的一个侧栅极。又，SSL7作为BL6的一个侧栅极。

于最接近底部焊垫215之处，包围最接近有源条(例如BL2、BL4、BL6)的底部端的每隔一个有源条的串行选择结构(例如SSL2、SSL4、SSL6)，亦作为每一个邻近有源条的一个侧表面上的一侧栅极。SSL2作为BL1的一个侧栅极及BL3的一个侧栅极。SSL4作为BL3的一个侧栅极及BL5的一个侧栅极。SSL6作为BL5的一个侧栅极。又，SSL0作为有源条BL1的一个侧栅极。

水平字线(例如230)是夹有绝缘材料(未显示)。可以有64条字线部署于顶部及底部串行选择线结构之间(例如在顶部之SSL1、SSL3、SSL5、SSL7与底部上的SSL0、SSL2、SSL4、SSL6之间)。字线可利用SADP(自对准双图案法)而制造出。

三维与非门存储器装置包括多个平面的存储单元。来自一上部金属层的多条位线，是经由焊垫(例如图2中的210、215)选择此多个平面的存储单元中的一特定平面。在一特定平面之内的特定存储单元，是由多个串行选择线结构及字线所译码。

图3为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有一读取偏压配置。

被选择以供读取的存储单元系位在有源条叠层BL3中。为选择BL3，BL3的顶部及底部部分是导通的。包围BL3并通过顶部焊垫210作为至BL3的一对侧栅极的串行选择线SSL结构SSL3，具有一选择电压3V，藉以导通BL3之顶部部分。与BL3邻接并通过底部焊垫215作为至BL3的一对侧栅极的串行选择线SSL结构SSL2及SSL4，具有一选择电压3V，藉以导通BL3的底部部分。

与选择的有源条BL3邻接的是被取消选择的有源条BL2及BL4。BL2及BL4两者是通过底部焊垫215而分别由SSL2及SSL4所包围，每个用于作为具有一3V的选择电压的一对侧栅极，藉以导通BL2及BL4的底部部分。然而，BL2及BL4两者通过顶部焊垫210(具有一强大的负电压-8V)而具有各自的侧栅极SSL1及SSL5。一个侧栅极上的强大的负电压克服来自另一个侧栅极SSL3的选择电压3V，藉以使BL2及BL4的顶部部分不导通。因为一有源条的顶部及底部部分两者为一选择的有源条而导通，且顶部部分为BL2及BL4维持不导通，所以BL2及BL4维持被取消选择的。栅极SSL0、SSL2、SSL4、SSL6具有3V。

顶部焊垫210具有一供存储器阵列的选择层用的位线电压3V，以及供存储器阵列的多个被取消选择的层用的0V，而底部焊垫215具有一供所有层用的源极线电压0V。被取消选择的几条字线230具有一通过电压，而选择的其中一条字线230具有一读取电压。于依据顶部焊垫210的选择层，一读取电流从顶部焊垫210经由选择的有源条BL3流向底部焊垫215。电流的数值或存在取决于由选择的字线所选择的存储单元的阈值电压。

图4为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有另一种读取偏压配置。

为读取而选择的存储单元系位在有源条叠层BL4中。为了选择BL4，BL4的顶部及底部部分是导通的。包围BL4并通过底部焊垫215作为至BL4的一对侧栅极的串行选择线SSL结构SSL4，具有一选择电压3V，藉以导通BL4的底部部分。与BL4邻接并通过顶部焊垫210作为至BL4的一对侧栅极的串行选择线SSL结构SSL3及SSL5，具有一选择电压3V，藉以导通BL4的顶部部分。

与选择的有源条BL4邻接的是被取消选择的有源条BL3及BL5。BL3及BL5两者是通过顶部焊垫210而分别由SSL3及SSL5所包围，SSL3及SSL5每个用于作为具有一3V的选择电压的一对侧栅极，藉以导通BL3及BL5的顶部部分。然而，BL3及BL5两者通过底部焊垫215(具有一强大的负电压-8V)而具有各自的侧栅极SSL2及SSL4。一个侧栅极上的强大的负电压，克服了来自另一个侧栅极SSL4的选择电压3V，藉以使BL3及BL5的底部部分不导通。因为一有源条的顶部及底部部分两者为一选择的有源条而导通，且底部部分为BL3及BL5维持不导通，所以BL3及BL5维持被取消选择的。栅极SSL1、SSL3、SSL5、SSL7具有3V。

底部焊垫215具有一供存储器阵列的选择层用的位线电压3V，以及供存储器阵列的多个被取消选择的层用的0V，而顶部焊垫210具有一供所有层用的源极线电压0V。被取消选择的几条字线230具有一通过电压，而选择的其中一条字线230具有一读取电压。于依据底部焊垫215的选择层，一读取电流从底部焊垫215经由选择的有源条BL4流向顶部焊垫210。电流的数值或存在，取决于由选择的字线所选择的存储单元的阈值电压。

图3及图4显示顶部焊垫210与底部焊垫215是否分别提供位线电压及源极线电压，或分别提供源极线电压与位线电压，取决于被选择并包括被选择以供读取的存储单元的特定有源条。同样地，依据被选择并包括被选择以供读取的存储单元的特定有源条，最接近顶部焊垫210的串行选择结构SSL1、SSL3、SSL5及SSL7；与最接近底部焊垫215的串行选择结构SSL0、SSL2、SSL4及SSL6是否分别提供串行选择线电压及接地选择线电压，或分别提供接地选择线电压与串行选择线电压。其他电压可被使用于选择、取消选择、抑制及读取电压。

图5为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有一编程偏压配置。

为编程而选择的存储单元是位在有源条叠层BL3中。为了选择BL3，包围BL3并通过顶部焊垫210作为至BL3的一对侧栅极的串行选择线SSL结构SSL3，具有一选择电压3V，藉以导通BL3。与选择的有源条BL3邻接的是被取消选择的有源条BL2及BL4，每个具有接收一来自BL3的选择电压3V的一侧表面，用于作为一侧栅极。BL2及BL4两者通过顶部焊垫210(具有一强大的负电压-8V)具有各自的侧栅极SSL1及SSL5。一个侧栅极上的强大的负电压克服了来自另一个侧栅极SSL3的选择电压3V，藉以使BL2及BL4不导通。

顶部焊垫210具有一供存储器阵列的选择层用的位线电压0V，以及供存储器阵列的多个被取消选择的层用的3V，而底部焊垫215具有一供所有层用的源极线电压3V。被取消选择的几条字线230具有一通过电压，而选择的其中一条字线230具有一编程电压。于依据顶部焊垫210的选择层，一编程电流朝一至底部焊垫215的方向从顶部焊垫210流经选择的有源条BL3，然后，被注入至由选择的字线所选择的存储单元中。其他电压可被使用于选择、取消选择、抑制及编程电压。

图6为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有供串行选择线SSL结构用的一迭积轮廓的掩模。

具有轮廓602及604的第一掩模显示示范的各自图案，用于通过顶部焊垫210定义串行选择线结构SSL1、SSL3、SSL5及SSL7的区块；以及通过底部焊垫215定义串行选择线结构SSL0、SSL2、SSL4及SSL6的区块。

具有轮廓610、612、614、616的第二掩模显示多个示范图案，用于通过顶部焊垫210蚀刻分隔串行选择线结构SSL1、SSL3、SSL5及SSL7的区块。第二掩模亦具有轮廓618、620、622、624，显示用以通过底部焊垫215蚀刻分隔串行选择线结构SSL0、SSL2、SSL4及SSL6的区块的示范图案。

图7为如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有供焊垫与有源条叠层用的一迭积轮廓的掩模。

具有轮廓702的掩模显示一示范图案，用于定义具有顶部焊垫210、底部焊垫215及有源条叠层BL1-BL6的全部区域。相同的掩模包括一具有轮廓704、706、708、710及712的示范图案，用于定义在有源条叠层的间的间隙。这些间隙定义X方向中的一间隙宽度，藉以分开有源条叠层的邻近几个。有源条叠层在X方向中具有一叠层宽度。

剖面线A′-A″表示随后的图的剖面图的位置。

图8为关于如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的剖面图。

图8中的剖面图是沿着图7中的剖面线A′-A″而来。为了便于说明的目的，移除氧化物。

BL4为一具有有源条815、813及811的有源条叠层。有源条是被绝缘条816、814、812及810分隔。有源条叠层包括一覆盖存储器材料层，其可以是包括一介电隧穿层的一能隙工程SONOS(BE-SONOS)电荷储存结构，介电隧穿层包括在零偏压之下形成一反相″U″形价带的一复合材料。于一实施例中，复合隧道型介电层包括一个称为一空穴隧穿层的第一层、一个称为一能带补偿层的第二层以及一个称为一隔离层的第三层。于本实施例中的此层的空穴隧穿层，包括半导体材料条的侧表面上的二氧化硅，其譬如通过使用现场蒸汽产生ISSG而形成，且选择性地利用沉积后一NO退火或于沉积期间将NO加入环境(ambient)的方式来进行氮化。第一层的二氧化硅的厚度系小于最好是或更小。多个代表实施例可子是或厚。

于本实施例中的能带补偿层包括位于空穴隧穿层上的氮化硅，其譬如通过使用低压化学气相沉积LPCVD，于680℃下譬如使用二氯硅烷DCS及NH₃前驱物而形成。于其他替代工艺中，能带补偿层包括氮氧化硅，其系使用一类似的工艺及一N₂O前驱物而制成。氮化硅的能带补偿层厚度系小于且最好是或更小。

于本实施例中的隔离层包括二氧化硅，位于氮化硅的能带补偿层上，能带补偿层譬如通过使用LPCVD高温氧化物HTO沉积而形成。二氧化硅的隔离层的厚度系小于且最好是或更小。这三层隧穿层导致一反相U形价带能阶。

位于第一位置的价带能阶是使一电场足以引发空穴隧穿通过半导体主体接口与第一位置之间的薄区域，且亦使足以将第一位置之后的价带能阶提高至一电平，此电平能有效地消除第一位置之后的复合隧穿介电材料中的空穴隧穿势垒。这个结构建立一种在三层隧穿介电层中的反相U形价带能阶，且可达成电场辅助的高速空穴隧穿，同时在缺乏电场的情况下或在为了其他操作目的(例如读取来自晶胞或编程邻近晶胞的数据)而诱发的较小电场的存在的情况下，有效地避免电荷泄漏通过复合隧穿介电材料。

邻近有源条叠层BL3及BL5具有与BL4类似的构造。

串行选择线结构SSL4包围有源条叠层BL4，用于作为供有源条815、813及811的侧表面用的一对侧栅极。串行选择线结构SSL4亦作为BL3中之有源条的一个侧表面上的一个侧栅极。串行选择线结构SSL4亦作为BL3中的有源条的一个侧表面上的一个侧栅极。

例如BL3、BL4及BL4的有源条叠层具有各自的叠层宽度830、834及838。这些有源条叠层是被间隙宽度分隔，例如在BL3与BL4之间的间隙宽度832以及在BL4与BL5之间的间隙宽度836。为了使串行选择线结构SSL4足够宽，以不仅包围有源条叠层BL4并作为供有源条叠层BL4用的一对侧栅极，而且亦作为供邻近的有源条叠层BL3及BL5用的侧栅极，串行选择线结构SSL4具有一超过下述总和的宽度：(i)叠层宽度及(ii)两倍的间隙宽度。然而，为了避免碰触邻近的串行选择线结构SSL2及SSL4，串行选择线结构SSL2、SSL4及SSL6具有一小于下述总和的宽度：(i)两倍的叠层宽度及(ii)两倍的间隙宽度。

图9为具有一错位的串行选择线结构的如图2所示的一指状垂直栅极三维与非门存储器装置的一第一阵列配置的剖面图。

不像图8的剖面图，串行选择线SSL结构SSL4系脱离相对于有源条叠层BL4的中心。无论上至大约间隙宽度832／836的较差的对准，SSL4仍然包围有源条叠层BL4，并作为供有源条叠层BL4之两侧表面用的一对侧栅极。

然而，这种不对准是次优的，其乃因为串行选择线SSL结构SSL4作为供BL5而非BL3的一个表面用的一个侧栅极。所以不对准会导致有源条叠层的一端只具有侧栅极，而非两个侧栅极。

此层的金属线从集成电路的别处携带串行选择线电压至串行选择线SSL结构。在事前的设计上，例如图1所示的设计，是需要两个金属层-一个金属层给串行选择线电压，而另一个给接地选择线电压。然而，在所示的实施例中，最接近顶部焊垫的串行选择线SSL结构与最接近底部焊垫的串行选择线SSL结构，是结合较旧的串行选择线电压及较旧的接地选择线电压的功能。因此，在所示的实施例中，单一金属层是足够用于执行串行选择功能。

图11是一指状垂直栅极三维与非门存储器装置的一第一阵列配置的布局图，存储器装置具有一分页与被各个焊垫所接达的偶数及奇数位线。

上部焊垫210的不同层被电性耦接至每隔一个有源条(例如BL1、BL3、BL5)，这些为奇数页。BL1、BL3及BL5是分别电性耦接至上部焊垫210之层1、层2及层3。BL1、BL3及BL5是与下部焊垫215的数层电性解耦。

下部焊垫215的不同层被电性耦接至每隔一个有源条(例如BL2、BL4、BL6)，这些为偶数页。BL2、BL4及BL6是分别电性耦接至下部焊垫215的层1、层2及层3。BL2、BL4及BL6是与上部焊垫210的数层电性解耦。

某些实施例具有偶数的层、偶数的奇数页，以及偶数的偶数页(未显示)。

图12为依据本发明的一实施例的三维与非门存储器阵列的半导体装置的示意图，此存储器阵列包括一具有分页串行选择结构。半导体装置1075包括一三维与非门闪存阵列1060，如于此所说明的被实施在一半导体基板上，半导体基板具有部署最接近不同的焊垫，且位在存储单元的与非门串行的多个有源条的相反侧的多个分页串行选择结构。一列译码器1061被耦接至多条字线1062，并沿着存储器阵列1060中的数列配置。一行译码器1063被耦接至多条SSL线1064，包括多个串行选择结构，沿着对应于存储器阵列1060中的有源条的行被配置，用于读取并编程来自阵列1060中的存储单元的数据。一平面译码器1058是经由位线1059而耦接至存储器阵列1060中的多个平面。总线1065上的地址被提供给行译码器1063、列译码器1061及平面译码器1058。方块1066中的感测放大器及数据输入结构，于此例中是经由数据总线1067耦接至行译码器1063。数据是透过数据输入线1071，从集成电路1075上的输入／输出端口或从集成电路1075内部或外部的其他数据源，提供给方块1066中的数据输入结构。在所显示的实施例中，另一个电路1074，例如一通用处理器或特殊用途应用电路，是被包括在集成电路上，或提供由与非门快闪存储单元阵列所支持的系统单芯片功能的模块的组合。数据是透过数据输出线1072从方块1066中的感测放大器提供给集成电路1075上的输入／输出端口，或提供给集成电路1075内部或外部的其他数据目标。

于此例子中，通过使用偏压配置状态机1069而实施的一控制器，控制经由电压源所产生或提供的偏压配置电源电压的施加，或在方块1068中提供例如读取、擦除、编程、擦除确认及编程确认电压。

为了在多个有源条中选择一特定有源条，控制器可将适当的电压施加至围绕最接近有源条叠层的一端的一有源条叠层的一串行选择结构，并施加至用于作为最接近有源条叠层的另一端的侧栅极的一对串行选择结构。

控制器可通过使用已知技艺已知的特殊目的逻辑电路而实施。在替代实施例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上实施，并执行一计算机编程以控制此装置的操作。在又其他实施例中，可利用特殊目的逻辑电路及一通用处理器的组合来实行控制器。

虽然已经参考较佳实施例及上述例子揭露本发明，但吾人应理解到这些例子是意图呈现一种说明而非限制的意义。吾人考虑到，熟习本项技艺者将轻易明白数种修改及组合，这些修改及组合将落在本发明的精神及以下权利要求范围的范畴之内。

Claims

1.一种具有存储器阵列的集成电路，包括：

多个有源条叠层，具有该存储器阵列的多个存储单元，这些有源条叠层具有多个第一端与多个第二端；

一第一焊垫，与这些有源条叠层的一个或多个的这些第一端接触；

一第二焊垫，与这些有源条叠层的一个或多个的这些第二端接触；

多个有源条叠层选择结构，于这些第一端与这些第二端之间的位置，电性耦接至这些有源条叠层；以及

一控制电路，耦接至该第一焊垫与该第二焊垫，其中：

响应于接收一第一命令以读取该存储器阵列上的一第一组存储单元，该控制电路施加一第一组读取电压至该第一焊垫与该第二焊垫，以使该第一焊垫具有一比该第二焊垫更高的电压，及

响应于接收一第二命令以读取该存储器阵列上的一第二组存储单元，该控制电路施加一第二组读取电压至该第一焊垫与该第二焊垫，以使该第二焊垫具有一比该第一焊垫更高的电压。

2.根据权利要求1所述的集成电路，其中

该第一组读取电压包括一位线电压与一源极线电压，该位线电压施加至该第一焊垫，该源极线电压施加至该第二焊垫，且

该第二组读取电压包括该位线电压与该源极线电压，该位线电压施加至该第二焊垫，该源极线电压施加至该第一焊垫。

3.根据权利要求1所述的集成电路，其中这些有源条叠层选择结构包括：

一第一组有源条叠层选择结构，位在多条字线的一第一侧；及

一第二组有源条叠层选择结构，位在这些字线的一第二侧，且

该控制电路使用该第一组有源条叠层选择结构与该第二组有源条叠层选择结构，以选择这些有源条叠层的特定几个用于操作。

4.根据权利要求3所述的集成电路，其中

该第一组读取电压包括一串行选择线电压与一接地选择线电压，该串行选择线电压施加至该第一组有源条叠层选择结构的至少其中之一，该接地选择线电压施加至该第二组有源条叠层选择结构的至少其中之一，且

该第二组读取电压包括该串行选择线电压与该接地选择线电压，该串行选择线电压施加至该第二组有源条叠层选择结构的至少其中一，该接地选择线电压施加至该第一组有源条叠层选择结构的至少其中之一。

5.根据权利要求3所述的集成电路，更包括：

多条第一金属线，将(i)多个串行选择线信号及(ii)多个接地选择线信号其中之一传送至该第一组有源条叠层选择结构；及

多条第二金属线，将(i)多个串行选择线信号及(ii)多个接地选择线信号其中之另一传送至该第二组有源条叠层选择结构，

其中该这些第一金属线及这些第二金属线系位于同一金属层。

6.根据权利要求1所述的集成电路，其中这些有源条叠层包括彼此交插的一第一组有源条叠层与一第二组有源条叠层，该第一组有源条叠层电性耦接至该第一焊垫，并与该第二焊垫电性解耦，该第二组有源条叠层电性耦接至该第二焊垫，并与该第一焊垫电性解耦。

7.一种具有存储器阵列的集成电路，包括：

多个有源条叠层选择结构，于这些第一端与这些第二端之间的位置，电性耦接至这些有源条叠层，这些有源条叠层选择结构选择这些有源条叠层的特定几个用于操作，这些有源条叠层选择结构为双重栅极结构，这些有源条叠层选择结构包括：

其中，这些有源条叠层的每个有源条叠层具有：

一第一有源条叠层选择结构，来自该第一组有源条叠层选择结构，用以作为这些字线的该第一侧的每个有源条叠层上的第一与第二侧栅极；及

一第二有源条叠层选择结构与一第三有源条叠层选择结构，来自该第二组有源条叠层选择结构，分别用以作为这些字线的该第二侧的每个有源条叠层上的第三与第四侧栅极。

8.根据权利要求7所述的集成电路，其中

这些有源条叠层中的邻近的有源条叠层具有相反走向，以使这些邻近的有源条叠层其中的第一个，在从这些有源条叠层的这些第一端至这些第二端的方向，具有一单一叠层选择结构至多个叠层选择结构走向，且使这些邻近的有源条叠层其中的第二个，在从这些有源条叠层的这些第一端至这些第二端的方向，具有一多个叠层选择结构至单一叠层选择结构走向，

这些邻近的有源条叠层其中的该第一个具有该单一叠层选择结构至多个叠层选择结构走向，以使这些有源条叠层选择结构将多个独立控制电压施加于这些字线的该第二侧上的这些邻近的有源条叠层其中的该第一个，且

这些邻近的有源条叠层其中的该第二个具有该多个叠层选择结构至单一叠层选择结构走向，以使这些有源条叠层选择结构将多个独立控制电压施加于这些字线的该第一侧上的这些邻近的有源条叠层其中的该第二个。

9.根据权利要求7所述的集成电路，其中

这些邻近的有源条叠层其中的该第一个具有该单一叠层选择结构至多个叠层选择结构走向，以使这些有源条叠层选择结构只将一个独立控制电压施加于这些字线的该第一侧上的这些邻近的有源条叠层其中的该第一个，且

这些邻近的有源条叠层其中的该第二个具有该多个叠层选择结构至单一叠层选择结构走向，以使这些有源条叠层选择结构只将一个独立控制电压施加于这些字线的该第二侧上的这些邻近的有源条叠层其中的该第二个。

10.根据权利要求7所述的集成电路，其中

这些邻近的有源条叠层其中的该第一个具有该单一叠层选择结构至多个叠层选择结构走向，以使这些有源条叠层选择结构中只有一第一叠层选择结构，电性耦接至这些字线的该第一侧上的这些邻近的有源条叠层其中的该第一个，而这些有源条叠层选择结构中的一第一组多个叠层选择结构，被电性耦接至这些字线的该第二侧上的这些邻近的有源条叠层其中的该第一个，且

这些邻近的有源条叠层其中的该第二个具有该多个叠层选择结构至单一叠层选择结构走向，以使这些有源条叠层选择结构的一第二组多个叠层选择结构，被电性耦接至这些字线的该第一侧的该邻近的有源条叠层其中的该第二个，并使这些有源条叠层选择结构中只有一第二叠层选择结构，电性耦接至这些字线的该第二侧上的这些邻近的有源条叠层其中的该第二个。

11.根据权利要求7所述的集成电路，其中

这些有源条叠层沿着这些有源条叠层的长度方向，具有多个第一表面与多个第二表面，这些第一表面与这些第二表面相对，且施加至这些字线的该第二侧的这些邻近的有源条叠层其中的该第一个的这些多个独立控制电压，包括：

一第一独立控制电压，耦接至这些邻近的有源条叠层其中的该第一个的该第一表面，而非该第二表面，及

一第二独立控制电压，耦接至这些邻近的有源条叠层其中的该第一个的该第二表面，而非该第一表面。

12.根据权利要求7所述的集成电路，其中

一第二独立控制电压，耦接至这些邻近的有源条叠层其中的该第一个的该第二表面，而非该第一表面，

且施加至这些字线的该第一侧的这些邻近的有源条叠层其中的该第二个的这些多个独立控制电压，包括：

一第三独立控制电压，耦接至这些邻近的有源条叠层其中的该第二个的该第一表面，而非该第二表面，及

一第四独立控制电压，耦接至这些邻近的有源条叠层其中的该第二个的该第二表面，而非该第一表面。

13.根据权利要求7所述的集成电路，其中这些有源条叠层选择结构，被设计成用于作为这些有源条叠层中的多个通道用的多个侧栅极，藉以形成多个串行选择开关。

14.一种具有存储器阵列的集成电路，包括：

多个有源条叠层选择结构，于这些第一端与这些第二端之间的位置，被电性耦接至这些有源条叠层，这些有源条叠层选择结构选择这些有源条叠层的特定几个用于操作，

其中这些有源条叠层选择结构系被安置以包围这些有源条叠层的交替端，以利用这些有源条叠层中的邻近的有源条叠层，使(i)这些邻近的有源条叠层其中的第一个具有一第一有源条叠层选择结构，该第一有源条叠层选择结构被安置以包围多条字线的一第一侧上的这些邻近的有源条叠层其中的该第一个，且使(ii)这些邻近的有源条叠层其中的第二个具有一第二有源条叠层选择结构，该第二有源条叠层选择结构被安置以包围这些字线的一第二侧上的这些邻近的有源条叠层其中的该第二个。

15.根据权利要求14所述的集成电路，其中

这些邻近的有源条叠层其中的该第一个的该第一端，系经由该第一有源条叠层选择结构接收一第一独立控制电压，该第一独立控制电压来自这些有源条叠层选择结构，

该第一有源条叠层选择结构将这些字线的该第二侧的该第一独立控制电压，提供给与这些邻近的有源条叠层其中的该第一个的任一侧邻接的这些有源条叠层，

这些邻近的有源条叠层其中的该第二个的该第二端，是经由该第二有源条叠层选择结构接收一第二独立控制电压，该第二独立控制电压来自这些有源条叠层选择结构，且

该第二有源条叠层选择结构将这些字线的该第一侧的该第二独立控制电压，提供给与这些邻近的有源条叠层其中的该第二个的任一侧邻接的这些有源条叠层。

16.根据权利要求14所述的集成电路，其中这些有源条叠层选择结构是设计成用于作为这些有源条叠层中的多个通道用的多个侧栅极，藉以形成多个串行选择开关。

17.一种具有存储器阵列的集成电路，包括：

多个有源条叠层，具有该存储器阵列的多个存储单元，该中有源条叠层具有一叠层宽度与多个第一端与第二端，这些第一端与第二端系位于被一间隙宽度所分隔的这些有源条叠层的邻近几个；

多个有源条叠层选择结构，这些有源条叠层选择结构，是于这些第一端与这些第二端之间的位置，电性耦接至这些有源条叠层，这些有源条叠层选择结构选择这些有源条叠层的特定几个用于操作，这些有源条叠层选择结构具有一大于(i)该叠层宽度及(ii)两倍的该间隙宽度的总和，且小于(i)两倍的该叠层宽度及(ii)两倍的该间隙宽度的总和的宽度。

18.根据权利要求17所述的集成电路，其中这些有源条叠层选择结构被设计成用于作为这些有源条叠层中的多个通道用的次多个侧栅极，藉以形成多个串行选择开关。

19.一种具有存储器阵列的集成电路的操作方法，包括：

施加一第一控制电压至一第一有源条叠层选择结构，该第一控制电压被施加于：(i)一第一有源条叠层的第一侧栅极与第二侧栅极，这些第一侧栅极与该第二侧栅极相对，该第一有源条叠层位在一第二有源条叠层与一第三有源条叠层的间，(ii)该第二有源条叠层的一第一侧栅极，而非一第二侧栅极，以及(iii)该第三有源条叠层的一第一侧栅极，而非一第二侧栅极。

20.根据权利要求19所述的方法，其中该第一有源条叠层具有多个第一端与第二端位于该第一有源条叠层的长度方向的相对两侧，且该第一控制电压是通过该第一有源条叠层选择结构，施加至位于多条字线的一第一侧的该第一有源条叠层，且该方法更包括：

施加一第二控制电压至一第二有源条叠层选择结构，在这些字线的一第二侧作为一第一侧栅极，而非一第二侧栅极。

21.根据权利要求20所述的方法，更包括：

施加一第三控制电压至一第三有源条叠层选择结构，在这些字线的该第二侧作为一第二侧栅极，而非一第一侧栅极。