CN105870120B - 非挥发性存储器 - Google Patents
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Abstract
本发明公开一种非挥发性存储器，包括基底、堆叠结构、二个通道结构及二层电荷存储层。堆叠结构设置于基底上，且包括多层第一导体层、多层介电层及二层第二导体层。介电层与第一导体层交替地堆叠。第二导体层分离设置于介电层中最上方的一者上。通道结构设置于堆叠结构两侧的基底上。电荷存储层设置于堆叠结构与通道结构之间。
Description
技术领域
本发明涉及一种存储器，且特别是涉及一种非挥发性存储器。
背景技术
非挥发性存储器元件由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和电子设备所广泛采用的一种存储器元件。
目前业界较常使用的闪存存储器阵列包括反或栅(NOR)型阵列结构与反及栅(NAND)型阵列结构。由于反及栅(NAND)型阵列的非挥发性存储器结构是使各存储单元串接在一起，其集成度与面积利用率较反或栅(NOR)型阵列的非挥发性存储器佳，已经广泛地应用在多种电子产品中。
然而，在目前元件小型化的趋势下，如何在有限的空间中进一步地提升存储器元件的集成度为目前业界积极追求的目标。
发明内容
本发明的目的在于提供一种非挥发性存储器，其可有效地降低三维存储器中的存储单元面积，进而提升存储器元件的集成度。
为达上述目的，本发明提出一种非挥发性存储器，包括基底、堆叠结构、二个通道结构及二层电荷存储层。堆叠结构设置于基底上，且包括多层第一导体层、多层介电层及二层第二导体层。介电层与第一导体层交替地堆叠。第二导体层分离设置于介电层中最上方的一者上。通道结构设置于堆叠结构两侧的基底上。电荷存储层设置于堆叠结构与通道结构之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，堆叠结构还包括第一隔离结构。第一隔离结构设置于第二导体层之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，各第二导体层的宽度例如是小于各第一导体层的宽度。
依照本发明的一实施例所述，在上述的非挥发性存储器中，通道结构彼此耦接。通道结构彼此耦接的方式可通过一体成型的方式形成通道结构与连接通道结构的连接部而进行耦接或可通过内连线结构进行耦接。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括二个第二隔离结构。第二隔离结构设置于通道结构中。
依照本发明的一实施例所述，在上述的非挥发性存储器中，各隔离结构的底部高度例如是低于或等于第一导体层中最下方的一者的下表面高度，且各隔离结构的顶部高度例如是高于或等于第二导体层的上表面高度。
依照本发明的一实施例所述，在上述的非挥发性存储器中，当非挥发性存储器包括多个堆叠结构时，各通道结构包括二层主通道部及二个间隙壁通道部。主通道部设置于各第二隔离结构两侧的基底上，且主通道部的底部相互连接或互不相连。间隙壁通道部设置于相邻两个堆叠结构之间的电荷存储层与主通道部之间。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括第一掺杂区。第一掺杂区设置于基底中。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括二个第二掺杂区。第二掺杂区设置于通道结构下方的第一掺杂区中。
依照本发明的一实施例所述，在上述的非挥发性存储器中，还包括导线。导线耦接于通道结构。
基于上述，在本发明所提出的非挥发性存储器中，由于堆叠结构包括堆叠设置的第一导体层、介电层及分离设置的二层第二导体层，所以可通过单一个堆叠结构形成两串反及栅(NAND)存储单元串。第二导体层可作为选择栅极来选择要对堆叠结构哪一侧的NAND存储单元串中的电荷存储层进行操作，且各第一导体层可对位于其两侧的电荷存储层进行操作，进而形成单一存储单元存储二位元(two bits per cell)的存储单元。因此，上述非挥发性存储器可有效地降低三维存储器中的存储单元面积，进而提升存储器元件的集成度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的非挥发性存储器的剖视图；
图2为图1中的部分非挥发性存储器的立体图；
图3为本发明另一实施例的非挥发性存储器的剖视图；
图4为图3中的部分非挥发性存储器的立体图；
图5为图1与图3中的非挥发性存储器的电路简图；
图6为图1与图3中的非挥发性存储器的另一电路简图。
符号说明
100：非挥发性存储器
102：基底
104：堆叠结构
106：通道结构
108：电荷存储层
110、114：导体层
112、118：介电层
116、124：隔离结构
120、134：硬掩模层
122：连接部
126：主通道部
127：通道材料层
128：间隙壁通道部
130、132：掺杂区
136：导线
138：接触窗
140：存储单元
BL1～BL3：位线
CG：控制栅极
CSL：源极线
WL1～WL6：字符线
SGL1-1～SGL1-3、SGL2-1～SGL2-6：选择栅极线
SGD、SGS：选择栅极
具体实施方式
图1为本发明一实施例的非挥发性存储器的剖视图。图2为图1中的部分非挥发性存储器的立体图。在图2中，为了清楚地进行说明，仅绘示出位于导体层侧壁的电荷存储层，且省略绘示介电层、硬掩模层与堆叠结构中的隔离结构。
请同时参照图1及图2，非挥发性存储器100包括基底102、堆叠结构104、通道结构106及电荷存储层108。基底102例如是硅基底。在此实施例中，图1及图2中的堆叠结构104、通道结构106及电荷存储层108的数量仅为举例说明，本发明并不以此为限。只要非挥发性存储器100包括一个堆叠结构104、两个通道结构106及两层电荷存储层108即属于本发明所保护的范围。
堆叠结构104设置于基底102上。各堆叠结构104包括多层导体层110、多层介电层112及二层导体层114。在此实施例中，图1及图2中的导体层110及介电层112的数量仅为举例说明，本发明并不以此为限。于此技术领域具有通常知识者可依照产品设计需求对导体层110及介电层112的数量进行调整。
介电层112与导体层110交替地堆叠。在此实施例中，是以介电层112作为堆叠结构104的最下层为例来进行说明，因此可通过介电层112将导体层110与基底102进行隔离。导体层110可依照产品设计需求来决定作为控制栅极或选择栅极使用。介电层112的材料例如是氧化硅等介电材料。导体层110的材料例如是掺杂多晶硅等导体材料。介电层112与导体层110的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺而形成。
导体层114分离设置于介电层112中最上方的一者上。导体层114可作为选择栅极使用，因此通过导体层114可选择要对堆叠结构104左侧或右侧的电荷存储层108进行操作。各导体层114的宽度例如是小于各导体层110的宽度。导体层114的材料例如是掺杂多晶硅等导体材料。导体层114的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺而形成。
此外，各堆叠结构104还可选择性地包括隔离结构116、介电层118与硬掩模层120中的至少一者。隔离结构116设置于导体层114之间，因此可通过隔离结构116将堆叠结构104中的二个导体层114进行隔离。隔离结构116的材料例如是氧化硅等介电材料。隔离结构116的形成方法例如是组合使用沉积制作工艺与化学机械研磨制作工艺而形成。
介电层118的材料例如是氧化硅等介电材料。介电层118的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺而形成。在另一实施例中，也可不形成介电层118。
硬掩模层120的材料例如是氮化硅等硬掩模材料。硬掩模层120可作为形成隔离结构116时的研磨终止层。硬掩模层120的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺而形成。
通道结构106设置于堆叠结构104两侧的基底102上。通道结构106可连接于基底102，如连接于基底102中的掺杂区132。通道结构106可彼此耦接。在此实施例中，通道结构106彼此耦接的方式例如是通过一体成型的方式形成通道结构106与连接通道结构106的连接部122而进行耦接。在另一实施例中，通道结构106也可通过内连线结构进行耦接。
此外，非挥发性存储器100还包括至少二个隔离结构124。隔离结构124设置于通道结构106中。各隔离结构124的底部高度例如是低于或等于导体层110中最下方的一者的下表面高度，且各隔离结构124的顶部高度例如是高于或等于导体层114的上表面高度。隔离结构124例如是氧化硅层或气隙(air gap)。在此实施例中，隔离结构124是以气隙为例进行说明。
举例来说，各通道结构106可包括二层主通道部126及二个间隙壁通道部128。主通道部126设置于各隔离结构124两侧的基底102上，且主通道部126的底部可相互连接。间隙壁通道部128设置于相邻两个堆叠结构104之间的电荷存储层108与主通道部126之间。间隙壁通道部128与主通道部126的材料例如是多晶硅。间隙壁通道部128的形成方法例如是先在堆叠结构104上形成共形的间隙壁通道材料层(未绘示)，再对间隙壁通道材料层进行回蚀刻制作工艺而形成。主通道部126的形成方法例如是共形地在堆叠结构104以及间隙壁通道部128上沉积通道材料层127而形成，其中主通道部126与连接部122分别为通道材料层127的一部分。亦即，此实施例中的主通道部126与连接部122可为一体成型。
电荷存储层108设置于堆叠结构104与通道结构106之间。电荷存储层108可为单层结构或多层结构。当电荷存储层108为单层结构时，电荷存储层108例如是电荷捕捉层，如氮化硅层。当电荷存储层108为多层结构时，电荷存储层108例如是介电层与电荷捕捉层的组合层，如氧化硅/氮化硅/氧化硅组合层。电荷存储层108的形成方法例如是先在堆叠结构104上形成电荷存储材料层(未绘示)，再移除未被间隙壁通道部128所覆盖的电荷存储材料层而形成。
此外，非挥发性存储器100还可选择性地包括掺杂区130、至少二个掺杂区132、硬掩模层134与导线136中的至少一者。
掺杂区130设置于基底102中。掺杂区130可作为源极线使用。掺杂区130例如是N型掺杂区或P型掺杂区。在此实施例中，掺杂区130是以N型掺杂区为例进行说明。掺杂区130的形成方法例如是离子注入法。
掺杂区132设置于通道结构106下方的掺杂区130中。掺杂区132可用以降低通道结构106与基底102之间的阻值。掺杂区132的掺杂浓度例如是大于掺杂区130的掺杂浓度。掺杂区132例如是N型掺杂区或P型掺杂区。在此实施例中，掺杂区132是以N型掺杂区为例进行说明。掺杂区132的形成方法例如是离子注入法。
硬掩模层134的材料例如是氧化硅或氮化硅等硬掩模材料。硬掩模层134可用于定义出通道结构106的图案。硬掩模层134的形成方法例如是组合使用沉积制作工艺、光刻制作工艺与蚀刻制作工艺而形成。
导线136耦接于通道结构106。举例来说，导线136可通过接触窗138与连接部122而耦接至通道结构106。导线136可作为字符线使用。导线136的材料例如是金属或掺杂多晶硅等导体材料。导线136的形成方法例如是物理气相沉积法或化学气相沉积法。
基于上述实施例可知，由于各堆叠结构104包括堆叠设置的导体层110、介电层112及分离设置的二层导体层114，所以可通过单一个堆叠结构104形成两串NAND存储单元串。导体层114可作为选择栅极来选择对堆叠结构104左侧或右侧的NAND存储单元串中的电荷存储层108进行操作，且各导体层110可对位于其两侧的电荷存储层108进行操作，进而形成单一存储单元存储二位元(two bits per cell)的存储单元140。因此，上述非挥发性存储器100可有效地降低三维存储器中的存储单元面积，进而提升存储器元件的集成度。
图3为本发明另一实施例的非挥发性存储器的剖视图。图4为图3中的部分非挥发性存储器的立体图。在图4中，为了清楚地进行说明，仅绘示出位于导体层侧壁的电荷存储层，且省略绘示介电层、硬掩模层与堆叠结构中的隔离结构。
请同时参照图1至图4，图3与图4中的非挥发性存储器100a与图1与图2中的非挥发性存储器100的差异如下。在非挥发性存储器100a中，主通道部126a的底部互不相连，例如是通过延伸至掺杂区132的隔离结构124a将相邻的主通道部126a隔离。此外，在非挥发性存储器100a中，通道结构106彼此之间例如是通过接触窗138与导线136所组成的内连线结构进行耦接，而非如同非挥发性存储器100中的通道结构106通过连接部122进行耦接。另外，非挥发性存储器100a与非挥发性存储器100相似的构件使用相同的符号表示并省略其说明。
图5为图1与图3中的非挥发性存储器的电路简图。
请同时参照图1、图3及图5，将导体层110设为字符线WL1～WL6，且将字符线WL1～WL6位于堆叠结构104中的部分设为控制栅极CG。将堆叠结构104中最下方的导体层110设为选择栅极线SGL1-1～SGL1-3，且将选择栅极线SGL1-1～SGL1-3位于堆叠结构104中的部分设为选择栅极SGS。将掺杂区134设为源极线CSL。将导线136设为位线BL1～BL3。将导体层114设为选择栅极线SGL2-1～SGL2-6，且选择栅极线SGL2-1～SGL2-6位于堆叠结构104上方的部分设为选择栅极SGD。
在此实施例中，是以三条位线BL1～BL3为例进行说明，但本发明并不以此为限。位线BL1～BL3分别连接至由三个堆叠结构104所形成的六串NAND存储单元串，也即位线BL1～BL3分别连接位于同一行的六串NAND存储单元串。因此，在图5中共有十八串NAND存储单元串，且十八串NAND存储单元串共用源极线CSL。
选择栅极线SGL2-1～SGL2-6连接位于同一列的选择栅极SGD，且一个选择栅极SGD控制一串NAND存储单元串。字符线WL1～WL6连接位于同一列的控制栅极CG，且二串NAND存储单元串共用一个控制栅极CG。字符线WL1～WL3互相耦接，字符线WL4～WL6互相耦接。选择栅极线SGL1-1～SGL1-3连接位于同一列的选择栅极SGS，且二串NAND存储单元串共用一个选择栅极SGS。选择栅极线SGL1-1～SGL1-3互相耦接。
在进行操作时，通过选择栅极线SGL2-1～SGL2-6选择所要操作的存储单元串之后，可搭配位线BL1～BL3、字符线WL1～WL6、选择栅极线SGL1-1～SGL1-3与源极线CSL来对选定的存储单元进行操作。
图6为图1与图3中的非挥发性存储器的另一电路简图。
图6的实施例与图5的实施例的差异在于：图6中是将同一层中的第奇数条字符线进行耦接，且将同一层的第偶数条字符线进行耦接。如图6所示，同一层的字符线WL1、WL3互相耦接，而不与同一层的字符线WL2耦接。同一层的字符线WL4、WL6互相耦接，而不与同一层的字符线WL5耦接。此外，图6中与图5相似的导线使用相同的符号表示并省略其说明。
综上所述，上述实施例至少具有下列特点。由于在单一个堆叠结构中具有分离设置的两个选择栅极，所以可通过单一个堆叠结构形成两串NAND存储单元串。因此，上述实施例的非挥发性存储器可有效地降低三维存储器中的存储单元面积，进而提升存储器元件的集成度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (9)
1.一种非挥发性存储器，包括：
基底；
堆叠结构，设置于该基底上，且包括：
多层第一导体层；
多层介电层，其中该些介电层与该些第一导体层交替地堆叠；以及
二第二导体层，设置于该些介电层中最上方的一者上；
一第一隔离结构，仅设置于该些第二导体层之间，以使该二第二导体层分离设置；
二通道结构，设置于该堆叠结构两侧的该基底上；以及
二电荷存储层，设置于该堆叠结构与该些通道结构之间。
2.如权利要求1所述的非挥发性存储器，其中各该第二导体层的宽度小于各该第一导体层的宽度。
3.如权利要求1所述的非挥发性存储器，其中该些通道结构彼此耦接，且该些通道结构彼此耦接的方式包括通过一体成型的方式形成该些通道结构与连接该些通道结构的连接部而进行耦接或通过内连线结构进行耦接。
4.如权利要求1所述的非挥发性存储器，还包括二第二隔离结构，设置于该些通道结构中。
5.如权利要求4所述的非挥发性存储器，其中各该第二隔离结构的底部高度低于或等于该些第一导体层中最下方的一者的下表面高度，且各该隔离结构的顶部高度高于或等于该些第二导体层的上表面高度。
6.如权利要求4所述的非挥发性存储器，其中当该非挥发性存储器包括多个堆叠结构时，各该通道结构包括：
二主通道部，设置于各该第二隔离结构两侧的该基底上，且该些主通道部的底部相互连接或互不相连；以及
二间隙壁通道部，设置于相邻两个堆叠结构之间的该些电荷存储层与该些主通道部之间。
7.如权利要求1所述的非挥发性存储器，还包括一第一掺杂区，设置于该基底中。
8.如权利要求7所述的非挥发性存储器，还包括二第二掺杂区，设置于该些通道结构下方的该第一掺杂区中。
9.如权利要求1所述的非挥发性存储器，还包括一导线，耦接于该些通道结构。
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI678793B (zh) * | 2019-01-31 | 2019-12-01 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
| US10872811B2 (en) | 2019-03-27 | 2020-12-22 | Winbond Electronics Corp. | Memory device and manufacturing method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800690A (zh) * | 2011-05-26 | 2012-11-28 | 海力士半导体有限公司 | 非易失性存储器件及其制造方法 |
| US8735247B2 (en) * | 2010-08-26 | 2014-05-27 | Samsung Electronics Co., Ltd. | Method for fabricating nonvolatile memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140032238A (ko) * | 2012-09-06 | 2014-03-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2015
- 2015-01-07 TW TW104100389A patent/TWI572014B/zh active
- 2015-01-22 CN CN201510031583.9A patent/CN105870120B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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