CN102956644A - 具有垂直存储器单元的非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件及用于制造非易失性存储器件的方法，所述非易失性存储器件包括：多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层具有从半导体衬底突出并且与栅电极交叉的第一区域，以及形成在栅电极之间的第二区域。

Description

具有垂直存储器单元的非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求于2011年8月23日提交的韩国专利申请No.10-2011-0084122的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体存储器件及其制造方法，更具体而言涉及一种非易失性存储器件及其制造方法。
背景技术
当在单晶硅衬底之上形成单层的存储器单元时，其存储器密度基于图案化限制和封装限制来确定。可以通过减小图案的大小来缓解封装限制，以提高存储器密度。
然而，随着图案化技术达到技术极限，难以进一步增加存储器密度。在提高存储器密度的需要日益增长的情况下，在单晶硅衬底之上形成单层的存储器单元可能不满足需求。这里，存储器密度表示形成在单位面积内的存储器单元的数量。
发明内容
本发明的一个实施例涉及一种不论衬底面积如何都可以包括比现有非易失性存储器件更多的存储器单元的非易失性存储器件及其制造方法。
根据本发明的一个实施例，一种非易失性存储器件包括：多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层具有从半导体衬底突出并且与栅电极的第一区域交叉，以及形成在栅电极之间的第二区域。
根据本发明的另一个实施例，一种非易失性存储器件包括：多个单元沟道层和多个栅电极，所述多个单元沟道层和多个栅电极交替地堆叠在半导体衬底之上，并且沿着半导体衬底在第一方向延伸；以及多个结层，所述多个结层从半导体衬底突出，与栅电极交叉并且与单元沟道层耦接。
根据本发明的另一个实施例，一种用于制造非易失性存储器件的方法包括：通过在半导体衬底之上交替地堆叠第一导电层、第一绝缘层和第二绝缘层来形成叠层；通过刻蚀叠层来形成第一开口以及被第一开口彼此隔离的多个栅电极；形成填充第一开口的第三绝缘层；通过选择性地刻蚀第三绝缘层来形成第二开口；通过去除暴露在第二开口的侧壁上的第二绝缘层来形成第三开口；在形成有第三开口的半导体衬底之上形成电荷捕获电介质层；以及在电荷捕获电介质层之上形成结层和单元沟道层以分别填充第二开口和第三开口。
附图说明
图1是根据本发明的第一实施例的非易失性存储器件的等效电路图。
图2是根据本发明的第一实施例的非易失性存储器件的投影视图。
图3A至图3J是说明沿着图2的线A-A’截取的用于制造非易失性存储器件的方法的截面图。
图4A至图4H是说明沿着图2的线B-B’截取的用于制造非易失性存储器件的方法的截面图。
图5A是说明根据本发明的第一实施例的包括结层和单元沟道层的结构的平面图。
图5B是说明根据本发明的第一实施例的包括结层和单元沟道层的结构的修改例的平面图。
图6和图7是说明根据本发明的第一实施例的非易失性存储器件的立体图。
图8A至图8E是说明根据本发明的第二实施例的用于制造非易失性存储器件的方法的截面图。
图9是说明根据本发明的第二实施例的包括结层和单元沟道层的结构的平面图。
图10和图11是说明根据本发明的第二实施例的非易失性存储器件的立体图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
根据本发明的一个实施例，通过沿着垂直于硅衬底的方向堆叠存储器单元而将存储器单元形成为多层结构。
下列实施例提供一种快闪存储器件，具体而言是ORNAND型快闪存储器件。ORNAND型快闪存储器件还可以称为NROM。
图1是根据本发明的第一实施例的非易失性存储器件的等效电路图。具体地，图1示出ORNAND型快闪存储器件。
参见图1，在存储器单元阵列中每个存储器单元与用作控制栅的字线耦接，并且一对存储器单元共享公共位线A0或A1。例如，本实施例中的存储器单元阵列与选择晶体管(Tr)耦接。
根据存储器单元响应于字线电压如何与位线耦接，存储器单元可以写入、读取和擦除数据的比特。通过施加字线电压并将存储器单元的漏极和源极分别与位线A1和位线A0耦接，来执行数据的第一比特、例如存储器单元的“A”比特的读取。类似地，通过将漏极与位线A0耦接并将源极与位线A1耦接，来执行数据的第二比特、例如存储器单元的“B”比特的读取。数据的多个比特可以由设置在位线与字线之间的电荷捕获电介质层储存。电荷捕获电介质层包括多个电介质层例如氧化物层、以及置于所述多个电介质层之间的电荷捕获层例如氮化物层。由于电荷捕获电介质层具有堆叠结构，因此电荷捕获电介质层被称为ONO(氧化物-氮化物-氧化物)层。
图2是根据本发明的第一实施例的非易失性存储器件的投影视图。
参见图2，非易失性存储器件包括：多个栅电极，所述多个栅电极沿着第一方向延伸并且沿着垂直于衬底的方向堆叠；结层111A，所述结层111A沿着与栅电极交叉的第二方向延伸，即，沿着与衬底垂直的方向突出；以及单元沟道层111B，所述单元沟道层111B形成在堆叠的栅电极之间。栅电极垂直地堆叠在半导体衬底之上，并且平面形状的单元沟道层设置在栅电极之间。由于单元沟道层111B和栅电极是重叠的，因此省略了栅电极的附图标记。结层111A具有从半导体衬底垂直延伸的柱体形状，并且与单元沟道层111B相耦接。这里，附图标记“105”表示形成在堆叠的栅电极之间的柱体。柱体105是氮化物材料。可以针对一个单元沟道层111B形成一个柱体105。选择晶体管的选择栅113沿着与结层111A和栅电极交叉的方向形成。
图3A至图3J是说明沿着图2的线A-A’截取的用于制造非易失性存储器件的方法的截面图。图4A至图4H是说明沿着图2的线B-B，截取的用于制造非易失性存储器件的方法的截面图。
参见图3A和图4A，在半导体衬底101之上形成缓冲层102。半导体衬底101包括单晶硅衬底。缓冲层102可以是氧化物层，诸如氧化硅层。
在缓冲层102之上形成叠层。通过堆叠多个绝缘层和多个导电层来形成叠层。例如，通过堆叠第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D以及第二绝缘层105A、105B和105C来形成叠层。第一绝缘层104A、104B、104C和104D包括氧化物层，诸如氧化硅层。第二绝缘层105A、105B和105C包括氮化物层诸如氮化硅层。第一导电层103A、103B、103C和103D包括多晶硅层。当通过堆叠第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D以及第二绝缘层105A、105B和105C来形成叠层时，可以由第一导电层103A形成最下层，而可以由第一绝缘层104D形成最上层。
第一导电层103A、103B、103C和103D用作栅电极。换言之，第一导电层103A、103B、103C和103D成为控制栅电极或字线。除了多晶硅、或者多晶硅和金属氧化物两者之外，第一导电层103A、103B、103C和103D可以包括金属。此外，第一导电层103A、103B、103C和103D可以包括金属化合物，诸如金属硅化物，例如CoSix和NiSix。当第一导电层103A、103B、103C和103D由多晶硅形成时，还可以通过经由后续工艺形成开口区域而进一步包括金属化合物、例如CoSix和NiSi，以减小电阻。
根据本发明的一个实施例，在衬底101之上以交替布置的方式来堆叠第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D、以及第二绝缘层105A、105B和105C。例如，以所述顺序多次交替地堆叠第一导电层、第一绝缘层和第二绝缘层，而将第一绝缘层104D设置作为最上层。在图中，将第一导电层103A、103B、103C和103D以及第一绝缘层104A、104B、104C和104D堆叠四次，而将第二绝缘层105A、105B和105C堆叠三次。由于第一导电层103A、103B、103C和103D、第一绝缘层104A、104B、104C和104D，以及第二绝缘层105A、105B和105C分别是多晶硅层、氧化物层和氮化物层，因此叠层具有多晶硅/氧化物/氮化物/多晶硅/氧化物/氮化物/多晶硅/氧化物/氮化物/多晶硅/氧化物的堆叠结构。堆叠第一导电层103A、103B、103C和103D的次数与堆叠成线的存储器单元的数目相同。简言之，当将第一导电层103A、103B、103C和103D堆叠四次时，在垂直方向上形成的存储器单元的数目是四。
参见图3B和图4B，通过选择性地刻蚀叠层来形成第一开口106。第一开口106是用于将栅电极隔离的空间，并且它们具有沟槽的形状。简言之，第一导电层通过第一开口106而成为栅电极103A、103B、103C和103D。栅电极103A、103B、103C和103D具有沿着第一方向延伸的线形形状。四个栅电极103A、103B、103C和103D通过由第一绝缘层104A、104B、104C和104D以及第二绝缘层105A、105B和105C彼此绝缘而沿垂直方向堆叠。栅电极103A、103B、103C和103D还被称为控制栅电极或字线。
参见图3C和图4C，形成第三绝缘层107以将第一开口106间隙填充。第三绝缘层107将叠层中的同一水平高度上的相邻栅电极彼此绝缘。第三绝缘层107可以由氧化物诸如氧化硅形成。将第三绝缘层107平坦化以暴露出叠层的上表面。
参见图3D和图4D，通过选择性地刻蚀第三绝缘层107来形成第二开口108。第二开口108是用于源区和漏区的空间。
在平面图中，第二开口108可以具有圆孔或多边形孔的形状，并且每个开口的直径被形成为小于约1μm。在下文，根据一个实例，将第二开口108描述为具有矩形形状。
可以将光致抗蚀剂图案形成为用于形成第二开口108的刻蚀阻挡层。例如，光致抗蚀剂图案形成为具有沿着与栅电极103A、103B、103C和103D的第一方向交叉的第二方向延伸的线形形状。在下文，除了第二开口108之外的其余的第三绝缘层被称为第三绝缘层图案107A。
参见图3E和图4E，选择性地去除暴露在第二开口108的侧壁上的第二绝缘层105A、105B和105C。由于第二绝缘层105A、105B和105C是氮化物层，因此它们可以经由使用磷酸(H3PO4)的湿法刻蚀工艺选择性地去除，而不会损坏第一绝缘层104A、104B、104C和104D以及栅电极103A、103B、103C和103D。
由于第二绝缘层105A、105B和105C被去除，因此在栅电极103A、103B、103C和103D与第一绝缘层104A、104B、104C和104D之间形成了第三开口109。第三开口109被称为底切(undercut)。结果，在沿着垂直方向堆叠的多个栅电极103A、103B、103C和103D之间形成了第三开口109。
在形成第三开口109时，可以形成光致抗蚀剂图案以防止多个栅电极103A、103B、103C和103D倒塌。例如，使用在第二开口108的形成期间使用的线型的光致抗蚀剂层图案，或者使用具有更宽的线宽的光致抗蚀剂层图案。利用光致抗蚀剂层图案，每个第二绝缘层的一部分保留下来以作为支撑栅电极的支撑件(参见图4E的附图标记“105”)。
参见图3F和图4F，在包括第二开口108的衬底结构之上形成电荷捕获电介质层110。电荷捕获电介质层110包括栅绝缘层、电荷捕获层和隧道绝缘层。简言之，顺序地堆叠栅绝缘层、电荷捕获层和隧道绝缘层。隧道绝缘层可以具有约到约的厚度。上绝缘层可以具有约到约
Figure BSA00000690370200054
的厚度。电荷捕获层可以是氮化物层。电荷捕获层可以具有约
Figure BSA00000690370200055
到约
Figure BSA00000690370200056
的厚度。上绝缘层可以由氧化硅形成。上绝缘层可以由比氧化硅具有更大介电常数的材料形成。可以将金属材料作为杂质/微粒注入到电荷捕获层。
参见图3G和图4G，在电荷捕获电介质层110之上形成将第二开口108和第三开口109填充的第二导电层111。第二导电层111可以形成为在叠层的最上层之上具有预定的厚度。第二导电层111是用作存储器单元的沟道以及源/漏的材料。
第二导电层111可以是多晶硅层。除了硅之外，第二导电层111可以由导电层形成。此外，可以通过将杂质注入到非导电材料内以将非导电材料性变性为导电材料来形成第二导电层111。此外，第二导电层111可以由金属形成。
根据第一制造方法，第二导电层111由未掺杂多晶硅形成。
参见图3H和图4H，选择性地刻蚀第二导电层111。结果，保留在第二开口内的第二导电层成为结层111A，而保留在栅电极之间的第三开口内的第二导电层成为单元沟道层111B。第二导电层的上部保留成柱体的形式，柱体形的上部成为选择晶体管的沟道111C。
图5A是说明根据本发明的第一实施例的包括结层和单元沟道层的结构的平面图。这里，结层111A与单元沟道层111B彼此耦接。单元沟道层111B被柱体即第二绝缘层105穿通，并且第三绝缘层图案107A保留在结层111A之间。出于描述的目的，图5A中省略了在第二绝缘层105和第三绝缘层图案107A周围的电荷捕获电介质层110。
图5B是说明根据本发明的第一实施例的包括结层和单元沟道层的修改例的平面图。这里，结层111A与单元沟道层111B彼此耦接。形成在第二绝缘层105和第三绝缘层图案107A所形成的线(即，沿着B-B’方向)上的单元沟道层111B被去除。
参见图3I，形成选择晶体管以选择具有垂直结构的一串存储器单元。每个选择晶体管包括选择栅113和栅绝缘层112。换言之，形成包围沟道111C的栅绝缘层112，然后形成选择栅113。在每个选择栅113之上形成用于层间绝缘的第三绝缘层114。
参见图3J，在沟道111A之上形成用于施加电流和电压的位线115。
另外，选择晶体管和位线不沿着B-B’方向形成。
图6和图7是说明根据本发明的第一实施例的非易失性存储器件的立体图。图6示出在形成结层111A和单元沟道层111B之后所得的衬底结构，图7示出在形成选择晶体管之后所得的衬底结构。
参见图6和图7，半导体衬底101之上形成有缓冲层102，并在缓冲层102之上形成有具有沿着垂直方向延伸的柱体形状的结层111A。单元沟道层111B与栅电极103A、103B、103C和103D交替地堆叠多次。栅电极103A、103B、103C和103D与单元沟道层111B之间形成有电荷捕获电介质层110。电荷捕获电介质层110包围栅电极103A、103B、103C和103D。单元沟道层111B和结层111A彼此成一体。选择晶体管的沟道111C形成在结层111A的上部中。栅电极103A、103B、103C和103D具有沿着第一方向延伸的平面形状，而结层111A具有沿着与栅电极103A、103B、103C和103D交叉的第二方向即沿着垂直方向延伸的柱体形状。选择晶体管的选择栅113沿着与结层111A和栅电极103A、103B、103C和103D交叉的第三方向延伸。
图8A至图8E是说明根据本发明的第二实施例的非易失性存储器件的制造方法的横截面图。直到形成电荷捕获电介质层的工艺都与本发明的第一实施例相同。
参见图8A，通过图3A至图3F所示的工艺来形成电荷捕获电介质层110。
随后，在电荷捕获电介质层110之上形成第二导电层201以填充第二开口和第三开口。第二导电层201可以形成为在叠层的最上层之上具有预定的厚度。第二导电层201用作存储器单元的单元沟道。
第二导电层201可以是多晶硅层。例如，第二导电层201可以是掺N型杂质或P型杂质的多晶硅层。
参见图8B，选择性地去除第二开口内的第二导电层。结果，第二导电层图案201A保留在第三开口内，并且再次形成第二开口108。在下文，第二导电层图案201A成为单元沟道层201A。
参见图8C，形成第三导电层202以填充第二开口108。第三导电层202可以是多晶硅层。根据本发明的一个实施例，第三导电层202可以是掺以杂质的多晶硅层。当单元沟道层201A是每个掺P型杂质的多晶硅层时，将第三导电层202形成为掺N型杂质的多晶硅层。简言之，将单元沟道层201A和第三导电层202形成为多晶硅层，但是掺导电类型相反的杂质。
参见图8D，选择性地刻蚀第三导电层202。结果，形成保留在第二开口内的结层202A。第三导电层的上部保留成柱体形状，柱体成为选择晶体管的沟道202B。
结层202A与单元沟道层201A彼此耦接。
图9是说明根据本发明的第二实施例的包括结层202A和单元沟道层201A的结构的平面图。结层202A和单元沟道层201A彼此耦接。单元沟道层201A被柱体即第二绝缘层105穿通，第三绝缘层图案107A保留在结层202A之间。
随后，形成选择晶体管以选择具有垂直结构的一串存储器单元。每个选择晶体管包括选择栅204和栅绝缘层203。换言之，形成包围沟道202B的栅绝缘层203，然后形成选择栅204。在每个选择栅204之上形成用于层间绝缘的第三绝缘层205。
参见图8E，在结层202A之上形成用于施加电流和电压的位线206。
图10和图11是说明根据本发明的第二实施例的非易失性存储器件的立体图。图10示出在形成结层202A和单元沟道层201A之后所得的衬底结构，图11示出在形成选择晶体管之后所得的衬底结构。
参见图10和图11，半导体衬底101之上形成有缓冲层102，缓冲层102之上形成有结层202A，结层202A具有沿着垂直方向延伸的柱体形状。单元沟道层201A和栅电极103A、103B、103C和103D交替地堆叠多次。栅电极103A、103B、103C和103D与单元沟道层201A之间形成有电荷捕获电介质层110。电荷捕获电介质层110包围栅电极103A、103B、103C和103D。单元沟道层201A与结层202A彼此成一体。选择晶体管的沟道202B形成在结层202A的上部。栅电极103A、103B、103C和103D具有沿着第一方向延伸的平面形状，结层202A具有沿着与栅电极103A、103B、103C和103D交叉的第二方向即沿着垂直方向延伸的柱体形状。选择晶体管的选择栅204沿着与结层202A和栅电极103A、103B、103C和103D交叉的第三方向延伸。
根据本发明的上述实施例，在半导体衬底的单位面积内形成的存储器单元的密度可以增加到两倍或更高。存储器密度的增加是通过控制堆叠的第一绝缘层和第二绝缘层的数目来获得的。此外，由于栅电极与除了用于沉积栅材料的空间之外的沟道相耦接，电阻变小，并且由栅负载效应引起的时间延迟可以最小化。
根据本发明的另一实施例中，作为形成在半导体衬底之上的单位器件，可以将NOR单元形成为垂直结构，而代替将存储器单元形成为单层的结构，而且还可以用相同的方法来形成动态随机存取存储器(DRAM)器件的垂直存储器单元。
根据本发明的一个实施例，可以显著地增加存储器密度，无论硅衬底的面积和图案化限制如何。
此外，由于可以通过增加存储器栅的数目来提高存储器集成率，因此可以大大降低制造成本。
尽管已经参照具体的实施例描述了本发明，但是本领域技术人员应理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

Claims (20)

1.一种非易失性存储器件，包括：
多个栅电极，所述多个栅电极堆叠在半导体衬底之上，并且沿着所述半导体衬底在第一方向延伸；以及
多个结层，所述多个结层具有：从所述半导体衬底突出且与所述栅电极交叉的第一区域，以及形成在所述栅电极之间的第二区域。
2.如权利要求1所述的非易失性存储器件，其中，所述第一区域具有柱体形状。
3.如权利要求1所述的非易失性存储器件，其中，所述第二区域与所述第一区域相耦接并且具有平面形状。
4.如权利要求1所述的非易失性存储器件，还包括：
多个电荷捕获电介质层，所述多个电荷捕获电介质层形成在所述第二区域与所述栅电极之间，并且包围所述栅电极。
5.如权利要求1所述的非易失性存储器件，还包括：
位线，所述位线与所述结层的上部相耦接。
6.一种非易失性存储器件，包括：
多个单元沟道层和多个栅电极，所述多个单元沟道层和所述多个栅电极交替堆叠在半导体衬底之上，并且沿着所述半导体衬底在第一方向延伸；以及
多个结层，所述多个结层从所述半导体衬底突出，与所述栅电极交叉，并且与所述单元沟道层耦接。
7.如权利要求6所述的非易失性存储器件，还包括：
选择晶体管，所述选择晶体管包括与所述结层的上部相耦接的沟道层，并且包括选择栅，所述选择栅沿着所述半导体衬底在与所述栅电极和所述结层交叉的第二方向延伸。
8.如权利要求6所述的非易失性存储器件，其中，所述结层具有沿垂直于所述半导体衬底的方向延伸的柱体形状。
9.如权利要求6所述的非易失性存储器件，其中，所述结层和所述单元沟道层包括多晶硅。
10.如权利要求6所述的非易失性存储器件，其中，所述结层和所述单元沟道层包括掺以导电类型相反的相应杂质的多晶硅。
11.如权利要求6所述的非易失性存储器件，还包括：
多个电荷捕获电介质层，所述多个电荷捕获电介质层形成在所述单元沟道层与所述栅电极之间，并且具有包围所述栅电极的电荷捕获层。
12.如权利要求6所述的非易失性存储器件，还包括：
位线，所述位线与所述结层的上部耦接。
13.一种用于制造非易失性存储器件的方法，包括：
通过在半导体衬底之上交替地堆叠第一导电层、第一绝缘层和第二绝缘层来形成叠层；
通过刻蚀所述叠层来形成第一开口和被所述第一开口彼此隔离的多个栅电极；
形成填充所述第一开口的第三绝缘层；
通过选择性地刻蚀所述第三绝缘层来形成第二开口；
通过去除暴露在所述第二开口的侧壁上的所述第二绝缘层来形成第三开口；
在形成有所述第三开口的所述半导体衬底之上形成电荷捕获电介质层；以及
在所述电荷捕获电介质层之上形成结层和单元沟道层以分别填充所述第二开口和所述第三开口。
14.如权利要求13所述的方法，还包括：
通过选择性地刻蚀所述结层的上部来形成沟道层；
形成包围所述沟道层的选择晶体管的选择栅；以及
形成与所述沟道层耦接的位线。
15.如权利要求13所述的方法，其中，通过堆叠栅绝缘层、电荷捕获层和隧道绝缘层来形成所述电荷捕获电介质层。
16.如权利要求13所述的方法，其中，将所述第二开口形成为圆形或多边形的孔。
17.如权利要求13所述的方法，形成所述结层和所述单元沟道层包括：
在所述电荷捕获电介质层之上形成填充所述第二开口和所述第三开口的第二导电层；
通过去除填充所述第二开口的所述第二导电层来形成填充所述第三开口的所述单元沟道层；以及
通过形成填充所述第二开口的第三导电层来形成所述结层。
18.如权利要求17所述的方法，其中，所述第二导电层和所述第三导电层包括掺以导电类型相反的相应杂质的多晶硅层。
19.如权利要求13所述的方法，其中，在形成所述第三开口时，去除所述第二绝缘层以保留成柱体形状。
20.如权利要求19所述的方法，其中，在形成所述单元沟道层时，在所述第三开口中填充所述单元沟道层，并且将所述第三开口形成为被所述柱体穿通的平面形状。
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