CN107946307A - 包括电介质层的半导体器件 - Google Patents

包括电介质层的半导体器件 Download PDF

Info

Publication number
CN107946307A
CN107946307A CN201710597611.2A CN201710597611A CN107946307A CN 107946307 A CN107946307 A CN 107946307A CN 201710597611 A CN201710597611 A CN 201710597611A CN 107946307 A CN107946307 A CN 107946307A
Authority
CN
China
Prior art keywords
dielectric layer
pattern
layer
semiconductor devices
stacked structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710597611.2A
Other languages
English (en)
Other versions
CN107946307B (zh
Inventor
崔至薰
金成吉
金智美
金重浩
金泓奭
南泌旭
安宰永
林汉镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107946307A publication Critical patent/CN107946307A/zh
Application granted granted Critical
Publication of CN107946307B publication Critical patent/CN107946307B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。

Description

包括电介质层的半导体器件
相关申请的交叉引用
2016年10月13日在韩国知识产权局提交的题为“包括电介质层的半导体器件”的韩国专利申请No.10-2016-0132750通过引用全部并入本文中。
技术领域
本公开内容涉及一种包括电介质层的半导体器件及其制造方法。
背景技术
为了改进半导体器件的集成度，已经研发了一种NAND闪存器件，其包括沿与衬底的上表面垂直的方向设置的字线以及在穿过所述字线的孔中设置的电介质层和沟道层。
发明内容
根据本公开的一个方面，提供了一种半导体器件。所述半导体器件包括：在衬底上设置的堆叠结构。所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极。半导体层设置在穿透所述层间绝缘层和所述第一栅电极的开口中。第一电介质层插入在所述半导体层和所述堆叠结构之间。下部图案设置为更靠近所述衬底而不是所述第一栅电极。所述下部图案包括面对所述第一电介质层的第一表面和面对所述堆叠结构同时与所述第一表面形成锐角的第二表面。所述第一电介质层包括面对所述堆叠结构的第一部分以及面对所述下部图案的第一表面并且厚度大于所述第一部分的厚度的第二部分。
根据本公开的一个方面，提供了一种半导体器件。所述半导体器件包括：在衬底上设置的堆叠结构。所述堆叠结构包括彼此交替地堆叠的层间绝缘层和字线。设置穿透所述字线和所述层间绝缘层的半导体层。设置第一电介质层，所述第一电介质层包括插入在所述半导体层和所述堆叠结构之间的第一部分以及从所述第一部分弯曲并且厚度比所述第一部分的厚度大的第二部分。设置下部图案，所述下部图案设置为更靠近所述衬底而不是所述字线，同时位于所述衬底上。
根据本公开的一个方面，提供了一种半导体器件。所述半导体器件包括：在衬底上设置的堆叠结构。所述堆叠结构包括彼此交替地堆叠的层间绝缘层和字线。设置穿透所述堆叠结构的孔。将竖直结构设置在所述孔中。所述竖直结构包括设置在所述孔中的半导体层、所述半导体层和所述堆叠结构之间的第一电介质层以及接触所述半导体层的上部区域的焊盘。下部图案设置为更靠近所述衬底而不是所述字线。所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
根据本公开的一个方面，提供了一种半导体器件。根据本公开的一个方面，提出了一种半导体器件。所述半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿过所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层，所述第一电介质层包括沿所述堆叠结构的侧壁的第一部分和从所述第一部分弯曲并且厚度大于所述第一部分的厚度的第二部分；以及下部图案，在所述开口中并且与所述第一电介质层的第二部分的底部接触。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域普通技术人员将变得显而易见，在附图中：
图1示出了根据示例实施例的半导体器件的透视图；
图2示出了根据示例实施例的图1的半导体器件的改进示例的部分放大视图；
图3A至图3C和图4示出了用于说明根据示例实施例的半导体器件的改进的图1的部分“C”的部分放大视图；
图5A示出了根据示例实施例的半导体器件的示例的截面图；
图5B示出了根据示例实施例的半导体器件的改进示例的截面图；
图6示出了根据另一示例实施例的半导体器件的透视图；
图7A示出了根据另一示例实施例的半导体器件的示例的截面图；
图7B示出了根据另一示例实施例的半导体器件的改进示例的截面图；
图8示出了根据另一示例实施例的半导体器件的截面图；
图9A示出了根据另一示例实施例的半导体器件的示例的截面图；
图9B示出了根据另一示例实施例的半导体器件的改进示例的截面图；
图10A至图10I示出了制造根据示例实施例的半导体器件的方法中的多个阶段的截面图；
图11A和图11B示出了制造根据另一示例实施例的半导体器件的方法中的多个阶段的截面图；
图12A至图12C示出了制造根据另一示例实施例的半导体器件的方法中的多个阶段的截面图；
图13示出了制造根据另一示例实施例的半导体器件的方法中的多个阶段的截面图；
图14A至图14K示出了制造根据另一示例实施例的半导体器件的方法中的多个阶段的视图；以及
图15A至图15C示出了制造根据另一示例实施例的半导体器件的方法中的多个阶段的截面图。
具体实施方式
图1是根据示例实施例的半导体器件1的透视图。图1中的部分“A”和“B”是示出图1的透视图中开口15和竖直结构51部分的放大平面图。
参考图1，根据示例实施例的半导体器件1可以包括衬底3、衬底3 上的堆叠结构72、穿透堆叠结构72的开口15、开口15中的竖直结构 51以及与竖直结构51的至少一部分接触的下部图案18。
衬底3可以是由例如硅等的半导体材料形成的半导体衬底。堆叠结构72可以包括彼此交替地堆叠在衬底3上的层间绝缘层6和栅电极69。栅电极69可以由例如TiN的金属氮化物和/或例如钨(W)的金属形成。层间绝缘层6可以由例如氧化硅形成。
栅电极69可以包括第一栅电极69w、第一栅电极69w下面的第二栅电极69g以及第一栅电极69w上的第三栅电极69s。栅电极69可以是非易失性存储器件的栅电极，例如NAND闪存器件。例如，第二栅电极69g 可以是接地选择栅电极，第三栅电极69s可以是串选择栅电极，并且第二栅电极69g和第三栅电极69s之间的第一栅电极69w可以包括字线。为了便于描述，在下文提供的描述中，将第一栅电极69w称作字线69w，将第二栅电极69g称作接地选择栅电极69g，并且将第三栅电极69s称作串选择栅电极69s。
层间绝缘层6可以包括最下面的层间绝缘层6L和最上面的层间绝缘层6U。最下面的层间绝缘层6L可以插入在接地选择栅电极69g和衬底3之间。最上面的层间绝缘层6U可以覆盖串选择栅电极69s。
在示例实施例中，可以将插入到字线69w中的最下面字线69w和层间绝缘层6中的接地选择栅电极69g之间的层间绝缘层称作下部层间绝缘层6a。下部层间绝缘层6a的厚度可以大于插入在字线69w之间的每一个层间绝缘层6的厚度。
开口15可以穿透堆叠结构72以允许暴露衬底3的一部分。开口15 可以在穿透堆叠结构72的同时延伸到衬底3中。
下部图案18可以设置在开口15中。下部图案18上的竖直结构51 和下部图案18可以填充开口15。开口15可以是孔。下部图案18可以与开口15所暴露的那部分衬底3接触。下部图案18可以设置为比字线 69w的位置低。下部图案18可以设置为更靠近衬底3而不是字线69w。下部图案18可以具有面对接地选择栅电极69g的侧面。下部图案18可以由半导体材料或硅材料形成。下部图案18可以由从开口15所暴露的衬底3生长的外延材料层形成。外延材料层可以包括单晶硅材料。
竖直结构51可以形成于开口15中的下部图案18上。竖直结构51 可以包括核心图案45、焊盘48、半导体层42和电介质结构33。核心图案45、半导体层42和电介质结构33可以穿透字线69w并且穿透字线69w 之间的层间绝缘层6。焊盘48可以设置为比串选择栅电极69s高，例如焊盘48可以在核心图案45的顶部上。半导体层42可以覆盖核心图案 45的侧表面和底部表面。核心图案45和半导体层42可以穿透串选择栅电极69s和字线69w。半导体层42可以面对串选择栅电极69s和字线69w。可以将半导体层42称作沟道层。
半导体层42可以配置为硅层。核心图案45可以由绝缘材料形成，例如氧化硅等。焊盘48可以设置在核心图案45上。半导体层42可以延伸到焊盘48的一侧。焊盘48可以由例如掺杂多晶硅形成。例如，焊盘 48可以由N型导电性多晶硅形成。焊盘48可以是晶体管的漏极。
电介质结构33可以插入在半导体层42和堆叠结构72之间。电介质结构33可以包括第一电介质层26、第二电介质层28和第三电介质层 30。第二电介质层28可以插入在第一电介质层26和第三电介质层30 之间。第三电介质层30可以插入在第二电介质层28和半导体层42之间。
第三电介质层30可以是隧穿电介质。第三电介质层30可以包括例如氧化硅和/或掺氮氧化硅。第二电介质层28可以是在非易失性存储器件中存储信息的层，例如在闪存器件等中。例如，第二电介质层28可以由例如氮化硅形成，根据例如闪存器件等的非易失性存储器件的工作条件，能够捕获和保持从半导体层42通过第三电介质层30注入的电子或者去除在第二电介质层28内俘获的电子。第一电介质层26可以由例如氧化硅形成。替代地，第一电介质层26可以由包含例如碳(C)、磞(B)、磷(P)等的杂质的氧化硅形成。
堆叠结构72还可以包括第四电介质层66。第四电介质层66可以插入在栅电极69和层间绝缘层6之间以覆盖栅电极69的面对孔15的侧面。第四电介质层66可以由例如AlO等的高介电材料形成。第四电介质层 66可以与第一电介质层26一起形成阻挡电介质层。
根据示例实施例的半导体器件1还可以包括插入在接地选择栅电极 69g和下部图案18之间的氧化层63(图3A)。氧化层63可以与下部图案18接触。
根据示例实施例的半导体器件1还可以包括分离图案81、侧墙75 和杂质区78。可以形成穿透堆叠结构72的分离图案81。侧墙75可以插入在分离图案81和堆叠结构72之间。分离图案81可以由例如钨(W) 的导电材料形成。侧墙75可以由例如氧化硅、氮化硅等的绝缘材料形成。杂质区78可以设置在衬底3中，位于分离图案81的下方。杂质区78 可以具有N型导电性。杂质区78可以是共同源极区。
根据示例实施例的半导体器件1还可以包括竖直结构51上的接触柱塞87和接触柱塞87上的位线90。接触柱塞87可以电连接至焊盘48。接触柱塞87和位线90可以由导电金属形成。位线90可以设置为比分离图案81的位置高，并且可以与分离图案81间隔开。
开口15可以包括第一孔区域15a和第二孔区域15b。第一孔区域 15a可以位于第二孔区域15b上，例如第二孔区域15b上方，例如，第一孔区域15a和第二孔区域15b可以竖直地在彼此的上方并且彼此流体连通以限定通过整个堆叠结构72的单个开口。第一孔区域15a可以相对地靠近第三栅电极69s，即靠近串选择栅电极，并且第二孔区域15b可以相对地靠近第二栅电极69g，即靠近接地选择栅电极。换句话说，如图1所示，第一孔区域15a(例如，图1中的横跨开口15的顶部虚线) 可以相对于衬底3比第二孔区域15b(例如，图1中的横跨开口15的底部虚线)高。
如图1的放大部分中所示，第一孔区域15a的形状可以比第二孔区域15b的形状更接近圆形形状。例如，在顶视图中，开口15的靠近串选择栅电极69s(例如，靠近堆叠结构72的顶部)的那部分可以具有基本上且均匀地圆角(例如，圆形)形状。
如在图1的放大部分中进一步示出的，第二孔区域15b的形状可以是变形或扭曲的圆形形状。例如，在顶视图中，开口15的靠近接地选择栅电极69g(例如，靠近堆叠结构72的底部)的那部分可以具有不规则的弯曲形状，例如扭曲或变形的圆形形状。例如，当在顶视图中查看时，第二孔区域15b可以具有包括凹入部分和凸出部分两者的形状。例如，第二孔区域15b可以具有包括重复的凹入部分和凸出部分的变形或扭曲的圆形截面形状等。
在示例实施例中，如图1所示，在扭曲的第二孔区域15b中形成的第一电介质层26可以形成为具有均匀的宽度，如在顶视图中所查看到的。然而，本公开的示例实施例不局限于此。例如，第二孔区域15b中的第一电介质层26可以形成为具有不均匀的宽度。将参考图2描述第二孔区域15b中的第一电介质层26的改进示例。
参考图2，在位于同一平面上的第二孔区域15b’中，即在相对于衬底3相同的高度处，第一电介质层26可以包括沿径向方向具有不同宽度的第一厚度部分d1和第二厚度部分d2。例如，如图2所示，在位于同一平面上的第一电介质层26的情况下，第一厚度部分d1的宽度可以大于第二厚度部分d2的宽度。第一厚度部分d1可以形成在第二孔区域 15b’的凹入区域中，并且第二厚度部分d2可以形成在第二孔区域15b’的凸出区域中。在这种情况下，第二孔区域15b’的凸出区域(与第二厚度部分d2相对应)指的是第二孔区域15b’的侧壁朝开口15的中心向内隆起的部分，并且第二孔区域15b’的凹入区域(与第一厚度部分d1相对应)指的是第二孔区域15b’的侧壁远离第二孔区域15b’的中心向外延伸的部分。
如图2所示，第一电介质层26可以例如直接在第二孔区域15b的侧壁上，并且可以遵循第二孔区域15b的凸出部分和凹入部分的轮廓。如上所述的第一电介质层26可以改进半导体器件的可靠性。此外，第一电介质层26可以改进半导体器件中的单元分布特性。
再参考图1，电介质结构33可以包括弯曲部分。将参考图3A描述包括弯曲部分在内的电介质结构33。图3A是示出了图1的“C”部分的部分放大视图。
参考图1和图3A，电介质结构33可以包括沿与衬底3的上表面3a 垂直的方向延伸的部分和沿与衬底3的上表面3a平行的方向延伸的部分。电介质结构33的弯曲部分的末端可以接触半导体层42。电介质结构33的弯曲部分可以设置为在位于字线69w下方的同时比接地选择栅电极69g高。
第一电介质层26可以包括第一部分26a和第二部分26b。第一电介质层26的第一部分26a可以是面对开口15的侧壁的部分，而第一电介质层26的第二部分26b可以是面对下部图案18的部分。
第一电介质层26的第一部分26a可以具有沿与衬底3的上表面垂直的方向延伸的线性形式，而第一电介质层26的第二部分26b可以沿与衬底3的上表面平行的方向从第一部分26a延伸。第一电介质层26的第二部分26b可以从第一部分26a连续地形成。
第一电介质层26的第二部分26b的例如沿y轴的厚度可以大于第一部分26a的例如沿z轴的厚度。第二部分26b的厚度可以随着例如沿 z轴距开口15侧壁的距离的增加而增加。在示例中，在第一电介质层26 的情况下，第二部分26b的厚度可以是第一部分26a的厚度的约1.5倍或以上。例如，第二部分26b的厚度可以是第一部分26a的厚度的约1.5 倍至约5倍，例如第二部分26b的厚度可以是第一部分26a的厚度的约 2倍至约5倍，或者是第一部分26a的厚度的约2倍至约3倍。
第一电介质层26的第二部分26b可以包括第一表面26s1和第二表面26s2。第二部分26b的第一表面26s1可以是与下部图案18接触的底部表面。第二部分26b的第二表面26s2可以是其与第二电介质层28接触的上表面。第一电介质层26的第二部分26b可以包括与半导体层42 接触的第三表面26s3。
第一电介质层26的第二部分26b的第一表面26s1可以相对于第一部分26a(即相对于y轴)形成钝角。第一电介质层26的第二部分26b 的第二表面26s2可以相对于第一部分26a(即相对于y轴)形成锐角。第二电介质层28和第三电介质层30可以弯曲以在第一电介质层26的第二部分26b上具有锐角。
下部图案18可以具有第一表面18s1和第二表面18s2。下部图案 18的第一表面18s1可以与第一电介质层26的第二部分26b接触。下部图案18的第二表面18s2可以与衬底3的上表面3a基本上垂直。下部图案18的第一表面18s1可以是其上表面，并且下部图案18的第二表面 18s2可以是其侧表面。
下部图案18的第二表面18s2和下部图案18的第一表面18s1之间的角度(θ)可以小于90度。因此，下部图案18的第二表面18s2可以与下部图案18的第一表面18s1形成锐角。
下部图案18可以包括从其上表面的中心部分凹陷的凹陷部分Ra。下部图案18的凹陷部分Ra可以与半导体层42接触。
在示例中，下部图案18的凹陷部分Ra可以从下部图案18的上表面向下凹入。下部图案18的凹陷部分Ra可以在竖直方向上具有圆角形状，但是不局限于此。将参考图3B描述凹陷部分Ra的形状的改进示例。
参考图3B，下部图案18可以包括从其上表面向下凹陷的凹陷部分 Rb以具有西格玛(sigma)形状，例如在凹陷部分Rb的最低点处具有一个顶点并且在比最低点高的点处具有彼此面对的两个附加顶点的部分钻石形状。例如，凹陷部分Rb可以具有以下形式：其宽度在从其上部到下部的方向上逐渐增加并且随后逐渐减小。凹陷部分Rb可以设置为比接地选择栅电极69g高，但是不局限于此。将参考图3C描述凹陷部分Rb的改进示例。
参考图3C，在下部图案18包括从其上表面向下凹陷的凹陷部分Rc 以具有西格玛形状的情况下，凹陷部分Rc的最下面部分可以位于开口 15的穿透接地选择栅电极69g的那部分中。下部图案18的凹陷部分Rc 的最下面部分可以位于比接地选择栅电极69g的上表面低、同时比接地选择栅电极69g的下表面高的水平面上。
在图3A、图3B和图3C中，第一电介质层26的第二部分26b可以具有与半导体层42接触的第三表面26s3。第三表面26s3可以与衬底3 的上表面基本上垂直。然而，本公开的示例实施例不局限于此。将参考图4描述第三表面26s3的改进示例。参考图4，在第一电介质层26的第二部分26b的情况下，与半导体层42接触的第三表面26s3’可以是凹的。在示例实施例中，下部图案18的上表面18s1’可以是凹的。
参考图1和图5A，下面将描述电介质结构33的示例。
参考图5A连同图1，在电介质结构33的情况下，第一电介质层26 可以包括下部区域26_2和下部区域26_2上的上部区域26_1。在第一电介质层26中，下部区域26_2和上部区域26_1可以面对孔15的侧壁。
在电介质结构33的情况下，第一电介质层26的上部区域26_1的厚度t1可以等于第一电介质层26的下部区域26_2的厚度t2，或者可以大于第一电介质层26的下部区域26_2的厚度t2。然而，本公开的示例实施例不局限于此。将参考图5B描述第一电介质层26的厚度的改进示例。参考图5B，第一电介质层26的上部区域26_1的厚度t1’可以小于第一电介质层26的下部区域26_2的厚度t2’。
以下将参考图6描述根据另一示例实施例的半导体器件。图6是根据另一示例实施例的半导体器件的透视图。图6中的部分“A”和“B”可以是与图1中所示的部分“A”和“B”相对应的部分，并且是示出了开口127和竖直结构148部分的放大平面图。图7A是示出了图6的透视图的一部分的放大截面图，以说明根据另一示例实施例的半导体器件的组成元件的示例。图7B是示出了图6的透视图的一部分的放大截面图，以说明根据另一示例实施例的半导体器件的组成元件的改进示例。
参考图6和图7A，根据另一示例实施例的半导体器件100可以包括插入在衬底103和堆叠结构178之间的第一图案106和第二图案109以及连接图案169。
衬底103可以是由例如硅等的半导体材料形成的半导体衬底。第一图案106可以形成为在衬底103上具有柱状形状。第一图案106可以由例如氧化硅的绝缘材料形成。
第二图案109可以覆盖第一图案106附近的衬底103，同时覆盖第一图案106的侧壁。第二图案109可以由半导体材料或硅材料形成。例如，第二图案109可以由掺杂杂质的多晶硅形成。例如，第二图案109 可以由掺杂碳的多晶硅形成。连接图案169可以设置在第二图案109上，可以填充第一图案106之间的间隙，并且可以覆盖第一图案106和第二图案109。连接图案169可以由半导体材料或硅材料形成。例如，连接图案169可以由多晶硅形成。
根据示例实施例的半导体器件100可以包括衬底103上方的堆叠结构178、穿透堆叠结构178的开口127、开口127中的竖直结构148以及设置在堆叠结构178下方并且同时设置在衬底103上方的下部图案115。
堆叠结构178可以设置在连接图案169上。堆叠结构178可以包括彼此交替地堆叠的层间绝缘层118和栅电极175。栅电极175可以包括第一栅电极175w、第一栅电极175w下方的第二栅电极175g以及第一栅电极175w上的第三栅电极175s。第一栅电极175w可以包括字线，第二栅电极175g可以是接地选择栅电极，第三栅电极175s可以是串选择栅电极。
每一个竖直结构148可以包括核心图案142、核心图案142上的焊盘145、覆盖核心图案142的侧壁和底部表面的半导体层139以及半导体层139和堆叠结构178之间的电介质结构136。核心图案142、半导体层139和电介质结构136可以穿透栅电极175以及栅电极175之间的层间绝缘层118。核心图案142、焊盘145、半导体层139和电介质结构136 可以由与上文参考图1所示的核心图案45、焊盘48、半导体层42和电介质结构33相同的材料形成。
开口127可以包括多个孔。每一个开口127可以包括第一孔区域 127a和第二孔区域127b。第一孔区域127a可以位于第二孔区域127b 上，并且其形状可以比第二孔区域127b的形状更接近圆形形状。第二孔区域127b可以具有包括凹入部分和凸出部分两者的形状。
开口127之一中的半导体层139可以在堆叠结构178下方延伸以连接到与其相邻的另一个开口中的半导体层139。如此，可以将在堆叠结构178下方延伸的半导体层称作半导体连接层139c。因此，半导体连接层139c可以设置在堆叠结构178下方，并且可以将相邻开口127内的半导体层139彼此相连。半导体连接层139c可以与连接图案169接触。连接图案169可以接触半导体连接层139c的底部表面以及半导体连接层 139c的一部分。
电介质结构136可以设置在开口127内，并且可以在半导体连接层 139c和堆叠结构178之间延伸。电介质结构136可以包括第一电介质层 130、第二电介质层132和第三电介质层134。第二电介质层132可以插入在第一电介质层130和第三电介质层134之间。第三电介质层134可以插入在第二电介质层132和半导体层139之间。第一至第三电介质层 130、132和134可以由与如以上参考图1所述的第一至第三电介质层26、 28和30相同的材料形成。
堆叠结构178还可以包括插入在栅电极175和层间绝缘层118之间并且在孔127和栅电极175之间延伸的第四电介质层173。
下部图案115可以插入在堆叠结构178和连接图案169之间。下部图案115可以与半导体连接层139c间隔开。下部图案115可以不与开口 127和半导体连接层139c重叠。下部图案115可以由半导体材料或硅材料形成。例如，下部图案115可以由掺杂杂质的多晶硅材料形成。另外，例如，下部图案115可以由掺杂碳的多晶硅材料形成。下部图案115可以包括第一表面115s1和第二表面115s2。下部图案115的第二表面 115s2可以与衬底103的上表面103a平行。下部图案115的第一表面 115s1可以具有凹入形状。下部图案115的第一表面115s1可以相对于第二表面115s2形成锐角。
电介质结构136可以在堆叠结构178和堆叠结构178下方的半导体连接层139c之间延伸。此外，电介质结构136可以在半导体连接层139c 和下部图案115之间延伸。第一电介质层130可以包括沿相应开口127 的内侧延伸以延伸地设置在堆叠结构178下方的第一部分130a以及在下部图案115和半导体连接层139c之间延伸的第二部分130b。第一电介质层130的第二部分130b的厚度可以大于第一电介质层130的第一部分 130a的厚度。第一电介质层130的第二部分130b可以接触下部图案115 的第一表面115s1的一部分。
连接图案169可以接触下部图案115的第一表面115s1的一部分、半导体连接层139c的一部分以及下部图案115的第一表面115s1和半导体连接层139c之间的电介质结构136。
根据示例实施例的半导体器件100还可以包括与堆叠结构178横切以穿透堆叠结构178的分离图案184以及分离图案184和堆叠结构178 之间的绝缘侧墙181。分离图案184可以设置在连接图案169上。分离图案184可以由导电材料形成，例如诸如钨(W)等的金属、掺杂多晶硅等。下部图案115可以设置在与分离图案184相邻的堆叠结构178下方。
另外，根据示例实施例的半导体器件100还可以包括竖直结构148 上的接触柱塞187和接触柱塞187上的位线190。
在示例实施例中，开口127中的第一电介质层130的上部区域130_1 的厚度t1可以等于第一电介质层130的下部区域130_2的厚度t2，或者可以大于第一电介质层130的下部区域130_2的厚度t2。然而，本公开的示例实施例不局限于此。将参考图7B描述第一电介质层130的厚度的改进示例。参考图7B，第一电介质层130的上部区域130_1的厚度t1’可以小于第一电介质层130的下部区域130_2的厚度t2’。
以下将参考图8描述根据另一示例实施例的半导体器件。图8是根据另一示例实施例的半导体器件的截面图。图9A是示出了图8的截面图的一部分的放大截面图，以说明根据另一示例实施例的半导体器件的组成元件的示例。图9B是示出了图8的截面图的一部分的放大截面图，以说明根据另一示例实施例的半导体器件的组成元件的改进示例。图9A 中的部分“A”和“B”是示出了孔224h和竖直结构248部分的放大平面图。
参考图8和图9A，根据另一示例实施例的半导体器件200可以包括衬底203、衬底203上的下部绝缘层206和下部绝缘层206上的下部图案209。
衬底203可以为半导体衬底。下部图案209可以包括第一下部图案 209a和第一下部图案209a上的第二下部图案209b。第一下部图案209a 和第二下部图案209b可以由半导体材料或掺杂硅材料形成。下部图案 209可以是背栅电极或管栅电极。
根据示例实施例的半导体器件200可以包括堆叠结构278、第一上部绝缘层250、分离图案254、开口224、竖直结构248和连接部分251。
堆叠结构278可以设置在下部图案209上。堆叠结构278可以包括顺序地堆叠的层间绝缘层215和栅电极275。栅电极275可以插入在层间绝缘层215之间。栅电极275可以包括第一栅电极275w和第一栅电极 275w上的第二栅电极275s。第二栅电极275s可以是栅电极275中的最上面栅电极，并且可以称作选择栅电极。第一栅电极275w可以包括字线。
第一上部绝缘层250可以设置在堆叠结构278上。分离图案254可以穿透第一上部绝缘层250和堆叠结构278。分离图案254可以由例如氧化硅等的绝缘材料形成。
开口224可以包括在分离图案254的两侧穿透堆叠结构278的孔区域224h以及从孔区域224h延伸到分离图案254下方的下部图案209中的连接开口224c。每一个孔区域224h可以包括第一孔区域224h_1和第一孔区域224h_1下方的第二孔区域224h_2。第一孔区域224h_1的形状可以比第二孔区域224h_2的形状更接近圆形形状。第二孔区域224h_2 可以具有与第二孔区域15b(参见图1)的形状相同的形状。
竖直结构248可以设置在孔区域224h中，并且连接部分251可以设置在连接开口224c中。设置在分离图案254两侧的竖直结构248可以通过连接部分251彼此相连。连接部分251可以嵌入到下部图案209中，并且可以从竖直结构248的下部区域连续地形成。
每一个竖直结构248可以包括穿透栅电极275以及栅电极275之间的层间绝缘层215的核心图案242、核心图案242上的焊盘245、核心图案242和堆叠结构278之间的半导体层239以及半导体层239和堆叠结构278之间的电介质结构236。可以通过延伸竖直结构248的核心图案 242、半导体层239和电介质结构236来形成连接部分251。
电介质结构236可以包括第一电介质层230、第二电介质层232和第三电介质层234。第二电介质层232可以插入在第一电介质层230和第三电介质层234之间。第三电介质层234可以插入在第二电介质层232 和半导体层239之间。第一至第三电介质层230、232和234可以由与如以上参考图1所述的第一至第三电介质层26、28和30相同的材料形成。堆叠结构278还可以包括插入在栅电极275和层间绝缘层215之间并且在竖直结构248和栅电极275之间延伸的第四电介质层273。
电介质结构236可以弯曲同时在连接开口224c的角部处形成锐角θ1。与半导体层239接触的电介质结构236的表面可以弯曲同时形成锐角θ1。
第一电介质层230可以包括穿透堆叠结构278的孔区域224h中的第一部分230a和连接开口224c中的第二部分230b。
在第一电介质层230的情况下，第二部分230b可以与下部图案209 接触。在第一电介质层230的示例中，第二部分230b的厚度可以是第一部分230a的厚度的1.5倍或以上。详细地，第二部分230b的厚度可以是第一部分230a的厚度的约1.5倍至约5倍。在第一电介质层230的示例中，第二部分230b的厚度可以是第一部分230a的厚度的约2倍至约 5倍。在第一电介质层230的示例中，第二部分230b的厚度可以是第一部分230a的厚度的约2倍至约3倍。
下部图案209的第二下部图案209b可以包括第一表面209s1和第二表面209s2。第二下部图案209b的第二表面209s2可以与衬底203的表面203a平行。第二下部图案209b的第二表面209s2可以与堆叠结构 278的层间绝缘层215接触。第二下部图案209b的第一表面209s1可以与第一电介质层230的第二部分230b接触。第二下部图案209b的第一表面209s1可以与第二表面209s2形成锐角θ2。
根据另一示例实施例的半导体器件200可以包括源极接触柱塞 280、源极线282、第二上部绝缘层284、位线接触柱塞286和位线290。源极接触柱塞280可以穿透第一部上绝缘层250，并且电连接至在分离图案254两侧的竖直结构248之一的焊盘245。源极线282可以电连接至源极接触柱塞280。
第二上部绝缘层284可以设置在第一上部绝缘层250和源极线282 上。位线接触柱塞286可以穿透第一上部绝缘层250和第二上部绝缘层 284，以电连接至在分离图案254两侧的竖直结构248中的其他竖直结构 248，而不连接至源极接触柱塞280。位线290可以电连接至位线接触柱塞286。
接下来将描述制造根据示例实施例的半导体器件的方法的示例。
图10A至图10I是图1的透视图中半导体器件的一侧的截面图，以示出制造根据示例实施例的半导体器件1的方法中的多个阶段。将参考图10A至图10I描述制造如以上参考图1所述的根据示例实施例的半导体器件1的方法的示例。图10A中的部分“A”和“B”是开口的平面图。
参考图10A，可以提供衬底3。衬底3可以为半导体衬底。可以在衬底3上形成铸模结构12。铸模结构12可以包括彼此交替地堆叠的层间绝缘层6和牺牲栅极层9。在铸模结构12的情况下，最下面的层和最上面的层可以是层间绝缘层。
层间绝缘层6可以沿与衬底3的上表面垂直的方向顺序地设置，并且可以彼此间隔开。牺牲栅极层9可以分别插入在层间绝缘层6之间。层间绝缘层6可以由例如氧化硅形成。牺牲栅极层9可以由例如氮化硅形成。
开口15可以形成为穿透铸模结构12并且延伸到衬底3中，以允许暴露衬底3。例如，由于开口15的高纵横比，开口15的底部部分的形状可以不规则地形成以相对于开口15的顶部部分扭曲，例如开口15的底部部分的侧壁可以不像顶部部分那样是圆形的，而可以是不均匀的以沿其周界具有不规则地设置的凹入部分和凸出部分。详细地，开口15 可以包括第一孔区域15a和第二孔区域15b。第一孔区域15a可以位于第二孔区域15b上，例如第二孔区域15b可以在衬底3和第一孔区域15a 之间。第一孔区域15a的形状可以比第二孔区域15b的形状更接近圆形形状。换句话说，第一孔区域15a可以在顶视图中具有基本圆形的形状，而第二孔区域15b可以在顶视图中具有沿其周界包括凹入部分和凸出部分两者在内的形状。例如，第二孔区域15b可以具有扭曲的圆形截面形状，其包括弯曲部分(例如，一系列脊状物)、或者其中例如沿曲线重复地形成凹入部分和凸出部分的凹凸部分。
可以形成填充开口15的下部区域的下部图案18。下部图案18可以是在衬底3上使用选择性外延生长(SEG)工艺形成的外延材料层。下部图案18可以由从开口15所暴露的衬底3生长的半导体材料形成，例如由单晶硅形成。
源极层21(保形层)可以形成在具有下部图案18的衬底3上方，例如源极层21可以保形地形成在铸模结构12上以具有均匀的厚度，并且遵循每个开口15的侧壁和底部的轮廓。源极层21可以由与铸模结构 12的层间绝缘层6和牺牲栅极层9不同的材料形成。例如，层间绝缘层 6可以由氧化硅形成，牺牲栅极层9可以由氮化硅形成，而源极层21可以由半导体材料形成。在示例中，源极层21可以形成为硅层。在示例中，源极层21可以形成为包含杂质的硅层。杂质可以是例如碳(C)、磞(B) 或磷(P)。
参考图10B，可以通过执行氧化工艺(24)来形成第一电介质层26。氧化工艺(24)可以指向由源极层21覆盖的铸模结构12，以完全氧化源极层21而不氧化铸模结构12。
详细地，氧化工艺(24)可以包括向源极层21施加氧化气体，使得氧化工艺(24)氧化整个源极层21，而基本上不氧化铸模结构12。例如，氧化工艺(24)可以持续足够的时间以氧化整个源极层21，例如包括第二孔区域15b中的所有凹凸部分上的源极层21的各部分和下部图案 18的一部分，而基本上不氧化铸模结构12。例如，得到的具有下部图案18的氧化上部的氧化源极层21可以限定第一电介质层26。因此，第一电介质层26可以形成为在下部图案18上具有第一厚度，即氧化源极层 21和下部图案18的上部的厚度，以及在开口15的侧壁上具有小于第一厚度的第二厚度，即氧化源极层21的厚度。例如，如果氧化工艺(24) 没有持续足够的时间以氧化整个源极层21，则第二孔区域15b中的那部分源极层21将由于较低的氧化率而保持未被氧化，从而导致不均匀的厚度。
氧化工艺(24)可以是不使用氧自由基的氧化工艺，例如，对于整个源极层21提供足够的氧化时间进行氧化，而不氧化铸模结构12。也就是说，为了充分防止铸模结构12被氧化，在氧化工艺(24)中，可以不提供形成0*自由基的氢气(H2)，或者显著地减少供应氢气(H2)的量。因为可以使用用于氧化工艺(24)的源气体，所以可以使用O2，可以使用H2O，可以使用O2和H2O，或者可以使用O2和HCL。氧化工艺(24) 可以在约600℃至约850℃的温度下进行。
参考图10C，可以在第一电介质层26上顺序地例如并且保形地形成第二电介质层28、第三电介质层30和牺牲侧墙层36。因为上文已经参考图1描述了第一至第三电介质层26、28和30的材料类型，将省略其详细描述。牺牲侧墙层36可以由多晶硅形成。
参考图10D，可以对牺牲侧墙层36以及第一至第三电介质层26、 28和30进行各向异性刻蚀以允许暴露下部图案18。可以对牺牲侧墙层 36进行刻蚀以形成为牺牲侧墙36a，并且可以对第一至第三电介质层26、 28和30进行刻蚀以配置为电介质结构33。
参考图10E，可以对下部图案18进行刻蚀以形成从所暴露的下部图案18的上表面凹陷的凹陷部分R。可以去除牺牲侧墙36a。凹陷区域R 可以形成为具有与上文参考图3A、图3B和图3C描述的凹陷形状Ra、Rb 和Rc之一相对应的形状。
参考图10F，可以在具有凹陷部分Rb的下部图案18上形成半导体层42，并且可以在半导体层42上形成部分地填充开口15的核心图案45。可以在核心图案45上形成填充开口15的剩余部分的焊盘48。电介质结构33、核心图案45、半导体层42和焊盘48可以配置(例如限定)竖直结构51。
参考图10G，可以在铸模结构12上形成上部绝缘层54。可以形成穿透上部绝缘层54和铸模结构12从而允许暴露衬底3的分离开口57。可以去除由分离开口57暴露的牺牲栅极层9(参见图10F)，以在层间绝缘层6之间形成空的空间60。可以在由空的空间60暴露的下部图案 18的侧壁上形成氧化层63。
参考图10H，可以形成填充空的空间60(参见图10G)的第四栅极电介质层66和栅电极69。因此，可以形成如图1所述的堆叠结构72。
参考图10I，可以在分离开口57的侧壁上形成绝缘侧墙75。可以在衬底3中形成杂质区78，以设置在分离开口57的下方。可以形成填充分离开口57的分离图案81。
随后，可以执行形成如图1所示的接触柱塞87和位线90的工艺。因此，可以形成参考图1所述的半导体器件1。
图11A和图11B是图1的透视图中半导体器件的一侧的截面图，以示出制造根据示例实施例的半导体器件1的方法的另一示例。
参考图11A，可以准备好如以上参考图10A至图10C所述的衬底，例如所得到的衬底。接下来，可以通过在对牺牲侧墙层36(参见图10C) 进行各向异性刻蚀的同时对第二电介质层28和第三电介质层30进行刻蚀，来暴露第一电介质层26。可以对牺牲侧墙层36(参见图10C)进行刻蚀以形成为牺牲侧墙36a。换句话说，与图10D相比，仅对第一电介质层26部分地进行了刻蚀，所以没有暴露下部图案18。
接下来，参考图11B，可以对所暴露的第一电介质层26进行各向同性刻蚀，以暴露下部图案18。因此，各向同性刻蚀使得第一电介质层26 的暴露表面变得凹入，即如以上参考图4所述的第一电介质层26的第三表面26s3’的形状。然后，可以去除牺牲侧墙36a。接下来，可以执行如以上参考图10F至图10I所述的工艺来形成半导体器件。
图12A至图12C是图1的透视图中半导体器件的一侧的截面图，以示出制造根据示例实施例的半导体器件1的方法的另一示例。
参考图12A，可以如以上参考图10A所述地在衬底3上形成铸模结构12(参见图10A)，可以形成穿透铸模结构12(图10A)的开口15(图10A)，并且可以在开口15的下部区域中(图10A)形成下部图案18(图 10A)。可以在具有下部图案18的衬底上方保形地形成相对较厚的源极层21’。源极层21’的厚度可以大于如以上参考图10A所述的源极层 21的厚度，并且可以由与源极层21(图10A)相同的材料形成。
参考图12B，可以部分地刻蚀开口15的上部中的源极层21’的表面，使得开口15的上部中得到的源极层21a’的厚度可以小于开口15的下部中的源极层21a’的厚度。也就是说，源极层21a’可以在开口15 的下部区域中具有厚度L2并且在开口15的上部区域中具有厚度L1，其中厚度L2大于厚度L1。可以通过使用利用氯气(Cl2)的刻蚀工艺对源极层21’的表面(图12A)进行刻蚀。
参考图12C，可以使用如以上参考图10B所述的氧化工艺(24)对图12B中的源极层21a’进行氧化，其中所述源极层的下部区域的厚度 L2大于其上部区域的厚度L1。可以在对整个源极层21a’(图12B)进行氧化的同时也对下部图案18的一部分进行氧化。当对整个源极层21a’ (图12B)进行氧化时，可以形成第一电介质层26，其下部区域的厚度 t2’大于其上部区域的厚度t1’。第一电介质层26可以形成为如以上参考图5B所述的第一电介质层26。接下来，可以执行与参考图10C至图10I所述相同的工艺来形成半导体器件。
图13是图1的透视图中半导体器件的一侧的截面图，以示出制造根据示例实施例的半导体器件1的方法的另一示例。
参考图13，可以准备好衬底，例如如以上参考图12A所述得到的衬底。可以如以上参考图12A所述执行氧化工艺(22)以对具有相对较大厚度的源极层21’的表面进行氧化，并且由此形成牺牲氧化层23，从而形成具有减小厚度的源极层21a’。具有减小厚度的源极层21a’可以具有与如以上参考图12B所述的源极层21a’的形状相同的形状。因此，在具有减小厚度的源极层21a’的情况下，其下部区域的厚度L2可以大于其上部区域的厚度L1。
可以选择性地去除牺牲氧化层23。因此，可以形成如以上参考图 12B所述得到的基本上相同的结构。接下来，如参考图12C所述，在对源极层21a’(参见图12C)进行氧化之后，可以通过执行如图10C至图10I中所示的工艺来形成半导体器件。
图14A至图14K是示出了制造根据示例实施例的半导体器件100的方法的示例的图。图14A至图14D、图14F、图14G和图14I至图14K 是示出了制造根据示例实施例的半导体器件100的方法的示例的透视图。图14E和图14H是示出了制造根据示例实施例的半导体器件100的方法的示例的截面图。图14C中的部分“A”和“B”是开口的平面图。
参考图14A，可以在衬底103上形成第一图案106以彼此间隔开。衬底103可以为半导体衬底。第一图案106可以形成在衬底103上以具有柱状形状，并且可以由例如氧化硅的绝缘材料形成。可以在包括第一图案106在内的衬底上形成第二层和牺牲层，并且可以在其上执行平坦化工艺直到暴露出第一图案106为止。因此，第二图案109可以形成为覆盖第一图案106的侧壁以及第一图案106之间的衬底。牺牲图案112 可以形成在第二图案109上以填充第一图案106之间的空间。第二图案 109可以由半导体材料或硅材料形成。第二图案109可以由掺杂碳的多晶硅形成。牺牲图案112可以由例如氮化硅形成。
参考图14B，可以在包括第一图案106和第二图案109以及牺牲图案112在内的衬底上形成下部层114。下部层114可以由半导体材料或硅材料形成。例如，下部层114可以由掺杂碳的多晶硅形成。
可以在下部层114上形成铸模结构124。铸模结构124可以包括彼此交替地堆叠的层间绝缘层118和牺牲栅极层121。在铸模结构124的情况下，最下面的层和最上面的层可以是层间绝缘层。
参考图14C，孔127h可以形成为穿透铸模结构124并且允许下部层114(参见图14B)暴露。可以对由孔127h暴露的下部层114(参见图 14B)进行刻蚀以形成下部图案115和与孔127h相连的下部开口127c。可以将孔127h和下部开口127c称作开口127。开口127可以包括与图 10A中所示的第一孔区域15a和第二孔区域15b相对应的第一孔区域 127a和第二孔区域127b。
参考图14D和图14E，可以在具有开口127的衬底上顺序地形成第一电介质层130、第二电介质层132、第三电介质层134和半导体层139。可以在半导体层139上形成填充开口127的核心图案142。然后可以使核心图案142凹陷，并且可以在其上形成焊盘145。然后可以在其上执行平坦化工艺，直到暴露出铸模结构124的最上面的层间绝缘层118为止。第一至第三电介质层130、132和134可以配置电介质结构136。
可以将设置在开口127的孔127h中的电介质结构136、半导体层 139、核心图案142和焊盘145称作竖直结构148。可以将设置在连接开口127c中的电介质结构136、半导体层139和核心图案142称作连接结构151。
可以使用如以上参考图10A至图13所述的形成第一电介质层26的方法之一来形成第一电介质层130。例如，形成第一电介质层130的工艺可以与如图10A和图10B中所述的形成牺牲层21(参见图10A)并通过执行对牺牲层21(图I0A)氧化的氧化工艺(24，参见图10B)来形成第一电介质层26(参见图10B)的工艺相同。
第一电介质层130可以包括通过对下部图案115的一部分进行氧化而形成的氧化部分。因此，第一电介质层130的接触下部图案115的那部分的厚度可以大于其面对孔127h的侧壁的那部分的厚度。此外，在下部图案115的情况下，其与第一电介质层130接触的那部分的表面可以是凹的。
参考图14F，可以形成覆盖铸模结构124和竖直结构148的上部绝缘层154。可以形成穿透上部绝缘层154和铸模结构124同时允许暴露下部图案115的分离开口157。可以在分离开口157的侧壁上形成保护侧墙160。
参考图14G，可以通过对下部图案115进行刻蚀来暴露牺牲图案112 (参见图14F)。随后，可以通过去除牺牲图案112(参见图14F)来形成空的空间166。因此，空的空间166可以使连接结构151的电介质结构136暴露。
参考图14H，可以刻蚀并且去除由空的空间166暴露并且位于半导体连接层139c下方的电介质结构136。因此，空的空间166可以延伸以允许暴露半导体连接层139c的下表面以及半导体连接层139c的侧面的一部分。
参考图14I，可以在包括延伸的空的空间166(图14H)在内的衬底上形成连接材料层168。连接材料层168可以在填充延伸的空的空间166 (参见图14H)的同时接触半导体连接层139c和下部图案115。连接材料层168可以由半导体材料或硅材料形成。
参考图14J，可以通过将连接材料层168部分地刻蚀至分离开口157 的下部的水平处来形成连接图案169。接下来，可以通过去除保护侧墙 160(参见图14I)来暴露铸模结构124的侧壁(参见图14I)。随后，可以执行与以上参考图10G和图10H所述基本上相同的栅极形成工艺。例如，可以通过去除铸模结构124(图14I)的牺牲栅极层121来形成空的空间，并且在该空的空间中，可以如以上参考图10H所述地形成保形地覆盖该空的空间的内壁的第四电介质层173和填充该空的空间的栅电极175。
参考图14K，可以在分离开口157的侧壁上形成绝缘侧墙181，并且可以形成分离图案184以填充分离开口157。随后，可以执行如以上参考图6所述形成接触柱塞187和位线190的工艺。因此，可以形成如以上参照图6所述的半导体器件100。
图15A至图15C是示出了制造根据示例实施例的半导体器件200的方法的示例的截面图。
参考图15A，可以在衬底203上形成下部绝缘层206。可以在下部绝缘层206上形成包括嵌入其中的牺牲图案210在内的下部图案209。下部图案209可以包括第一下部图案209a、设置在第一下部图案209a 内的牺牲图案210以及覆盖第一下部图案209a和牺牲图案210的第二下部图案209b。下部图案209可以由半导体材料或掺杂多晶硅形成。牺牲图案210可以由相对于下部图案209具有刻蚀选择性的材料形成。可以在下部图案209上形成铸模结构221。铸模结构221可以包括彼此交替地堆叠的牺牲栅极层215和层间绝缘层218。
参考图15B，可以形成穿透铸模结构221以允许暴露牺牲图案210 (参见图15A)的孔224h。然后，可以去除由孔224h暴露的牺牲图案210 (图15A)以形成连接开口224c。可以将孔224h和连接开口224c称作开口224。开口224的孔224h可以包括与如以上参考图10A所述的第一孔区域15a和第二孔区域15b相对应的第一孔区域224a和第二孔区域224b。
参考图15C，可以在具有开口224的衬底上顺序地形成第一电介质层230、第二电介质层232、第三电介质层234和半导体层239。可以在半导体层239上形成填充开口224的核心图案242。然后可以使核心图案242凹陷，并且可以在其上形成焊盘245。然后可以在其上执行平坦化工艺，直到暴露出铸模结构221(参见图15B)的最上面的层间绝缘层 218为止。第一至第三电介质层230、232和234可以配置电介质结构236。
可以将设置在开口224的孔224h中的电介质结构236、半导体层 239、核心图案242和焊盘245称作竖直结构248。可以将设置在连接开口224c中的电介质结构236、半导体层239和核心图案242称作连接结构251。
可以使用如以上参考图10A至图13所述的形成第一电介质层26的方法之一来形成第一电介质层230。例如，形成第一电介质层230的工艺可以与如图10A和图10B中所述的形成牺牲层21(参见图10A)并通过执行对牺牲层21(图10A)氧化的氧化工艺(24，参见图10B)来形成第一电介质层26(参见图10B)的工艺相同。第一电介质层230可以包括通过对下部图案209的一部分进行氧化而形成的氧化部分。因此，第一电介质层230的接触下部图案209的那部分的厚度可以大于其面对孔224h的侧壁的那部分的厚度。因此，可以形成如以上参考图8和图 9A所述的下部图案209和第一电介质层230。
可以形成覆盖铸模结构221(参见图15B)和竖直结构248的第一上部绝缘层250。可以形成穿透第一上部绝缘层250和铸模结构221(参见图15B)的分离开口252。
随后，可以执行与以上参考图10G和图10H所述基本上相同的栅极形成工艺。例如，可以通过去除铸模结构221(图15B)的牺牲栅极层 215来形成空的空间，并且在该空的空间中，可以如以上参考图10H所述地形成保形地覆盖该空的空间的内壁的第四电介质层273和填充该空的空间的栅电极275。
再次参考图8，可以形成穿透第一上部绝缘层250并且电连接至竖直结构248之一的焊盘245的源极接触柱塞280以及电连接至源极接触柱塞280的源极线282。可以形成覆盖源极线282和第一上部绝缘层250 的第二上部绝缘层284。可以形成穿透第一上部绝缘层250和第二上部绝缘层284、并且电连接至在分离图案254两侧的竖直结构248中的其他竖直结构248、而不是连接至源极接触柱塞280的位线接触柱塞286，并且可以形成电连接至位线接触柱塞286的位线290。
根据示例实施例，一种形成半导体器件的方法包括：通过在具有扭曲圆形形状的下部的孔的底部和内壁上形成氧化层，使得氧化层在扭曲圆形形状的凹入区域和凸出区域中都具有所要求的厚度，来形成电介质层。也就是说，例如硅的源极层形成在孔的底部和内壁上，接着通过氧化工艺(无需氧自由基)将源极层完全氧化，例如以确保孔的底部中的凹入/凸出部分中的适当氧化和厚度，而不对硅源极层下方的铸模结构进行氧化(由于缺乏氧自由基)。如此，所得到的氧化层限定了具有改进可靠性的孔区域中的电介质层，并且改进了半导体器件中的单元分布特性。另外，如上所述，可以提供一种包括具有改进的单元分布特性的可靠电介质层在内的半导体器件。
本文已经公开了示例实施例，且尽管采用了特定术语，然而它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如本申请的提交对于本领域普通技术人员来说显然的是，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以被单独使用或与结合其他实施例描述的特征、特性和/或元件相结合地使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (25)

1.一种半导体器件，包括：
衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；
穿透所述堆叠结构的开口中的半导体层；
所述半导体层和所述堆叠结构之间的第一电介质层；以及
所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，
其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
2.根据权利要求1所述的半导体器件，其中所述第一电介质层的第二部分的厚度是所述第一电介质层的第一部分的厚度的1.5倍或以上。
3.根据权利要求1所述的半导体器件，其中所述第一电介质层的第二部分在所述第一电介质层的下端，并且相对于所述第一电介质层的第一部分弯曲。
4.根据权利要求1所述的半导体器件，其中所述下部图案包括半导体材料或硅材料。
5.根据权利要求1所述的半导体器件，还包括第二电介质层和第三电介质层，所述第二电介质层在所述第一电介质层和所述第三电介质层之间，并且所述第三电介质层在所述第二电介质层和所述半导体层之间。
6.根据权利要求1所述的半导体器件，其中所述第一电介质层的第一部分包括下部区域和上部区域，所述下部区域的厚度大于所述上部区域的厚度。
7.根据权利要求1所述的半导体器件，还包括位于所述第一栅电极下方同时设置在所述衬底上的第二栅电极，所述开口穿透所述第二栅电极，并且所述下部图案在所述开口中且包括面对所述第二栅电极的侧表面。
8.根据权利要求7所述的半导体器件，其中所述下部图案包括从所述下部图案的上部凹陷的凹陷部分，所述凹陷部分与所述半导体层接触。
9.根据权利要求8所述的半导体器件，其中所述凹陷部分比所述第二栅电极的下表面的高度高。
10.根据权利要求1所述的半导体器件，其中所述下部图案的第二表面与所述衬底的上表面垂直。
11.根据权利要求1所述的半导体器件，其中所述下部图案的第二表面与所述衬底的上表面平行。
12.根据权利要求1所述的半导体器件，其中所述开口包括第一孔区域和第二孔区域，所述第二孔区域在所述第一孔区域和所述衬底之间，所述第一孔区域在顶视图中基本上是圆形的，并且所述第二孔区域在顶视图中具有扭曲的圆形形状。
13.一种半导体器件，包括：
衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和字线；
半导体层，穿透所述堆叠结构的所述字线和所述层间绝缘层；
第一电介质层，包括插入在所述半导体层和所述堆叠结构之间的第一部分、以及从所述第一部分弯曲并且厚度比所述第一部分的厚度大的第二部分；以及
所述衬底上的下部图案，所述下部图案更靠近所述衬底而不是所述字线，
其中所述下部图案包括接触所述第一电介质层的第二部分的第一表面以及面对所述堆叠结构的第二表面。
14.根据权利要求13所述的半导体器件，还包括：
所述衬底和所述堆叠结构之间的连接图案，所述连接图案接触所述下部图案和所述半导体层；以及
分离图案，所述分离图案接触所述连接图案同时穿透所述堆叠结构，
其中所述下部图案在所述堆叠结构和所述连接图案之间，所述半导体层在所述堆叠结构下方延伸并且与所述下部图案间隔开。
15.根据权利要求13所述的半导体器件，其中所述下部图案的第一表面和第二表面相对于彼此限定锐角。
16.一种半导体器件，包括：
衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和字线；
穿透所述堆叠结构的孔；
设置在所述孔中的竖直结构，所述竖直结构包括所述孔中的半导体层、所述半导体层和所述堆叠结构之间的第一电介质层以及接触所述半导体层的上部区域的焊盘；以及
下部图案，更靠近所述衬底而不是所述字线，
其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
17.根据权利要求16所述的半导体器件，其中所述下部图案包括：面对所述第一电介质层的第二部分以与其接触的第一表面，以及面对所述孔的侧壁同时与所述第一表面限定锐角的第二表面。
18.根据权利要求16所述的半导体器件，其中所述孔包括第一孔区域和所述第一孔区域下方的第二孔区域，所述第一孔区域的形状比所述第二孔区域的形状更接近圆形形状，并且所述第二孔区域包括同一平面上的凹入部分和凸出部分。
19.根据权利要求18所述的半导体器件，其中所述第一电介质层包括所述第二孔区域内的在相同平面上具有不同厚度的部分。
20.根据权利要求16所述的半导体器件，还包括：
穿透所述堆叠结构的分离图案；以及
电连接至所述竖直结构的焊盘的位线。
21.一种半导体器件，包括：
衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；
穿透所述堆叠结构的开口中的半导体层；
所述半导体层和所述堆叠结构之间的第一电介质层，所述第一电介质层包括沿所述堆叠结构的侧壁的第一部分以及从所述第一部分弯曲并且厚度比所述第一部分的厚度大的第二部分；以及
下部图案，在所述开口中并且与所述第一电介质层的第二部分的底部接触。
22.根据权利要求21所述的半导体器件，其中所述开口具有高纵横比，使得所述开口的底部部分中的侧壁具有扭曲的圆形形状，所述扭曲的圆形形状在顶视图中沿其周界具有凹入部分和凸出部分。
23.根据权利要求21所述的半导体器件，其中所述第一电介质层直接在所述开口的侧壁上。
24.根据权利要求21所述的半导体器件，其中所述第一电介质层的第二部分从所述第一部分朝所述开口的中心具有增加的厚度。
25.根据权利要求21所述的半导体器件，其中所述第一电介质层和所述下部图案包括硅。
CN201710597611.2A 2016-10-13 2017-07-20 包括电介质层的半导体器件 Active CN107946307B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160132750A KR102607595B1 (ko) 2016-10-13 2016-10-13 유전체 층을 포함하는 반도체 소자
KR10-2016-0132750 2016-10-13

Publications (2)

Publication Number Publication Date
CN107946307A true CN107946307A (zh) 2018-04-20
CN107946307B CN107946307B (zh) 2023-12-12

Family

ID=61904107

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710597611.2A Active CN107946307B (zh) 2016-10-13 2017-07-20 包括电介质层的半导体器件

Country Status (3)

Country Link
US (4) US10090323B2 (zh)
KR (1) KR102607595B1 (zh)
CN (1) CN107946307B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690133A (zh) * 2019-09-05 2020-01-14 长江存储科技有限责任公司 半导体结构的检测方法及其检测装置
CN113690243A (zh) * 2020-05-19 2021-11-23 铠侠股份有限公司 半导体存储装置及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190008676A (ko) * 2017-07-17 2019-01-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102588311B1 (ko) 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10784281B2 (en) 2018-10-26 2020-09-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20200145874A (ko) 2019-06-18 2020-12-31 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956644A (zh) * 2011-08-23 2013-03-06 海力士半导体有限公司 具有垂直存储器单元的非易失性存储器件及其制造方法
US20130270621A1 (en) * 2012-04-16 2013-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and fabrication method thereof
US20140035026A1 (en) * 2012-07-31 2014-02-06 Byong-hyun JANG Semiconductor memory devices and methods of fabricating the same
CN104134668A (zh) * 2013-05-03 2014-11-05 中国科学院微电子研究所 存储器件及其制造方法和存取方法
CN105336735A (zh) * 2014-08-05 2016-02-17 英飞凌科技奥地利有限公司 具有场效应结构的半导体器件及制造其的方法
CN105374826A (zh) * 2015-10-20 2016-03-02 中国科学院微电子研究所 三维半导体器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010596A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101660262B1 (ko) 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20120030193A (ko) 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20130072663A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20140089793A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR20150004653A (ko) 2013-07-03 2015-01-13 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20150073251A (ko) 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015170692A (ja) 2014-03-06 2015-09-28 株式会社東芝 半導体装置及びその製造方法
KR20150104817A (ko) 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150113265A (ko) 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150116175A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR102094470B1 (ko) 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9443867B2 (en) 2014-04-30 2016-09-13 Sandisk Technologies Llc Method of making damascene select gate in memory device
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
KR102235046B1 (ko) 2014-07-02 2021-04-05 삼성전자주식회사 3차원 반도체 메모리 장치
US20160155750A1 (en) 2014-11-28 2016-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9515079B2 (en) 2014-12-16 2016-12-06 Sandisk Technologies Llc Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
KR20170053030A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
KR102619876B1 (ko) 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956644A (zh) * 2011-08-23 2013-03-06 海力士半导体有限公司 具有垂直存储器单元的非易失性存储器件及其制造方法
US20130270621A1 (en) * 2012-04-16 2013-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and fabrication method thereof
US20140035026A1 (en) * 2012-07-31 2014-02-06 Byong-hyun JANG Semiconductor memory devices and methods of fabricating the same
CN104134668A (zh) * 2013-05-03 2014-11-05 中国科学院微电子研究所 存储器件及其制造方法和存取方法
CN105336735A (zh) * 2014-08-05 2016-02-17 英飞凌科技奥地利有限公司 具有场效应结构的半导体器件及制造其的方法
CN105374826A (zh) * 2015-10-20 2016-03-02 中国科学院微电子研究所 三维半导体器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690133A (zh) * 2019-09-05 2020-01-14 长江存储科技有限责任公司 半导体结构的检测方法及其检测装置
CN110690133B (zh) * 2019-09-05 2022-06-03 长江存储科技有限责任公司 半导体结构的检测方法及其检测装置
CN113690243A (zh) * 2020-05-19 2021-11-23 铠侠股份有限公司 半导体存储装置及其制造方法
US11854971B2 (en) 2020-05-19 2023-12-26 Kioxia Corporation Semiconductor storage device and manufacturing method thereof
CN113690243B (zh) * 2020-05-19 2024-03-08 铠侠股份有限公司 半导体存储装置及其制造方法

Also Published As

Publication number Publication date
KR102607595B1 (ko) 2023-11-30
US11737277B2 (en) 2023-08-22
US20220068968A1 (en) 2022-03-03
US20180108672A1 (en) 2018-04-19
US11189636B2 (en) 2021-11-30
US10651194B2 (en) 2020-05-12
US20190027495A1 (en) 2019-01-24
CN107946307B (zh) 2023-12-12
US20200266213A1 (en) 2020-08-20
KR20180041289A (ko) 2018-04-24
US10090323B2 (en) 2018-10-02

Similar Documents

Publication Publication Date Title
CN107946307A (zh) 包括电介质层的半导体器件
US10930674B2 (en) Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US9627405B1 (en) Semiconductor device and manufacturing method thereof
KR102592882B1 (ko) 반도체 장치 및 그 제조방법
US9978771B2 (en) Manufacturing method of semiconductor device including multi-layered source layer and channel extending therethrough
CN106856197B (zh) 半导体器件及其制造方法
CN103681687B (zh) 三维半导体存储装置及其制造方法
KR102592894B1 (ko) 반도체 장치 및 그 제조방법
US8980712B2 (en) 3D non-volatile memory device and method for fabricating the same
CN103824859B (zh) 半导体器件及其制造方法
CN107993996A (zh) 半导体器件及制造其的方法
CN110034119A (zh) 形成竖向延伸的存储器单元串的阵列的方法
US20150340377A1 (en) Vertical memory devices with vertical isolation structures and methods of fabricating the same
KR20230144656A (ko) 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
CN107799529A (zh) 半导体存储器件及其制造方法
CN110391248A (zh) 垂直存储器装置及其制造方法
US10985112B2 (en) Memory device and method for fabricating the memory device
US10559584B2 (en) Semiconductor device including a dielectric layer
CN102468280A (zh) 三维半导体器件
CN107611132A (zh) 垂直存储器件
CN108389865A (zh) 具有倾斜栅电极的三维半导体存储器件
CN106571368A (zh) 半导体装置
US20190198521A1 (en) Semiconductor device
US11127753B2 (en) Semiconductor storage device and semiconductor storage device manufacturing method
CN109841686A (zh) 竖直型半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant