CN112802856A - 半导体器件 - Google Patents

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CN112802856A CN202011266603.8A CN202011266603A CN112802856A CN 112802856 A CN112802856 A CN 112802856A CN 202011266603 A CN202011266603 A CN 202011266603A CN 112802856 A CN112802856 A CN 112802856A
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柳孝俊
孙荣晥
姜书求
文齐琡
全政勋
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韩智勋
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Abstract

一种半导体器件包括：堆叠在衬底上的栅极层、延伸穿过栅极层的沟道层、设置在沟道层上的串选择栅极层、以及延伸穿过串选择栅极层以接触沟道层的串选择沟道层。串选择沟道层包括在串选择栅极层下方且包含第一突出区域的第一部分、延伸穿过串选择栅极层的第二部分、以及在串选择栅极层上方且包含第二突出区域的第三部分。

Description

半导体器件
技术领域
本公开总体上涉及半导体器件。
背景技术
当代半导体器件被越来越多地需要在进一步减小其已经紧凑的尺寸的同时提供高速先进的数据处理能力。因此，有必要继续提高半导体器件的构成元件和部件的集成密度。一种用于提高半导体器件的集成密度的技术是采用垂直晶体管结构而不是传统的平面晶体管结构。
发明内容
示例实施方式提供了一种具有提高的集成密度和改善的电特性的半导体器件。
根据一示例实施方式，一种半导体器件包括：堆叠在衬底上的栅极层和层间电介质层的交替布置；沟道结构，垂直地延伸穿过栅极层和层间电介质层的交替布置；串选择栅极层，设置在沟道结构上；串选择沟道层，垂直地延伸穿过串选择栅极层以接触沟道结构。串选择沟道层包括在串选择栅极层下方的第一部分、延伸穿过串选择栅极层的第二部分和在串选择栅极层上方的第三部分，第一部分和第三部分中的至少一个包括突出区域。
根据一示例实施方式，一种半导体器件包括：堆叠在衬底上的栅极层、延伸穿过栅极层的沟道层、设置在沟道层上的串选择栅极层、以及延伸穿过串选择栅极层以接触沟道层的串选择沟道层。串选择沟道层包括在串选择栅极层下方且包含第一突出区域的第一部分、延伸穿过串选择栅极层的第二部分、以及在串选择栅极层上方且包含第二突出区域的第三部分。
根据一示例实施方式，一种半导体器件包括：栅极层，堆叠在衬底上；沟道结构，包括沟道垫和沟道层并延伸穿过栅极层；串选择栅极层，设置在沟道结构上并包括串选择沟道层，该串选择沟道层延伸穿过串选择栅极层以接触沟道垫和沟道层。串选择沟道层包括在串选择栅极层下方且包含具有第一宽度的第一突出区域的第一部分、延伸穿过串选择栅极层的第二部分、以及在串选择栅极层上方且包含具有大于第一宽度的第二宽度的第二突出区域的第三部分。
附图说明
图1是根据示例实施方式的半导体器件的框图。
图2是根据示例实施方式的半导体器件的单元阵列的等效电路图。
图3是根据示例实施方式的半导体器件的平面图。
图4A是根据示例实施方式的半导体器件的截面图。
图4B和图4C是根据示例实施方式的半导体器件的局部放大图。
图4D是根据示例实施方式的半导体器件的截面图。
图5A是根据示例实施方式的半导体器件的截面图。
图5B是根据示例实施方式的半导体器件的局部放大图。
图5C是根据示例实施方式的半导体器件的截面图。
图6A是根据示例实施方式的半导体器件的截面图。
图6B是根据示例实施方式的半导体器件的局部放大图。
图6C是根据示例实施方式的半导体器件的截面图。
图7、图8和图9是根据示例实施方式的半导体器件的截面图。
图10A至图10L(包括图10A和图10L)是示出根据示例实施方式的制造半导体器件的方法的相关截面图。
图11A至图11J(包括图11A和图11J)是示出根据示例实施方式的制造半导体器件的方法的相关截面图。
图12A和图12B是示出根据示例实施方式的制造半导体器件的方法的截面图。
具体实施方式
在下文中，将参照附图描述某些示例实施方式。贯穿书面描述和附图，相同的附图标记和标号表示相同或相似的元件。
图1是根据示例实施方式的半导体器件10的框图。
参照图1，半导体器件10主要包括存储器单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压生成器37。
存储器单元阵列20可以包括多个存储器块，每个存储器块可以包括多个存储器单元。所述多个存储器单元可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在示例实施方式中，沿着同一行布置的多个存储器单元可以连接到同一字线WL，沿着同一列布置的多个存储器单元可以连接到同一位线BL。
行解码器32可以对输入地址ADDR进行解码以生成并发送(多个)驱动信号，诸如字线电压。例如，行解码器32可以将由电压生成器37生成的字线电压提供给多条字线之中的一个或更多个被选择的字线WL。在控制逻辑36的控制下，所述多条字线之中的未被选择的字线WL可以接收另一字线电压。
页缓冲器34可以通过位线BL连接到存储器单元阵列20，以便读取(或感测)存储在存储器单元中的数据。备选地或另外地，取决于半导体器件的操作模式，页缓冲器34可以用于临时存储要被写入(或编程)到存储器单元中的写入数据。页缓冲器34可以包括列解码器和感测放大器。列解码器可以选择性地激活存储器单元阵列20的位线BL，感测放大器可以在读取操作期间感测由列解码器选择的位线BL上的电压，以读取存储在存储器单元中的数据。
I/O缓冲器35可以在编程操作期间接收写入数据(DATA)并将写入数据发送到页缓冲器34。I/O缓冲器35还可以在读取操作期间将从页缓冲器34接收到的读取数据(DATA)输出到外部实体。I/O缓冲器35可以将输入地址或指令发送到控制逻辑36。
控制逻辑36可以控制行解码器32和页缓冲器34的整体操作。控制逻辑36可以接收控制信号和从外部实体发送的外部电压，并且可以取决于接收到的控制信号而操作。控制逻辑36可以响应于控制信号来控制读取、写入和/或擦除操作。
电压生成器37可以使用外部电压来生成内部操作所需的电压，诸如编程电压、读取电压、擦除电压等。由电压生成器37生成的电压可以通过行解码器32传输到存储器单元阵列20。
图2是根据示例实施方式的图1的存储器单元阵列20的局部等效电路图。
参照图2，存储器单元阵列20包括多个存储器单元串S。多个存储器单元串S可以包括彼此串联连接的存储器单元MC、串联连接到存储器单元MC的相反端的地选择晶体管GST以及串选择晶体管SST1和SST2。多个存储器单元串S可以并联连接到相应的位线BL0至BL2。多个存储器单元串S可以共同连接到公共源极线CSL。例如，多个存储器单元串S可以设置在多条位线BL0至BL2与单条公共源极线CSL之间。在示例实施方式中，多条公共源极线CSL可以二维地布置。
彼此串联连接的存储器单元MC可以由用于选择存储器单元MC的字线WL0至WLn控制。每个存储器单元MC可以包括数据存储元件。存储器单元MC的设置在距公共源极线CSL基本相同的距离处的栅极层可以共同连接到字线WL0至WLn之一以处于等电位状态。备选地，即使当存储器单元MC的栅极层设置在距公共源极线CSL基本相同的距离处时，设置在不同的行或列中的栅极层也可以被独立地控制。
地选择晶体管GST可以由地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制，并且可以连接到位线BL0至BL2。图2的等效电路图示出了一个地选择晶体管GST以及两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储器单元MC的结构，并且在示例实施方式中，一个串选择晶体管SST1或SST2可以连接到其，或者多个地选择晶体管GST可以连接到其。一条或更多条虚设线DWL或缓冲线可以进一步设置在字线WL0至WLn之中的最上面的字线WLn与串选择线SSL1和SSL2之间。在示例实施方式中，一条或更多条虚设线DWL也可以设置在最下面的字线WL0与地选择线GSL之间。
当信号通过串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可以被发送到彼此串联连接的存储器单元MC以读取和写入数据。此外，预定的擦除电压通过衬底被施加以擦除写入到存储器单元MC的数据。在示例实施方式中，存储器单元阵列20可以包括与位线BL0至BL2电分离的至少一个虚设存储器单元串。
图3是根据示例实施方式的半导体器件100的平面图。图4A是沿着图3中的线I-I'截取的截面图，图4B是图4A中的区域‘A’的局部放大图，图4C是图4A中的区域‘B’的局部放大图。
共同参照图3、图4A、图4B和图4C，半导体器件100可以包括：衬底101；栅极层130，在衬底101上垂直地堆叠为彼此间隔开；层间电介质层120，与栅极层130交替地堆叠；沟道结构CH，在垂直于衬底101的上表面的方向上延伸穿过栅极层130，并且包括设置在其中的沟道层140；串选择栅极层150，在沟道结构CH上；串选择沟道层160，在垂直于衬底101的上表面的方向上延伸穿过串选择栅极层150，并且包括设置在其中的串选择沟道结构SCH；以及分隔区域SR，延伸穿过层间电介质层120和栅极层130的堆叠结构GS。半导体器件100可以进一步包括围绕栅极层130的至少一部分的栅极阻挡层135、围绕串选择沟道结构SCH的串选择栅极绝缘层155、在栅极层130上的绝缘层170L和170U、在串选择沟道结构SCH上的柱状物180、以及设置在分隔区域SR中的源极导电层和源极绝缘层。
在半导体器件100中，单个存储器单元串可以形成在每个沟道层140周围，并且多个存储器单元串可以在第一方向(例如，X方向)和第二方向(例如，Y方向)上以行和列布置。
就此而言，并且例如如图3和图4A所示，可以在示例实施方式的描述和/或示图中假设几何取向。即，可以假设第一(‘X’)方向和第二(‘Y’)方向来描述相对于衬底101的上表面的水平面，而可以假设第三(‘Z’)方向来描述相对于水平面的垂直方向。本领域技术人员将认识到，这样的几何取向本质上是任意的且描述性的，并且用于更清楚地教导示例实施方式的实现和使用。进一步就此而言，某些相对取向术语(例如，上/下、上方/下方、下面的/上面的、高/低、高度、深度等)可以用于描述元件或部件之间的某些相对关系。
因此，衬底101可以具有在水平面(例如，在X/Y方向上的平面)上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为块体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
栅极层130可以在衬底101上垂直地堆叠为彼此间隔开，以与层间电介质层120一起形成堆叠结构GS。栅极层130可以包括构成地选择晶体管的栅极的下栅极层130G、以及构成多个存储器单元的存储器栅极层130M。构成存储器单元的存储器栅极层130M的数量可以取决于半导体器件100的容量来确定。在示例实施方式中，构成地选择晶体管的一个或更多个下栅极层130G可以被提供，并且可以具有与构成存储器单元的栅极层130相同或不同的结构。栅极层130的一部分，例如与下栅极层130G相邻的存储器栅极层130M，可以是虚设栅极层。
栅极层130可以在衬底101上垂直地彼此间隔开，并且可以通过在Y方向上延伸的分隔区域SR在X方向上彼此分开。在一对分隔区域SR之间的栅极层130可以构成存储器块，但是存储器块的范围不限于此。栅极层130(例如存储器栅极层130M)的一部分可以构成单个存储器块中的单个层。
栅极层130可以包括金属材料，例如钨(W)。在示例实施方式中，栅极层130可以包括多晶硅或金属硅化物材料。在示例实施方式中，栅极层130可以进一步在其外侧上包括扩散屏障。例如，扩散屏障可以包括钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
层间电介质层120可以设置在栅极层130之间。类似于栅极层130，层间电介质层120可以设置为在垂直于衬底101的顶表面的方向上彼此间隔开。层间电介质层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。层间电介质层120可以具有基本上平坦的上表面和下表面。层间电介质层120的侧表面可以在分隔区域SR中与栅极层130的侧表面共面，或者可以具有从栅极层130的侧表面朝向分隔区域SR突出的结构。
沟道结构CH可以各自构成单个存储器单元串，并且可以在衬底101上以行和列设置为彼此间隔开。沟道结构CH可以在一个方向上以格子形式或以Z字形图案设置。沟道结构CH可以具有柱形状，并且可以以其(水平)宽度取决于高宽比而在朝向衬底101的方向上减小的方式具有倾斜侧表面。除了沟道层140以外，沟道结构CH可以包括栅极电介质层145、沟道绝缘层146、沟道垫148和外延层107。
沟道层140可以环形地形成以围绕在其中的沟道绝缘层146。在一些实施方式中，沟道层140可以具有诸如圆柱形或棱柱形的柱形状，而在其中没有沟道绝缘层146。沟道层140可以连接到提供在其下方的外延层107。沟道层140可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型或N型杂质的材料。设置在X方向上的直线中的沟道结构CH可以根据连接到沟道垫148的上互连结构的布置而连接到不同的位线。沟道结构CH的一部分可以是不连接到位线的虚设沟道。
栅极电介质层145可以设置在栅极层130与沟道层140之间。参照图4C，栅极电介质层145可以包括从沟道层140依次设置的隧穿层142、数据存储层143和阻挡层144。类似于沟道层140，隧穿层142、数据存储层143和阻挡层144可以在垂直于衬底101的上表面的方向上延伸。
隧穿层142可以利用F-N隧穿机制使电荷隧穿到数据存储层143。隧穿层142可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。数据存储层143可以是电荷俘获层，并且可以由硅氮化物形成。阻挡层144可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。高k电介质材料是指具有比硅氧化物(SiO2)的电介质材料高的介电常数的电介质材料。高k电介质材料可以是例如铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)、镨氧化物(Pr2O3)或其组合。
外延层107可以设置在沟道结构CH下方在衬底101上，并且可以设置在至少一个栅极层130的侧表面上。外延层107可以设置在衬底101的凹陷区域中。外延层107的上表面可以具有比最下面的栅极层130G的上表面的高度高并且比上面的栅极层130M的下表面的高度低的高度，但是其高度不限于此。即使当沟道结构CH的高宽比增大时，沟道层140也可以通过外延层107稳定地电连接到衬底101，并且可以获得存储器单元串之间的地选择晶体管GST的均匀特性。然而，在一些实施方式中，可以省略外延层107。在这种情况下，沟道层140可以直接连接到衬底101。
沟道垫148可以在沟道结构CH中设置在沟道层140的上部。沟道垫148可以设置为覆盖沟道绝缘层146的上表面并电连接到沟道层140。沟道垫148可以包括例如掺杂的多晶硅。
串选择栅极层150可以设置在沟道结构CH上。构成串选择线的串选择栅极层150可以在Y方向上延伸，并且可以在X方向上通过上分隔区域150R以规则的间隔彼此分开。通过上分隔区域150R分开的串选择栅极层150的数量不限于图中所示的数量。串选择栅极层150可以在X方向上通过分隔区域SR彼此分开。串选择栅极层150可以是串选择晶体管的栅电极，并且可以对应于图2的实施方式所示的串选择线SSL0至SSL2。在某些实施方式中，上分隔区域150R可以以在Y方向上延伸的线或矩形的形式提供，但是可以在一个方向上以Z字形图案设置。
串选择栅极层150可以包括多个孔150H。多个孔150H可以设置为与沟道结构CH重叠。多个孔150H的布置和/或数量不限于图中所示的布置和/或数量。串选择沟道结构SCH可以穿过串选择栅极层150的多个孔150H连接到沟道结构CH。多个孔150H中的每个可以具有比多个孔150H中的串选择沟道结构SCH的每个的宽度大的(在X方向上的)宽度。
串选择栅极层150可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。
串选择栅极绝缘层155可以在多个孔150H中围绕串选择沟道层160。例如，串选择栅极绝缘层155可以围绕稍后将描述的串选择沟道层160的第二部分162。串选择栅极绝缘层155可以用作串选择晶体管的栅极电介质层。例如，串选择栅极绝缘层155可以使串选择栅极层150和串选择沟道层160彼此绝缘。串选择栅极绝缘层155可以具有连接到下面的下绝缘层170L和上面的上绝缘层170U的结构，并且可以包括与下绝缘层170L和上绝缘层170U相同的材料。
串选择沟道结构SCH可以在衬底上以行和列设置为彼此间隔开，并且可以设置为与沟道结构CH重叠。串选择沟道结构SCH可以设置为栅格形式或在一个方向上以Z字形图案设置。串选择沟道结构SCH可以贯穿串选择栅极层150，并且可以在垂直于衬底101的上表面的方向上从沟道结构CH延伸。串选择沟道结构SCH可以具有柱形状，并且可以以其宽度取决于高宽比而在朝向衬底101的方向上减小的方式具有倾斜侧表面。串选择沟道结构SCH可以包括：串选择沟道层160，在垂直于衬底101的上表面的方向上延伸；串选择绝缘层166，在串选择沟道层160内；以及串选择沟道垫168，具有由串选择沟道层160和串选择绝缘层166围绕的侧表面和下表面。
串选择沟道层160可以环形地形成为围绕在其中的串选择绝缘层166。在一些实施方式中，沟道层140可以具有诸如圆柱形或棱柱形的柱形状，而没有串选择绝缘层166。串选择沟道层160可以连接到提供在其下方的沟道结构CH，并且可以分别与沟道垫148接触。串选择沟道层160可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。在示例实施方式中，串选择沟道层160可以包括与沟道层140相同的材料。
每个串选择沟道层160可以包括在串选择栅极层150下方的第一部分161、延伸穿过(或贯穿)串选择栅极层150的第二部分162、以及在串选择栅极层150上方的第三部分163。如将在下文中以某些附加细节描述地，每个串选择沟道层160的第一部分161和第三部分163中的至少一个可以包括各种形状的突出区域。关于这一点，术语“突出区域”是指第一部分161的一部分(或区域)和/或第三部分163的一部分(或区域)，第一部分161的该部分(或区域)和/或第三部分163的该部分(或区域)具有与紧接在突出区域上方和/或下方的内部侧表面相比从串选择沟道层160的中心向外延伸的内部侧表面。因此，假设垂直取向的沟道结构CH和串选择沟道层160，则突出区域将在内部侧表面之间具有比串选择沟道层160的紧接在突出区域上方和/或下方的部分大的(在水平方向上测量的)宽度。
因此，第一部分161可以设置在沟道结构CH与串选择栅极层150之间，并且可以穿过下绝缘层170L与沟道结构CH电接触。第一部分161可以包括第一突出区域P1，该第一突出区域P1从串选择沟道层160的中心向外突出(或延伸)超过在第一突出部分P1上方和/或下方的第一部分161的锥形侧壁。因此，第一突出区域P1的所得的扩展的突出宽度可以在X方向上延伸为大于第一部分161的位于第一突出区域P1上面的上部的宽度和/或第一部分161的位于第一突出区域P1下面的下部的宽度。
例如，参照图4B的示出的实施方式，第一突出区域P1的第一宽度W1可以大于第一部分161的上部的第二宽度W2和第一部分161的下部的第三宽度W3中的至少一个。在一个实施方式中，第一宽度W1可以大于第三宽度W3的最大允许值。在示例实施方式中，将理解，第一部分161可以具有拥有不同宽度的多个区域。
第二部分162可以设置在串选择栅极层150的多个孔150H中，并且可以连接到第一部分161。第二部分162可以具有比多个孔150H的宽度小的宽度。第二部分162可以在多个孔150H中由串选择栅极绝缘层155围绕。
第三部分163可以从串选择栅极层150进一步向上延伸以设置在上绝缘层170U中，并且可以连接到第二部分162。第三部分163可以包括第二突出区域P2，该第二突出区域P2具有在X方向上从串选择沟道层160的中心向外延伸的宽度。与第一突出区域P1一样，第二突出区域P2可以由第三部分163的相对于第二突出区域P2的上部(上面的部分)和/或下部(下面的部分)包围。
例如，第三部分163可以包括第二突起区域P2，该第二突起区域P2具有比第三部分163的在第二突起区域P2与第二部分162之间延伸的下部的第五宽度W5大的第四宽度W4。在一个实施方式中，第四宽度W4可以大于第五宽度W5的最大允许值。
在一个实施方式中，上述第一宽度W1、第二宽度W2、第三宽度W3、第四宽度W4和第五宽度W5中的每个可以落入约80nm至约120nm之间的范围内。就此而言，第一宽度W1、第二宽度W2、第三宽度W3、第四宽度W4和第五宽度W5中的每个可以是从串选择沟道层160的内部侧表面(或侧壁)之间测量的宽度。
串选择绝缘层166可以设置在串选择沟道层160中，并且可以具有垂直于衬底101的上表面的侧表面，或可以以其宽度取决于高宽比而在朝向衬底101的方向上减小的方式具有倾斜的表面。串选择绝缘层166可以设置在第一部分161和第二部分162中，并且可以在第一突出区域P1中具有在与衬底101的上表面平行的方向上延伸的区域。串选择绝缘层166可以设置在第三部分163中，并且串选择绝缘层166的顶表面可以设置为低于第二突出区域P2。串选择绝缘层166可以包括诸如硅氧化物或硅氮化物的绝缘材料。
串选择沟道垫168可以设置在第二突出区域P2中在串选择沟道层160的内部侧表面上。串选择沟道垫168可以在其侧表面和底表面处由串选择沟道层160和串选择绝缘层166围绕。在一个实施方式中，串选择沟道垫168可以具有大于第五宽度W5的第四宽度W4。在示例实施方式中，串选择沟道垫168可以具有比串选择沟道结构SCH的其他构成部分的宽度大的宽度。串选择沟道垫168可以由导电材料(例如掺杂的多晶硅)形成。
然而，当减小沟道结构CH的总宽度以提高半导体器件的集成密度时，可能变得更难以形成(和连接)具有相对较大宽度的某些上互连。根据本发明构思的某些实施方式，具有比串选择沟道结构SCH的其他部分大的宽度的串选择沟道垫168可以设置在第二突出区域P2中，使得诸如柱状物180的上互连可以被更稳定地连接，从而在沟道层140与串选择沟道层160之间提供更可靠的连接。特别地，当柱状物180的厚度相对较大时，柱状物180可以通过串选择沟道层160形成与沟道层140更稳定的接触。结果，结合前述构造的半导体器件可以表现出改善的电特性。
下绝缘层170L可以设置在栅极层130与串选择栅极层150之间，上绝缘层170U可以设置在串选择栅极层150上。下绝缘层170L和上绝缘层170U可以包括诸如硅氧化物或硅氮化物的绝缘材料，并且可以包括相同的材料。在示例实施方式中，下绝缘层170L和上绝缘层170U可以构成连接到串选择栅极绝缘层155的结构，并且还可以构成连接到上分隔区域150R的结构。
柱状物180可以设置在串选择沟道结构SCH上，并且可以在垂直于衬底101的上表面的方向上穿过上绝缘层170U延伸到串选择沟道垫168的上表面。柱状物180可以具有垂直于衬底101的上表面的侧表面，或可以以其宽度取决于高宽比而在X方向上减小的方式具有倾斜侧表面。柱状物180可以与串选择沟道垫168的上表面接触地设置，并因此可以连接到串选择沟道垫168。柱状物180可以通过使串选择沟道垫168的上部部分地凹入而设置，但是基于是否形成凹陷的决定和凹陷深度可以根据示例实施方式而变化。柱状物180可以包括例如金属氮化物(诸如钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN))和/或金属材料(诸如铝(Al)、钨(W)或钼(Mo))。
将参照图4D、图5A、图5B、图5C、图6A、图6B、图6C、图7、图8和图9描述根据本发明构思的半导体器件的另外的实施方式。
图4D是根据示例实施方式的半导体器件的截面图。图4D示出了与沿着图3中的线I-I截取的截面对应的区域。
参照图4D，并且通过与参照图4A、图4B和图4C描述的实施方式进行比较，在半导体器件100a中，串选择沟道结构SCHa的串选择沟道垫168可以包括从第二突出区域P2向下延伸的延伸部分168R。与以上参照图4B给出的描述不同，填充第三部分163的内部的串选择绝缘层166a可以包括凹陷部分，该凹陷部分相比于第二突出区域P2向下凹入。延伸部分168R可以向下延伸在串选择绝缘层166a的凹陷部分内。该结构可以在去除串选择绝缘层166的上部、填充串选择沟道层160的内部、以及形成串选择沟道垫168的工艺期间形成。
图5A是根据示例实施方式的半导体器件的截面图。图5A示出了与沿着图3中的线I-I'截取的截面对应的区域。图5B是根据示例实施方式的半导体器件的局部放大图。图5B示出了图5A中的区域‘C’的放大区域。
参照图5A和图5B，通过与参照图4A、图4B和图4C描述的实施方式进行比较，在半导体器件100b中，沟道结构CHa可以不包括在沟道绝缘层146a上的沟道垫，并且构成串选择沟道结构SCHb的串选择沟道层160的第一部分161'的下表面可以设置在比沟道结构CHa的上表面“低”的垂直高度(给定实行的几何假设)。
即，基座形状的(在下文中，“基座”)突出区域P1a的下基座部分可以座置在沟道层140的内部侧表面之间，以与沟道层140的内部侧表面直接接触。关于这一点，术语“座置在……之间”是指在基座突出区域P1a的下基座部分与沟道结构CHa的上表面之间的物理设置，其中基座突出区域P1a的下基座部分设置得低于沟道结构CHa的上表面，并且设置在沟道层140的内部侧表面之间(并与沟道层140的内部侧表面接触)。
因此，第一部分161'可以包括(在X方向上)座置在沟道结构CHa的内部侧表面之间的下基座部分161a、以及设置在第一基座区域161a上的上基座部分161b。下基座部分161'可以用作至少通过下基座部分161a的与沟道层140的直接接触点。这里，下基座部分161a可以具有第一区域宽度W1a，上基座部分161b可以具有小于第一区域宽度W1a的第二区域宽度W1b。第一部分161'的在基座突出区域P1a与第二部分162之间的上部的第二宽度W2可以小于第二区域宽度W1b。
当减小沟道结构CHa的宽度以提高半导体器件的集成密度时，可能难以形成完全填充其内部而没有间隙的沟道垫，从而使半导体器件的电性能劣化。然而，根据本发明构思的某些实施方式，代替形成沟道结构CHa的沟道垫，串选择沟道层160的一部分可以向下延伸到沟道层140，并用作与沟道层140的直接接触，从而为半导体器件提供改善的电特性。
图5C是根据示例实施方式的半导体器件的截面图。图5C示出了与沿着图3中的线I-I'截取的截面对应的区域。
参照图5C，与参照图5A和图5B描述的半导体器件100b相比，串选择沟道结构SCHc的串选择沟道垫168进一步包括在沟道结构CHa与第二突出区域P2之间向下延伸的延伸部分168R。因为延伸部分168R与参照图4D描述的延伸部分168R相同，所以将省略其描述。
图6A是根据示例实施方式的半导体器件的截面图。图6A示出了与沿着图3中的线I-I截取的截面对应的区域。
图6B是根据示例实施方式的半导体器件的局部放大图。图6B示出了图6A中的区域‘D’的放大区域。
参照图6A和图6B，通过与参照图4A、图4B和图4C描述的半导体器件100进行比较，沟道结构CHa可以不包括在沟道绝缘层146a上的沟道垫，并且构成串选择沟道结构SCHd的串选择沟道层160的第一部分161"的下表面可以设置为低于沟道结构CHa的上表面。插塞形状的(在下文中，“插塞”)突出区域P1b的下部可以在沟道层140的内部侧表面之间延伸，以用作与沟道层140的内部侧表面的直接接触点。
在图6B的示出的实施方式中，插塞突出区域P1b可以包括：(1)下部161a，座置在沟道层140的内部侧表面之间(即，设置为与沟道层140的内部侧表面接触并填入沟道层140的内部侧表面的内侧)；(2)中间部分161b，设置在下部161a上并与沟道层140的上表面重叠；(3)上部161c，设置在中间部分161b上。这里，下部161a可以与沟道层140的内部侧表面直接接触，中间部分161b可以覆盖沟道层140的上表面，并且上部161c可以用作与第二部分162的接触。
这里，中间区域161b的外部侧表面可以向外突出超过沟道层140与栅极电介质层145之间的边界，但是其位置不限于此。
插塞突出区域P1b的下部161a可以具有第一区域宽度W1a，插塞突出区域P1b的中间部分161b可以具有大于第一区域宽度W1a的第二区域宽度W1c，并且插塞突出区域P1b的上部161c可以具有小于第二区域宽度W1c的第三区域宽度W1b。第三区域宽度Wlb也可以小于第二宽度W2。
如上所述，当减小每个沟道结构CHa的宽度以提高半导体器件的集成密度时，可能难以形成完全填充其内部而没有间隙的沟道垫。然而，根据本发明构思的实施方式，代替在沟道结构CHa上形成沟道垫，串选择沟道层160的一部分可以在沟道层140的内部侧表面之间延伸以与沟道层140直接接触，因此，半导体器件享有改善的电特性。
图6C是根据示例实施方式的半导体器件的截面图。图6C示出了与沿着图3中的线I-I'截取的截面对应的区域。
参照图6C，半导体器件100e对应于一示例实施方式，在该示例实施方式中，与参照图6A和图6B描述的半导体器件100d相比，串选择沟道垫168可以进一步包括从第二突出区域P2向下延伸的延伸部分168R。因为延伸部分168R与参照图4D描述的延伸部分168R相同，所以将省略其描述。
图7是根据示例实施方式的半导体器件的截面图。图7示出了与沿着图3中的线I-I'截取的截面对应的区域。
参照图7，通过与参照图4A描述的半导体器件100进行比较，半导体器件100f可以包括不包含外延层107的沟道结构CHb，并且可以进一步包括设置在衬底101与层间电介质层120之间的第一导电层104和第二导电层105。此外，分隔区域SR可以仅填充有包括绝缘材料的分隔绝缘层。
第一导电层104和第二导电层105可以堆叠在衬底101的上表面上。第一导电层104和第二导电层105的至少一部分可以用作半导体器件100f的公共源极线。第一导电层104可以在沟道结构CHb周围直接连接到沟道层140。第一导电层104和第二导电层105可以包括例如多晶硅的半导体材料。在这种情况下，至少第一导电层104可以是掺杂层，并且第二导电层105可以是掺杂层或包括从第一导电层104扩散的杂质的层。
在图7的沟道结构CHb中，沟道层140和栅极电介质层145可以设置为向内延伸到衬底101中(即，比上主表面深)。栅极电介质层145的一部分可以从其下端被去除，并且第一导电层104可以在其中去除了栅极电介质层145的区域中连接到沟道层140。如上所述，包括第一导电层104和第二导电层105的公共源极线的形状可以应用于图4A、图4B、图4C、图5A、图5B、图6A、图6B和图6C的示例实施方式。
图8是根据示例实施方式的半导体器件的截面图。图8示出了与沿着图3中的线I-I'截取的截面对应的区域。
参照图8，半导体器件100g可以包括其中栅极层130被垂直地堆叠的第一堆叠结构GS1和第二堆叠结构GS2、以及其中沟道结构CHc被垂直地堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅极层130的数量相对大时，可以引入这样配置的沟道结构CHc以稳定地形成沟道结构CHc。
沟道结构CHc可以具有柱形状，并且可以以其宽度取决于高宽比而在Z方向上朝向衬底101减小的方式具有倾斜侧表面。因此，栅极层130在X方向上的宽度可以彼此不同，并且栅极层130的电阻特性可以相应地变化。例如，下栅极层130可以具有相对较低的(多个)电阻，并且可以产生表现出改善的性能特性的存储器单元。分隔区域SR可以具有取决于高宽比而在Z方向上朝向衬底101变窄的倾斜侧表面。因此，第一堆叠结构GS1的栅极层可以具有相对较低的电阻，并提供表现出改善的特性的存储器单元。
在沟道结构CHc中，第一堆叠结构GS1的第一沟道结构CH1和第二堆叠结构GS2的第二沟道结构CH2可以彼此连接。结果，沟道结构CHc可以在第一堆叠结构GS1的第一沟道结构CH1与第二堆叠结构GS2的第二沟道结构CH2之间的连接部分处包括由宽度差异形成的弯曲部分。沟道层140、栅极电介质层145和沟道绝缘层146处于在第一沟道结构CH1与第二沟道结构CH2之间彼此连接的状态。沟道垫148可以仅设置在上部的第二沟道结构CH2的上端。然而，在其他实施方式中，第一沟道结构CH1和第二沟道结构CH2中的每个可以包括沟道垫148。在这种情况下，第一沟道结构CH1的沟道垫148可以连接到第二沟道结构CH2的沟道层140。如在图8的示例实施方式中所述，半导体器件100g可以包括第一导电层104和第二导电层105，但不限于此。例如，半导体器件100g可以进一步包括设置在图4A的示例实施方式中描述的沟道结构CHb的下端的外延层107，而不是第一导电层104和第二导电层105。
具有相对大的厚度的上层间电介质层125可以设置在第一堆叠结构GSl的最上面的部分上。然而，根据示例实施方式，层间电介质层120和上层间电介质层125可以具有各种各样的形状。在示例实施方式中，虚设栅极层可以进一步设置在第一堆叠结构GS1与第二堆叠结构GS2之间的边界上。虚设栅极层可以不用作其中存储数据的实际存储器单元。其他部件的描述可以与以上参照图3、图4A、图4B和图4C给出的描述相同。
图9是根据示例实施方式的半导体器件的截面图。图9示出了与沿着图3中的线I-I'截取的截面对应的区域。
参照图9，半导体器件100h可以包括垂直地堆叠在外围电路区域PERI上的存储器单元区域CELL。因此，存储器单元区域CELL可以设置在外围电路区域PERI上方(或在外围电路区域PERI的上端上)。通过比较，图4A的半导体器件100可以包括设置在衬底101上的外围电路区域PERI，或者如图9所示，半导体器件100h可以包括存储器单元区域CELL和外围电路区域PERI的垂直堆叠的布置。然而，在其他实施方式中，单元区域CELL可以设置在外围电路区域PERI下方。其他部件的描述可以与以上参照图3、图4A、图4B和图4C给出的描述相同。
外围电路区域PERI可以包括基础衬底201、设置在基础衬底201上的电路元件220、电路接触插塞270和电路互连线280。
基础衬底201可以具有在水平面(例如，在X-Y方向)上延伸的上表面。在基础衬底201中，可以形成附加的器件隔离层以限定有源区域。包括杂质的源极/漏极区域205可以设置在有源区域的部分中。基础衬底201可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路元件220可以包括水平晶体管。每个电路元件220可以包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区域205可以设置在基础衬底201中在与电路栅电极225相邻的相反两侧上。
外围区域绝缘层290可以设置在基础衬底201上在电路元件220上。电路接触插塞270可以穿过外围区域绝缘层290连接到源极/漏极区域205。电信号可以通过电路接触插塞270施加到电路元件220。在未示出的区域中，电路接触插塞270还可以连接到电路栅电极225。电路互连线280可以连接到电路接触插塞270，并且可以设置为多层。
在半导体器件100h中，可以形成外围电路区域PERI，然后可以在其上形成存储器单元区域CELL的衬底101。衬底101可以形成为具有与基础衬底201相同的尺寸或比基础衬底201小的尺寸。本领域技术人员将认识到，存储器单元区域CELL和外围电路区域PERI可以使用各种垂直连接和水平连接(未示出)彼此互连。例如，栅极层130在Y方向上的一端可以电连接到电路元件220。存储器单元区域CELL和外围电路区域PERI垂直堆叠的前述配置可以应用于图4A、图4B、图4C、图5A、图5B、图6A、图6B、图6C、图7和图8的示例实施方式中的任何一个。
图10A至图10L是以一个示例示出根据示例实施方式的制造半导体器件的方法的截面图。
参照图10A，可以在衬底101上交替地堆叠水平牺牲层110和层间电介质层120以形成堆叠结构。
水平牺牲层110可以通过后续工艺用栅极层130替换。水平牺牲层110可以由与层间电介质层120的材料不同的材料形成。例如，层间电介质层120可以由硅氧化物和硅氮化物中的至少一种形成，并且水平牺牲层110可以由选自硅、硅氧化物、硅碳化物和硅氮化物的与层间电介质层120的材料不同的材料形成。在示例实施方式中，层间电介质层120的厚度可以不全都是相同的。例如，最下面的层间电介质层120可以形成为具有相对小的厚度，并且最上面的层间电介质层120可以形成为具有相对大的厚度。层间电介质层120和水平牺牲层110的厚度以及构成层的数量可以与图中所示的厚度和数量不同。初步绝缘层170'可以形成在最上面的部分上。
参照图10B，可以穿过包括水平牺牲层110和层间电介质层120的堆叠结构形成沟道孔CHH，并且可以在其下端上形成外延层107。
沟道孔CHH可以通过各向异性地蚀刻水平牺牲层110和层间电介质层120而形成，并且可以形成为具有圆孔形状。由于堆叠结构的高度，沟道孔CHH的侧壁可以不垂直于衬底101的上表面。沟道孔CHH可以形成为使衬底101的一部分凹入。
外延层107可以使用选择性外延生长(SEG)形成。外延层107可以包括单层或多层。外延层107可以包括掺杂的或未掺杂的多晶硅、单晶硅、多晶锗或单晶锗。然而，在示例实施方式中，外延层107可以被省略。
参照图10C，可以在沟道孔CHH中依次形成栅极电介质层145、沟道层140、沟道绝缘层146和沟道垫148以形成沟道结构CH。
栅极电介质层145可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀的厚度。此时，可以形成栅极电介质层145的全部或一部分，并且可以形成沿着沟道结构CH在垂直于衬底101的上表面的方向上延伸的部分，例如图4A中的隧穿层142、数据存储层143和阻挡层144。
沟道层140可以形成在沟道孔中在栅极电介质层145上。沟道绝缘层146形成为填充沟道孔，并且可以包括绝缘材料。然而，在示例实施方式中，沟道孔可以用导电材料而不是沟道绝缘层146填充。沟道垫148可以由例如多晶硅的导电材料形成。
参照图10D，可以形成下绝缘层170L以覆盖沟道结构CH，并且可以在下绝缘层170L上形成初步串选择栅极层150'。
沟道结构CH和初步绝缘层170'可以用绝缘材料覆盖，从而该绝缘材料与初步绝缘层170'一起形成下绝缘层170L。下绝缘层170L可以覆盖最上面的栅极层130和沟道结构CH。下绝缘层170L可以包括诸如硅氧化物或硅氮化物的绝缘材料。
初步串选择栅极层150'可以平行于衬底101形成，并且可以具有在水平方向上延伸的上表面。初步串选择栅极层150'可以形成为通过下绝缘层170L与水平牺牲层110和沟道结构CH间隔开。初步串选择栅极层150'可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。
参照图10E，可以形成上分隔区域150R以在X方向上将初步串选择栅极层150'以规则的间隔彼此分开，可以形成上绝缘层170U，并且可以在初步串选择栅极层150'中形成第一孔H1。
可以去除初步串选择栅极层150'的一部分，以在X方向上将初步串选择栅极层150'以规则的间隔彼此分开。其中去除了初步串选择栅极层150'的区域可以是在Y方向上延伸的线形区域，并且在一些实施方式中可以是在一个方向上以Z字形图案延伸的区域。可以用绝缘材料填充其中去除了初步串选择栅极层150'的区域以形成上分隔区域150R。
上绝缘层170U可以形成为覆盖初步串选择栅极层150'。上绝缘层170U可以是在其上部被平坦化之后形成上分隔区域150R同时形成在初步串选择栅极层150'上的层。上绝缘层170U可以包括诸如硅氧化物或硅氮化物的绝缘材料。
可以形成第一孔H1以贯穿上绝缘层170U和下绝缘层170L以及初步串选择栅极层150'。第一孔H1可以通过各向异性地蚀刻上绝缘层170U和下绝缘层170L以及初步串选择栅极层150'而形成，并且可以形成为孔形状。第一孔H1可以形成为暴露沟道结构CH的上表面。例如，第一孔H1可以形成为暴露沟道垫148的上表面的一部分。
参照图10F，第一孔H1可以在平行于衬底101的上表面的方向上扩展，以形成第一扩展孔EH1。
上绝缘层170U和下绝缘层170L的与第一孔Hl相邻的部分可以被去除，使得第一扩展孔EHl可以形成为暴露初步串选择栅极层150'的上表面和下表面的部分。第一扩展孔EH1可以形成为进一步暴露沟道结构CH的上表面。第一扩展孔EH1可以使用例如湿蚀刻工艺形成。上绝缘层170U和下绝缘层170L的部分可以使用湿蚀刻工艺相对于初步串选择栅极层150'和沟道结构CH被选择性地去除。
参照图10G，可以形成第一绝缘图案170a以覆盖第一扩展孔EH1的内侧壁。
第一绝缘图案170a可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。第一绝缘图案170a可以形成为覆盖上绝缘层170U的上表面和侧表面以及下绝缘层170L的侧表面。第一绝缘图案170a可以形成为覆盖由第一扩展孔EH1暴露的初步串选择栅极层150'的上表面、下表面和侧表面，并覆盖沟道结构CH的上表面。第一绝缘图案170a可以形成为沿着第一扩展孔EH1的内壁的形状具有均匀的厚度。第一绝缘图案170a可以包括与上绝缘层170U和下绝缘层170L相同的材料。第一绝缘图案170a可以包括例如绝缘材料，诸如硅氧化物或硅氮化物。
参照图10H，可以形成间隔物175以覆盖第一绝缘图案170a。
间隔物175可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。间隔物175可以形成为沿着第一绝缘图案170a的侧壁具有基本上均匀的厚度。间隔物175可以包括相对于上绝缘层170U和下绝缘层170L以及第一绝缘图案170a具有蚀刻选择性的材料。间隔物175可以包括例如硅氮化物(SiN)。
参照图10I，可以去除间隔物175的下部以暴露第一绝缘图案170a的下部，并且可以使第一绝缘图案170a的下部凹入以形成第二绝缘图案170b。
间隔物175的覆盖第一绝缘图案170a的下部的下部可以通过回蚀刻工艺被去除。结果，可以暴露第一绝缘图案170a的下部。在回蚀刻工艺中，覆盖初步串选择栅极层150'的上表面和侧表面的第一绝缘图案170a可以受到间隔物175保护。
可以使第一绝缘图案的通过回蚀刻工艺暴露的下部凹入以形成第二绝缘图案170b。第二绝缘图案170b可以通过去除第一绝缘图案170a的覆盖沟道垫148的上表面的下部的一部分而形成。沟道垫148的上表面的一部分可以被凹陷暴露。第一绝缘图案170a的下部可以被去除以具有孔形状。
参照图10J，可以去除间隔物175，并且可以形成初步串选择沟道层160x以覆盖第二绝缘图案170b。
初步串选择沟道层160x可以形成为沿着第二绝缘图案170b的侧壁具有基本上均匀的厚度。初步串选择沟道层160x可以与沟道垫148接触，该沟道垫148具有被凹陷暴露的上表面。初步串选择沟道层160x可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。
参照图10K，可以形成串选择绝缘层166以填充第一扩展孔EH1，并且可以在串选择绝缘层166上形成串选择沟道垫168。
在第一扩展孔EH1用绝缘材料层填充之后，可以通过回蚀刻工艺去除绝缘材料层的上部。形成串选择沟道垫168的诸如多晶硅的半导体材料可以填充通过回蚀刻工艺去除的区域，并且可以执行化学机械抛光(CMP)工艺。上绝缘层170U和串选择沟道垫168的上表面可以通过CMP工艺被平坦化。可以去除初步串选择沟道层160x的上部的一部分以形成串选择沟道层160。因此，如图4A所示，可以形成包括串选择沟道层160、串选择绝缘层166和串选择沟道垫168的串选择沟道结构SCH。
在其他实施方式中，在使用回蚀刻工艺去除绝缘材料层的上部的操作中，串选择绝缘层166的上部可以进一步凹入，使得串选择绝缘层166可以形成为在其上部具有凹陷部分，如图4D、图5C和图6C所示。可以进一步执行在下文中描述的其他工艺以制造与图4D、图5C和图6C的示例实施方式对应的半导体器件。
参照图10L，可以形成开口OP以按预定间隔穿透堆叠结构。然后可以去除通过开口OP暴露的水平牺牲层110以形成横向开口。
在示例实施方式中，在形成开口OP之前，可以在上绝缘层170U和串选择沟道垫168上附加地形成绝缘层，以防止对串选择沟道垫168、提供在其下方的串选择沟道层160等的损坏。开口OP可以通过使用光刻工艺形成掩模层、以及各向异性地蚀刻水平牺牲层110和层间电介质层120的堆叠结构而形成。开口OP可以形成为在Y方向上延伸的沟槽。初步串选择栅极层150'可以被开口OP分开以形成串选择栅极层150。
可以使用(例如)湿蚀刻工艺相对于层间电介质层120选择性地去除水平牺牲层110。因此，可以在层间电介质层120之间形成多个横向开口LT，并且可以通过横向开口LT暴露沟道结构CH的侧壁的部分。
参照图4A和图10L，可以通过用导电材料填充横向开口来形成栅极层130，可以在开口OP中形成分隔绝缘层和源极导电层，并且可以形成柱状物180以穿过上绝缘层170U连接到串选择沟道垫168。在形成栅极层130之前，可以在横向开口LT中形成栅极阻挡层135。
导电材料可以包括金属、多晶硅或金属半导体化合物。分隔绝缘层可以以间隔物的形式形成在开口OP中。例如，分隔绝缘层可以通过沉积绝缘材料以及去除在开口OP的下部上形成在衬底101上的绝缘材料而形成。通过在分隔绝缘层上沉积导电材料，可以形成源极导电层以形成分隔区域SR。然而，根据示例实施方式，分隔区域SR可以仅填充有分隔绝缘层。柱状物180可以通过形成贯穿上绝缘层170U的孔以及用导电材料填充孔而形成。结果，可以制造例如在图4A中示出的半导体器件100。
图11A至图11J是以另一示例示出根据示例实施方式的制造半导体器件的方法的截面图。图11A至图11J示出了与图5A对应的截面。
参照图11A，可以执行与以上参照图10A至图10B所述相同的工艺，以形成堆叠结构并形成沟道孔CHH和外延层107。
可以执行与以上参照图10C所述相同的工艺，但是可以不形成沟道垫148。可以在沟道孔CHH中形成栅极电介质层145、沟道层140和沟道绝缘层146a以形成沟道结构CHa。
可以执行与以上参照图10D所述相同的工艺，以形成覆盖沟道结构CHa的下绝缘层170L并在下绝缘层170L上形成初步串选择栅极层150'，如图11A所示。
参照图11B，可以形成上分隔区域150R以在X方向上将初步串选择栅极层150'以规则的间隔彼此分开，可以形成上绝缘层170U，并且可以在初步串选择栅极层150'中形成第二孔H2。
与以上参照图10E给出的相同的描述可以应用于形成上分隔区域150R和上绝缘层170U的工艺。
可以形成第二孔H2以贯穿上绝缘层170U和下绝缘层170L以及初步串选择栅极层150'。第二孔H2可以通过各向异性地蚀刻上绝缘层170U和下绝缘层170L以及初步串选择栅极层150'而形成，并且可以形成为孔形状。第二孔H2可以形成为使得其下表面设置在沟道结构CH与初步串选择栅极层150'之间。例如，第二孔H2的下表面可以高于沟道层140的上表面。第二孔H2的设置和/或数量不限于此。
参照图11C，第二孔H2可以在平行于衬底101的上表面的方向上扩展，以形成第二扩展孔EH2。
通过去除第二扩展孔EH2的部分，第二扩展孔EH2可以形成为暴露初步串选择栅极层150'的上表面和下表面。第二扩展孔EH2可以使用例如湿蚀刻工艺形成。可以使用湿蚀刻工艺相对于初步串选择栅极层150'选择性地去除上绝缘层170U和下绝缘层170L的部分。
参照图11D，可以形成第三绝缘图案170c以覆盖第二扩展孔EH2的内侧壁。
第三绝缘图案170c可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成。第三绝缘图案170c可以形成为覆盖上绝缘层170U的上表面和侧表面以及下绝缘层170L的侧表面。第三绝缘图案170c可以覆盖由第二扩展孔EH2暴露的初步串选择栅极层150'的上表面、下表面和侧表面。第三绝缘图案170c可以形成为沿着第二扩展孔EH2的内侧壁的形状具有均匀的厚度。第三绝缘图案170c可以包括与上绝缘层170U和下绝缘层170L相同的材料。例如，第三绝缘图案170c可以包括诸如硅氧化物或硅氮化物的绝缘材料。
参照图11E和图11F，可以形成间隔物175以覆盖第三绝缘图案170c，并且可以去除间隔物175的下部以暴露第三绝缘图案170c的下部。
与以上参照图10H和图10I给出的相同的描述可以应用于形成间隔物175和去除间隔物175的一部分的工艺。
参照图11G，在使第三绝缘图案170c的下部凹入以形成第四绝缘图案170d的同时，第二扩展孔EH2的下部可以在平行于衬底101的表面的方向上扩展，以形成扩展结区域EJ。
第三绝缘图案170c的下部可以通过回蚀刻工艺凹入以形成第四绝缘图案170d。第四绝缘图案170d可以通过去除第三绝缘图案170c的在图11F中暴露的下部以及与其暴露的下部相邻的区域而形成。
扩展结区域EJ可以使用例如湿蚀刻工艺形成。可以使用湿蚀刻工艺相对于沟道层140和间隔物175选择性地去除下绝缘层170L的一部分和沟道绝缘层146的上部。扩展结区域EJ可以是通过在使沟道绝缘层146的上部凹入的同时在平行于衬底101的上表面的方向上去除下绝缘层170L的一部分而形成的区域。扩展结区域EJ可以形成为在使沟道绝缘层146的上部凹入的同时暴露沟道层140的内侧壁。在该操作中，如以上参照图10I所述，初步串选择栅极层150'和第四绝缘图案170d可以受到间隔物175保护。
在其他实施方式中，在执行回蚀刻工艺或湿蚀刻工艺的操作中，扩展结区域EJ可以进一步在平行于衬底101的上表面的方向上延伸以暴露沟道层140的上表面。可以进一步执行稍后将描述的其他工艺，使得串选择沟道层160形成为覆盖沟道层140的上表面。结果，可以制造与图6A、图6B和图6C的示例实施方式对应的半导体器件。
参照图11H，可以去除间隔物175，并且可以形成初步串选择沟道层160y以覆盖第四绝缘图案170d和扩展结区域EJ的内侧壁。
初步串选择沟道层160y可以形成为沿着第四绝缘图案170d的侧壁和扩展结区域EJ的内侧壁具有基本上均匀的厚度。初步串选择沟道层160y可以形成为与沟道层140的在图11G的湿蚀刻工艺期间暴露的上部直接接触。初始串选择沟道层160y可以包括诸如多晶硅或单晶硅的半导体材料，并且该半导体材料可以是未掺杂的材料或包括P型和/或N型杂质的材料。
参照图11I，可以形成串选择绝缘层166以填充第二扩展孔EH2和扩展结区域EJ，并且可以在串选择绝缘层166上形成串选择沟道垫168。
与以上参照图10K给出的相同的描述可以应用于形成串选择绝缘层166和串选择沟道垫168的工艺。在该操作中，可以去除初步串选择沟道层160y的上部的一部分以形成串选择沟道层160。因此，可以形成包括串选择沟道层160、串选择绝缘层166和串选择沟道垫168的串选择沟道结构SCH，如图5B所示。
一起参照图11J和图5A，开口OP可以形成为以预定的间隔分开并贯穿堆叠结构，并且可以去除通过开口OP暴露的水平牺牲层110以形成横向开口LT。横向开口LT可以用导电材料填充以形成栅极层130，可以在开口OP中形成分隔绝缘层和源极导电层，并且柱状物180可以形成为穿过上绝缘层170U连接到串选择沟道垫168。
与以上参照图10L给出的相同的描述可以应用于形成开口OP、横向开口LT、栅极层130、分隔绝缘层、源极导电层和柱状物180的工艺。结果，可以制造图5A的半导体器件100b。
图12A和图12B是以另一示例示出根据示例实施方式的制造半导体器件的方法的截面图。图12A和图12B示出了与图7对应的截面。
参照图12A，可以在衬底101上形成第一源极牺牲层111和第二源极牺牲层112，并且可以交替地堆叠水平牺牲层110和层间电介质层120以形成堆叠结构。
第一源极牺牲层111和第二源极牺牲层112可以包括彼此不同的材料，并且可以堆叠在衬底101上，使得第一源极牺牲层111设置在第二源极牺牲层112上方和下方。第一源极牺牲层111和第二源极牺牲层112可以通过后续工艺用图7中的第一导电层104和第二导电层105替换。例如，第一源极牺牲层111可以由与层间电介质层120相同的材料形成，第二源极牺牲层112可以由与水平牺牲层110相同的材料形成。
类似于以上参照图10A给出的描述，可以在第二源极牺牲层112上形成水平牺牲层110、层间电介质层120和初步绝缘层170'。
参照图12B，可以执行与参照图10B至图10K所述相同的工艺以形成沟道结构CH、初步串选择栅极层150'和串选择沟道结构SCH。在该实施方式中，沟道层140和栅极电介质层145可以形成在沟道孔CHH的下端上以向衬底101的内部延伸。
如图12B所示，可以形成开口OP以贯穿水平牺牲层110、第一源极牺牲层111和第二源极牺牲层112以及层间电介质层120的堆叠结构。在通过开口OP去除第一源极牺牲层111和第二源极牺牲层112之后，可以形成第一导电层104和第二导电层105。
在示例实施方式中，在去除第一源极牺牲层111和第二源极牺牲层112之前，可以在开口OP的侧壁上形成间隔物层以保护水平牺牲层110。在通过开口OP去除第二源极牺牲层112之后，可以去除第一源极牺牲层111。第一源极牺牲层111和第二源极牺牲层112可以通过例如湿蚀刻工艺去除。在去除第一源极牺牲层111的工艺中，也可以去除栅极电介质层145的一部分，该部分在去除了第二源极牺牲层112的区域中被暴露。在通过在其中去除了第一源极牺牲层111和第二源极牺牲层112的区域上沉积导电材料形成第一导电层104和第二导电层105之后，可以去除间隔物层。第一导电层104可以在其中去除了栅极电介质层145的区域中与沟道层140直接接触。
如参照图10L所述，可以通过开口OP去除水平牺牲层110，并且可以执行与参照图4A所述相同的工艺以制造图7的半导体器件100F。
如上所述，串选择沟道层可以包括具有彼此不同的宽度的多个区域。因此，可以改善串选择沟道垫和上互连的电连接特性。
此外，串选择沟道层可以与沟道层直接接触以改善晶体管的连接特性。因此，可以提供具有提高的集成密度和改善的电特性的半导体器件。
虽然以上已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
本申请要求享有2019年11月13日在韩国知识产权局提交的韩国专利申请第10-2019-0145092号的优先权，该韩国专利申请的主题通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
堆叠在衬底上的栅极层和层间电介质层的交替布置；
沟道结构，垂直地延伸穿过所述栅极层和所述层间电介质层的所述交替布置；
串选择栅极层，设置在所述沟道结构上；以及
串选择沟道层，垂直地延伸穿过所述串选择栅极层以接触所述沟道结构，
其中所述串选择沟道层包括在所述串选择栅极层下方的第一部分、延伸穿过所述串选择栅极层的第二部分和在所述串选择栅极层上方的第三部分，以及
所述第一部分和所述第三部分中的至少一个包括突出区域。
2.根据权利要求1所述的半导体器件，其中所述第一部分包括具有第一宽度的第一突出区域，所述第一宽度大于所述第一部分的接触所述第二部分的上部的第二宽度和所述第一部分的接触所述沟道结构的下部的第三宽度。
3.根据权利要求2所述的半导体器件，其中所述第三部分包括具有第四宽度的第二突出区域，所述第四宽度大于所述第三部分的接触所述第二部分的下部的第五宽度。
4.根据权利要求3所述的半导体器件，还包括：
串选择沟道垫，座置在所述串选择沟道层的所述第三部分的内部侧表面之间，并设置在所述第二突出区域中。
5.根据权利要求1所述的半导体器件，其中所述串选择沟道层的所述第二部分延伸穿过孔，所述孔穿过所述串选择栅极层形成，并且所述第二部分具有比所述孔的宽度小的宽度。
6.根据权利要求5所述的半导体器件，还包括：
串选择栅极绝缘层，在所述孔中围绕所述串选择沟道层的所述第二部分。
7.根据权利要求4所述的半导体器件，其中所述串选择沟道垫包括从所述第二突出区域向下延伸的部分。
8.根据权利要求1所述的半导体器件，其中所述串选择沟道层的所述第一部分的下表面设置得低于所述沟道结构的上表面。
9.根据权利要求8所述的半导体器件，其中所述第一部分包括基座突出区域，所述基座突出区域包括座置在所述沟道结构的内部侧表面之间的下基座部分和设置在所述下基座部分上的上基座部分。
10.根据权利要求9所述的半导体器件，其中所述下基座部分具有第一区域宽度，并且所述上基座部分具有第二区域宽度，所述第二区域宽度小于所述第一区域宽度并且大于接触所述串选择沟道层的所述第二部分的所述串选择沟道层的所述第一部分的宽度。
11.根据权利要求8所述的半导体器件，其中所述第一部分包括插塞突出区域，所述插塞突出区域包括：
下部，座置在所述沟道结构的内部侧表面之间；
中间部分，设置在所述下部上并与所述沟道结构的上表面重叠；以及
上部，设置在所述中间部分上。
12.根据权利要求11所述的半导体器件，其中所述下部具有第一区域宽度，所述中间部分具有大于所述第一区域宽度的第二区域宽度，并且所述上部具有第三区域宽度，所述第三区域宽度小于所述第二区域宽度并且大于接触所述串选择沟道层的所述第二部分的所述串选择沟道层的所述第一部分的宽度。
13.根据权利要求12所述的半导体器件，其中所述沟道结构包括沟道层，并且所述插塞突出区域的所述中间部分的下表面接触所述沟道层的上表面。
14.根据权利要求1所述的半导体器件，还包括：
外围电路区域，设置在所述衬底下方并包括基础衬底和设置在所述基础衬底上的电路元件。
15.一种半导体器件，包括：
栅极层，堆叠在衬底上；
沟道层，延伸穿过所述栅极层；
串选择栅极层，设置在所述沟道层上；以及
串选择沟道层，延伸穿过所述串选择栅极层以接触所述沟道层，
其中所述串选择沟道层包括在所述串选择栅极层下方且包含第一突出区域的第一部分、延伸穿过所述串选择栅极层的第二部分、以及在所述串选择栅极层上方且包含第二突出区域的第三部分。
16.根据权利要求15所述的半导体器件，其中所述第一突出区域具有第一宽度，所述第一宽度大于所述第一部分的接触所述第二部分的上部的第二宽度和所述第一部分的接触所述沟道层的下部的第三宽度。
17.根据权利要求16所述的半导体器件，其中所述第二突出区域具有第四宽度，所述第四宽度大于所述第三部分的接触所述第二部分的下部的第五宽度。
18.根据权利要求15所述的半导体器件，其中所述串选择沟道层的所述第一部分的下表面设置得低于所述沟道层的上表面。
19.一种半导体器件，包括：
栅极层，堆叠在衬底上；
沟道结构，包括沟道垫和沟道层并延伸穿过所述栅极层；以及
串选择栅极层，设置在所述沟道结构上并包括串选择沟道层，所述串选择沟道层延伸穿过所述串选择栅极层以接触所述沟道垫，
其中所述串选择沟道层包括在所述串选择栅极层下方且包含具有第一宽度的第一突出区域的第一部分、延伸穿过所述串选择栅极层的第二部分、以及在所述串选择栅极层上方且包含具有大于所述第一宽度的第二宽度的第二突出区域的第三部分。
20.根据权利要求19所述的半导体器件，其中所述第一突出区域是基座突出区域和插塞突出区域之一。
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