KR20230069690A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 워드 라인, 하부 채널 막, 상부 채널 막 및 상기 하부 및 상부 채널 막들과 전기적으로 연결된 정보 저장 요소를 포함하고; 및 상기 적층 구조체의 일 측 상에 제공되어 수직하게 연장되는 비트 라인을 포함한다. 상기 비트 라인은, 상기 복수개의 층들 각각의 상기 하부 및 상부 채널 막들과 연결되는 돌출부를 포함하며, 상기 복수개의 층들 각각의 상기 워드 라인은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 복수개의 층들 각각의 상기 워드 라인은, 상기 하부 채널 막과 상기 상부 채널 막 사이에 샌드위치된다.

Description

반도체 메모리 소자 및 그의 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 향상된 3차원 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 집적도가 향상된 3차원 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 워드 라인, 하부 채널 막, 상부 채널 막 및 상기 하부 및 상부 채널 막들과 전기적으로 연결된 정보 저장 요소를 포함하고; 및 상기 적층 구조체의 일 측 상에 제공되어 수직하게 연장되는 비트 라인을 포함할 수 있다. 상기 비트 라인은, 상기 복수개의 층들 각각의 상기 하부 및 상부 채널 막들과 연결되는 돌출부를 포함하며, 상기 복수개의 층들 각각의 상기 워드 라인은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 복수개의 층들 각각의 상기 워드 라인은, 상기 하부 채널 막과 상기 상부 채널 막 사이에 샌드위치될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 워드 라인, 하부 채널 막, 상부 채널 막, 및 상기 하부 및 상부 채널 막들과 전기적으로 연결된 정보 저장 요소를 포함하고; 및 상기 적층 구조체의 일 측 상에 제공되어 수직하게 연장되는 비트 라인을 포함할 수 있다. 상기 복수개의 층들 각각의 상기 상부 채널 막과 상기 하부 채널 막은 서로 수직적으로 분리되며, 상기 복수개의 층들 각각의 상기 워드 라인은, 상기 하부 및 상부 채널 막들 사이에서 수평적으로 연장되고, 상기 복수개의 층들 각각의 상기 하부 및 상부 채널 막들은 상기 비트 라인에 전기적으로 연결되며, 상기 복수개의 층들은, 순차적으로 적층된 제1 층 및 제2 층을 포함하고, 상기 제1 층의 상기 하부 채널 막과 상기 제1 층의 상기 상부 채널 막 사이의 제1 간격은, 상기 제1 층의 상기 상부 채널 막과 상기 제2 층의 상기 하부 채널 막 사이의 제2 간격과 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 메모리 셀 트랜지스터 및 상기 메모리 셀 트랜지스터와 전기적으로 연결된 정보 저장 요소를 포함하고; 및 상기 적층 구조체의 일 측 상에 제공되어 수직하게 연장되는 비트 라인을 포함할 수 있다. 상기 비트 라인은, 상기 복수개의 층들의 적층된 상기 메모리 셀 트랜지스터들을 서로 전기적으로 연결하고, 상기 복수개의 층들 각각의 상기 메모리 셀 트랜지스터는: 상기 비트 라인과 상기 정보 저장 요소 사이의 하부 채널 막; 상기 비트 라인과 상기 정보 저장 요소 사이의 상부 채널 막, 상기 상부 채널 막은 상기 하부 채널 막과 수직적으로 분리되며; 및 상기 하부 및 상부 채널 막들 사이의 워드 라인을 포함하고, 상기 복수개의 층들 각각의 상기 워드 라인은: 상기 하부 및 상부 채널 막들 사이에 샌드위치되어 이들과 중첩되는 게이트 부; 및 서로 인접하는 상기 게이트 부들을 연결하는 연결부를 포함하고, 상기 게이트 부의 폭은, 상기 연결부의 폭보다 클 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 비정질 산화물 반도체 또는 이차원 반도체를 이용한 채널 막을 포함함으로써, 메모리 셀 트랜지스터의 플로팅 바디 효과를 제거할 수 있다. 나아가 상기 채널 막은 증착 공정으로 형성될 수 있으므로, 3차원 메모리 셀 어레이를 용이하게 구현할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 적층된 워드 라인들 각각이 그의 일 단에 패드부를 포함할 수 있다. 패드부로 인가된 신호가 직접 워드 라인을 통해 셀 어레이 영역으로 전달될 수 있다. 이로써 메모리 소자의 동작 속도 및 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 비트 라인을 수직하게 형성시키고 워드 라인을 수평하게 형성시킬 수 있다. 이로써, 메모리 셀 어레이를 3차원적으로 구현함에 있어서 공정 결함을 줄이고 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 A-A' 선을 따라 자른 단면도이다.
도 4a 내지 도 4c는 도 2의 정보 저장 요소의 예들을 나타내는 평면도들이다.
도 5, 도 6 및 도 7 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 9a 내지 도 9h는 각각 도 8의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선 및 H-H'선에 따른 단면도들이다.
도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11a, 13a, 15a, 17a, 19a, 21a, 23a, 25a, 27a, 29a, 31a, 33a, 35a, 37a, 39a, 41a, 43a 및 45a는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 A-A'선에 따른 단면도들이다.
도 11b, 13b, 15b, 17b, 19b, 21b, 23b, 25b, 27b, 29b, 31b, 33b, 35b, 37b, 39b, 41b, 43b 및 45b는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 B-B'선에 따른 단면도들이다.
도 11c, 13c, 15c, 17c, 19c, 21c, 23c, 25c, 27c, 29c, 31c, 33c, 35c, 37c, 39c, 41c, 43c 및 45c는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 C-C'선에 따른 단면도들이다.
도 11d, 13d, 15d, 17d, 19d, 21d, 23d, 25d, 27d, 29d, 31d, 33d, 35d, 37d, 39d, 41d, 43d 및 45d는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 D-D'선에 따른 단면도들이다.
도 11e, 13e, 15e, 17e, 19e, 21e, 23e, 25e, 27e, 29e, 31e, 33e, 35e, 37e, 39e, 41e, 43e 및 45e는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 E-E'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이(CA)는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제1 방향(D1)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
각각의 비트 라인들(BL)은, 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 제2 방향(D2)으로 배열될 수 있다. 비트 라인(BL)은 제3 방향(D3)을 따라 적층된 메모리 셀 트랜지스터들(MCT)에 공통으로 연결될 수 있다.
워드 라인들(WL)은 기판 상에 제3 방향(D3)으로 적층되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장될 수 있다. 각각의 워드 라인들(WL)은, 제1 방향(D1)으로 연장되면서 서브 셀 어레이들(SCA)의 메모리 셀 트랜지스터들(MCT)에 공통으로 연결될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 제1 소스/드레인은 비트 라인(BL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소스/드레인은 정보 저장 요소(DS)에 연결될 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있다. 메모리 셀 트랜지스터(MCT)의 제2 소스/드레인은 상기 캐패시터의 제1 전극에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3은 도 2의 A-A' 선을 따라 자른 단면도이다. 도 4a 내지 도 4c는 도 2의 정보 저장 요소의 예들을 나타내는 평면도들이다.
먼저 도 1 및 도 2를 참조하면, 기판(SUB) 상에 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)가 제공될 수 있다. 기판(SUB)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 기판(SUB)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2)은 기판(SUB)의 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)까지 제1 방향(D1)으로 연장될 수 있다. 기판(SUB)의 셀 어레이 영역(CAR) 상의 제1 및 제2 적층 구조체들(SS1, SS2)은, 앞서 도 1을 참조하여 설명한 3차원 반도체 메모리 소자의 셀 어레이(CA)를 구성할 수 있다.
구체적으로, 각각의 제1 및 제2 적층 구조체들(SS1, SS2)은, 기판(SUB) 상에 순차적으로 적층된 제1 층(L1), 제2 층(L2), 제3 층(L3) 및 제4 층(L4)을 포함할 수 있다. 제1 내지 제4 층들(L1-L4)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제4 층들(L1-L4) 각각은, 제1 방향(D1)으로 연장되는 워드 라인(WL), 워드 라인(WL) 상의 복수개의 채널 막들(CHL), 및 복수개의 채널 막들(CHL)에 각각 연결되는 복수개의 정보 저장 요소들(DS)을 포함할 수 있다.
각각의 층의 워드 라인(WL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 워드 라인(WL)은, 채널 막들(CHL)에 각각 인접하는 복수개의 게이트 부들(GEP)을 포함할 수 있다 (도 3 참조). 워드 라인(WL)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
도 3을 참조하면, 워드 라인(WL)의 표면을 덮는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 워드 라인(WL)의 표면을 둘러쌀 수 있다(또는 래핑할 수 있다). 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 층의 채널 막들(CHL)은 제1 방향(D1)으로 배열될 수 있다. 각각의 채널 막들(CHL)은 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 각각의 채널 막들(CHL)은, 워드 라인(WL)의 게이트 부(GEP)의 위에 제공된 상부 채널 막(UCHL) 및 게이트 부(GEP)의 아래에 제공된 하부 채널 막(LCHL)을 포함할 수 있다. 즉, 상부 채널 막(UCHL) 및 하부 채널 막(LCHL)이 하나의 메모리 셀 트랜지스터의 채널로 기능할 수 있다. 상부 및 하부 채널 막들(UCHL, LCHL)은 물리적으로는 서로 이격되어 있지만, 하나의 채널 막(UCHL, LCHL)으로 기능할 수 있다. 상부 및 하부 채널 막들(UCHL, LCHL)과 워드 라인(WL)의 게이트 부(GEP)과의 관계는, 도 3을 참조하여 보다 상세히 후술한다.
상부 및 하부 채널 막들(UCHL, LCHL)과 워드 라인(WL) 사이에 게이트 절연막(GI)이 개재될 수 있다. 다시 말하면, 상부 및 하부 채널 막들(UCHL, LCHL)은 게이트 절연막(GI)에 의해 워드 라인(WL)으로부터 이격될 수 있다. 상부 및 하부 채널 막들(UCHL, LCHL)은 워드 라인(WL) 상에 증착 공정을 이용하여 형성될 수 있는 반도체 물질을 포함할 수 있다. 채널 막(CHL)은 증착 공정으로 형성되어 비정질 상태더라도 메모리 셀 트랜지스터의 채널로 기능할 수 있는 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예로, 상부 및 하부 채널 막들(UCHL, LCHL)은 비정질 산화물 반도체를 포함할 수 있다. 구체적으로, 채널 막(CHL)은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 상부 및 하부 채널 막들(UCHL, LCHL)은 IGZO(Indium Gallium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide)를 포함할 수 있다.
본 발명의 다른 실시예로, 상부 및 하부 채널 막들(UCHL, LCHL)은 이차원 반도체를 포함할 수 있다. 구체적으로, 상부 및 하부 채널 막들(UCHL, LCHL)은 금속 칼코게나이드(metal chalcogenide), 전이금속 칼코게나이드(transition metal chalcogenide), 그래핀(graphene) 또는 포스포린(phosphorene)을 포함할 수 있다. 상기 금속 칼코게나이드 또는 전이금속 칼코게나이드는 MXy (일 예로, y는 1, 2 또는 3인 정수) 의 화학식으로 표현되는 금속 화합물일 수 있다. 상기 화학식에서, M은 금속 또는 전이금속 원자이고, 예를 들어, W, Mo, Ti, Zn, Zs 또는 Zr을 포함할 수 있다. X는 칼코겐 원자이고, 예를 들어, S, Se, O 또는 Te를 포함할 수 있다. 일 예로, 상부 및 하부 채널 막들(UCHL, LCHL)은 그래핀, 포스포린, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ReS2, ReSe2, TiS2, TiSe2, TiTe2, ZnO, ZnS2, ZsSe2, WO3, 및 MoO3로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다. 상부 및 하부 채널 막들(UCHL, LCHL) 각각은, 단일 층 구조(monolayer) 또는 2 내지 100의 층들이 적층된 다층 구조(multi-layer)를 가질 수 있다. 다층 구조는 단일 층과 그에 인접하는 다른 단일 층이 반데르발스 힘에 의해 서로 결합되어 구현될 수 있다.
본 발명의 실시예들에 따른 채널 막(CHL)은, 실리콘(Si)과 같은 반도체 채널과 비교하여 플로팅 바디 효과를 제거할 수 있다. 또한 본 발명의 채널 막(CHL)은 비정질 산화물 반도체 또는 이차원 반도체를 이용한 증착 공정으로 형성될 수 있으므로, 수직하게 적층된 채널들 및 3차원 구조의 채널들을 용이하게 구현할 수 있다.
도 2를 다시 참조하면, 채널 막(CHL)의 일 단에 정보 저장 요소(DS)가 연결될 수 있다. 정보 저장 요소(DS)는 채널 막(CHL)의 연장 방향인 제2 방향(D2)에 평행하게 배치될 수 있다. 후술할 정보 저장 요소(DS)의 제1 전극(EL1)은 제2 방향(D2)과 평행한 방향으로 연장될 수 있다.
정보 저장 요소(DS)는 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 정보 저장 요소(DS)는, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2)의 정보 저장 요소들(DS)은 3차원적으로 배열될 수 있다. 정보 저장 요소들(DS)은, 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 제공된 플레이트(PLT)에 공통으로 연결될 수 있다.
도 4a 내지 도 4c는 정보 저장 요소(DS)의 캐패시터의 다양한 예들을 나타낸 것이다. 도 4a를 참조하면, 정보 저장 요소(DS)는 제1 전극(EL1), 제2 전극(EL2) 및 유전막(DL)을 포함할 수 있다. 제1 전극(EL1)은 채널 막(CHL)의 일 단에 연결될 수 있다. 채널 막(CHL)의 일 단은 드레인 영역(또는 소스 영역)으로서 제1 전극(EL1)과 연결될 수 있다. 제2 전극(EL2)은 플레이트(PLT)에 연결될 수 있다. 유전막(DL)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 개재될 수 있다. 제1 전극(EL1)은 속이 빈 실린더 형태를 가질 수 있다. 제2 전극(EL2)은 실린더 형태의 제1 전극(EL1)의 내부 공간 내에 삽입될 수 있다.
제1 및 제2 전극들(EL1, EL2)은, 서로 독립적으로, 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 및 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 또는 도핑된 게르마늄) 중 적어도 하나를 포함할 수 있다. 유전막(DL)은 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다.
도 4b를 참조하면, 제1 전극(EL1)은 도 4a와 동일하게 속이 빈 실린더 형태를 가질 수 있다. 제2 전극(EL2)은 제1 전극(EL1)의 내부 공간뿐만 아니라, 제1 전극(EL1)의 외부면(outer surface) 상에도 제공될 수 있다. 즉, 제2 전극(EL2)은 제1 전극(EL1)을 둘러쌀 수 있다.
도 4c를 참조하면, 제1 전극(EL1)은 속이 찬 실린더 형태, 즉 필라(pillar) 형태를 가질 수 있다. 제2 전극(EL2)은 제1 전극(EL1)의 외부면을 둘러쌀 수 있다.
본 발명의 실시예들에 따른 정보 저장 요소(DS)는, 도 4a 내지 도 4c에 도시된 바와 같이 다양한 형태의 캐패시터 구조를 포함할 수 있으며, 특정 구조의 캐패시터에 제한되는 것은 아니다.
도 2 및 도 3을 다시 참조하면, 기판(SUB) 상에, 수직한 방향(즉, 제3 방향(D3))으로 연장되는 복수개의 비트 라인들(BL)이 제공될 수 있다. 제3 방향(D3)을 따라 수직하게 적층된 채널 막들(UCHL, LCHL)이 비트 라인(BL)을 통해 서로 연결될 수 있다. 비트 라인들(BL)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은, 수직하게 적층된 채널 막들(UCHL, LCHL)의 소스 영역들(또는 드레인 영역들)과 전기적으로 연결될 수 있다. 비트 라인(BL)은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나의 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 수직하게 연장되는 비트 라인(BL), 및 비트 라인(BL)과 교차하여 수평하게 연장되는 워드 라인(WL)을 포함할 수 있다 이로써 본 발명은, 메모리 셀 어레이를 3차원적으로 구현함에 있어 공정 결함을 줄이고 소자의 신뢰성을 향상시킬 수 있다.
각각의 워드 라인들(WL)은, 기판(SUB)의 연결 영역(CNR) 상의 패드부(PDP)를 포함할 수 있다. 패드부(PDP)는 워드 라인(WL)의 일 단에 제공될 수 있다. 연결 영역(CNR) 상에 적층된 패드부들(PDP)은 계단 구조를 가질 수 있다. 계단 구조의 패드부들(PDP) 상에 콘택들(CNT)이 각각 접속할 수 있다.
도시되진 않았지만, 제1 및 제2 적층 구조체들(SS1, SS2) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 상에 비트 라인들(BL) 및 워드 라인들(WL)과 전기적으로 연결되는 배선들이 제공될 수 있다. 예를 들어, 배선은 콘택(CNT)을 통해 워드 라인(WL)과 전기적으로 연결될 수 있다.
도 3을 다시 참조하면, 제1 내지 제4 층들(L1-L4) 각각의 상부 및 하부 채널 막들(UCHL, LCHL) 및 워드 라인(WL)의 게이트 부(GEP)는 도 1에 나타난 하나의 메모리 셀 트랜지스터(MCT)를 구성할 수 있다. 각각의 상부 및 하부 채널 막들(UCHL, LCHL)은 제2 방향(D2)으로 서로 대향하는 제1 단(EN1) 및 제2 단(EN2)을 포함할 수 있다. 채널 막(UCHL, LCHL)의 제1 단(EN1)은 소스 영역(또는 드레인 영역)으로서 비트 라인(BL)과 연결될 수 있다. 채널 막(UCHL, LCHL)의 제2 단(EN2)은 드레인 영역(또는 소스 영역)으로서 정보 저장 요소(DS)와 연결될 수 있다.
게이트 부(GEP)는 상부 및 하부 채널 막들(UCHL, LCHL) 사이에 샌드위치될 수 있다. 즉, 게이트 부(GEP)는 하부 채널 막(LCHL)의 상면(TOS)과 상부 채널 막(UCHL)의 바닥면(BTS) 사이에 개재될 수 있다. 게이트 부(GEP)는, 채널 막(UCHL, LCHL)에 의해 둘러싸인 공간 내에 삽입된 내부 게이트(inner gate) 구조를 가질 수 있다. 본 발명의 실시예에 따른 메모리 셀 트랜지스터는, 채널이 게이트를 둘러싸는 3차원 구조를 가질 수 있다. 하부 채널 막(LCHL)의 상면(TOS) 및 상부 채널 막(UCHL)의 바닥면(BTS)은 게이트 절연막(GI)으로 덮일 수 있다.
제1 층(L1)의 하부 채널 막(LCHL)과 제1 층(L1)의 상부 채널 막(UCHL) 사이의 간격은 제1 간격(PI1)일 수 있다. 본 발명에서 사용된 용어 "간격"은 수직적인 피치를 의미하는 것일 수 있다. 예를 들어, 제1 간격(PI1)은 제1 층(L1)의 하부 채널 막(LCHL)의 상면과 제2 층(L2)의 상부 채널 막(UCHL)의 상면 사이의 수직 거리를 의미할 수 있다.
제1 층(L1)의 상부 채널 막(UCHL)과 제2 층(L2)의 하부 채널 막(LCHL) 사이의 간격은 제2 간격(PI2)일 수 있다. 본 발명의 일 실시예들에 따르면, 제1 간격(PI1)은 제2 간격(PI2)과 다를 수 있다. 예를 들어, 제1 간격(PI1)은 제2 간격(PI2)보다 크거나 작을 수 있다. 본 발명의 다른 실시예에 따르면, 제1 간격(PI1)은 제2 간격(PI2)과 실질적으로 동일할 수도 있다.
도 5, 도 6 및 도 7 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 이하 도 5 내지 도 7에 따른 실시예들은, 앞서 도 1 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하면, 기판(SUB) 상에 주변 회로 층(PER)이 제공될 수 있다. 주변 회로 층(PER)은, 기판(SUB)과 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 개재될 수 있다. 다시 말하면 주변 회로 층(PER)은, 제1 및 제2 적층 구조체들(SS1, SS2)로 구성된 메모리 셀 어레이 층 아래에 제공될 수 있다.
주변 회로 층(PER)은, 기판(SUB) 상의 복수개의 주변 트랜지스터들(PET) 및 주변 배선들(PEI)을 포함할 수 있다. 주변 배선들(PEI)은 주변 트랜지스터들(PET) 상에 제공되어, 콘택들을 통해 주변 트랜지스터들(PET)과 연결될 수 있다.
주변 회로 층(PER) 상에 관통 콘택들(TCT)이 더 제공될 수 있다. 관통 콘택(TCT)은 제1 및 제2 적층 구조체들(SS1, SS2) 상의 배선들로부터 주변 회로 층(PER)을 향해 수직적으로 연장될 수 있다. 관통 콘택(TCT)을 통해, 주변 회로 층(PER)이 제1 및 제2 적층 구조체들(SS1, SS2) 상의 배선들과 전기적으로 연결될 수 있다.
일 실시예로, 주변 회로 층(PER)은 비트 라인들(BL)과 전기적으로 연결되는 센스 증폭기들(sense amplifier)을 포함할 수 있다. 주변 회로 층(PER)은 워드 라인들(WL)과 전기적으로 연결되는 로우 디코더들(row decoder) 및/또는 서브 워드 라인 드라이버들(sub-word line driver)을 포함할 수 있다.
도 6을 참조하면, 제1 및 제2 적층 구조체들(SS1, SS2)로 구성된 메모리 셀 어레이 층 상에 상부 기판(USUB) 및 주변 회로 층(PER)이 제공될 수 있다. 주변 회로 층(PER)은 상부 기판(USUB, 예를 들어 반도체 웨이퍼) 상에 제공될 수 있다. 주변 회로 층(PER)에 관한 설명은 앞서 도 5를 참조하여 설명한 것과 유사할 수 있다. 상부 기판(USUB)은 제1 및 제2 적층 구조체들(SS1, SS2)이 형성된 기판(SUB) 상에 웨이퍼 본딩 방식으로 결합될 수 있다.
주변 회로 층(PER)의 주변 배선(PEI)으로부터 수직하게 연장되어 상부 기판(USUB)을 관통하는 적어도 하나의 관통 콘택(TCT)이 제공될 수 있다. 관통 콘택(TCT)은 제1 및 제2 적층 구조체들(SS1, SS2) 상의 배선들과 연결될 수 있다. 즉 관통 콘택(TCT)을 통해, 주변 회로 층(PER)이 제1 및 제2 적층 구조체들(SS1, SS2) 상의 배선들과 전기적으로 연결될 수 있다.
도 7을 참조하면, 제1 및 제2 적층 구조체들(SS1, SS2)로 구성된 메모리 셀 어레이 층 상에 상부 기판(USUB) 및 주변 회로 층(PER)이 제공될 수 있다. 주변 회로 층(PER)이 기판(SUB)을 마주보도록 제공될 수 있다. 다시 말하면, 상부 기판(USUB)은 최상부에 위치하여 외부에 노출될 수 있다.
도시되진 않았지만, 주변 회로 층(PER)과 메모리 셀 어레이 층 사이에 금속 패드(예를 들어, 구리)가 제공되어, 이들이 서로 전기적으로 연결될 수 있다. 예를 들어, 메모리 셀 어레이 층 최상부의 제1 금속 패드와 주변 회로 층(PER) 최하부의 제2 금속 패드가 서로 접합하여, 메모리 셀 어레이 층의 배선과 주변 회로 층(PER)의 주변 배선(PEI)이 서로 전기적으로 연결될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 9a 내지 도 9h는 각각 도 8의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, G-G'선 및 H-H'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 8 및 도 9a 내지 도 9e를 먼저 참조하여, 기판(SUB)의 셀 어레이 영역(CAR) 상의 셀 어레이 구조체에 대해 설명한다. 기판(SUB)의 셀 어레이 영역(CAR) 상에 제1 및 제2 적층 구조체들(SS1, SS2)이 제공될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 플레이트(PLT)를 사이에 두고 제2 방향(D2)으로 서로 인접할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 플레이트(PLT)를 기준으로 서로 거울 대칭일 수 있다.
도 9b를 참조하면, 각각의 제1 및 제2 적층 구조체들(SS1, SS2)은 기판(SUB) 상에 순차적으로 적층된 제1 내지 제10 층들(L1-L10)을 포함할 수 있다. 제1 내지 제10 층들(L1-L10) 각각은, 워드 라인(WL), 상부 및 하부 채널 막들(UCHL, LCHL), 게이트 절연막(GI), 캐핑 패턴(CSP) 및 비트 라인(BL)의 돌출부(PRP)를 포함할 수 있다. 제1 내지 제10 층들(L1-L10) 각각은, 상부 및 하부 채널 막들(UCHL, LCHL)과 전기적으로 연결되는 정보 저장 요소(DS)를 더 포함할 수 있다. 본 실시예들에 따른 제1 내지 제10 층들(L1-L10)은 예시적인 것이며, 제10 층(L10) 상에 추가적인 층들이 반복되어 적층될 수 있다. 제1 내지 제10 층들(L1-L10) 각각의 경우, 상부 및 하부 채널 막들(UCHL, LCHL) 사이에 워드 라인(WL)의 게이트 부(GEP)가 샌드위치될 수 있다.
서로 인접하는 층들 사이에 제5 절연막(IL5)이 개재될 수 있다. 예를 들어, 제1 층(L1)의 상부 채널 막(UCHL)과 제2 층(L2)의 하부 채널 막(LCHL) 사이에 제5 절연막(IL5)이 개재될 수 있다. 일 예로, 제5 절연막(IL5)은 실리콘 산화막을 포함할 수 있다.
비트 라인(BL)은 대응하는 적층 구조체(SS1, SS2)의 측벽을 따라 수직한 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 비트 라인(BL)은 채널 막(UCHL, LCHL)을 향해 수평적으로 돌출된 복수개의 돌출부들(PRP)을 포함할 수 있다. 비트 라인(BL)의 돌출부(PRP)는 각 층의 상부 및 하부 채널 막들(UCHL, LCHL)에 연결될 수 있다. 돌출부들(PRP)을 통해, 제3 방향(D3)으로 정렬된 제1 내지 제10 층들(L1-L10)의 채널 막들(UCHL, LCHL)이 비트 라인(BL)에 공통으로 연결될 수 있다.
제1 내지 제10 층들(L1-L10)의 워드 라인들(WL)은 제3 방향(D3)으로 정렬되어 적층될 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 워드 라인(WL)은, 게이트 부들(GEP) 및 게이트 부들(GEP)을 서로 연결하는 연결부들(CNP)을 포함할 수 있다. 게이트 부들(GEP)은 상부 및 하부 채널 막들(UCHL, LCHL) 사이에 각각 배치될 수 있다. 연결부(CNP)는 제1 방향(D1)으로 인접하는 게이트 부들(GEP)을 연결할 수 있다. 연결부들(CNP)을 통해 제1 방향(D1)으로 배열된 게이트 부들(GEP)이 서로 연결되어, 하나의 워드 라인(WL)을 구성할 수 있다.
도 8을 참조하면, 평면적 관점에서, 워드 라인(WL)은 그의 양 측에 제1 리세스된 측벽(RSP1) 및 제2 리세스된 측벽(RSP2)를 포함할 수 있다. 제1 및 제2 리세스된 측벽들(RSP1, RSP2)은 연결부(CNP)를 정의할 수 있다. 연결부(CNP)는 제1 및 제2 리세스된 측벽들(RSP1, RSP2)에 의해 게이트 부(GEP)에 비해 그 선폭이 줄어들 수 있다. 연결부(CNP)는 병목 형태를 가질 수 있다. 제1 및 제2 리세스된 측벽들(RSP1, RSP2)을 갖는 연결부(CNP)에 의해, 워드 라인(WL)의 측벽은 직선이 아닌 웨이비한 프로파일을 가질 수 있다.
도 9b를 참조하면, 캐핑 패턴(CSP)은 워드 라인(WL)의 게이트 부(GEP)와 비트 라인(BL) 사이에 개재될 수 있다. 캐핑 패턴(CSP)은 워드 라인(WL)의 게이트 부(GEP)와 비트 라인(BL)을 서로 전기적으로 절연시킬 수 있다.
게이트 부(GEP)는 각 층의 상부 및 하부 채널 막들(UCHL, LCHL) 사이에 제공될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 메모리 셀 트랜지스터는 게이트 부(GEP)가 채널(UCHL, LCHL) 내부에 제공된 내부 게이트 구조, 즉 3차원 구조를 가질 수 있다. 본 실시예에 따른 메모리 셀의 트랜지스터는, 게이트 부(GEP)와 채널 막(UCHL, LCHL)간의 3차원 구조를 통해 게이트 부(GEP)의 채널 제어력(controllability)이 향상될 수 있다.
본 실시예에 따르면, 앞서 도 3을 참조하여 설명한 바와 같이, 한 층 내의 하부 채널 막(LCHL)과 상부 채널 막(UCHL) 사이의 제1 간격은, 서로 다른 층들의 하부 채널 막(LCHL)과 상부 채널 막(UCHL) 사이의 제2 간격과 다를 수 있다.
본 발명의 일 실시예로, 수직적으로 서로 인접하는 워드 라인들(WL) 사이의 제5 절연막(IL5)은 차폐 패턴(shield pattern)을 포함할 수 있다. 상기 차폐 패턴은 서로 인접하는 워드 라인들(WL) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 일 예로, 상기 차폐 패턴은 워드 라인(WL)과 함께 제1 방향(D1)으로 연장되어, 접지 전압을 인가하는 노드에 연결될 수 있다.
본 발명의 다른 실시예로, 수직적으로 서로 인접하는 워드 라인들(WL) 사이의 제5 절연막(IL5)은 에어 갭을 포함할 수 있다. 상기 에어 갭은 유전 상수가 상대적으로 낮으므로, 서로 인접하는 워드 라인들(WL) 사이의 상호 간섭(crosstalk)에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 만약 상기 에어 갭이 존재하지 않는 경우, 워드 라인들(WL) 사이의 캐패시턴스를 줄이기 위해 제5 절연막(IL5)의 두께를 증가시켜야 한다. 그러나, 본 실시예에 따르면 유전 상수가 낮은 에어 갭이 워드 라인들(WL) 사이에 개재되므로, 제5 절연막(IL5)의 두께가 상대적으로 작아질 수 있다. 결과적으로 적층 구조체(SS1, SS2)의 높이가 상대적으로 낮아질 수 있다.
각각의 채널 막들(UCHL, LCHL)은, 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 채널 막(UCHL, LCHL)의 소스 영역(또는 드레인 영역)은 비트 라인(BL)의 돌출부(PRP)와 연결될 수 있다. 채널 막(UCHL, LCHL)의 드레인 영역(또는 소스 영역)은 정보 저장 요소(DS)의 제1 전극(EL1)과 연결될 수 있다. 채널 막(UCHL, LCHL)의 채널 영역은, 소스 영역과 드레인 영역 사이에 제공될 수 있다. 채널 막(UCHL, LCHL)의 채널 영역은, 게이트 부(GEP)와 수직적으로 중첩될 수 있다.
채널 막(UCHL, LCHL)과 게이트 부(GEP) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 워드 라인(WL)의 표면을 덮을 수 있다. 게이트 절연막(GI)은 캐핑 패턴(CSP)의 표면을 덮을 수 있다.
비트 라인(BL)의 돌출부(PRP)는 채널 막(UCHL, LCHL)의 일 단까지 연장되어 채널 막(UCHL, LCHL)과 직접 접촉할 수 있다. 결과적으로, 비트 라인(BL)이 채널 막(UCHL, LCHL)의 소스 영역(또는 드레인 영역)과 전기적으로 연결될 수 있다.
도 8 및 도 9a를 참조하면, 적층 구조체(SS1, SS2)를 관통하는 복수개의 제1 절연 기둥들(INP1)이 제공될 수 있다. 제1 절연 기둥들(INP1)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 제1 절연 기둥들(INP1)에 의해 워드 라인(WL)의 제1 리세스된 측벽(RSP1)이 정의될 수 있다.
적층 구조체(SS1, SS2)를 관통하는 복수개의 제2 절연 기둥들(INP2)이 제공될 수 있다. 제2 절연 기둥들(INP2)은 제1 방향(D1)을 따라 배열될 수 있다. 제2 절연 기둥들(INP2)은 제1 절연 기둥들(INP1)과 워드 라인(WL)의 연결부들(CNP)을 사이에 두고 각각 인접할 수 있다. 각각의 제2 절연 기둥들(INP2)에 의해 워드 라인(WL)의 제2 리세스된 측벽(RSP2)이 정의될 수 있다.
도 9a를 참조하면, 제1 및 제2 절연 기둥들(INP1, INP2)은 채움 절연막(FIN)에 의해 서로 연결될 수 있다. 도 9d를 참조하면, 서로 인접하는 층들의 채널 막들(UCHL, LCHL)은, 채움 절연막(FIN) 및 제5 절연막(IL5)에 의해 서로 분리될 수 있다. 제1 및 제2 절연 기둥들(INP1, INP2)은 실리콘 산화막을 포함할 수 있다.
도 9b 및 도 9e를 참조하면, 각각의 정보 저장 요소들(DS)은, 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 정보 저장 요소들(DS)은, 하나의 유전막(DL) 및 하나의 제2 전극(EL2)을 공유할 수 있다. 다시 말하면, 각각의 제1 및 제2 적층 구조체들(SS1, SS2) 내에 제1 전극들(EL1)이 복수개로 제공되고, 하나의 유전막(DL)이 제1 전극들(EL1)의 표면들을 덮을 수 있다. 하나의 유전막(DL) 상에 하나의 제2 전극(EL2)이 제공될 수 있다.
본 실시예에 따른 정보 저장 요소(DS)는, 앞서 도 4a를 참조하여 설명한 캐패시터 구조를 가질 수 있다. 구체적으로 도 9e를 참조하면, 제1 전극(EL1)은 속이 빈 실린더 형태를 가질 수 있다. 제2 전극(EL2)은, 제1 전극(EL1)의 실린더의 내부 공간 내에 삽입될 수 있다. 본 발명의 실시예가 이에 제한되는 것은 아니며, 정보 저장 요소(DS)는 앞서 도 4b 또는 도 4c와 같은 구조를 가질 수도 있다.
하나의 층 내의 제1 전극들(EL1)은 제1 방향(D1)으로 배열될 수 있다. 제1 전극(EL1)은, 채널 막(UCHL, LCHL)의 일 단에 연결될 수 있다. 다시 말하면, 제1 전극(EL1)은 채널 막(UCHL, LCHL)의 드레인 영역(또는 소스 영역)에 연결될 수 있다. 제2 전극들(EL2)은 플레이트(PLT)에 공통으로 연결될 수 있다. 플레이트(PLT)는 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 개재될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각은, 최상부의 제10 층(L10) 상에 제공된 적어도 하나의 더미 워드 라인(DWL) 및 적어도 하나의 더미 채널 막(DCHL)을 포함할 수 있다. 예를 들어, 더미 워드 라인(DWL) 및 더미 채널 막(DCHL)은, 그 아래의 제1 내지 제10 층들(L1-L10)을 구성하는 메모리 셀 트랜지스터들 및 정보 저장 요소들(DS)에 대한 공정적 버퍼 구조체의 역할을 수행할 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 각각의 측벽 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 제1 층간 절연막(ILD1)은 비트 라인들(BL)을 덮을 수 있다. 제1 층간 절연막(ILD1)에 의해 제1 방향(D1)을 따라 배열된 비트 라인들(BL)이 서로 전기적으로 절연될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2) 상에 제2 층간 절연막(ILD2)이 제공될 수 있다. 도 9a를 참조하면, 플레이트(PLT)의 상부는 제2 층간 절연막(ILD2)을 관통하여 위로 돌출될 수 있다. 제2 층간 절연막(ILD2) 상에 제3 및 제4 층간 절연막들(ILD3, ILD4)이 제공될 수 있다. 제1 내지 제4 층간 절연막들(ILD1-ILD4) 각각은, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 비트 라인들(BL)은, 그의 최상부에 패드(CEP)를 포함할 수 있다. 제2 내지 제4 층간 절연막들(ILD2, ILD3, ILD4)을 관통하는 비트라인 콘택(BLCT)이 제공될 수 있다. 비트라인 콘택(BLCT)은 비트 라인(BL)의 패드(CEP)에 접속할 수 있다.
제4 층간 절연막(ILD4) 상에 비트라인 스트랩들(BLIL)이 제공될 수 있다. 비트라인 스트랩들(BLIL)은 서로 평행하게 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 비트라인 스트랩들(BLIL) 각각은 금속 배선일 수 있다. 비트라인 스트랩(BLIL)은 비트라인 콘택(BLCT)과 연결될 수 있고, 비트라인 콘택(BLCT)을 통해 비트라인 스트랩(BLIL)이 비트 라인(BL)과 전기적으로 연결될 수 있다.
제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여 플레이트(PLT)의 돌출된 부분에 접속하는 플레이트 콘택(PLCT)이 제공될 수 있다. 플레이트 콘택(PLCT)은 상부 금속 배선과 비아를 통해 전기적으로 연결될 수 있다.
도 8 및 도 9f 내지 도 9h를 먼저 참조하여, 기판(SUB)의 연결 영역(CNR) 상의 패드 구조체에 대해 설명한다. 워드 라인들(WL)은 셀 어레이 영역(CAR)에서부터 연결 영역(CNR)까지 제1 방향(D1)으로 연장될 수 있다. 각각의 워드 라인들(WL)은 연결 영역(CNR) 상의 패드부(PDP)를 포함할 수 있다.
앞서 도 2를 참조하여 설명한 바와 같이, 연결 영역(CNR) 상의 워드 라인들(WL)은 계단 모양을 갖는 계단 구조체(STS)를 구성할 수 있다. 계단 구조체(STS)의 높이는 제1 방향(D1)으로 갈수록 감소할 수 있다. 계단 구조체(STS)를 통해 적층된 워드 라인들(WL)이 위에서부터 하나씩 노출될 수 있다.
도 9g에는 최상부의 워드 라인(WL), 즉 제10 층(L10)의 워드 라인(WL)의 패드부(PDP)가 도시되어 있다. 워드 라인(WL)은 제2 두께(TK2)를 가질 수 있다. 워드 라인(WL)의 패드부(PDP)는 제1 두께(TK1)를 가질 수 있다. 제1 두께(TK1)는 제2 두께(TK2)보다 클 수 있다. 다시 말하면, 워드 라인(WL)은 패드부(PDP)에서 급격히 두꺼워질 수 있다.
도 9g를 참조하면, 계단 구조체(STS) 상에는 상부 절연막(UIL)이 제공될 수 있다. 상부 절연막(UIL)은 계단 구조체(STS)를 덮을 수 있다. 상부 절연막(UIL)을 관통하여 패드부(PDP)에 연결되는 콘택(CNT)이 제공될 수 있다. 예를 들어, 콘택(CNT)은 제10 층(L10)의 워드 라인(WL)의 패드부(PDP)에 접속할 수 있다. 콘택(CNT)의 바닥면은 패드부(PDP)의 상면보다 낮을 수 있다.
계단 구조체(STS)는 제1 방향(D1)으로 연장되면서 제1 내지 제9 층들(L1-L9)의 패드부들(PDP)이 높은 층에서 낮은 층으로 갈수록 순차적으로 노출될 수 있다. 노출된 패드부들(PDP)에 콘택들(CNT)이 각각 접속될 수 있으며, 이에 대한 상세한 설명은 앞서 도 2를 참조하여 설명한 것과 동일할 수 있다.
콘택들(CNT)에 제2 내지 제4 층간 절연막들(ILD2-ILD4)을 관통하는 워드라인 콘택들(WLCT)이 각각 접속할 수 있다. 워드라인 콘택들(WLCT)은 상부 금속 배선과 비아를 통해 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 적층된 워드 라인들(WL) 각각이 그의 일 단에 패드부(PDP)를 포함할 수 있다. 패드부(PDP)로 인가된 신호가 직접 워드 라인(WL)을 통해 셀 어레이 영역(CAR)으로 전달될 수 있다. 이로써 메모리 소자의 동작 속도 및 전기적 특성이 향상될 수 있다.
도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 11a, 13a, 15a, 17a, 19a, 21a, 23a, 25a, 27a, 29a, 31a, 33a, 35a, 37a, 39a, 41a, 43a 및 45a는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 A-A'선에 따른 단면도들이다. 도 11b, 13b, 15b, 17b, 19b, 21b, 23b, 25b, 27b, 29b, 31b, 33b, 35b, 37b, 39b, 41b, 43b 및 45b는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 B-B'선에 따른 단면도들이다. 도 11c, 13c, 15c, 17c, 19c, 21c, 23c, 25c, 27c, 29c, 31c, 33c, 35c, 37c, 39c, 41c, 43c 및 45c는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 C-C'선에 따른 단면도들이다. 도 11d, 13d, 15d, 17d, 19d, 21d, 23d, 25d, 27d, 29d, 31d, 33d, 35d, 37d, 39d, 41d, 43d 및 45d는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 D-D'선에 따른 단면도들이다. 도 11e, 13e, 15e, 17e, 19e, 21e, 23e, 25e, 27e, 29e, 31e, 33e, 35e, 37e, 39e, 41e, 43e 및 45e는 각각 도 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30, 32, 34, 36, 38, 40, 42 및 44의 E-E'선에 따른 단면도들이다.
본 실시예에서는, 기판(SUB)의 셀 어레이 영역(CAR) 상의 3차원 메모리 셀 어레이의 제조 방법을 대표적으로 설명한다. 도 10 및 도 11a 내지 도 11e를 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 형성될 수 있다. 적층 구조체(SS)를 형성하는 것은, 제1 내지 제10 층들(L1-L10)을 순차적으로 적층하는 것을 포함할 수 있다.
구체적으로, 기판(SUB) 상에 제2 절연막(IL2)이 형성될 수 있다. 제2 절연막(IL2) 상에 제1 절연막들(IL1) 및 제2 절연막들(IL2)이 교번적으로 반복해서 적층될 수 있다. 각각의 제1 내지 제10 층들(L1-L10)은 하나의 제1 절연막(IL1)을 포함할 수 있다.
제1 절연막들(IL1)은 실리콘 질화막을 포함할 수 있다. 제2 절연막들(IL2)은 제1 절연막들(IL1)과 식각 선택비를 갖는 물질을 포함할 수있고, 예를 들어 실리콘 산화막을 포함할 수 있다.
적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 제1 홀들(HO1) 및 제2 홀들(HO2)이 형성될 수 있다. 제1 홀들(HO1)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다. 제2 홀들(HO2)은 제1 홀들(HO1)에 각각 제2 방향(D2)으로 인접할 수 있다. 제2 홀들(HO2)은 제1 방향(D1)을 따라 일정한 피치로 배열될 수 있다. 제1 및 제2 홀들(HO1, HO2)을 통하여 기판(SUB)의 상면이 노출될 수 있다.
도 12 및 도 13a 내지 도 13e를 참조하면, 제1 및 제2 홀들(HO1, HO2) 내에 절연 물질을 채워, 제1 희생 기둥들(SAP1) 및 제2 희생 기둥들(SAP2)이 각각 형성될 수 있다. 제1 희생 기둥들(SAP1)은 제1 홀들(HO1)을 각각 완전히 채울 수 있고, 제2 희생 기둥들(SAP2)은 제2 홀들(HO2)을 각각 완전히 채울 수 있다. 예를 들어, 제1 및 제2 희생 기둥들(SAP1, SAP2)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 제1 및 제2 트렌치들(TR1, TR2)이 형성될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)에 의해 적층 구조체(SS)가 제1 적층 구조체(SS1) 및 제2 적층 구조체(SS2)로 양분될 수 있다.
제1 트렌치(TR1)는 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 위치할 수 있다. 제2 트렌치(TR2)는, 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 일 측에 위치할 수 있다. 제1 트렌치(TR1)에 의해 제2 희생 기둥들(SAP2) 각각의 측벽이 노출될 수 있다. 제2 트렌치(TR2)에 의해 제1 희생 기둥들(SAP1) 각각의 측벽이 노출될 수 있다.
도 14 및 도 15a 내지 도 15e를 참조하면, 각각의 제1 및 제2 트렌치들(TR1, TR2) 내에 제1 스토퍼 막(STL1)이 콘포멀하게 형성될 수 있다. 즉 제1 스토퍼 막(STL1)은 트렌치(TR1 또는 TR2)의 내부를 완전히 채우지 않는 두께로 형성될 수 있다. 제1 스토퍼 막(STL1)은 U자 형태의 단면을 가질 수 있다 (도 15a 및 도 15b 참조).
각각의 제1 및 제2 트렌치들(TR1, TR2) 내에 갭-필 막(GFL)이 형성될 수 있다. 갭-필 막(GFL)은 제1 스토퍼 막(STL1) 상에 형성될 수 있다. 갭-필 막(GFL)은 트렌치(TR1 또는 TR2)의 내부를 완전히 채우도록 형성될 수 있다. 예를 들어, 제1 스토퍼 막(STL1)은 실리콘 질화물을 포함할 수 있으며, 갭-필 막(GFL)은 실리콘 산화물을 포함할 수 있다.
도 16 및 도 17a 내지 도 17e를 참조하면, 제1 스토퍼 막(STL1)의 상면 및 갭-필 막(GFL)의 상면을 덮는 제2 스토퍼 막(STL2)이 형성될 수 있다. 제2 스토퍼 막(STL2)은 제1 스토퍼 막(STL1)의 상면 및 갭-필 막(GFL)의 상면만을 덮으므로, 제2 스토퍼 막(STL2)은 제1 및 제2 적층 구조체들(SS1, SS2)의 상면들을 노출할 수 있다. 제2 스토퍼 막(STL2)은 제1 및 제2 희생 기둥들(SAP1, SAP2)의 상면들을 노출할 수 있다.
제2 스토퍼 막(STL2)을 식각 마스크로, 제1 및 제2 희생 기둥들(SAP1, SAP2)을 선택적으로 제거하는 습식 식각 공정이 수행될 수 있다. 제1 및 제2 희생 기둥들(SAP1, SAP2)이 제거되면서 제1 및 제2 홀들(HO1, HO2)이 다시 노출될 수 있다.
상기 습식 식각 공정은 제1 및 제2 희생 기둥들(SAP1, SAP2)과 같은 실리콘 산화물만을 선택적으로 식각할 수 있다. 따라서 제1 및 제2 적층 구조체들(SS1, SS2) 내의 제2 절연막들(IL2) 역시 제1 및 제2 희생 기둥들(SAP1, SAP2)이 제거되는 동안 함께 제거될 수 있다. 이는 제2 절연막들(IL2)이 실리콘 산화물을 포함하기 때문이다.
제2 절연막들(IL2)이 제거되어 빈 공간들(ETS)이 형성될 수 있다. 즉, 상기 습식 식각 공정으로 인해 제1 및 제2 적층 구조체들(SS1, SS2) 내에 빈 공간들(ETS)이 형성될 수 있다. 빈 공간들(ETS)은 서로 인접하는 제1 및 제2 홀들(HO1, HO2)을 서로 연통시킬 수 있다 (도 17a 참조). 각각의 빈 공간들(ETS)은 서로 인접하는 제1 절연막들(IL1) 사이에 위치할 수 있다.
한편 갭-필 막(GFL)은 실리콘 산화물을 포함하지만, 제1 및 제2 스토퍼 막들(STL1, STL2)에 의해 둘러싸여 상기 식각 공정 동안 제거되지 않고 그대로 잔류할 수 있다.
도 18 및 도 19a 내지 도 19e를 참조하면, 기판(SUB) 상에 채널 막(UCHL, LCHL)이 콘포멀하게 증착될 수 있다. 채널 막(UCHL, LCHL)은 각각의 빈 공간들(ETS) 내에 형성될 수 있다. 채널 막(UCHL, LCHL)은 제1 절연막들(IL1) 각각의 바닥면 상에 형성될 수 있다. 채널 막(UCHL, LCHL)은 제3 절연막들(IL3) 각각의 상면 상에 형성될 수 있다.
채널 막(UCHL, LCHL)은 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)을 이용하여 형성될 수 있다. 채널 막(UCHL, LCHL)은, 빈 공간(ETS)을 완전히 채우지 않도록 상대적으로 얇은 두께로 형성될 수 있다.
채널 막(UCHL, LCHL)은 증착 공정으로 형성될 수 있으면서 동시에 메모리 셀 트랜지스터의 채널로 기능할 수 있는 반도체 물질을 제한 없이 포함할 수 있다. 본 발명의 일 실시예로, 채널 막(UCHL, LCHL)은 비정질 산화물 반도체(예를 들어, IGZO 또는 ITZO)를 포함할 수 있다. 본 발명의 다른 실시예로, 채널 막(UCHL, LCHL)은 이차원 반도체(예를 들어, 금속 칼코게나이드, 그래핀 또는 포스포린)를 포함할 수 있다.
이어서 기판(SUB) 상에 제5 절연막(IL5)이 증착될 수 있다. 제5 절연막(IL5)은 각각의 빈 공간들(ETS)을 완전히 채우도록 형성될 수 있다. 제5 절연막(IL5) 상에 습식 트리밍 공정이 수행되어, 제5 절연막(IL5)이 빈 공간(ETS) 내에만 잔류할 수 있다. 일 예로, 제5 절연막(IL5)은 실리콘 산화물을 포함할 수 있다.
제5 절연막들(IL5)을 식각 마스크로 채널 막(UCHL, LCHL)을 식각하여, 각각의 빈 공간들(ETS) 내에 상부 채널 막(UCHL)과 하부 채널 막(LCHL)을 형성할 수 있다. 다시 말하면, 각각의 층 내의 채널 막(UCHL, LCHL)은 상부 채널 막(UCHL)과 하부 채널 막(LCHL)을 포함할 수 있다. 상부 채널 막(UCHL)과 하부 채널 막(LCHL)은 서로 연결될 수 있다 (도 19b 참조). 제5 절연막(IL5)은 상부 채널 막(UCHL)과 하부 채널 막(LCHL) 사이에 개재될 수 있다.
도 20 및 도 21a 내지 도 21e를 참조하면, 제1 및 제2 홀들(HO1, HO2)을 통해 노출된 채널 막들(UCHL, LCHL)의 측벽들 상에 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정은, 각각의 채널 막들(UCHL, LCHL)을 수평적 및 부분적으로 식각할 수 있다. 상기 습식 식각 공정은 채널 막들(UCHL, LCHL)만을 선택적으로 식각할 수 있다. 각각의 채널 막들(UCHL, LCHL)이 부분적으로 식각되면서 리세스된 영역(RSR)이 형성될 수 있다.
도 20을 참조하면, 각각의 채널 막들(UCHL, LCHL)은 수평적 및 부분적 습식 식각을 통해, 제2 방향(D2)으로 연장되는 바(Bar) 형태를 가질 수 있다. 대표적으로 도 21c를 참조하면, 상기 습식 식각 공정으로 인해 채널 막(UCHL, LCHL)의 제1 방향(D1)으로의 폭이 감소할 수 있다.
도 21d를 참조하면, 상기 습식 식각 공정을 통해 각 층(L1-L10) 내의 채널 막(UCHL, LCHL)이 복수개의 채널 막들(UCHL, LCHL)로 나뉘어질 수 있다. 다시 말하면, 하나의 채널 막(UCHL, LCHL)이 복수개의 채널 막들(UCHL, LCHL)로 수평적으로 분리될 수 있다. 수평적으로 분리된 채널 막들(UCHL, LCHL) 사이에는 리세스된 영역(RSR)이 개재될 수 있다.
도 22 및 도 23a 내지 도 23e를 참조하면, 제1 및 제2 홀들(HO1, HO2) 내에 절연 물질을 채워, 제1 절연 기둥들(INP1) 및 제2 절연 기둥들(INP2)이 각각 형성될 수 있다. 제1 절연 기둥들(INP1)은 제1 홀들(HO1)을 각각 완전히 채울 수 있고, 제2 절연 기둥들(INP2)은 제2 홀들(HO2)을 각각 완전히 채울 수 있다. 예를 들어, 제1 및 제2 절연 기둥들(INP1, INP2)은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 절연 기둥들(INP1, INP2)을 형성하는 동안, 채움 절연막들(FIN)이 함께 형성될 수 있다 (도 23a를 참조). 채움 절연막들(FIN)은 서로 인접하는 제1 및 제2 절연 기둥들(INP1, INP2)을 서로 연결할 수 있다. 예를 들어, 채움 절연막(FIN)은 리세스된 영역(RSR) 내에 형성될 수 있다.
제1 및 제2 적층 구조체들(SS1, SS2)의 상면들 및 제1 트렌치(TR1) 내의 갭-필 막(GFL)의 상면 상에 제1 마스크 패턴(MAP1)이 형성될 수 있다. 제1 마스크 패턴(MAP1)은 제2 트렌치(TR2) 내의 갭-필 막(GFL)을 노출할 수 있다.
제1 마스크 패턴(MAP1)을 식각 마스크로 노출된 갭-필 막(GFL)이 선택적으로 제거될 수 있다. 이로써, 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 측벽 상의 제1 스토퍼 막(STL1)이 노출될 수 있다. 다시 말하면, 제2 트렌치(TR2) 내의 제1 스토퍼 막(STL1)이 노출될 수 있다.
도 24 및 도 25a 내지 도 25e를 참조하면, 제2 트렌치(TR2)를 통해 제2 트렌치(TR2) 내의 제1 스토퍼 막(STL1)이 선택적으로 제거될 수 있다. 이어서 제2 트렌치(TR2)를 통해 노출된 제1 절연막들(IL1)이 부분적으로 제거될 수 있다. 예를 들어, 제1 스토퍼 막(STL1) 및 제1 절연막들(IL1)을 제거하는 것은, 실리콘 질화물을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정은, 각각의 제1 절연막들(IL1)을 수평적 및 부분적으로 식각할 수 있다.
도 25b를 참조하면, 각각의 제1 절연막들(IL1)이 수평적으로 식각됨으로써, 제1 적층 구조체(SS1) 내에 제2 트렌치(TR2)로부터 제2 방향(D2)으로 연장되는 제1 리세스(RS1)가 형성될 수 있다. 제2 적층 구조체(SS2) 내에도 제2 트렌치(TR2)로부터 연장되는 제1 리세스(RS1)가 형성될 수 있다. 제1 리세스(RS1)는 하부 채널 막(LCHL)과 상부 채널 막(UCHL) 사이에 형성될 수 있다.
도 26 및 도 27a 내지 도 27e를 참조하면, 기판(SUB) 상에 게이트 절연막(GI)이 콘포멀하게 증착될 수 있다. 게이트 절연막(GI)은 제2 트렌치(TR2)를 통해 제1 리세스(RS1) 내에 형성될 수 있다.
이어서 제1 리세스(RS1) 내에 워드 라인(WL)이 형성될 수 있다. 워드 라인(WL)은 게이트 절연막(GI) 상에 형성될 수 있다. 구체적으로 워드 라인(WL)을 형성하는 것은, 제2 트렌치(TR2)를 통해 제1 리세스(RS1) 내에 금속 막을 증착하는 것, 및 제2 트렌치(TR2)를 통해 상기 금속 막 상에 습식 식각 공정을 수행하여, 제1 리세스(RS1) 내에 잔류하는 워드 라인(WL)을 형성하는 것을 포함할 수 있다.
워드 라인들(WL)은 제1 리세스들(RS1) 내에 각각 형성되어, 제3 방향(D3)으로 적층될 수 있다. 각각의 워드 라인들(WL)은 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다. 워드 라인(WL)은, 서로 인접하는 제1 및 제2 절연 기둥들(INP1, INP2)에 의해 각각 형성된 제1 및 제2 리세스된 측벽들(RSP1, RSP2)을 포함할 수 있다.
워드 라인(WL)은, 상부 및 하부 채널 막들(UCHL, LCHL) 사이에 개재된 게이트 부(GEP) 및 제1 및 제2 절연 기둥들(INP1, INP2) 사이에 개재된 연결부(CNP)를 포함할 수 있다. 연결부(CNP)는 제1 방향(D1)으로 인접하는 게이트 부들(GEP)을 연결할 수 있다. 게이트 부(GEP)의 제2 방향(D2)으로의 폭은, 연결부(CNP)의 제2 방향(D2)으로의 폭보다 크게 형성될 수 있다.
도 28 및 도 29a 내지 도 29e를 참조하면, 워드 라인(WL)의 게이트 부(GEP)의 노출된 측벽 상에 캐핑 패턴(CSP)이 형성될 수 있다. 캐핑 패턴(CSP)은 제1 방향(D1)으로 인접하는 제1 절연 기둥들(INP1) 사이에 형성될 수 있다. 이어서 캐핑 패턴(CSP)을 식각 마스크로 이용하여, 외부로 노출된 게이트 절연막(GI)을 부분적으로 제거할 수 있다.
도 29b를 참조하면, 제2 트렌치(TR2)를 통해 채널 막(UCHL, LCHL) 및 제5 절연막(IL5)을 수평적으로 식각하여, 이들을 제2 방향(D2)에 평행한 방향으로 리세스시킬 수 있다. 채널 막(UCHL, LCHL)은 수평적으로 리세스됨으로써, 아랫 층의 상부 채널 막(UCHL)과 윗 층의 하부 채널 막(LCHL)이 서로 분리될 수 있다. 아랫 층의 상부 채널 막(UCHL)과 윗 층의 하부 채널 막(LCHL) 사이에는 제5 절연막(IL5)이 개재될 수 있다. 채널 막(UCHL, LCHL) 및 제5 절연막(IL5)이 리레스됨으로써, 이들을 노출하는 제2 리세스(RS2)가 형성될 수 있다.
본 발명의 일 실시예로, 제2 리세스(RS2)를 통해 노출된 채널 막(UCHL, LCHL)의 일 단 상에 도핑 공정이 수행될 수 있다. 상기 도핑 공정은, 채널 막(UCHL, LCHL)의 상기 일 단이 메모리 셀 트랜지스터의 소스(또는 드레인)로 기능할 수 있는 전기적 특성을 갖도록 할 수 있다. 예를 들어, 채널 막(UCHL, LCHL)이 비정질 산화물 반도체를 포함하는 경우, 상기 도핑 공정은 수소(H), 산소(O) 및/또는 실리콘(Si)을 불순물로 주입하는 것을 포함할 수 있다.
도 30 및 도 31a 내지 도 31e를 참조하면, 제2 트렌치(TR2) 및 제2 리세스(RS2) 내에 도전막(CDL)이 콘포멀하게 증착될 수 있다. 도전막(CDL)은, 제1 및 제2 적층 구조체들(SS1, SS2) 각각의 측벽 상에 형성될 수 있다.
도전막(CDL)은 제2 리세스(RS2)를 통해 노출된 채널 막들(UCHL, LCHL) 각각의 일 단과 연결되도록 형성될 수 있다. 구체적으로, 도전막(CDL)은 제2 리세스(RS2)를 채우는 돌출부(PRP)를 포함할 수 있다. 돌출부(PRP)는 상부 및 하부 채널 막들(UCHL, LCHL)에 공통으로 연결될 수 있다.
도전막(CDL) 상에 제2 트렌치(TR2)를 채우는 제1 층간 절연막(ILD1)이 형성될 수 있다. 일 예로, 제1 층간 절연막(ILD1)은 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(ILD1)의 상면은 제1 마스크 패턴(MAP1)의 상면과 공면을 이룰 수 있다.
도 32 및 도 33a 내지 도 33e를 참조하면, 제1 마스크 패턴(MAP1) 및 제1 층간 절연막(ILD1) 상에 제2 마스크 패턴(MAP2)이 형성될 수 있다. 제2 마스크 패턴(MAP2)은, 복수개의 제1 개구부들(OPN1)을 포함할 수 있다. 제1 개구부들(OPN1) 각각은 도전막(CDL)을 부분적으로 노출시키도록 형성될 수 있다.
제2 마스크 패턴(MAP2)을 식각 마스크로, 노출된 제1 층간 절연막(ILD1) 및 노출된 도전막(CDL)이 제거될 수 있다. 도전막(CDL)이 제1 개구부들(OPN1)에 의해 부분적으로 제거됨으로써, 하나의 도전막(CDL)으로부터 제1 방향(D1)으로 서로 분리된 복수개의 비트 라인들(BL)이 형성될 수 있다 (도 32 및 도 33a 참조). 각각의 비트 라인들(BL)은 적층 구조체(SS1 또는 SS2)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 각각의 비트 라인들(BL)은 돌출부(PRP)를 통해 채널 막(UCHL, LCHL)에 연결될 수 있다. 각각의 비트 라인들(BL)은 그의 최상부에 패드(CEP)를 포함할 수 있다.
도 34 및 도 35a 내지 도 35e를 참조하면, 제1 개구부들(OPN1)을 통해 식각된 공간들 내에 절연막을 형성할 수 있다. 형성된 절연막은 잔류하던 제1 층간 절연막(ILD1)과 함께 하나의 제1 층간 절연막(ILD1)을 형성할 수 있다.
제1 층간 절연막(ILD1)의 상면 및 제1 및 제2 절연 기둥들(INP1, INP2)의 상면들이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의해 제1 및 제2 마스크 패턴들(MAP1, MAP2)이 제거될 수 있다.
제1 층간 절연막(ILD1) 및 제1 및 제2 적층 구조체들(SS1, SS2) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2)을 패터닝하여, 제1 트렌치(TR1)와 중첩되는 제2 개구부(OPN2)를 형성할 수 있다. 제2 개구부(OPN2)를 통해 노출된 갭-필 막(GFL)이 선택적으로 제거될 수 있다.
도 36 및 도 37a 내지 도 37e를 참조하면, 제2 개구부(OPN2)를 통해 노출된 제1 스토퍼 막(STL1)이 제거될 수 있다. 이로써 제1 트렌치(TR1)가 다시 완전히 노출될 수 있다. 이어서 제1 트렌치(TR1)를 통해 노출된 제1 절연막들(IL1)이 완전히 제거될 수 있다 (도 37b 참고). 예를 들어, 제1 스토퍼 막(STL1) 및 제1 절연막들(IL1)을 제거하는 것은, 실리콘 질화물을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다.
도 37b 및 도 37e를 참조하면, 제1 절연막들(IL1)이 제거됨으로써, 제1 트렌치(TR1)로부터 수평적으로 연장되는 제3 리세스들(RS3)이 형성될 수 있다. 각각의 제3 리세스들(RS3)은, 아랫 층의 채널 막(UCHL, LCHL)과 윗 층의 채널 막(UCHL, LCHL) 사이에 형성될 수 있다. 제3 리세스(RS3)는 게이트 절연막(GI)을 노출할 수 있다.
도 38 및 도 39a 내지 도 39e를 참조하면, 제3 리세스들(RS3) 및 제1 트렌치(TR1)를 통해 노출된 채널 막들(UCHL, LCHL) 상에 습식 식각 공정이 수행될 수 있다. 상기 습식 식각 공정은, 각각의 채널 막들(UCHL, LCHL)을 수평적 및 부분적으로 식각할 수 있다. 상기 습식 식각 공정은 채널 막들(UCHL, LCHL)만을 선택적으로 식각할 수 있다.
도 39b를 참조하면, 상기 식각 공정으로 인해, 제5 절연막(IL5)을 사이에 둔 하부 채널 막(LCHL)과 상부 채널 막(UCHL)이 서로 완전히 분리될 수 있다. 상기 식각 공정으로 인해, 채널 막(UCHL, LCHL)의 일 단은 워드 라인(WL)의 측벽과 수직적으로 정렬될 수 있다.
본 발명의 일 실시예로, 제3 리세스(RS3)를 통해 노출된 채널 막(UCHL, LCHL)의 일 단 상에 도핑 공정이 수행될 수 있다. 상기 도핑 공정은, 채널 막(UCHL, LCHL)의 일 단이 메모리 셀 트랜지스터의 드레인(또는 소스)으로 기능할 수 있는 전기적 특성을 갖도록 할 수 있다. 예를 들어, 채널 막(UCHL, LCHL)이 비정질 산화물 반도체를 포함하는 경우, 상기 도핑 공정은 수소(H), 산소(O) 및/또는 실리콘(Si)을 불순물로 주입하는 것을 포함할 수 있다.
제1 트렌치(TR1)를 통해, 제3 리세스(RS3) 내에 전극 막(ELL)이 콘포멀하게 증착될 수 있다. 전극 막(ELL)은 제3 리세스(RS3)를 통해 노출된 채널 막(UCHL, LCHL)의 일 단과 연결될 수 있다.
도 40 및 도 41a 내지 도 41e를 참조하면, 전극 막(ELL) 상에 제3 리세스(RS3)를 채우는 희생 마스크 막(SML)이 형성될 수 있다. 희생 마스크 막(SML)은 전극 막(ELL)과 식각 선택비를 가질 수 있다.
희생 마스크 막(SML)을 식각 마스크로 노출된 전극 막(ELL)을 부분적으로 제거하여, 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1)은 제3 리세스(RS3)내에 잔류하는 속이 빈 실린더 형태를 가질 수 있다 (도 41e 참조).
도 41 및 도 42a 내지 도 42e를 참조하면, 희생 마스크 막들(SML)이 선택적으로 제거될 수 있다. 희생 마스크 막들(SML)이 제거되면서, 제1 트렌치(TR1)를 통해 노출된 제2 절연 기둥들(INP2)이 수평적으로 식각될 수 있다. 이로써 제1 방향(D1)으로 인접하는 제1 전극들(EL1) 사이에 제4 리세스(RS4)가 형성될 수 있다 (도 42 참조).
도 43 및 도 44a 내지 도 44e를 참조하면, 제1 트렌치(TR1)를 통해 제1 전극(EL1) 상에 유전막(DL) 및 제2 전극(EL2)이 순차적으로 형성될 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2) 사이의 제2 전극(EL2)은 플레이트(PLT)로 기능할 수 있다. 플레이트(PLT)의 상부는 제1 트렌치(TR1)를 통해 노출될 수 있다.
도 8 및 도 9a 내지 도 9e를 다시 참조하면, 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3) 및 제4 층간 절연막(ILD4)이 순차적으로 형성될 수 있다. 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여 플레이트(PLT)에 접속하는 플레이트 콘택(PLCT)이 형성될 수 있다. 제2 내지 제4 층간 절연막들(ILD2, ILD3, ILD4)을 관통하여 비트 라인(BL)의 패드(CEP)에 접속하는 비트라인 콘택(BLCT)이 형성될 수 있다. 비트라인 콘택(BLCT) 상에 비트라인 스트랩(BLIL)이 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 본 발명의 3차원 반도체 메모리 소자의 제조 방법에서 사용된 실리콘 산화막 및 실리콘 질화막 각각은, 탄소(C), 질소(N), 산소(O), 및 보론(B)으로 이루어진 군에서 선택된 적어도 하나의 원소를 추가로 더 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 워드 라인, 하부 채널 막, 상부 채널 막 및 상기 하부 및 상부 채널 막들과 전기적으로 연결된 정보 저장 요소를 포함하고; 및
    상기 적층 구조체의 일 측 상에 제공되어 수직하게 연장되는 비트 라인을 포함하되,
    상기 비트 라인은, 상기 복수개의 층들 각각의 상기 하부 및 상부 채널 막들과 연결되는 돌출부를 포함하며,
    상기 복수개의 층들 각각의 상기 워드 라인은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 복수개의 층들 각각의 상기 워드 라인은, 상기 하부 채널 막과 상기 상부 채널 막 사이에 샌드위치되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 하부 채널 막 및 상기 상부 채널 막 각각은 제1 단 및 제2 단을 포함하고,
    상기 비트 라인은 상기 하부 및 상부 채널 막들의 상기 제1 단들과 연결되고,
    상기 정보 저장 요소는 상기 하부 및 상부 채널 막들의 상기 제2 단들과 연결되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 복수개의 층들 각각의 상기 워드 라인은:
    상기 하부 및 상부 채널 막들 사이에 샌드위치되어 이들과 중첩되는 게이트 부; 및
    상기 제1 방향으로 인접하는 상기 게이트 부들을 연결하는 연결부를 포함하고,
    상기 게이트 부의 폭은, 상기 연결부의 폭보다 큰 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 복수개의 층들은, 순차적으로 적층된 제1 층 및 제2 층을 포함하며,
    상기 제1 층의 상기 하부 채널 막과 상기 제1 층의 상기 상부 채널 막 사이의 제1 간격은, 상기 제1 층의 상기 상부 채널 막과 상기 제2 층의 상기 하부 채널 막 사이의 제2 간격과 다른 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 복수개의 층들 각각의 상기 하부 및 상부 채널 막들은, 비정질 산화물 반도체 및/또는 이차원 반도체를 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 비트 라인은, 그의 최상부에 패드를 더 포함하고,
    상기 패드에 비트라인 콘택이 연결되는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 복수개의 층들 각각의 상기 정보 저장 요소는:
    상기 하부 및 상부 채널 막들이 공통으로 연결되는 제1 전극;
    상기 제1 전극 상의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 개재된 유전막을 포함하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 복수개의 층들의 상기 워드 라인들은, 상기 기판의 연결 영역까지 연장되고,
    상기 워드 라인들은 상기 연결 영역 상의 패드부들을 각각 포함하고,
    상기 패드부들은 상기 연결 영역 상에서 계단 구조체를 형성하며,
    상기 계단 구조체에 의해 상기 패드부들이 위에서부터 아래로 갈수록 순차적으로 노출되는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 패드부의 두께는, 상기 워드 라인의 두께보다 큰 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 기판과 상기 적층 구조체 사이에 제공된 주변 회로 층;
    상기 워드 라인 및 상기 비트 라인 중 적어도 하나를 상기 주변 회로 층과 전기적으로 연결시키는 관통 콘택을 더 포함하는 반도체 메모리 소자.
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