KR20240041106A - 3차원 반도체 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 3차원 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상의 제1 관통 구조체들, 상기 제1 관통 구조체들은 제1 방향을 따라 배열되고; 상기 제1 관통 구조체들에 인접하며, 상기 제1 관통 구조체들을 따라 상기 제1 방향으로 수평하게 연장되는 전극; 및 상기 전극과 상기 제1 관통 구조체들 사이에 개재된 강유전성 층을 포함한다. 각각의 상기 제1 관통 구조체들은: 상기 제1 방향으로 서로 이격된 제1 도전 필라 및 제2 도전 필라; 상기 제1 도전 필라의 측벽으로부터 상기 제2 도전 필라의 측벽까지 연장되는 채널 층, 상기 채널 층은 상기 강유전성 층과 상기 제1 및 제2 도전 필라들 사이에 개재되고; 및 상기 제1 방향으로 서로 이격된 상기 제1 및 제2 도전 필라들 사이에 정의된 제1 에어 갭을 포함한다. 서로 인접하는 상기 제1 관통 구조체들 사이에 제2 에어 갭이 정의된다.
Description
본 발명은 3차원 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 강유전성 메모리 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다. 또한, 최근에는 반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory), PRAM(Phase-Change Random Access Memory), 및 FeRAM(Ferroelectric Random Access Memory)와 같은 비휘발성을 갖는 차세대 반도체 메모리 소자들이 개발되고 있다. 반도체 소자의 고집적화 및 고성능화가 요구됨에 따라, 서로 다른 특성을 갖는 반도체 소자들을 이용한 다양한 연구들이 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 3차원 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 3차원 반도체 메모리 소자는, 기판 상의 제1 관통 구조체들, 상기 제1 관통 구조체들은 제1 방향을 따라 배열되고; 상기 제1 관통 구조체들에 인접하며, 상기 제1 관통 구조체들을 따라 상기 제1 방향으로 수평하게 연장되는 전극; 및 상기 전극과 상기 제1 관통 구조체들 사이에 개재된 강유전성 층을 포함할 수 있다. 각각의 상기 제1 관통 구조체들은: 상기 제1 방향으로 서로 이격된 제1 도전 필라 및 제2 도전 필라; 상기 제1 도전 필라의 측벽으로부터 상기 제2 도전 필라의 측벽까지 연장되는 채널 층, 상기 채널 층은 상기 강유전성 층과 상기 제1 및 제2 도전 필라들 사이에 개재되고; 및 상기 제1 방향으로 서로 이격된 상기 제1 및 제2 도전 필라들 사이에 정의된 제1 에어 갭을 포함할 수 있다. 서로 인접하는 상기 제1 관통 구조체들 사이에 제2 에어 갭이 정의될 수 있다.
본 발명의 다른 개념에 따른, 3차원 반도체 메모리 소자는, 기판 상의 전극 구조체, 상기 전극 구조체는 상기 기판 상에 서로 이격되어 적층된 복수개의 전극들을 포함하고; 상기 전극 구조체를 관통하는 제1 도전 필라들; 상기 전극 구조체를 관통하는 제2 도전 필라들, 상기 제1 및 제2 도전 필라들은 서로 교번적으로 제1 방향을 따라 배열되며; 서로 인접하는 상기 제1 및 제2 도전 필라들 사이에 각각 개재된 에어 갭들; 상기 제1 및 제2 도전 필라들과 상기 전극 구조체 사이에 개재된 강유전성 층; 및 상기 제1 및 제2 도전 필라들과 상기 강유전성 층 사이에 개재된 채널 층을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 3차원 반도체 메모리 소자는, 기판 상의 제1 전극 구조체 및 제2 전극 구조체, 상기 제1 및 제2 전극 구조체들 각각은 상기 기판 상에 서로 이격되어 적층된 복수개의 전극들을 포함하고, 상기 제1 및 제2 전극 구조체들은 제1 방향으로 연장되며, 상기 제1 및 제2 전극 구조체들은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고; 상기 제1 및 제2 전극 구조체들 사이의 관통 구조체; 상기 제1 전극 구조체와 상기 관통 구조체 사이의 제1 셀 스트링; 상기 제2 전극 구조체와 상기 관통 구조체 사이의 제2 셀 스트링; 및 상기 제1 셀 스트링과 상기 제2 셀 스트링 사이의 제1 에어 갭을 포함할 수 있다. 상기 관통 구조체는 상기 제1 방향으로 서로 이격된 제1 도전 필라 및 제2 도전 필라를 포함하고, 상기 제1 및 제2 셀 스트링들 각각은: 상기 제1 및 제2 도전 필라들을 연결하는 채널 층; 및 상기 채널 층과 상기 제1 및 제2 전극 구조체들 중 인접하는 하나 사이의 강유전성 층을 포함하며, 상기 제1 에어 갭은, 상기 제1 셀 스트링의 상기 채널 층, 상기 제2 셀 스트링의 상기 채널 층, 상기 제1 도전 필라 및 상기 제2 도전 필라에 의해 둘러싸일 수 있다.
본 발명의 3차원 반도체 메모리 소자는, 서로 인접하는 제1 및 제2 도전 필라들 사이에 에어 갭을 제공할 수 있다. 상기 에어 갭은 상기 서로 인접하는 제1 및 제2 도전 필라들 사이의 커플링을 크게 낮출 수 있다. 상기 에어 갭을 통해, 본 발명의 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3a는 도 2의 A-A'선에 따른 단면도이다.
도 3b는 도 2의 B-B'선에 따른 단면도이다.
도 3c는 도 2의 C-C'선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3a의 M 영역을 확대한 단면도이다.
도 5, 7, 9, 11, 13 및 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10, 12, 14a 및 16a는 각각 도 5, 7, 9, 11, 13 및 15의 A-A'선에 따른 단면도들이다.
도 14b 및 16b는 각각 도 13 및 15의 B-B'선에 따른 단면도들이다.
도 16c는 도 15의 C-C'선에 따른 단면도이다.
도 17는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 18a는 도 17의 A-A'선에 따른 단면도이다.
도 18b는 도 17의 B-B'선에 따른 단면도이다.
도 18c는 도 17의 C-C'선에 따른 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 20은 도 19의 A-A'선에 따른 단면도이다.
도 21, 도 22 및 도 23 각각은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 단면도이다.
도 2은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3a는 도 2의 A-A'선에 따른 단면도이다.
도 3b는 도 2의 B-B'선에 따른 단면도이다.
도 3c는 도 2의 C-C'선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3a의 M 영역을 확대한 단면도이다.
도 5, 7, 9, 11, 13 및 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10, 12, 14a 및 16a는 각각 도 5, 7, 9, 11, 13 및 15의 A-A'선에 따른 단면도들이다.
도 14b 및 16b는 각각 도 13 및 15의 B-B'선에 따른 단면도들이다.
도 16c는 도 15의 C-C'선에 따른 단면도이다.
도 17는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 18a는 도 17의 A-A'선에 따른 단면도이다.
도 18b는 도 17의 B-B'선에 따른 단면도이다.
도 18c는 도 17의 C-C'선에 따른 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 20은 도 19의 A-A'선에 따른 단면도이다.
도 21, 도 22 및 도 23 각각은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 워드 라인들(WL), 비트 라인들(BL), 소스 라인들(SL) 및 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
비트 및 소스 라인들(BL, SL)은 제3 방향(D3)으로 수직하게 연장될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 및 제2 비트 라인들(BL1, BL2)을 포함할 수 있다. 소스 라인들(SL)은 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 및 제2 소스 라인들(SL1, SL2)을 포함할 수 있다.
제1 비트 라인들(BL1)과 제1 소스 라인들(SL1)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다. 제2 비트 라인들(BL2)과 제2 소스 라인들(SL2)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다.
서로 인접하는 제1 및 제2 비트 라인들(BL1, BL2) 사이 및 서로 인접하는 제1 및 제2 소스 라인들(SL1, SL2) 사이에 워드 라인(WL)이 제공될 수 있다. 워드 라인(WL)은 제1 방향(D1)으로 수평적으로 연장될 수 있다. 복수개의 워드 라인들(WL)이 제3 방향(D3)으로 수직하게 적층될 수 있다.
제1 소스 라인(SL1) 및 그에 인접하는 제1 비트 라인(BL1) 사이에 메모리 셀 트랜지스터(MCT)가 제공될 수 있다. 메모리 셀 트랜지스터(MCT)의 소스 단자는 제1 소스 라인(SL1)에 연결되고, 드레인 단자는 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 게이트 단자는 워드 라인(WL)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)는 하나의 메모리 셀(MEC)을 구성할 수 있다. 본 발명의 실시예들에 따른 메모리 셀(MEC)은, 강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM)의 단위 셀일 수 있다.
제2 소스 라인(SL2) 및 그에 인접하는 제2 비트 라인(BL2) 사이에 메모리 셀 트랜지스터(MCT)가 제공될 수 있다. 메모리 셀 트랜지스터(MCT)의 소스 단자는 제2 소스 라인(SL2)에 연결되고, 드레인 단자는 제2 비트 라인(BL2)에 연결될 수 있다. 메모리 셀 트랜지스터(MCT)의 게이트 단자는 워드 라인(WL)에 연결될 수 있다.
제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 연결된 복수개의 메모리 셀들(MEC)이 적층되어, 하나의 셀 스트링(CSTR)을 구성할 수 있다. 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 연결된 복수개의 메모리 셀들(MEC)이 적층되어, 하나의 셀 스트링(CSTR)을 구성할 수 있다. 적층된 워드 라인들(WL)은 셀 스트링(CSTR)과 연결될 수 있다.
셀 스트링(CSTR)은 제3 방향(D3)으로 연장되는 수직 스트링일 수 있다. 셀 스트링(CSTR)은 적층된 메모리 셀들(MEC), 예를 들어 순차적으로 적층된 제1, 제2 및 제3 메모리 셀들(MEC1, MEC2, MEC3)을 포함할 수 있다. 구체적으로, 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 연결된 제1 메모리 셀(MEC1)과 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 연결된 제1 메모리 셀(MEC1)은 서로 동일한 레벨에 위치할 수 있다. 제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 연결된 제1 메모리 셀(MEC1)과 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 연결된 제1 메모리 셀(MEC1)은 하나의 워드 라인(WL)에 공통으로 연결될 수 있다.
제1 소스 라인(SL1) 및 제1 비트 라인(BL1)에 연결된 셀 스트링(CSTR)은, 제1 소스 및 비트 라인들(SL1, BL1)을 따라 복수개로 제공될 수 있다. 복수개의 셀 스트링들(CSTR)은 워드 라인(WL)을 따라 제1 방향(D1)으로 배열될 수 있다. 제2 소스 라인(SL2) 및 제2 비트 라인(BL2)에 연결된 셀 스트링(CSTR)은, 제2 소스 및 비트 라인들(SL2, BL2)을 따라 복수개로 제공될 수 있다. 복수개의 셀 스트링들(CSTR)은 워드 라인(WL)을 따라 제1 방향(D1)으로 배열될 수 있다.
상술한 바와 같이, 본 실시예들에 따른 메모리 셀들(MEC)은 2차원적으로 배열될뿐만 아니라 3차원적으로 배열될 수 있다. 즉, 도 1의 메모리 소자는 메모리 셀들(MEC)이 3차원적으로 배열된 3차원 반도체 메모리 소자일 수 있다.
각각의 메모리 셀들(MEC)은, 그 내부의 강유전체의 분극(polarization) 상태를 이용하여 데이터를 저장할 수 있다. 메모리 셀(MEC) 내의 강유전체는 다수의 분극 상태 중 하나를 갖도록 제어되거나, 또는 각각의 분극 상태에 대응하는 전기 신호를 출력하도록 구성될 수 있다. 예컨대, 메모리 셀(MEC) 내의 강유전체는 논리적 상태를 갖는 데이터로서 '1' 또는 '0'을 저장 하거나 또는 출력할 수 있다.
강유전체는 워드 라인(WL), 비트 라인(BL) 및 소스 라인(SL)에 인가되는 제어 신호에 따라 분극될 수 있다. 구체적으로, 워드 라인(WL), 비트 라인(BL) 및 소스 라인(SL)은 강유전체에 전압을 인가할 수 있으며, 강유전체의 분극 상태는 강유전체에 인가되는 전계(electric field)의 방향에 따라 달라질 수 있다. 메모리 셀(MEC)에 저장된 데이터는, 비트 라인(BL)에 출력되는 전류를 참조 전류와 비교함으로써 독출될 수 있다. 강유전체의 분극은 전원이 제거된 상태에서 유지될 수 있다. 즉, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 비휘발성(Non-volatile Memory device) 메모리 소자일 수 있다.
도 2은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 3a는 도 2의 A-A'선에 따른 단면도이다. 도 3b는 도 2의 B-B'선에 따른 단면도이다. 도 3c는 도 2의 C-C'선에 따른 단면도이다.
도 2 및 도 3a 내지 도 3c를 참조하면, 기판(SUB) 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 제1 층간 절연막(ILD1) 상에 제1 내지 제3 전극 구조체들(ST1-ST3)이 제공될 수 있다. 기판(SUB)은 반도체 기판 또는 절연 기판을 포함할 수 있다. 반도체 기판은, 예컨대, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 및 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer) 중 하나를 포함할 수 있다. 절연 기판은, 예컨대, 사파이어 기판, 유리 기판 및 플라스틱 기판 중 하나를 포함할 수 있다.
제1 층간 절연막(ILD1)이 기판(SUB)과 제1 내지 제3 전극 구조체들(ST1-ST3) 사이에 제공될 수 있다. 제1 층간 절연막(ILD1)은 하나의 절연막 또는 서로 다른 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 본 발명의 다른 실시예로, 제1 층간 절연막(ILD1)은 생략될 수도 있다.
제1 내지 제3 전극 구조체들(ST1-ST3)은 제2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 제1 내지 제3 전극 구조체들(ST1-ST3) 각각은 제1 방향(D1)으로 연장될 수 있다. 평면적 관점에서, 제1 내지 제3 전극 구조체들(ST1-ST3) 각각은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 제1 내지 제3 전극 구조체들(ST1-ST3) 각각의 선폭은 일정하게 유지될 수 있다.
각각의 제1 내지 제3 전극 구조체들(ST1-ST3)은, 서로 이격되어 적층된 복수개의 전극들(EL)을 포함할 수 있다. 수직적으로 서로 인접하는 전극들(EL) 사이에 절연막(IL)이 개재될 수 있다. 본 실시예의 적층된 전극들(EL)은, 도 1의 적층된 워드 라인들(WL)에 대응할 수 있다.
일 예로, 전극들(EL)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등), 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 절연막들(IL)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 사이에 제1 관통 구조체들(TRS1)이 제공될 수 있다. 제1 관통 구조체들(TRS1)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 제1 관통 구조체들(TRS1)은, 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제1 에어 갭(AG1)을 포함할 수 있다.
제1 및 제2 도전 필라들(SLP, BLP)은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 제1 에어 갭(AG1)은 제1 및 제2 도전 필라들(SLP, BLP) 사이의 빈 공간으로서, 예를 들어 공기를 포함할 수 있다.
제1 및 제2 도전 필라들(SLP, BLP)은 제3 방향(D3)으로 연장되는 기둥 형태를 가질 수 있다. 제1 및 제2 도전 필라들(SLP, BLP)은 제1 에어 갭(AG1)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 도전 필라들(SLP, BLP)은, 제1 전극 구조체(ST1)의 전극(EL)과 제2 전극 구조체(ST2)의 전극(EL) 사이에 개재될 수 있다. 본 발명의 일 실시예로, 제1 도전 필라(SLP)는 도 1의 제1 소스 라인(SL1)에 대응할 수 있다. 제2 도전 필라(BLP)는 도 1의 비트 라인(BL)에 대응할 수 있다.
각각의 제1 관통 구조체들(TRS1)은, 그의 양 측에 각각 제공된 한 쌍의 채널 층들(SEL)을 더 포함할 수 있다. 채널 층(SEL)은 제1 및 제2 도전 필라들(SLP, BLP)을 따라 제3 방향(D3)으로 연장될 수 있다. 도 2에 나타난 평면적 관점에서, 채널 층(SEL)은 제1 도전 필라(SLP)에서 제1 에어 갭(AG1)을 거쳐 제2 도전 필라(BLP)까지 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 채널 층(SEL)은 제1 도전 필라(SLP)와 제2 도전 필라(BLP)를 서로 연결할 수 있다. 제1 에어 갭(AG1)은, 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 한 쌍의 채널 층들(SEL)에 의해 둘러싸인 공간 내에 정의될 수 있다.
제1 전극 구조체(ST1)와 제1 관통 구조체(TRS1) 사이에 강유전성 층(ferroelectric layer, FE)이 제공될 수 있다. 강유전성 층(FE)은 채널 층(SEL)을 직접 덮을 수 있다. 도 2에 나타난 평면적 관점에서, 강유전성 층(FE)은 제1 전극 구조체(ST1)의 측벽을 따라 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 제2 전극 구조체(ST2)와 제1 관통 구조체(TRS1) 사이에도 강유전성 층(FE)이 제공될 수 있다.
제2 및 제3 전극 구조체들(ST2, ST3) 사이에 제2 관통 구조체들(TRS2)이 제공될 수 있다. 제2 관통 구조체들(TRS2)은 제1 방향(D1)을 따라 배열될 수 있다. 각각의 제2 관통 구조체들(TRS2)은, 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제1 에어 갭(AG1)을 포함할 수 있다. 제2 관통 구조체(TRS2)는, 그의 양 측에 각각 제공된 한 쌍의 채널 층들(SEL)을 더 포함할 수 있다.
제2 전극 구조체(ST2)와 제2 관통 구조체(TRS2) 사이에 강유전성 층(FE)이 제공될 수 있다. 제3 전극 구조체(ST3)와 제2 관통 구조체(TRS2) 사이에 강유전성 층(FE)이 제공될 수 있다.
제1 관통 구조체들(TSR1)은 제2 전극 구조체(ST2)의 제1 측에 제공될 수 있고, 제2 관통 구조체들(TSR2)은 제2 전극 구조체(ST2)의 제2 측에 제공될 수 있다. 제1 방향(D1)을 따라 배열된 제1 관통 구조체들(TSR1)은, 앞서 도 1을 참조하여 설명한 제1 방향(D1)을 따라 교번적으로 배열된 제1 비트 및 소스 라인들(BL1, SL1)에 대응될 수 있다. 제1 방향(D1)을 따라 배열된 제2 관통 구조체들(TSR2)은, 앞서 도 1을 참조하여 설명한 제1 방향(D1)을 따라 교번적으로 배열된 제2 비트 및 소스 라인들(BL2, SL2)에 대응될 수 있다. 제2 전극 구조체(ST2)의 적층된 전극들(EL)은, 앞서 도 1을 참조하여 설명한 적층된 워드 라인들(WL)에 대응될 수 있다.
제1 관통 구조체(TSR1)는, 그에 인접하는 제2 관통 구조체(TSR2)와 제2 방향(D2)을 따라 정렬되지 않고 제1 방향(D1)으로 살짝 오프셋될 수 있다. 이는 제1 관통 구조체(TSR1)는 후술할 제1 비트 및 소스 라인들(BL1, SL1)에 연결되어야 하고, 제2 관통 구조체(TSR2)는 후술할 제2 비트 및 소스 라인들(BL2, SL2)에 연결되어야 하므로, 이들은 제1 방향(D1)을 따라 배선들간의 피치만큼 오프셋될 수 있다.
제1 전극 구조체(ST1)의 전극들(EL)과 제1 관통 구조체(TSR1) 사이에 각각 제1 내지 제3 메모리 셀들(MEC1, MEC2, MEC3)이 제공될 수 있다 (도 3a 참조). 제1 전극 구조체(ST1)와 제1 관통 구조체(TSR1) 사이의 제1 내지 제3 메모리 셀들(MEC1, MEC2, MEC3)은 순차적으로 적층되어, 제1 셀 스트링(CSTR1)을 구성할 수 있다.
제2 전극 구조체(ST2)의 전극들(EL)과 제1 관통 구조체(TSR1) 사이에 각각 제1 내지 제3 메모리 셀들(MEC1, MEC2, MEC3)이 제공될 수 있다. 제2 전극 구조체(ST2)와 제1 관통 구조체(TSR1) 사이의 제1 내지 제3 메모리 셀들(MEC1, MEC2, MEC3)은 순차적으로 적층되어, 제2 셀 스트링(CSTR2)을 구성할 수 있다.
제1 셀 스트링(CSTR1)은 제1 관통 구조체(TSR1)의 제1 측 상에 제공되고, 제2 셀 스트링(CSTR2)은 제1 관통 구조체(TSR1)의 제2 측 상에 제공될 수 있다. 제2 관통 구조체(TSR2)의 양 측에도 각각 제1 셀 스트링(CSTR1) 및 제2 셀 스트링(CSTR2)이 제공될 수 있다 (도 3b 참조).
본 발명의 일 실시예로, 각각의 제1 내지 제3 메모리 셀들(MEC1, MEC2, MEC3), 즉 단위 셀은, 전극(EL), 채널 층(SEL) 및 강유전성 층(FE)을 포함할 수 있다. 단위 셀의 전극(EL), 채널 층(SEL) 및 강유전성 층(FE)은 도 1에서 설명한 메모리 셀 트랜지스터(MCT)를 구성할 수 있다. 본 실시예의 메모리 셀 트랜지스터(MCT)는 박막 트랜지스터를 포함할 수 있다. 본 실시예의 단위 셀은, 1T (1 Transistor) 메모리 셀일 수 있다.
채널 층(SEL)은 제1 도전 필라(SLP)와 제2 도전 필라(BLP)를 서로 연결할 수 있다. 다시 말하면, 제1 에어 갭(AG1)에 의해 이격된 제1 및 제2 도전 필라들(SLP, BLP)은, 채널 층(SEL)에 의해 서로 전기적으로 연결될 수 있다. 채널 층(SEL)은 메모리 셀 트랜지스터의 바디를 구성할 수 있다. 채널 층(SEL)은 제1 도전 필라(SLP)에 연결된 소스 영역, 제2 도전 필라(BLP)에 연결된 드레인 영역 및 소스 및 드레인 영역들 사이의 채널 영역을 포함할 수 있다.
채널 층(SEL)은 반도체 물질, 비정질 산화물 반도체 및 이차원 물질 중 적어도 하나를 포함할 수 있다. 일 실시예로, 채널 층(SEL)는 폴리 실리콘, 도핑된 실리콘(Si), 실리콘 저마늄(SiGe) 및 선택적 에피택시얼 성장(SEG)으로 형성된 반도체로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
다른 실시예로, 채널 층(SEL)은 비정질 산화물 반도체를 포함할 수 있다. 구체적으로, 채널 층(SEL)은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 두 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 채널 층(SEL)은 IGZO(Indium Gallium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), Sn-IGZO, IWO, CuS2, CuSe2, WSe2, IZO, ZTO, YZO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
또 다른 실시예로, 채널 층(SEL)은 이차원 물질을 포함할 수 있다. 구체적으로, 채널 층(SEL)은 금속 칼코게나이드(metal chalcogenide), 전이금속 칼코게나이드(transition metal chalcogenide), 그래핀(graphene) 또는 포스포린(phosphorene)을 포함할 수 있다. 상기 금속 칼코게나이드 또는 전이금속 칼코게나이드는 MXy (일 예로, y는 1, 2 또는 3인 정수) 의 화학식으로 표현되는 금속 화합물일 수 있다. 상기 화학식에서, M은 금속 또는 전이금속 원자이고, 예를 들어, W, Mo, Ti, Zn 또는 Zr을 포함할 수 있다. X는 칼코겐 원자이고, 예를 들어, S, Se, O 또는 Te를 포함할 수 있다. 일 예로, 채널 층(SEL)은 그래핀, 포스포린, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ReS2, ReSe2, TiS2, TiSe2, TiTe2, ZnO, ZnS2, WO3, 및 MoO3로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다. 채널 층(SEL)은, 단일 층 구조(monolayer) 또는 2 내지 100의 층들이 적층된 다층 구조(multi-layer)를 가질 수 있다. 다층 구조는 단일 층과 그에 인접하는 다른 단일 층이 반데르발스 힘에 의해 서로 결합되어 구현될 수 있다.
채널 층(SEL)과 전극(EL) 사이에 및 강유전성 층(FE)이 개재될 수 있다. 강유전성 층(FE)은 채널 층(SEL)의 프로파일을 따라 콘포멀하게 형성될 수 있다. 강유전성 층(FE)은 제1 및 제2 도전 필라들(SLP, BLP)과 전극(EL) 사이에 인가되는 전압에 따라 다양한 분극 상태를 갖도록 구성될 수 있다. 채널 층(SEL)의 두께는 강유전성 층(FE)의 두께보다 클 수 있다. 일 예로, 강유전성 층(FE)의 두께는, 5nm 내지 20nm일 수 있다.
강유전성 층(FE)은 강유전체(ferroelectricity)를 포함할 수 있다. 강유전성 층(FE)은 강유전 특성을 갖는 Hf 화합물, 즉 Hf 기반의 산화물을 포함할 수 있다. 강유전 특성을 갖는 Hf 기반의 산화물은, Zr, Si, Al, Y, Gd, La, Sc 및 Sr로 이루어진 군에서 선택된 적어도 하나의 불순물을 더 포함할 수도 있다. 예를 들어, 강유전성 층(FE)은 HfO2, HfZnO, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO 또는 이들의 조합을 포함할 수 있다. 강유전성 층(FE)은 orthorhombic 상(phase)을 가질 수 있다. 강유전성 층(FE)은 하나의 강유전성 단일층(single layer), 2종 이상의 강유전층들이 적층된 다중층(multi-layer), 또는 강유전층과 유전층이 적층된 다중층(multi-layer)을 포함할 수 있다.
도 2 및 도 3a 내지 도 3c를 다시 참조하면, 서로 인접하는 제1 관통 구조체들(TRS1) 사이에 제2 에어 갭(AG2)이 제공될 수 있다. 제2 에어 갭(AG2)은, 제1 관통 구조체들(TRS1)이 서로 독립적으로 제어될 수 있도록, 제1 관통 구조체(TRS1)를 이웃한 제1 관통 구조체(TRS1)로부터 절연시킬 수 있다. 제2 에어 갭(AG2)은, 제1 관통 구조체(TRS1) 양 측의 제1 및 제2 셀 스트링들(CSTR1, CSTR2)과, 이웃한 제1 관통 구조체(TRS1) 양 측의 제1 및 제2 셀 스트링들(CSTR1, CSTR2)을 서로 분리시킬 수 있다. 서로 인접하는 제2 관통 구조체들(TRS2) 사이에도 제2 에어 갭(AG2)이 제공될 수 있다.
제1 에어 갭(AG1)의 상부에 제1 캐핑막(CAP1)이 제공될 수 있다. 제2 에어 갭(AG2)의 상부에 제2 캐핑막(CAP2)이 제공될 수 있다. 제1 캐핑막(CAP1)은 제1 에어 갭(AG1)을 밀폐할 수 있고, 제2 캐핑막(CAP2)은 제2 에어 갭(AG2)을 밀폐할 수 있다. 제1 및 제2 캐핑막들(CAP1, CAP2)은 서로 동일한 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 캐핑막들(CAP1, CAP2)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
제1 방향(D1)으로 서로 인접하는 제1 및 제2 도전 필라들(SLP, BLP) 사이에 제1 에어 갭(AG1) 또는 제2 에어 갭(AG2)이 제공될 수 있다. 제1 에어 갭들(AG1)과 제2 에어 갭들(AG2)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다.
제1 에어 갭(AG1)의 제2 방향(D2)으로의 폭은, 제2 에어 갭(AG2)의 제2 방향(D2)으로의 폭보다 작을 수 있다 (도 3a 및 도 3b 참조). 이는 제1 에어 갭(AG1)은 채널 층(SEL)에 의해 둘러싸인 반면, 제2 에어 갭(AG2)은 채널 층(SEL) 없이 강유전성 층(FE)에 의해 둘러싸이기 때문이다.
도 3c를 참조하면, 제1 캐핑막(CAP1)의 최소 두께(TK1)는 제2 캐핑막(CAP2)의 최소 두께(TK2)보다 작을 수 있다. 이는 제1 에어 갭(AG1)의 폭이 제2 에어 갭(AG2)의 폭보다 작기 때문에, 제1 캐핑막(CAP1)은 제2 캐핑막(CAP2)에 비해 얇게 형성되기 때문이다.
본 발명의 일 실시예로, 도 2를 참조하면, 제1 도전 필라(SLP)의 측벽의 제1 부분(PA1)은 채널 층(SEL)과 접촉할 수 있다. 제1 도전 필라(SLP)의 상기 측벽의 나머지 제2 부분(PA2)은 제2 에어 갭(AG2)과 접촉할 수 있다. 제2 도전 필라(BLP)의 측벽의 제1 부분은 채널 층(SEL)과 접촉할 수 있다. 제2 도전 필라(BLP)의 상기 측벽의 나머지 제2 부분은 제2 에어 갭(AG2)과 접촉할 수 있다.
도 2 및 도 3a 내지 도 3c를 다시 참조하면, 본 발명의 일 실시예로, 제1 관통 구조체들(TRS1)의 상면들은, 전극 구조체(ST1-ST3)의 최상부 절연막(IL)의 상면과 공면을 이룰 수 있다. 제2 관통 구조체들(TRS2)의 상면들은, 전극 구조체(ST1-ST3)의 최상부 절연막(IL)의 상면과 공면을 이룰 수 있다. 채널 층(SEL)의 최상면 및 강유전성 층(FE)의 최상면은, 전극 구조체(ST1-ST3)의 최상부 절연막(IL)의 상면과 공면을 이룰 수 있다. 제1 및 제2 캐핑막들(CAP1, CPA2) 각각의 상면은, 전극 구조체(ST1-ST3)의 최상부 절연막(IL)의 상면과 공면을 이룰 수 있다.
제1 내지 제3 전극 구조체들(ST1-ST3) 상에 제2 층간 절연막(ILD2)이 제공될 수 있다. 제2 층간 절연막(ILD2)의 상부에 제2 방향(D2)으로 평행하게 연장되는 복수개의 배선들이 제공될 수 있다. 복수개의 배선들은 제1 및 제2 비트 라인들(BL1, BL2) 및 제1 및 제2 소스 라인들(SL1, SL2)을 포함할 수 있다.
제1 소스 라인(SL1)과 제2 소스 라인(SL2)은 서로 제1 방향(D1)으로 인접할 수 있다. 제1 소스 라인(SL1)은 제1 관통 구조체(TRS1)의 제1 도전 필라(SLP)에 전기적으로 연결될 수 있다. 제2 소스 라인(SL2)은 제2 관통 구조체(TRS2)의 제1 도전 필라(SLP)에 전기적으로 연결될 수 있다.
제1 비트 라인(BL1)과 제2 비트 라인(BL2)은 서로 제1 방향(D1)으로 인접할 수 있다. 제1 비트 라인(BL1)은 제1 관통 구조체(TRS1)의 제2 도전 필라(BLP)에 전기적으로 연결될 수 있다. 제2 비트 라인(BL2)은 제2 관통 구조체(TRS2)의 제2 도전 필라(BLP)에 전기적으로 연결될 수 있다.
제1 및 제2 소스 라인들(SL1, SL2)은 콘택들(CNT)을 통해 제1 도전 필라들(SLP)에 각각 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 콘택들(CNT)을 통해 제2 도전 필라들(BLP)에 각각 연결될 수 있다.
도 2를 다시 참조하면, 제1 관통 구조체(TSR1)는, 그에 인접하는 제2 관통 구조체(TSR2)와 제1 방향(D1)으로 제1 피치(PI1)만큼 오프셋될 수 있다. 서로 인접하는 제1 및 제2 소스 라인들(SL1, SL2)간의 피치는 제2 피치(PI2)일 수 있다. 서로 인접하는 제1 및 제2 비트 라인들(BL1, BL2)간의 피치는 제2 피치(PI2)일 수 있다. 이때 제1 피치(PI1)는 제2 피치(PI2)와 실질적으로 동일할 수 있다. 일 예로, 제2 관통 구조체들(TRS2)의 제1 방향(D1)으로의 피치는 제3 피치(PI3)일 수 있다. 제1 피치(PI1)는 제3 피치(PI3)의 절반(즉, PI3/2)보다 작을 수 있다.
제2 전극 구조체(ST2)와 제1 관통 구조체(TSR1) 사이의 제2 셀 스트링(CSTR2)은, 제2 전극 구조체(ST2)와 제2 관통 구조체(TSR2) 사이의 제1 셀 스트링(CSTR1)과 제1 방향(D1)으로 제1 피치(PI1)만큼 오프셋될 수 있다. 다시 말하면, 전극(EL)의 양 측의 제1 및 제2 셀 스트링들(CSTR1, CSTR2)은, 서로 제1 방향(D1)으로 살짝 오프셋되어 배치될 수 있다.
본 실시예에 따른 3차원 반도체 메모리 소자는, 서로 인접하는 제1 및 제2 도전 필라들(SLP, BLP) 사이에 에어 갭(AG1, AG2)이 제공될 수 있다. 에어 갭(AG1, AG2)은 공기로서 유전율이 매우 낮으므로, 제1 및 제2 도전 필라들(SLP, BLP) 사이의 커플링을 크게 낮출 수 있다. 결과적으로 에어 갭(AG1, AG2)을 통해 반도체 소자의 전기적 특성이 향상될 수 있다.
본 실시예에 따른 3차원 반도체 메모리 소자는, 제1 방향(D1)으로 연장되는 전극(EL)이 선폭의 변화 없이 라인 형태로 제1 방향(D1)으로 배열된 셀 스트링들을 연결할 수 있다. 다시 말하면, 전극(EL)의 선폭이 일정하고 크게 유지되므로, 전극(EL)의 저항이 감소할 수 있다. 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3a의 M 영역을 확대한 단면도이다. 도 3a 및 도 4를 참조하면, 본 발명에 따른 메모리 셀(MEC1-MEC3)은 도전 필라(SLP, BLP), 강유전성 층(FE), 채널 층(SEL) 및 전극(EL)을 포함할 수 있다. 강유전성 층(FE)과 채널 층(SEL)은, 도전 필라(SLP, BLP)와 전극(EL) 사이에 개재될 수 있다.
도전 필라(SLP, BLP)는 채움 금속(FMF)과 배리어 금속(BMF)을 포함할 수 있다. 배리어 금속(BMF)은 채움 금속(FMF)과 채널 층(SEL) 사이에 개재될 수 있다. 채움 금속(FMF)은 저저항 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있고, 배리어 금속(BMF)은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등)을 포함할 수 있다. 만약 채널 층(SEL)이 반도체 물질(예를 들어, 실리콘)을 포함할 경우, 배리어 금속(BMF)과 채널 층(SEL) 사이에 금속-실리사이드 층이 더 제공될 수 있다.
앞서 설명한 바와 같이, 강유전성 층(FE)은 하나의 강유전성 단일층일 수 있으나, 도 4에 나타난 바와 같이 강유전성 층(FE)은 적어도 두 개 층들이 적층된 다중층일 수 있다. 예를 들어, 강유전성 층(FE)은 제1 층(FE1) 및 제2 층(FE2)을 포함할 수 있다.
일 실시예로, 제1 층(FE1) 및 제2 층(FE2)은 모두 강유전체를 포함할 수 있다. 다른 실시예로, 제1 층(FE1) 및 제2 층(FE2) 중 하나는 강유전체를 포함하고, 나머지 하나는 상유전체를 포함할 수 있다. 상기 상유전체는 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 상유전체는 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
일 실시예로, 제1 층(FE1) 및 제2 층(FE2)은 서로 동일한 물질을 포함할 수 있다. 그럼에도 제1 층(FE1)은 강유전체 특성을 갖지만, 제2 층(FE2)은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 제1 층(FE1) 및 제2 층(FE2)이 모두 하프늄 산화물을 포함할 경우, 제1 층(FE1)에 포함된 하프늄 산화물의 결정 구조는 제2 층(FE2)에 포함된 하프늄 산화물의 결정 구조와 다를 수 있다. 제1 층(FE1)은 강유전체 특성을 갖는 두께를 가질 수 있다. 예를 들어, 제1 층(FE1)의 두께는 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
다른 실시예로, 제1 층(FE1) 및 제2 층(FE2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 층(FE1)은 하프늄 산화물을 포함할 수 있고, 제2 층(FE2)은 알루미늄 산화물을 포함할 수 있다.
또 다른 실시예로, 제1 층(FE1) 및 제2 층(FE2)은 복수개로 제공되어, 교번적으로 적층될 수 있다. 교번적으로 적층된 복수개의 제1 및 제2 층들(FE1, FE2)이 하나의 강유전성 층(FE)을 구성할 수 있다.
도 5, 7, 9, 11, 13 및 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 8, 10, 12, 14a 및 16a는 각각 도 5, 7, 9, 11, 13 및 15의 A-A'선에 따른 단면도들이다. 도 14b 및 16b는 각각 도 13 및 15의 B-B'선에 따른 단면도들이다. 도 16c는 도 15의 C-C'선에 따른 단면도이다.
도 5 및 도 6을 참조하면, 기판(SUB) 상에 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1)은 식각 정지막으로 기능할 수 있다. 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(ILD1)은 생략될 수도 있다.
제1 층간 절연막(ILD1) 상에 전극 구조체(ST)가 형성될 수 있다. 전극 구조체(ST)를 형성하는 것은, 제1 층간 절연막(ILD1) 상에 절연막들(IL) 및 전극들(EL)을 교번적으로 적층하는 것을 포함할 수 있다. 절연막들(IL)은 실리콘(Si) 기반의 절연 물질로 형성될 수 있고, 전극들(EL)은 도핑된 반도체 물질, 금속, 도전성 금속질화물 및 금속-반도체 화합물 중 적어도 하나로 형성될 수 있다.
전극 구조체(ST)를 패터닝하여, 제1 방향(D1)으로 연장되는 복수개의 전극 구조체들(ST1-ST3)을 형성할 수 있다. 복수개의 전극 구조체들(ST1-ST3)은 제2 방향(D2)으로 순차적으로 배열된 제1 내지 제3 전극 구조체들(ST1, ST2, ST3)을 포함할 수 있다.
제1 내지 제3 전극 구조체들(ST1, ST2, ST3)을 형성하는 것은, 전극 구조체(ST)를 이방성 식각하여 전극 구조체(ST)를 관통하는 트렌치들(TR)을 형성하는 것을 포함할 수 있다. 트렌치들(TR)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 트렌치들(TR)은 제1 층간 절연막(ILD1)을 노출할 수 있다. 다시 말하면, 제1 층간 절연막(ILD1)이 상기 이방성 식각 공정의 식각 정지막으로 사용될 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2)은 트렌치(TR)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 제2 및 제3 전극 구조체들(ST2, ST3)은 트렌치(TR)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
도 7 및 도 8을 참조하면, 트렌치(TR) 내에 강유전성 층(FE)이 콘포멀하게 형성될 수 있다. 강유전성 층(FE)은 제1 내지 제3 전극 구조체들(ST1, ST2, ST3) 각각의 측벽을 직접 덮도록 형성될 수 있다. 강유전성 층(FE)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)과 같은 증착 공정을 이용하여 형성될 수 있다. 일 예로, 강유전성 층(FE)은 강유전 특성을 갖는 Hf 기반의 화합물로 형성될 수 있다.
트렌치(TR) 내에 제1 희생막(SFL1)이 형성될 수 있다. 제1 희생막(SFL1)은 강유전성 층(FE) 상에 형성될 수 있다. 제1 희생막(SFL1)을 형성하는 것은, 제1 내지 제3 전극 구조체들(ST1, ST2, ST3) 상에 트렌치(TR)를 채우는 희생층을 형성하는 것, 및 제1 내지 제3 전극 구조체들(ST1, ST2, ST3)의 상면들이 노출될 때까지 상기 희생층을 평탄화하는 것을 포함할 수 있다.
제1 희생막(SFL1)은 절연막들(IL)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 제1 희생막(SFL1)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 희생막(SFL1)은 실리콘 질화막으로 형성될 수 있다.
도 9 및 도 10을 참조하면, 제1 희생막(SFL1)을 관통하는 셀 오픈 홀들(CRO1, CRO2)이 형성될 수 있다. 셀 오픈 홀들(CRO1, CRO2)을 형성하는 것은, 제1 희생막(SFL1) 상에 개구부들을 갖는 마스크 막을 형성하는 것, 및 상기 마스크 막을 식각 마스크로 제1 희생막(SFL1)을 이방성 식각하는 것을 포함할 수 있다.
셀 오픈 홀들(CRO1, CRO2)은, 제1 및 제2 전극 구조체들(ST1, ST2) 사이의 제1 희생막(SFL1)을 관통하는 제1 셀 오픈 홀들(CRO1) 및 제2 및 제3 전극 구조체들(ST2, ST3) 사이의 제1 희생막(SFL1)을 관통하는 제2 셀 오픈 홀들(CRO2)을 포함할 수 있다. 제1 셀 오픈 홀들(CRO1)은 제1 및 제2 전극 구조체들(ST1, ST2) 사이에서 제1 방향(D1)으로 배열될 수 있다. 제2 셀 오픈 홀들(CRO2)은 제2 및 제3 전극 구조체들(ST2, ST3) 사이에서 제1 방향(D1)으로 배열될 수 있다.
제1 셀 오픈 홀(CRO1)은, 그에 인접하는 제2 셀 오픈 홀(CRO2)과 정렬되지 않고 살짝 오프셋 되도록 형성될 수 있다. 예를 들어, 제1 셀 오픈 홀(CRO1)은, 그에 인접하는 제2 셀 오픈 홀(CRO2)에 비해 제1 방향(D1)으로 살짝 오프셋될 수 있다. 평면적 관점에서, 제1 및 제2 셀 오픈 홀들(CRO1, CRO2)은 지그재그 형태로 배열될 수 있다.
도 11 및 도 12를 참조하면, 각각의 제1 및 제2 셀 오픈 홀들(CRO1, CRO2) 내에 채널 층(SEL)이 콘포멀하게 형성될 수 있다. 채널 층(SEL)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)과 같은 증착 공정을 이용하여 형성될 수 있다. 채널 층(SEL)은 반도체 물질, 비정질 산화물 반도체 및 이차원 물질 중 적어도 하나로 형성될 수 있다. 예를 들어, 채널 층(SEL)은 IGZO와 같은 비정질 산화물 반도체로 형성될 수 있다.
각각의 제1 및 제2 셀 오픈 홀들(CRO1, CRO2) 내에 제2 희생막(SFL2)이 형성될 수 있다. 제2 희생막(SFL2)은 채널 층(SEL) 상에 형성될 수 있다. 제2 희생막(SFL2)을 형성하는 것은, 제1 내지 제3 전극 구조체들(ST1, ST2, ST3) 상에 제1 및 제2 셀 오픈 홀들(CRO1, CRO2)을 채우는 희생층을 형성하는 것, 및 제1 내지 제3 전극 구조체들(ST1, ST2, ST3)의 상면들이 노출될 때까지 상기 희생층을 평탄화하는 것을 포함할 수 있다. 제2 희생막(SFL2)은 제1 희생막(SFL1)과 동일한 물질을 포함할 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 하나의 셀 오픈 홀(CRO1, CRO2)을 관통하는 한 쌍의 제1 도전 필라(SLP) 및 제2 도전 필라(BLP)가 형성될 수 있다. 제1 도전 필라(SLP) 및 제2 도전 필라(BLP) 사이에는 제2 희생막(SFL2)이 잔류할 수 있다.
제1 및 제2 도전 필라들(SLP, BLP)을 형성하는 것은, 강유전성 층(FE) 및 채널 층(SEL)을 관통하는 관통 홀들을 형성하는 것 및 상기 관통 홀들 내에 도전 물질을 채우는 것을 포함할 수 있다. 도 13에 나타난 바와 같이, 제1 및 제2 도전 필라들(SLP, BLP)에 의해 채널 층(SEL) 및 강유전성 층(FE)이 제1 셀 스트링(CSTR1)과 제2 셀 스트링(CSTR2)으로 노드 분리될 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 사이의 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제2 희생막(SFL2)은 제1 관통 구조체(TRS1)를 형성할 수 있다. 제1 및 제2 전극 구조체들(ST1, ST2) 사이의 제1 관통 구조체들(TRS1)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 제1 관통 구조체들(TRS1)은 제1 희생막(SFL1)을 사이에 두고 서로 이격될 수 있다.
제2 및 제3 전극 구조체들(ST2, ST3) 사이의 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제2 희생막(SFL2)은 제2 관통 구조체(TRS2)를 형성할 수 있다. 제2 및 제3 전극 구조체들(ST2, ST3) 사이의 제2 관통 구조체들(TRS2)은 제1 방향(D1)으로 배열될 수 있다. 서로 인접하는 제2 관통 구조체들(TRS2)은 제1 희생막(SFL1)을 사이에 두고 서로 이격될 수 있다.
본 발명의 일 실시예로, 도 13을 참조하면, 제1 도전 필라(SLP)의 측벽의 제1 부분(PA1)은 채널 층(SEL)과 접촉하도록 형성될 수 있다. 제1 도전 필라(SLP)의 상기 측벽의 나머지 제2 부분(PA2)은 제1 희생막(SFL1)과 접촉하도록 형성될 수 있다.
도 15, 도 16a, 도 16b 및 도 16c를 참조하면, 제1 및 제2 희생막들(SFL1, SFL2)이 선택적으로 모두 제거될 수 있다. 제1 희생막들(SFL1)이 제거됨으로써, 제2 에어 갭들(AG2)이 각각 형성될 수 있다. 제2 희생막들(SFL2)이 제거됨으로써, 제1 에어 갭들(AG1)이 각각 형성될 수 있다.
제1 및 제2 전극 구조체들(ST1, ST2) 사이의 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제1 에어 갭(AG1)은, 제1 관통 구조체(TRS1)를 형성할 수 있다. 제2 및 제3 전극 구조체들(ST2, ST3) 사이의 제1 도전 필라(SLP), 제2 도전 필라(BLP) 및 이들 사이의 제1 에어 갭(AG1)은, 제2 관통 구조체(TRS2)를 형성할 수 있다.
서로 인접하는 제1 관통 구조체들(TRS1)은 제2 에어 갭(AG2)을 사이에 두고 서로 이격될 수 있다. 서로 인접하는 제2 관통 구조체들(TRS2)은 제2 에어 갭(AG2)을 사이에 두고 서로 이격될 수 있다.
본 발명의 일 실시예로, 도 15을 참조하면, 제1 도전 필라(SLP)의 측벽의 제1 부분(PA1)은 채널 층(SEL)과 접촉하도록 형성될 수 있다. 제1 도전 필라(SLP)의 상기 측벽의 나머지 제2 부분(PA2)은 제2 에어 갭(AG2)과 접촉하도록 형성될 수 있다. 이는 제1 희생막(SFL1)이 제거된 영역에 제2 에어 갭(AG2)이 정의되기 때문이다.
제1 에어 갭들(AG1) 각각의 상부에 제1 캐핑막(CAP1)이 형성될 수 있다. 제1 캐핑막(CAP1)은 제1 에어 갭(AG1)을 외부로부터 밀폐할 수 있다. 제2 에어 갭들(AG2) 각각의 상부에 제2 캐핑막(CAP2)이 형성될 수 있다. 제2 캐핑막(CAP2)은 제2 에어 갭(AG2)을 외부로부터 밀폐할 수 있다.
제1 및 제2 캐핑막들(CAP1, CAP2)은 함께 형성될 수 있다. 제1 및 제2 캐핑막들(CAP1, CAP2)을 형성하는 것은, 제1 및 제2 에어 갭들(AG1, AG2) 상에 스텝 커버리지가 매우 큰 증착 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 에어 갭들(AG1, AG2) 상에 절연 물질을 의도적으로 오버 행(또는 병목(bottle neck))이 크게 형성되도록 증착할 수 있다. 이로써 제1 및 제2 에어 갭들(AG1, AG2)의 상부를 캐핑하는 제1 및 제2 캐핑막들(CAP1, CAP2)이 각각 형성될 수 있다.
도 16c를 참조하면, 제1 및 제2 캐핑막들(CAP1, CAP2)은 서로 다른 최소 두께로 형성될 수 있다. 예를 들어, 제1 캐핑막(CAP1)의 최소 두께(TK1)는 제2 캐핑막(CAP2)의 최소 두께(TK2)보다 작도록 형성될 수 있다.
도 2 및 도 3a 내지 도 3c를 다시 참조하면, 제1 내지 제3 전극 구조체들(ST1-ST3) 상에 제2 층간 절연막(ILD2)이 형성될 수 있다. 제2 층간 절연막(ILD2)의 상부에 제2 방향(D2)으로 연장되는 복수개의 배선들이 형성될 수 있다. 복수개의 배선들은 제1 및 제2 비트 라인들(BL1, BL2) 및 제1 및 제2 소스 라인들(SL1, SL2)을 포함할 수 있다. 제1 소스 및 비트 라인들(SL1, BL1)과 제1 관통 구조체(TRS1)를 전기적으로 연결하는 콘택들(CNT)이 형성될 수 있다. 제2 소스 및 비트 라인들(SL2, BL2)과 제2 관통 구조체(TRS2)를 전기적으로 연결하는 콘택들(CNT)이 형성될 수 있다.
후술할 실시예들에서는, 앞서 도 2, 도 3a 내지 도 3c, 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 17는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 18a는 도 17의 A-A'선에 따른 단면도이다. 도 18b는 도 17의 B-B'선에 따른 단면도이다. 도 18c는 도 17의 C-C'선에 따른 단면도이다. 도 17 및 도 18a 내지 도 18c를 참조하면, 제1 에어 갭(AG1)을 둘러싸는 제1 스페이서막(LKL1)이 제공될 수 있다. 제2 에어 갭(AG2)을 둘러싸는 제2 스페이서막(LKL2)이 제공될 수 있다.
제1 스페이서막(LKL1)은 관통 구조체(TRS1, TRS2)의 제1 및 제2 도전 필라들(SLP, BLP) 사이에 개재될 수 있다. 제1 스페이서막(LKL1)은, 관통 구조체(TRS1, TRS2)의 제1 및 제2 도전 필라들(SLP, BLP) 사이의 공간을 콘포멀하게 채움으로써, 제1 에어 갭(AG1)이 보다 안정적으로 형성될 수 있도록 할 수 있다. 다시 말하면, 제1 스페이서막(LKL1)에 의해 제1 캐핑막(CAP1)이 제1 에어 갭(AG1)의 상부에만 선택적으로 형성될 수 있다.
제2 스페이서막(LKL2)은 서로 인접하는 관통 구조체들(TRS1, TRS2) 사이에 개재될 수 있다. 제2 스페이서막(LKL2)은, 서로 인접하는 관통 구조체들(TRS1, TRS2) 사이의 공간을 콘포멀하게 채움으로써, 제2 에어 갭(AG2)이 보다 안정적으로 형성될 수 있도록 할 수 있다. 다시 말하면, 제2 스페이서막(LKL2)에 의해 제2 캐핑막(CAP2)이 제2 에어 갭(AG2)의 상부에만 선택적으로 형성될 수 있다.
본 발명의 일 실시예로, 도 17를 참조하면, 제1 도전 필라(SLP)의 측벽의 제1 부분(PA1)은 채널 층(SEL)과 접촉할 수 있다. 제1 도전 필라(SLP)의 상기 측벽의 나머지 제2 부분(PA2)은 제2 스페이서막(LKL2)과 접촉할 수 있다.
제1 및 제2 스페이서막들(LKL1, LKL2)은 저유전 물질을 포함할 수 있다. 제1 및 제2 스페이서막들(LKL1, LKL2)의 유전 상수는 1.8 내지 2.5일 수 있다. 예를 들어, 제1 및 제2 스페이서막들(LKL1, LKL2)은 SiO, SiOC, SiON, SiOCN 및 SiOCH으로 이루어진 군에서 선택된 적어도 하나의 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 다공성일 수 있다.
도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 20은 도 19의 A-A'선에 따른 단면도이다. 도 19 및 도 20을 참조하면, 관통 구조체(TRS1, TRS2)의 제1 및 제2 도전 필라들(SLP, BLP) 사이의 간격은, 서로 인접하는 관통 구조체들(TRS1, TRS2) 사이의 간격과 다를 수 있다. 예를 들어, 제1 관통 구조체(TRS1)의 제1 및 제2 도전 필라들(SLP, BLP)간의 간격은 제4 피치(PI4)일 수 있다. 제1 관통 구조체(TRS1)의 제2 도전 필라(BLP)와 그에 인접하는 다른 제1 관통 구조체(TRS1)의 제1 도전 필라(SLP)간의 간격은 제5 피치(PI5)일 수 있다. 제4 피치(PI4)는 제5 피치(PI5)보다 작을 수 있다.
제1 관통 구조체(TRS1)의 제1 및 제2 도전 필라들(SLP, BLP) 사이에는 제1 스페이서막(LKL1)이 제공될 수 있다. 제1 관통 구조체(TRS1)의 제1 및 제2 도전 필라들(SLP, BLP) 사이에는 제1 에어 갭(AG1) 및 제1 캐핑막(CAP1)이 생략될 수 있다. 이는 제1 관통 구조체(TRS1)의 제1 및 제2 도전 필라들(SLP, BLP) 사이의 간격(PI4)이 상대적으로 작아짐으로써, 제1 스페이서막(LKL1)이 제1 및 제2 도전 필라들(SLP, BLP) 사이의 공간을 완전히 채울 수 있다. 반면 서로 인접하는 제1 관통 구조체들(TRS1)사이에는 제2 스페이서막(LKL2), 제2 에어 갭(AG2) 및 제2 캐핑막(CAP2)이 제공될 수 있다.
도 21, 도 22 및 도 23 각각은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 단면도이다.
도 21을 참조하면, 기판(SUB) 상에 주변 회로 층(PER)이 제공될 수 있다. 주변 회로 층(PER)은, 기판(SUB)과 제1 층간 절연막(ILD1) 사이에 개재될 수 있다. 다시 말하면 주변 회로 층(PER)은, 전극 구조체들(ST1-ST3)로 구성된 메모리 셀 어레이 아래에 제공될 수 있다. 본 실시예에 따른 반도체 메모리 소자는 COP (Cell on Peri) 구조를 가질 수 있다.
주변 회로 층(PER)은, 기판(SUB) 상의 복수개의 주변 트랜지스터들(PTR) 및 주변 배선들(33)을 포함할 수 있다. 주변 트랜지스터들(PTR) 및 주변 배선들(33)은 층간 절연막(50)에 의해 덮일 수 있다. 주변 배선들(33)은 주변 트랜지스터들(PTR) 상에 제공되어, 콘택들(31)을 통해 주변 트랜지스터들(PTR)과 연결될 수 있다.
일 실시예로, 주변 회로 층(PER)은 메모리 셀들(MEC1-MEC3)과 전기적으로 연결되는 센스 증폭기들(sense amplifier), 로우 디코더들(row decoder) 및/또는 서브 워드 라인 드라이버들(sub-word line driver)을 포함할 수 있다.
도 22를 참조하면, 전극 구조체들(ST1-ST3)로 구성된 메모리 셀 어레이 상에 주변 회로 층(PER) 및 상부 기판(USUB)이 제공될 수 있다. 주변 회로 층(PER)에 대한 설명은 앞서 도 21을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 본 실시예에 따른 반도체 메모리 소자는 C2C(chip to chip) 구조일 수 있다.
주변 회로 층(PER)이 기판(SUB)을 마주보도록 제공될 수 있다. 다시 말하면, 상부 기판(USUB)은 최상부에 위치하여 외부에 노출될 수 있다. 메모리 셀 어레이 층의 최상부에 상부 배선들(UIL) 및 하부 본딩 메탈들(LBM)이 제공될 수 있다. 하부 본딩 메탈들(LBM)은 상부 배선들(UIL) 상에 각각 제공될 수 있다. 상부 배선들(UIL)은, 제1 비트 및 소스 라인들(BL1, SL1) 및 제2 비트 및 소스 라인들(BL2, SL2)보다 위의 최상위 금속층에 제공될 수 있다.
주변 회로 층(PER)의 최하부에 상부 본딩 메탈들(UBM)이 제공될 수 있다. 상부 본딩 메탈들(UBM)은 주변 배선들(33)과 각각 연결될 수 있다. 각각의 하부 본딩 메탈들(LBM)은 그에 대응하는 상부 본딩 메탈(UBM)과 금속 본딩 방식에 의해 서로 연결될 수 있다. 예를 들어, 상기 금속 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 하부 본딩 메탈(LBM)과 상부 본딩 메탈(UBM)이 서로 연결됨으로써, 메모리 셀들(MEC1-MEC3)과 주변 회로 층(PER)이 서로 연결될 수 있다.
도 23을 참조하면, 기판(SUB)의 주변 영역 상에 주변 회로 층(PER)이 제공될 수 있다. 주변 회로 층(PER)은, 전극 구조체들(ST1-ST3)로 구성된 메모리 셀 어레이의 옆에 배치될 수 있다. 주변 회로 층(PER)에 대한 설명은 앞서 도 21을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제1 비트 및 소스 라인들(BL1, SL1) 및 제2 비트 및 소스 라인들(BL2, SL2)은 메모리 셀 어레이에서 주변 회로 층(PER) 상으로 연장될 수 있다. 주변 회로 층(PER)의 주변 배선(33)은, 관통 비아(TV)를 통해 라인들(BL1, SL1, BL2, SL2)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상의 제1 관통 구조체들, 상기 제1 관통 구조체들은 제1 방향을 따라 배열되고;
상기 제1 관통 구조체들에 인접하며, 상기 제1 관통 구조체들을 따라 상기 제1 방향으로 수평하게 연장되는 전극; 및
상기 전극과 상기 제1 관통 구조체들 사이에 개재된 강유전성 층을 포함하되,
각각의 상기 제1 관통 구조체들은:
상기 제1 방향으로 서로 이격된 제1 도전 필라 및 제2 도전 필라;
상기 제1 도전 필라의 측벽으로부터 상기 제2 도전 필라의 측벽까지 연장되는 채널 층, 상기 채널 층은 상기 강유전성 층과 상기 제1 및 제2 도전 필라들 사이에 개재되고; 및
상기 제1 방향으로 서로 이격된 상기 제1 및 제2 도전 필라들 사이에 정의된 제1 에어 갭을 포함하며,
서로 인접하는 상기 제1 관통 구조체들 사이에 제2 에어 갭이 정의되는, 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 제1 에어 갭의 상부에 선택적으로 제공되어, 상기 제1 에어 갭을 밀폐하는 제1 캐핑막; 및
상기 제2 에어 갭의 상부에 선택적으로 제공되어, 상기 제2 에어 갭을 밀폐하는 제2 캐핑막을 더 포함하는 3차원 반도체 메모리 소자. - 제2항에 있어서,
상기 제1 캐핑막의 최소두께와 상기 제2 캐핑막의 최소두께는 서로 다른, 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 제1 에어 갭의 제2 방향으로의 폭과, 상기 제2 에어 갭의 상기 제2 방향으로의 폭은 서로 다른, 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 채널 층은, 반도체 물질, 비정질 산화물 반도체 및 이차원 물질 중 하나를 포함하는 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 강유전성 층은, Zr, Si, Al, Y, Gd, La, Sc 및 Sr로 이루어진 군에서 선택된 적어도 하나의 불순물을 함유하는 Hf 기반의 산화물을 포함하는 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 강유전성 층은, 순차적으로 적층된 제1 층 및 제2 층을 포함하고,
상기 제1 및 제2 층들 중 하나는 강유전체를 포함하며,
상기 제1 및 제2 층들 중 다른 하나는 상유전체를 포함하는 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 전극을 사이에 두고 상기 제1 관통 구조체들로부터 제2 방향으로 이격된 제2 관통 구조체들를 더 포함하되,
상기 제2 관통 구조체들은 상기 제1 방향을 따라 배열되고,
각각의 상기 제1 관통 구조체들은, 그에 인접하는 상기 제2 관통 구조체로부터 상기 제1 방향으로 오프셋된 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 제1 에어 갭을 둘러싸는 제1 스페이서막; 및
상기 제2 에어 갭을 둘러싸는 제2 스페이서막을 더 포함하되,
상기 제1 및 제2 스페이서막들은 1.8 내지 2.5의 유전 상수를 갖는, 3차원 반도체 메모리 소자. - 제1항에 있어서,
상기 기판 상의 주변 회로 층; 및
상기 주변 회로 층과 상기 제1 관통 구조체들 사이의 층간 절연막을 더 포함하되,
상기 주변 회로 층은 주변 트랜지스터들을 포함하는 3차원 반도체 메모리 소자.
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