KR20240012975A - 강유전체 트랜지스터를 포함하는 3 차원 반도체 소자 - Google Patents

강유전체 트랜지스터를 포함하는 3 차원 반도체 소자 Download PDF

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KR20240012975A
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Abstract

3 차원 반도체 소자는 플레이트 공통 소스 라인과, 상기 플레이트 공통 소스 라인 상에 배치되고 수직 공간을 사이에 두고 서로 이격된 제1 워드 라인 및 제2 워드 라인과, 상기 수직 공간에서 수직 방향으로 길게 연장된 채널 패턴과, 상기 채널 패턴과 상기 제1 워드 라인과의 사이에 개재된 제1 부분과, 상기 채널 패턴과 상기 제2 워드 라인과의 사이에 개재된 제2 부분과, 상기 플레이트 공통 소스 라인에 접하는 제3 부분을 포함하는 강유전층과, 상기 수직 공간 내에서 상기 채널 패턴에 접하고, 제1 수평 방향에서 제1 폭을 가지는 비트 라인과, 상기 수직 공간 내의 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함한다.

Description

강유전체 트랜지스터를 포함하는 3 차원 반도체 소자 {Three-dimensional semiconductor device including ferroelectric cell array}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 강유전체 트랜지스터를 포함하는 3 차원 반도체 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 3 차원적으로 배열되는 메모리 셀들을 구비하는 3 차원 반도체 소자들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 강유전체 트랜지스터를 포함하는 3 차원 구조의 셀 어레이의 미세화 및 고집적화에 유리한 구조를 가지며, 상기 셀 어레이에서 수직 방향으로 오버랩되는 셀들의 적층 수가 증가하여도 신뢰성 및 집적도를 향상시킬 수 있는 구조를 가지는 3 차원 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 3 차원 반도체 소자는 플레이트 공통 소스 라인과, 상기 플레이트 공통 소스 라인 상에 배치되고 수직 공간을 사이에 두고 서로 이격된 제1 워드 라인 및 제2 워드 라인과, 상기 수직 공간에서 수직 방향으로 길게 연장된 채널 패턴과, 상기 채널 패턴과 상기 제1 워드 라인과의 사이에 개재된 제1 부분과, 상기 채널 패턴과 상기 제2 워드 라인과의 사이에 개재된 제2 부분과, 상기 플레이트 공통 소스 라인에 접하는 제3 부분을 포함하는 강유전층과, 상기 수직 공간 내에서 상기 채널 패턴에 접하고, 제1 수평 방향에서 제1 폭을 가지는 비트 라인과, 상기 수직 공간 내의 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 3 차원 반도체 소자는 플레이트 공통 소스 라인과, 상기 플레이트 공통 소스 라인의 제1 영역 위에서 수직 방향으로 서로 오버랩되어 있고 제1 수평 방향으로 길게 연장된 복수의 제1 워드 라인과, 상기 플레이트 공통 소스 라인의 상기 제1 영역으로부터 상기 제1 수평 방향에 수직인 제2 수평 방향으로 이격된 상기 플레이트 공통 소스 라인의 제2 영역 위에서 상기 수직 방향으로 서로 오버랩되어 있고 상기 제1 수평 방향으로 길게 연장된 복수의 제2 워드 라인과, 상기 복수의 제1 워드 라인과 상기 복수의 제2 워드 라인과의 사이에서 상기 수직 방향으로 연장된 수직 공간을 한정하는 절연 블록과, 상기 수직 공간에서 수직 방향으로 길게 연장된 채널 패턴과, 상기 채널 패턴과 상기 복수의 제1 워드 라인과의 사이에 개재된 제1 부분과, 상기 채널 패턴과 상기 복수의 제2 워드 라인과의 사이에 개재된 제2 부분과, 상기 플레이트 공통 소스 라인에 접하는 제3 부분을 포함하는 강유전층과, 상기 수직 공간 내에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 제1 폭을 가지는 비트 라인과, 상기 수직 공간 내의 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 3 차원 반도체 소자는 복수의 트랜지스터와 상기 복수의 트랜지스터에 연결된 복수의 배선 구조물을 포함하는 주변 회로 구조물과, 상기 주변 회로 구조물을 덮는 플레이트 공통 소스 라인과, 상기 플레이트 공통 소스 라인 상에서 제1 수평 방향을 따라 평행하게 배치되고, 수직 방향으로 서로 오버랩되어 있는 복수의 워드 라인과, 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인의 양 측에 각각 배치되고 방향에서 상기 복수의 워드 라인의 양 측에서 상기 수직 방향으로 연장된 복수의 수직 공간을 한정하는 복수의 절연 블록과, 상기 복수의 수직 공간에 배치된 복수의 셀 구조물을 포함하고, 상기 복수의 셀 구조물 각각은 상기 수직 방향으로 길게 연장된 실린더 형상을 가지는 채널 패턴과, 상기 채널 패턴과 상기 복수의 워드 라인과의 사이에 개재된 부분과, 상기 플레이트 공통 소스 라인에 접하는 부분을 포함하는 강유전층과, 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 제1 폭을 가지는 비트 라인과, 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함한다.
본 발명의 기술적 사상에 의한 3 차원 반도체 소자는 수직 방향으로 오버랩되는 강유전체 트랜지스터들이 공유하는 비트 라인 및 소스 라인의 형성시 공정 단가를 증가시키기 않고 단순화된 공정으로 상기 비트 라인과 상기 소스 라인을 전기적으로 분리할 수 있는 구조를 가진다. 본 발명의 기술적 사상에 의한 3 차원 반도체 소자는 강유전체 트랜지스터를 포함하는 3 차원 구조의 셀 어레이의 미세화 및 고집적화에 유리한 구조를 가지며, 상기 셀 어레이에서 수직 방향으로 오버랩되는 셀들의 적층 수가 증가하여도 신뢰성 및 집적도를 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 도면들로서, 도 1a는 도 1b 및 도 1c의 제1 수직 레벨에서의 구성을 도시한 평면도이고, 도 1b는 도 1a의 X1 - X1' 선 단면도이고, 도 1c는 도 1a의 Y1 - Y1' 선 단면도이고, 도 1d는 도 1a의 일부 확대 평면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 도면들로서, 도 2a는 도 2b의 제1 수직 레벨에서의 구성을 도시한 평면도이고, 도 2b는 도 2a의 X1 - X1' 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 14b는 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 상기 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 X1 - X1' 선 단면도이고, 도 7c, 도 8c, 도 9c, 도 10c, 및 도 11c는 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a의 Y1 - Y1' 선 단면도이다.
도 15a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 15a 및 도 16a는 상기 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 15b 및 도 16b는 도 15a 및 도 16a의 X1 - X1' 선 단면도이다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단도면들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자(100)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 1a는 도 1b 및 도 1c의 제1 수직 레벨(LV1)에서의 구성을 도시한 평면도이다. 도 1b는 도 1a의 X1 - X1' 선 단면도이다. 도 1c는 도 1a의 Y1 - Y1' 선 단면도이다. 도 1d는 도 1a에서 "EX1"으로 표시한 부분의 일부 확대 평면도이다.
도 1a 내지 도 1d를 참조하면, 3 차원 반도체 소자(100)는 플레이트 공통 소스 라인(110)과, 플레이트 공통 소스 라인(110) 상에 배치된 복수의 워드 라인(WL)을 포함할 수 있다. 복수의 워드 라인(WL)은 각각 제1 수평 방향(X 방향)으로 길게 연장되고 서로 평행하게 배치될 수 있다.
복수의 워드 라인(WL)은 플레이트 공통 소스 라인(110) 상에서 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수 그룹의 워드 라인(WL)을 포함할 수 있다. 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수의 워드 라인(WL) 각각의 사이에는 분리 절연막(122)이 개재될 수 있다. 복수의 워드 라인(WL) 각각의 저면 및 상면은 분리 절연막(122)으로 덮일 수 있다. 분리 절연막(122)은 실리콘 산화막으로 이루어질 수 있다.
복수의 워드 라인(WL)은 플레이트 공통 소스 라인(110) 상의 서로 다른 영역에 배치된 복수의 제1 워드 라인(WL1), 복수의 제2 워드 라인(WL2), 및 복수의 제3 워드 라인(WL3)을 포함할 수 있다. 복수의 제1 워드 라인(WL1)은 플레이트 공통 소스 라인(110)의 제1 영역 위에서 수직 방향(Z 방향)으로 서로 오버랩되어 있고, 복수의 제2 워드 라인(WL2)은 플레이트 공통 소스 라인(110)의 제2 영역 위에서 수직 방향(Z 방향)으로 서로 오버랩되어 있고, 복수의 제3 워드 라인(WL3)은 플레이트 공통 소스 라인(110)의 제3 영역 위에서 수직 방향(Z 방향)으로 서로 오버랩되어 있을 수 있다. 플레이트 공통 소스 라인(110)의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역은 플레이트 공통 소스 라인(110)에 포함된 서로 다른 영역들로서, 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)으로 서로 이격된 영역들일 수 있다. 제2 수평 방향(Y 방향)에서 복수의 제2 워드 라인(WL2)은 복수의 제1 워드 라인(WL1)을 중심으로 복수의 제3 워드 라인(WL3)의 반대측에 배치될 수 있다.
플레이트 공통 소스 라인(110)은 도핑된 폴리실리콘, Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 복수의 워드 라인(WL)은 W, Al, Cu, Co, Mo, Ti, Ta, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 제1 워드 라인(WL1)과 복수의 제2 워드 라인(WL2)과의 사이, 및 복수의 제1 워드 라인(WL1)과 복수의 제3 워드 라인(WL3)과의 사이에는 각각 복수의 수직 공간(VCH)을 한정하는 절연 블록(126)이 배치될 수 있다. 절연 블록(126)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 수직 공간(VCH)에는 복수의 셀 구조물(CS)이 배치될 수 있다. 복수의 셀 구조물(CS)은 각각 수직 공간(VCH)에서 수직 방향(Z 방향)으로 길게 연장되고 절연 블록(126)의 측벽으로부터 차례로 적층된 강유전층(132) 및 채널 패턴(134)과, 수직 공간(VCH) 내의 일부 영역에서 채널 패턴(134)에 접하는 비트 라인(BL)과, 수직 공간(VCH) 내의 비트 라인(BL)으로부터 이격된 다른 일부 영역에서 채널 패턴(134)에 접하는 소스 라인(SL)을 포함할 수 있다.
강유전층(132)은 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수의 워드 라인(WL)(예를 들면, 복수의 제1 워드 라인(WL1), 복수의 제2 워드 라인(WL2), 또는 복수의 제3 워드 라인(WL3))과 채널 패턴(134)과의 사이에 개재되는 부분들을 포함할 수 있다. 강유전층(132)은 플레이트 공통 소스 라인(110)에 접하는 부분들을 포함할 수 있다. 강유전층(132)은 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수의 워드 라인(WL)(예를 들면, 복수의 제1 워드 라인(WL1), 복수의 제2 워드 라인(WL2), 또는 복수의 제3 워드 라인(WL3))에 접하는 부분들을 포함할 수 있다. 강유전층(132)은 채널 패턴(134)에 접하는 부분을 포함할 수 있다. 강유전층(132)에서 복수의 워드 라인(WL)에 접하는 부분들과, 채널 패턴(134)에 접하는 부분과, 플레이트 공통 소스 라인(110)에 접하는 부분은 일체로 연결되어 있을 수 있다.
강유전층(132)은 채널 패턴(134)을 사이에 두고 비트 라인(BL) 및 소스 라인(SL)을 포위하는 실린더 형상을 가질 수 있다. 강유전층(132)은 X-Y 평면에서 볼 때 폐루프 형상을 가질 수 있다. 강유전층(132)은 채널 패턴(134)을 사이에 두고 비트 라인(BL) 및 소스 라인(SL)으로부터 이격된 부분들과, 비트 라인(BL) 및 소스 라인(SL) 각각에 접하는 부분들을 포함할 수 있다.
강유전층(132)은 Hf, Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 예를 들면, 강유전층(132)은 하프늄계 산화물, 예를 들면 하프늄 산화물(HfO), 하프늄 지르코늄 산화물(HZO), 하프늄 티타늄 산화물, 또는 하프늄 실리콘 산화물을 포함할 수 있다. 강유전층(132)은 필요에 따라 도판트를 더 포함할 수 있다. 상기 도판트는 Si, Al, Zr, Y, La, Gd, Sc, Sr, Mg, 및 Ba 중에서 선택된 적어도 하나의 원소로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 다른 예시적인 실시예들에서, 강유전층(132)은 서로 다른 물질로 이루어지는 복수의 강유전체 서브층을 포함하는 적층 구조물로 이루어질 수 있다. 또 다른 예시적인 실시예들에서, 강유전층(132)은 적어도 하나의 강유전체 서브층과 유전층과의 적층 구조로 이루어질 수 있다. 상기 강유전체 서브층 각각의 구성 물질은 강유전층(132)의 구성 물질로서 상기 예시된 물질들 중에서 선택될 수 있다. 상기 유전층은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다.
채널 패턴(134)은 강유전층(132)을 사이에 두고 복수의 워드 라인(WL)에 대면하는 부분들을 포함할 수 있다. 예를 들면, 채널 패턴(134)은 강유전층(132)을 사이에 두고 복수의 제1 워드 라인(WL1)에 대면하는 제1 부분과 강유전층(132)을 사이에 두고 복수의 제2 워드 라인(WL2)에 대면하는 제2 부분을 포함할 수 있고, 강유전층(132)의 상기 제1 부분 및 상기 제2 부분은 일체로 연결되어 있을 수 있다.
채널 패턴(134)은 수직 공간(VCH) 내에서 비트 라인(BL) 및 소스 라인(SL) 각각의 측벽에 접하고, 비트 라인(BL) 및 소스 라인(SL)을 포위하는 실린더 형상을 가질 수 있다. 채널 패턴(134)은 비트 라인(BL) 및 소스 라인(SL) 각각의 측벽에 접하는 부분들을 포함할 수 있다. 채널 패턴(134)은 X-Y 평면에서 볼 때 폐루프 형상을 가질 수 있다.
채널 패턴(134)은 도핑되지 않은 폴리실리콘, 도핑된 폴리실리콘, 화합물 반도체 물질, 산화물 반도체 물질, 이차원 반도체 물질, 또는 이들의 조합으로 이루어질 수 있다.
채널 패턴(134)에 사용될 수 있는 상기 화합물 반도체 물질은 IV-IV 족 화합물 반도체, III-V 족 화합물 반도체, II-VI 족 화합물 반도체, 및 IV-VI 족 화합물 반도체 중에서 선택될 수 있다. 상기 IV-IV 족 화합물 반도체는 SiGe, SiC, SiGeC, GeSn, SiSn, 및 SiGeSn 중에서 선택될 수 있다. 상기 III-V 족 화합물 반도체는 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물 반도체로 이루어질 수 있다. 상기 III-V 족 화합물 반도체는 III 족 및 V 족 중에서 선택되는 2 개, 3 개, 또는 4 개의 원소들을 포함하는 이원(binary), 삼원(ternary), 또는 사원(quaternary) 계 화합물로 이루어질 수 있다. 상기 2 원계 화합물은 InP, GaAs, GaP, InAs, InSb 및 GaSb 중에서 선택되고, 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다. 상기 II-VI 족 화합물 반도체는 II 족 및 VI 족 중에서 선택되는 2 개, 3 개, 또는 4 개의 원소들을 포함하는 이원, 삼원, 또는 사원 계 화합물로 이루어질 수 있다. 상기 II-VI 족 화합물 반도체는 CdSe, ZnTe, CdS, ZnS, ZnSe, 및 HgCdTe 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다. 상기 IV-VI 족 화합물 반도체는 PbS로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
채널 패턴(134)에 사용될 수 있는 상기 산화물 반도체 물질은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, AlSnInZnO, SiInZnO, AlZnSnO, GaZnSnO, 및 ZrZnSnO 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
채널 패턴(134)에 사용될 수 있는 상기 이차원 반도체 물질은 전이금속 디칼코게나이드(dichalcogenide), 또는 전자와 정공을 모두 구동 전하로 활용하는 양극성 반도체 물질로 이루어질 수 있다. 예를 들면, 상기 이차원 반도체 물질은 MoS2, MoSe2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReSe2, CuSe2, GaSe2, InSe2, SnSe2, GeSe2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2, 및 PbTe2 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
본 명세서에서, 상기 열거된 물질들은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 수직 공간(VCH)에 배치되는 복수의 셀 구조물(CS) 각각에서, 비트 라인(BL)은 제1 수평 방향(X 방향)에서 제1 폭(BW)을 가지고, 소스 라인(SL)의 상부는 제1 수평 방향(X 방향)에서 제1 폭(BW)보다 큰 제2 폭(SW)을 가질 수 있다. 소스 라인(SL)은 강유전층(132)을 관통하여 플레이트 공통 소스 라인(110)의 내부까지 연장된 소스 라인 콘택부(SLC)를 가질 수 있다. 제1 수평 방향(X 방향)에서 소스 라인 콘택부(SLC)의 폭은 소스 라인(SL)의 상부의 제2 폭(SW)과 비트 라인(BL)의 제1 폭(BW)과의 차이와 같거나 더 작을 수 있다. 즉, 제1 수평 방향(X 방향)에서 소스 라인(SL)의 상부의 제2 폭(SW)은 비트 라인(BL)의 제1 폭(BW)과 소스 라인 콘택부(SLC)의 폭과의 합과 같거나 더 클 수 있다.
도 1b에 예시한 바와 같이, 비트 라인(BL)의 최저면은 강유전층(132)에 접하고, 소스 라인(SL)의 최저면은 플레이트 공통 소스 라인(110)에 접할 수 있다. 비트 라인(BL)은 강유전층(132)을 사이에 두고 플레이트 공통 소스 라인(110)으로부터 이격되어 있을 수 있다. 비트 라인(BL)의 최저면의 수직 레벨은 플레이트 공통 소스 라인(110)의 상면의 수직 레벨보다 높을 수 있다.
제1 수평 방향(X 방향)에서 소스 라인(SL)에 포함된 소스 라인 콘택부(SLC)의 폭은 소스 라인(SL)의 다른 부분의 폭보다 더 작을 수 있다. 예를 들면, 제1 수평 방향(X 방향)에서 소스 라인 콘택부(SLC)의 폭은 소스 라인(SL) 중 비트 라인(BL)과 제1 수평 방향(X 방향)으로 대면하는 부분의 폭보다 더 작을 수 있다. 소스 라인 콘택부(SLC)의 최저면의 수직 레벨은 플레이트 공통 소스 라인(110)의 상면의 수직 레벨보다 낮을 수 있다.
도 1a, 도 1b, 및 도 1d에 예시된 바와 같이, 소스 라인(SL)은 파이프 형상의 외측 소스 라인(140S1)과, 외측 소스 라인(140S1)에 의해 포위되는 내측 소스 라인(140S2)을 포함할 수 있다. 외측 소스 라인(140S1)은 채널 패턴(134)에 접하는 외벽(WS1)과 센터 홀(예를 들면, 도 13a 및 도 13b에 예시한 센터 홀(SCH))을 한정하는 내벽(WS2)을 가질 수 있다. 내측 소스 라인(140S2)은 외측 소스 라인(140S1)에 의해 한정되는 상기 센터 홀을 채우고, 상기 센터 홀 내에서 외측 소스 라인(140S1)에 접할 수 있다. 내측 소스 라인(140S2)은 소스 라인 콘택부(SLC)를 가질 수 있다. 외측 소스 라인(140S1) 및 내측 소스 라인(140S2) 각각의 상면은 플레이트 공통 소스 라인(110) 상의 동일한 수직 레벨에 있을 수 있다.
비트 라인(BL) 및 소스 라인(SL)은 각각 금속, 도전성 금속 질화물, 도전성 반도체 물질, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 비트 라인(BL) 및 소스 라인(SL)은 각각 W, Al, Cu, Co, Mo, Ti, Ta, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 소스 라인(SL)에 포함된 외측 소스 라인(140S1) 및 내측 소스 라인(140S2)은 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 소스 라인(SL)에 포함된 외측 소스 라인(140S1) 및 내측 소스 라인(140S2)은 서로 다른 물질로 이루어질 수 있다.
수직 공간(VCH)에서 비트 라인(BL)과 소스 라인(SL)과의 사이에 절연 플러그(136)가 개재될 수 있다. 절연 플러그(136)는 수직 공간(VCH)에서 절연 플러그(136)를 중심으로 그 양 측에 있는 공간들이 서로 다른 체적을 가지도록 수직 공간(VCH)의 중심으로부터 제1 수평 방향(X 방향)을 따라 일측으로 편심된 위치에 배치될 수 있다. 절연 플러그(136)는 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
하나의 수직 공간(VCH)에서 하나의 비트 라인(BL)과, 하나의 소스 라인(SL)과, 상기 하나의 비트 라인(BL)과 상기 하나의 소스 라인(SL)과의 사이에 개재된 하나의 절연 플러그(136)는 하나의 채널 패턴(134)으로 포위될 수 있다. 절연 플러그(136)는 채널 패턴(134)에 접하는 부분들을 포함할 수 있다.
하나의 수직 공간(VCH)에서 하나의 비트 라인(BL)과, 하나의 소스 라인(SL)과, 상기 하나의 비트 라인(BL)과 상기 하나의 소스 라인(SL)과의 사이에 개재된 하나의 절연 플러그(136)는 하나의 강유전층(132)으로 포위될 수 있다 하나의 수직 공간(VCH)에서 상기 하나의 비트 라인(BL), 상기 하나의 소스 라인(SL), 및 상기 하나의 절연 플러그(136)는 채널 패턴(134)을 사이에 두고 상기 하나의 강유전층(132)으로부터 이격되어 있을 수 있다.
도 1a에 예시한 바와 같이, 복수의 셀 구조물(CS)은 수직 방향(Z 방향)으로 서로 오버랩되어 있는 복수의 워드 라인(WL)(예를 들면, 복수의 제1 워드 라인(WL1))을 사이에 두고 제2 수평 방향(Y 방향)으로 서로 이격된 위치에 배치되고 제2 수평 방향(Y 방향)에서 서로 대면하는 2 개의 셀 구조물(CS)을 포함하고, 상기 2 개의 셀 구조물(CS)은 제2 수평 방향(Y 방향)을 따르는 일 직선으로부터 제1 수평 방향(X 방향)을 따라 서로 반대 방향으로 편심된 위치에 배치될 수 있다. 상기 2 개의 셀 구조물(CS)은 상기 제2 수평 방향(Y 방향)을 따르는 일 직선 상의 하나의 점을 중심으로 점 대칭 구조를 가질 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 3 차원 반도체 소자(200)를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 2a는 도 2b의 제1 수직 레벨(LV1)에서의 구성을 도시한 평면도이다. 도 2b는 도 2a의 X1 - X1' 선 단면도이다. 도 2a 및 도 2b에서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 2a 및 도 2b를 참조하면, 3 차원 반도체 소자(200)는 도 1a 내지 도 1d를 참조하여 설명한 3 차원 반도체 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 3 차원 반도체 소자(200)는 절연 블록(126)에 의해 한정되는 복수의 수직 공간(VCH)에 각각 하나씩 배치된 소스 라인(SL2)을 포함한다.
소스 라인(SL2)은 강유전층(132)을 관통하여 플레이트 공통 소스 라인(110)의 내부까지 연장된 소스 라인 콘택부(SLC2)와, 플레이트 공통 소스 라인(110)의 상면보다 높은 수직 레벨에 배치되고 소스 라인 콘택부(SLC2)와 일체로 연결된 원통형 구조의 소스 라인 상부(USL)를 포함할 수 있다.
제1 수평 방향(X 방향)에서 소스 라인 상부(USL)는 소스 라인 콘택부(SLC2)의 폭보다 더 큰 폭을 가질 수 있다. 소스 라인 콘택부(SLC2)의 최저면의 수직 레벨은 플레이트 공통 소스 라인(110)의 상면의 수직 레벨보다 낮을 수 있다. 복수의 수직 공간(VCH)에 배치되는 복수의 셀 구조물(CS) 각각에서, 비트 라인(BL)은 제1 수평 방향(X 방향)에서 제1 폭(BW2)을 가지고, 소스 라인(SL2)의 상부는 제1 수평 방향(X 방향)에서 제1 폭(BW2)보다 큰 제2 폭(SW2)을 가질 수 있다. 소스 라인(SL2)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 소스 라인(SL)에 대하여 설명한 바와 대체로 동일하다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자(300)를 설명하기 위한 단면도이다. 도 3에는 도 1a의 X1 - X1' 선 단면에 대응하는 단면에서의 구성 요소들이 예시되어 있다. 도 3에서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3을 참조하면, 3 차원 반도체 소자(300)는 도 1a 내지 도 1d를 참조하여 설명한 3 차원 반도체 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 3 차원 반도체 소자(300)는 플레이트 공통 소스 라인(110)과 강유전층(1320과의 사이에 개재된 버퍼 절연층(320)을 더 포함한다. 버퍼 절연층(320)은 하프늄 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
3 차원 반도체 소자(300)에서, 절연 블록(126)에 의해 한정되는 복수의 수직 공간(VCH)에 각각 하나씩 배치된 셀 구조물(CS3)은 소스 라인(SL3)을 포함한다. 소스 라인(SL3)은, 도 1a 내지 도 1d를 참조하여 소스 라인(SL)에 대하여 설명한 바와 유사하게, 외측 소스 라인(140S1)과, 외측 소스 라인(140S1)에 의해 포위되는 내측 소스 라인(140S2)을 포함할 수 있다. 내측 소스 라인(140S2)은 소스 라인 콘택부(SLC3)를 가질 수 있다. 소스 라인 콘택부(SLC3)는 강유전층(132) 및 버퍼 절연층(320)을 수직 방향(Z 방향)으로 관통하여 플레이트 공통 소스 라인(110)의 내부까지 연장될 수 있다. 소스 라인 콘택부(SLC3)의 최저면의 수직 레벨은 플레이트 공통 소스 라인(110)의 상면의 수직 레벨보다 낮을 수 있다. 소스 라인(SL3)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 소스 라인(SL)에 대하여 설명한 바와 대체로 동일하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자(400)를 설명하기 위한 단면도이다. 도 4에서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4를 참조하면, 3 차원 반도체 소자(400)는 주변 회로 영역(PE1)과, 주변 회로 영역(PE1) 상에 배치된 셀 영역(CE1)을 포함할 수 있다.
주변 회로 영역(PE1)은 기판(412)과, 기판(412) 상에 배치된 주변 회로 구조물(PCS1)을 포함할 수 있다. 주변 회로 구조물(PCS1)은 복수의 트랜지스터(TR1)와, 복수의 트랜지스터(TR1)에 연결된 복수의 배선 구조물(SS1)을 포함할 수 있다.
셀 영역(CE1)은 주변 회로 영역(PE1)과 수직 방향(Z 방향)으로 오버랩되도록 배치된 셀 어레이(CA1)를 포함할 수 있다. 셀 어레이(CA1)는 도 1a 내지 도 1d를 참조하여 3 차원 반도체 소자(100)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 플레이트 공통 소스 라인(110)은 주변 회로 구조물(PCS1)을 덮도록 주변 회로 구조물(PCS1)의 위에 형성될 수 있다.
주변 회로 영역(PE1)은 기판(412) 상에 형성된 복수의 회로(CT1)를 포함할 수 있다. 복수의 회로(CT1)는 기판(412)과 셀 영역(CE1)과의 사이에 배치될 수 있다. 기판(412)은 반도체 물질, 예컨대 IV 족 반도체 물질, III-V 족 화합물 반도체 물질, 또는 II-VI 족 화합물 물질을 포함할 수 있다. 예시적인 실시예들에서, 복수의 회로(CT1)는 로우 디코더, 페이지 버퍼, 데이터 입출력 회로, 제어 로직, 공통 소스 라인 드라이버 등을 포함할 수 있다. 예시적인 실시예들에서, 복수의 회로(CT1)는 저항(resistor), 커패시터 등과 같은 단위 소자들을 더 포함할 수 있다.
기판(412)에는 복수의 활성 영역(AC1)을 정의하는 소자분리막(414)이 배치될 수 있다. 복수의 활성 영역(AC1) 상에는 복수의 트랜지스터(TR1)가 형성되고, 기판(412) 및 복수의 트랜지스터(TR1) 상에는 복수의 도전성 플러그(416) 및 복수의 도전 라인(418)이 배치될 수 있다. 복수의 도전성 플러그(416) 및 복수의 도전 라인(418)은 주변 회로 영역(PE1)의 배선 구조물(SS1)을 구성할 수 있다.
복수의 트랜지스터(TR1)는 각각 게이트 유전막(PD1), 게이트 전극(PG1), 및 한 쌍의 소스/드레인 영역(PSD1)을 포함할 수 있다. 복수의 도전성 플러그(416)는 각각 복수의 트랜지스터(TR1) 및 복수의 도전 라인(418) 중에서 선택되는 일부를 수직 방향(Z 방향)으로 연결하도록 구성될 수 있다. 층간절연막(419)은 복수의 트랜지스터(TR1), 복수의 도전성 플러그(416), 및 복수의 도전 라인(418)을 덮을 수 있다.
예시적인 실시예들에서, 주변 회로 영역(PE1)에 있는 복수의 도전성 플러그(416) 및 복수의 도전 라인(418)은 각각 W, Al, Cu, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(414)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(419)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 트랜지스터(TR1), 복수의 도전성 플러그(416), 및 복수의 도전 라인(418) 각각은 주변 회로 영역(PE1)에 형성된 복수의 회로(CT1) 중 일부를 구성할 수 있다. 복수의 트랜지스터(TR1) 각각은 주변 회로 영역(PE1)의 배선 구조물을 통해 셀 영역(CE1)과 전기적으로 연결 가능하게 구성될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자(500)를 설명하기 위한 단면도이다. 도 5에서, 도 1a 내지 도 1d 및 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 3 차원 반도체 소자(500)는 도 4를 참조하여 3 차원 반도체 소자(400)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 3 차원 반도체 소자(500)는 주변 회로 영역(PE1) 상에 배치된 셀 영역(CE2)을 포함할 수 있다. 셀 영역(CE2)은 주변 회로 영역(PE1)과 수직 방향(Z 방향)으로 오버랩되도록 배치된 셀 어레이(CA2)를 포함할 수 있다. 셀 어레이(CA2)는 도 3을 참조하여 3 차원 반도체 소자(300)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자(600)를 설명하기 위한 단면도이다. 도 6에서, 도 1a 내지 도 1d 및 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 3 차원 반도체 소자(600)는 도 4를 참조하여 3 차원 반도체 소자(400)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 3 차원 반도체 소자(600)는 비트 라인(BL) 및 소스 라인(SL) 각각의 상면을 덮는 층간절연막(626)과, 층간절연막(626)을 수직 방향(Z 방향)으로 관통하여 비트 라인(BL)의 상면에 접하는 비트 라인 콘택 플러그(632)와, 층간절연막(626) 및 절연 블록(126)을 수직 방향(Z 방향)으로 관통하여 플레이트 공통 소스 라인(110)에 접하는 소스 라인 콘택 플러그(634)와, 층간절연막(626) 위에 배치되고 비트 라인 콘택 플러그(632)에 연결된 제1 도전 라인(642)과, 층간절연막(626) 위에서 제1 도전 라인(642)으로부터 이격된 위치에 배치되고 소스 라인 콘택 플러그(634)에 연결된 제2 도전 라인(644)을 더 포함할 수 있다. 소스 라인(SL)의 상면은 층간절연막(626)으로 완전히 덮일 수 있다. 소스 라인(SL)의 상면에는 배선이 연결되지 않을 수 있다.
층간절연막(626)은 실리콘 산화막으로 이루어질 수 있다. 비트 라인 콘택 플러그(632), 소스 라인 콘택 플러그(634), 제1 도전 라인(642), 및 제2 도전 라인(644)은 각각 W, Al, Cu, Co, Mo, Ti, Ta, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 6에 예시한 3 차원 반도체 소자(600)는 소스 라인(SL)이 플레이트 공통 소스 라인(110) 및 소스 라인 콘택 플러그(634)을 통해 층간절연막(626)의 상부에 배치된 제2 도전 라인(644)에 연결되는 구조를 가진다. 따라서, 3 차원 반도체 소자(600)의 셀 어레이(CA1)가 미세화 및 고집적화되고 셀 어레이(CA1)에 포함된 복수의 셀들의 피치가 감소되어도 비트 라인(BL)에 연결되는 비트 라인 콘택 플러그(632) 및 제1 도전 라인(642)의 형성 공정의 난이도를 감소시킬 수 있다.
도 1a 내지 도 6을 참조하여 설명한 3 차원 반도체 소자(100, 200, 300, 400, 500, 600)는 복수의 셀 구조물(CS, CS2, CS3) 각각에서 비트 라인(BL)의 폭보다 더 큰 폭을 가지는 소스 라인(SL, SL2, SL3)을 포함하고, 소스 라인(SL, SL2, SL3)은 강유전층(132)을 관통하여 플레이트 공통 소스 라인(110)의 내부까지 연장된 소스 라인 콘택부(SLC, SLC2, SLC3)를 가질 수 있다. 이와 같은 구조를 가지는 3 차원 반도체 소자(100, 200, 300, 400, 500, 600)에 의하면, 수직 방향(Z 방향)으로 오버랩되는 강유전체 트랜지스터들이 공유하는 비트 라인(BL) 및 소스 라인(SL, SL2, SL3)의 형성시 공정 단가를 증가시키기 않고 단순화된 공정으로 상기 비트 라인과 상기 소스 라인을 전기적으로 분리하는 데 유리한 효과를 제공한다. 따라서, 본 발명의 기술적 사상에 의한 3 차원 반도체 소자(100, 200, 300, 400, 500, 600)는 3 차원 구조의 셀 어레이의 미세화 및 고집적화에 유리한 구조를 가지며, 상기 셀 어레이에서 수직 방향(Z 방향)으로 오버랩되는 셀들의 적층 수가 증가하여도 신뢰성 및 집적도를 향상시킬 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자의 예시적인 제조 방법에 대하여 상세히 설명한다.
도 7a 내지 도 14b는 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a는 본 발명의 기술적 사상에 의한 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 14b는 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14a의 X1 - X1' 선 단면도이다. 도 7c, 도 8c, 도 9c, 도 10c, 및 도 11c는 도 7a, 도 8a, 도 9a, 도 10a, 및 도 11a의 Y1 - Y1' 선 단면도이다. 도 7a 내지 도 14b를 참조하여 도 1a 내지 도 1d에 예시한 3 차원 반도체 소자(100)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 14b에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a, 도 7b, 및 도 7c를 참조하면, 플레이트 공통 소스 라인(110) 상에 복수의 분리 절연막(122) 및 복수의 도전층(124)을 하나씩 교대로 적층할 수 있다.
복수의 분리 절연막(122)은 각각 실리콘 산화막으로 이루어질 수 있다. 복수의 도전층(124)은 각각 W, Al, Cu, Co, Mo, Ti, Ta, TiN, TaN, WN, WCN, TiSiN, TaSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 도 7a, 도 7b, 및 도 7c의 결과물에서 복수의 분리 절연막(122) 및 복수의 도전층(124)의 적층 구조물의 일부 영역들을 식각에 의해 제거하여 복수의 라인 홀(LH)을 형성할 수 있다. 복수의 라인 홀(LH)이 형성됨에 따라 복수의 도전층(124)으로부터 복수의 워드 라인(WL)이 얻어질 수 있다. 복수의 라인 홀(LH) 각각의 바닥에서 플레이트 공통 소스 라인(110)의 상면이 노출될 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 도 8a, 도 8b, 및 도 8c의 결과물에서 복수의 라인 홀(LH)을 채우는 복수의 절연 블록(126)을 형성할 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 복수의 절연 블록(126)을 패터닝하여 복수의 절연 블록(126) 각각에 복수의 수직 공간(VCH)을 형성할 수 있다. 복수의 수직 공간(VCH) 각각의 바닥에서 플레이트 공통 소스 라인(110)의 상면이 노출될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 도 10a, 도 10b, 및 도 10c의 결과물에서 복수의 수직 공간(VCH) 각각의 내부에 강유전층(132) 및 채널 패턴(134)을 형성하고, 채널 패턴(134) 위에 남은 수직 공간(VCH)을 채우는 절연층(136L)을 형성할 수 있다.
예시적인 실시예들에서, 강유전층(132)은 수직 공간(VCH)의 내부에서 노출되는 절연 블록(126)의 표면과 플레이트 공통 소스 라인(110)의 표면을 컨포멀하게 덮도록 형성될 수 있다. 예시적인 실시예들에서, 채널 패턴(134)을 형성하기 위하여, 수직 공간(VCH)의 내부에서 노출되는 강유전층(132)의 표면을 컨포멀하게 덮는 채널층을 형성할 수 있다. 그 후, 상기 채널층을 패터닝하여 수직 공간(VCH)의 바닥에 인접한 일부 영역에서 강유전층(132)을 노출시키는 채널 패턴(134)을 형성할 수 있다. 상기 채널층을 패터닝하기 위하여 수직 공간(VCH)의 내부에서 상기 채널층의 측벽을 덮는 절연 스페이서(도시 생략)를 형성한 후, 상기 절연 스페이서를 식각 마스크로 이용하여 상기 채널층을 식각할 수 있다. 상기 절연 스페이서는 실리콘 산화물로 이루어질 수 있다. 예시적인 실시예들에서, 채널 패턴(134)이 형성된 후, 식각 마스크로 사용되었던 상기 절연 스페이서를 제거하고 절연층(136L)을 형성할 수 있다. 다른 예시적인 실시예들에서, 식각 마스크로 사용되었던 상기 절연 스페이서는 제거되지 않고 절연층(136L)의 일부를 구성할 수 있다.
도 12a 및 도 12b를 참조하면, 도 11a, 도 11b, 및 도 11c의 결과물에서 복수의 수직 공간(VCH) 각각의 내부에 있는 절연층(136L)을 패터닝하여, 복수의 수직 공간(VCH) 각각의 내부에 비트 라인 홀(BH) 및 소스 라인 홀(SH)을 한정하는 절연 플러그(136)를 형성할 수 있다. 예시적인 실시예들에서, 절연층(136L)을 패터닝하기 위하여 포토리소그래피 공정을 이용할 수 있다.
비트 라인 홀(BH) 및 소스 라인 홀(SH)은 제1 수평 방향(X 방향)에서 서로 다른 폭을 가질 수 있다. 비트 라인 홀(BH)은 제1 수평 방향(X 방향)에서 제1 폭(BW)을 가지고, 소스 라인 홀(SH)은 제1 수평 방향(X 방향)에서 제1 폭(BW)보다 큰 제2 폭(SW)을 가질 수 있다.
도 13a 및 도 13b를 참조하면, 비트 라인 홀(BH) 및 소스 라인 홀(SH)의 폭 차이를 이용하여 도 12a 및 도 12b의 결과물에 도전 물질을 증착하여, 비트 라인 홀(BH)을 채우는 비트 라인(BL)과, 소스 라인 홀(SH)의 일부만 채우는 외측 소스 라인(140S1)을 형성할 수 있다. 소스 라인 홀(SH)에는 외측 소스 라인(140S1)에 의해 한정되는 센터 홀(SCH)이 형성될 수 있다. 예시적인 실시예들에서, 비트 라인(BL) 및 외측 소스 라인(140S1)을 형성하기 위하여 ALD(atomic layer deposition) 공정을 이용할 수 있다.
그 후, 센터 홀(SCH)의 주변에 있는 구성 요소들을 식각 마스크로 이용하여 센터 홀(SCH)을 통해 강유전층(132)을 식각하고, 이어서 플레이트 공통 소스 라인(110)의 일부를 식각하여 플레이트 공통 소스 라인(110)에 리세스(110R)를 형성할 수 있다.
플레이트 공통 소스 라인(110)에 형성된 리세스(110R)는 후속 공정에서 형성되는 소스 라인(SL)이 플레이트 공통 소스 라인(110)에 전기적으로 연결 가능하게 될 수 있는 콘택 공간을 제공할 수 있다. 소스 라인(SL)과 플레이트 공통 소스 라인(110)과의 전기적 연결을 위한 콘택 공간을 제공하는 리세스(110R)를 형성하는 데 있어서 포토리소그래피 공정을 이용할 필요가 없다. 따라서, 3 차원 반도체 소자(100)의 제조 공정을 단순화할 수 있으며, 공정 단가를 낮출 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에서 센터 홀(SCH) 및 리세스(110R)를 채우는 내측 소스 라인(140S2)을 형성할 수 있다. 내측 소스 라인(140S2)은 리세스(110R)를 채우는 소스 라인 콘택부(SLC)를 가질 수 있다. 외측 소스 라인(140S1) 및 내측 소스 라인(140S2)은 소스 라인(SL)을 구성할 수 있다.
도 15a 내지 도 16b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 15a 및 도 16a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 15b 및 도 16b는 도 15a 및 도 16a의 X1 - X1' 선 단면도이다. 도 15a 내지 도 16b를 참조하여 도 2a 및 도 2b에 예시한 3 차원 반도체 소자(200)의 예시적인 제조 방법을 설명한다. 도 15a 내지 도 16b에 있어서, 도 1a 내지 도 1d, 도 2a 및 도 2b, 도 7a 내지 도 14b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 15a 및 도 15b를 참조하면, 도 7a 내지 도 12b를 참조하여 설명한 공정들에 따라 비트 라인 홀(BH) 및 소스 라인 홀(SH)을 한정하는 절연 플러그(136)를 형성하는 공정까지 수행할 수 있다. 그 후, 비트 라인 홀(BH) 및 소스 라인 홀(SH)의 폭 차이를 이용하여 도 12a 및 도 12b의 결과물에 희생 물질을 증착하여, 비트 라인 홀(BH)을 채우는 제1 희생 패턴(SA1)과, 소스 라인 홀(SH)의 일부만 채우는 제2 희생 패턴(SA2)을 형성할 수 있다. 소스 라인 홀(SH)에는 제2 희생 패턴(SA2) 에 의해 한정되는 센터 홀(SAH)이 형성될 수 있다. 예시적인 실시예들에서, 제1 희생 패턴(SA1) 및 제2 희생 패턴(SA2)을 형성하기 위하여 ALD 공정을 이용할 수 있다. 예시적인 실시예들에서, 제1 희생 패턴(SA1) 및 제2 희생 패턴(SA2)은 실리콘 질화물로 이루어질 수 있다.
그 후, 센터 홀(SAH)의 주변에 있는 구성 요소들을 식각 마스크로 이용하여 센터 홀(SAH)을 통해 강유전층(132)을 식각하고, 이어서 플레이트 공통 소스 라인(110)의 일부를 식각하여 플레이트 공통 소스 라인(110)에 리세스(110R)를 형성할 수 있다.
플레이트 공통 소스 라인(110)에 형성된 리세스(110R)는 후속 공정에서 형성되는 소스 라인(SL2)이 플레이트 공통 소스 라인(110)에 전기적으로 연결 가능하게 될 수 있는 콘택 공간을 제공할 수 있다. 이와 같이 소스 라인(SL2)과 플레이트 공통 소스 라인(110)과의 전기적 연결을 위한 콘택 공간을 제공하는 리세스(110R)를 형성하는 데 있어서 포토리소그래피 공정을 이용할 필요가 없다. 따라서, 3 차원 반도체 소자(200)의 제조 공정을 단순화할 수 있으며, 공정 단가를 낮출 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서 제1 희생 패턴(SA1) 및 제2 희생 패턴(SA2)을 제거하여 비트 라인 홀(BH) 및 소스 라인 홀(SH)을 다시 비울 수 있다. 소스 라인 홀(SH)은 리세스(110R)와 연결될 수 있다.
그 후, 비트 라인 홀(BH)을 채우는 비트 라인(BL)과 및 소스 라인 홀(SH) 및 리세스(110R)를 채우는 소스 라인(SL2)을 형성하여 도 2a 및 도 2b에 예시한 3 차원 반도체 소자(200)를 제조할 수 있다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 3 차원 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단도면들이다. 도 17a 내지 도 17d에는 도 1a의 X1 - X1' 선 단면에 대응하는 단면에서의 공정 순서에 따른 구성 요소들이 예시되어 있다. 도 17a 내지 도 17d를 참조하여 도 3에 예시한 3 차원 반도체 소자(300)의 예시적인 제조 방법을 설명한다. 도 17a 내지 도 17d에 있어서, 도 1a 내지 도 1d, 도 3, 및 도 7a 내지 도 14b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a를 참조하면, 도 7a 내지 도 10b를 참조하여 설명한 공정들과 유사한공정들에 따라 복수의 절연 블록(126)을 패터닝하여 복수의 절연 블록(126) 각각에 복수의 수직 공간(VCH3)을 형성하는 공정까지 수행할 수 있다.
단, 도 7a, 도 7b, 및 도 7c를 참조하여 설명한 공정에서 플레이트 공통 소스 라인(110) 상에 버퍼 절연층(320)을 형성하는 공정을 더 수행할 수 있다. 그 후, 버퍼 절연층(320) 상에 복수의 분리 절연막(122) 및 복수의 도전층(124)이 하나씩 교대로 적층된 구조물을 형성될 수 있다. 또한, 도 10a, 도 10b, 및 도 10c를 참조하여 설명한 공정에서, 복수의 절연 블록(126)을 패터닝하여 복수의 수직 공간(VCH3)을 형성할 수 있다. 복수의 수직 공간(VCH3) 각각의 바닥에서 버퍼 절연층(320)이 노출될 수 있다.
도 17b를 참조하면, 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 바와 유사한 방법으로 도 17a의 결과물에서 복수의 수직 공간(VCH3) 각각의 내부에 강유전층(132) 및 채널 패턴(134)을 형성하고, 채널 패턴(134) 위에 남은 수직 공간(VCH3)을 채우는 절연층(136L)을 형성할 수 있다.
도 17c를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로 도 17b의 결과물에서 복수의 수직 공간(VCH) 각각의 내부에 있는 절연층(136L)을 패터닝하여, 복수의 수직 공간(VCH3) 각각의 내부에 비트 라인 홀(BH3) 및 소스 라인 홀(SH3)을 한정하는 절연 플러그(136)를 형성할 수 있다. 예시적인 실시예들에서, 절연층(136L)을 패터닝하기 위하여 포토리소그래피 공정을 이용할 수 있다.
비트 라인 홀(BH3) 및 소스 라인 홀(SH3)은 제1 수평 방향(X 방향)에서 서로 다른 폭을 가질 수 있다. 비트 라인 홀(BH3)은 제1 수평 방향(X 방향)에서 제1 폭(BW3)을 가지고, 소스 라인 홀(SH)은 제1 수평 방향(X 방향)에서 제1 폭(BW3)보다 큰 제2 폭(SW3)을 가질 수 있다.
도 17d를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 유사한 방법으로, 비트 라인 홀(BH3) 및 소스 라인 홀(SH3)의 폭 차이를 이용하여 도 7c의 결과물에 도전 물질을 증착하여, 비트 라인 홀(BH3)을 채우는 비트 라인(BL)과, 소스 라인 홀(SH3)의 일부만 채우는 외측 소스 라인(140S1)을 형성할 수 있다. 소스 라인 홀(SH3)에는 외측 소스 라인(140S1)에 의해 한정되는 센터 홀(SCH3)이 형성될 수 있다. 예시적인 실시예들에서, 비트 라인(BL) 및 외측 소스 라인(140S1)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
그 후, 도 14a 및 도 14b를 참조하여 설명한 바와 유사한 공정을 수행하여 도 3에 예시한 3 차원 반도체 소자(300)를 제조할 수 있다.
도 7a 내지 도 17d를 참조하여 설명한 3 차원 반도체 소자(100, 200, 300)의 예시적인 제조 방법에 대하여 설명하였으나, 도 7a 내지 도 17d를 참조하여 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 도 4 내지 도 6에 예시한 3 차원 반도체 소자(400, 500, 600)를 제조할 수 있다. 예를 들면, 도 4에 예시한 3 차원 반도체 소자(400)를 제조하기 위하여, 주변 회로 영역(PE1)을 먼저 형성하고, 주변 회로 영역(PE1) 위에 플레이트 공통 소스 라인(110)을 형성한 후, 도 7a 내지 도 14b를 참조하여 설명한 공정들을 수행할 수 있다. 도 5에 예시한 3 차원 반도체 소자(500)를 제조하기 위하여, 주변 회로 영역(PE1)을 먼저 형성하고, 주변 회로 영역(PE1) 위에 플레이트 공통 소스 라인(110)을 형성한 후, 도 15a 내지 도 16b를 참조하여 설명한 공정들을 수행할 수 있다.
본 발명의 기술적 사상에 의한 3 차원 반도체 소자의 제조 방법에 의하면, 소스 라인(SL, SL2, SL3)과 플레이트 공통 소스 라인(110)과의 전기적 연결을 가능하게 할 수 있는 콘택 공간을 제공하기 위하여 소스 라인 홀(SH, SH3)과 연결되는 리세스(110R)를 형성할 때 포토리소그래피 공정을 이용할 필요가 없다. 따라서, 본 발명의 기술적 사상에 의한 3 차원 반도체 소자의 제조 공정을 단순화할 수 있으며, 공정 단가를 낮출 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 플레이트 공통 소스 라인, 132: 강유전층, 134: 채널 패턴, 140S1: 외측 소스 라인, 140S2: 내측 소스 라인, BL: 비트 라인, SL: 소스 라인, SLC: 소스 라인 콘택부, WL: 워드 라인.

Claims (10)

  1. 플레이트 공통 소스 라인과,
    상기 플레이트 공통 소스 라인 상에 배치되고 수직 공간을 사이에 두고 서로 이격된 제1 워드 라인 및 제2 워드 라인과,
    상기 수직 공간에서 수직 방향으로 길게 연장된 채널 패턴과,
    상기 채널 패턴과 상기 제1 워드 라인과의 사이에 개재된 제1 부분과, 상기 채널 패턴과 상기 제2 워드 라인과의 사이에 개재된 제2 부분과, 상기 플레이트 공통 소스 라인에 접하는 제3 부분을 포함하는 강유전층과,
    상기 수직 공간 내에서 상기 채널 패턴에 접하고, 제1 수평 방향에서 제1 폭을 가지는 비트 라인과,
    상기 수직 공간 내의 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함하는 3 차원 반도체 소자.
  2. 제1항에 있어서,
    상기 강유전층은 상기 제1 워드 라인에 접하는 제1 부분과 상기 제2 워드 라인에 접하는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 일체로 연결된 3 차원 반도체 소자.
  3. 제1항에 있어서,
    상기 채널 패턴은 상기 강유전층을 사이에 두고 상기 제1 워드 라인에 대면하는 제1 부분과 상기 강유전층을 사이에 두고 상기 제2 워드 라인에 대면하는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 일체로 연결된 3 차원 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 수평 방향에서 상기 소스 라인 콘택부의 폭은 상기 소스 라인의 다른 부분의 폭보다 더 작은 3 차원 반도체 소자.
  5. 제1항에 있어서,
    상기 플레이트 공통 소스 라인과 상기 강유전층과의 사이에 개재된 버퍼 절연층을 더 포함하고,
    상기 소스 라인의 상기 소스 라인 콘택부는 상기 버퍼 절연층을 상기 수직 방향으로 관통하는 3 차원 반도체 소자.
  6. 플레이트 공통 소스 라인과,
    상기 플레이트 공통 소스 라인의 제1 영역 위에서 수직 방향으로 서로 오버랩되어 있고 제1 수평 방향으로 길게 연장된 복수의 제1 워드 라인과,
    상기 플레이트 공통 소스 라인의 상기 제1 영역으로부터 상기 제1 수평 방향에 수직인 제2 수평 방향으로 이격된 상기 플레이트 공통 소스 라인의 제2 영역 위에서 상기 수직 방향으로 서로 오버랩되어 있고 상기 제1 수평 방향으로 길게 연장된 복수의 제2 워드 라인과,
    상기 복수의 제1 워드 라인과 상기 복수의 제2 워드 라인과의 사이에서 상기 수직 방향으로 연장된 수직 공간을 한정하는 절연 블록과,
    상기 수직 공간에서 수직 방향으로 길게 연장된 채널 패턴과,
    상기 채널 패턴과 상기 복수의 제1 워드 라인과의 사이에 개재된 제1 부분과, 상기 채널 패턴과 상기 복수의 제2 워드 라인과의 사이에 개재된 제2 부분과, 상기 플레이트 공통 소스 라인에 접하는 제3 부분을 포함하는 강유전층과,
    상기 수직 공간 내에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 제1 폭을 가지는 비트 라인과,
    상기 수직 공간 내의 상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함하는 3 차원 반도체 소자.
  7. 제6항에 있어서,
    상기 채널 패턴은 평면에서 볼 때 폐루프 형상인 3 차원 반도체 소자.
  8. 복수의 트랜지스터와 상기 복수의 트랜지스터에 연결된 복수의 배선 구조물을 포함하는 주변 회로 구조물과,
    상기 주변 회로 구조물을 덮는 플레이트 공통 소스 라인과,
    상기 플레이트 공통 소스 라인 상에서 제1 수평 방향을 따라 평행하게 배치되고, 수직 방향으로 서로 오버랩되어 있는 복수의 워드 라인과,
    상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인의 양 측에 각각 배치되고 방향에서 상기 복수의 워드 라인의 양 측에서 상기 수직 방향으로 연장된 복수의 수직 공간을 한정하는 복수의 절연 블록과,
    상기 복수의 수직 공간에 배치된 복수의 셀 구조물을 포함하고,
    상기 복수의 셀 구조물 각각은
    상기 수직 방향으로 길게 연장된 실린더 형상을 가지는 채널 패턴과,
    상기 채널 패턴과 상기 복수의 워드 라인과의 사이에 개재된 부분과, 상기 플레이트 공통 소스 라인에 접하는 부분을 포함하는 강유전층과,
    상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 제1 폭을 가지는 비트 라인과,
    상기 비트 라인으로부터 이격된 위치에서 상기 채널 패턴에 접하고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 강유전층을 관통하여 상기 플레이트 공통 소스 라인의 내부까지 연장된 소스 라인 콘택부를 가지는 소스 라인을 포함하는 3 차원 반도체 소자.
  9. 제8항에 있어서,
    상기 복수의 셀 구조물은 상기 제2 수평 방향에서 상기 복수의 워드 라인을사이에 두고 상기 제2 수평 방향으로 서로 이격된 위치에 배치되고 상기 제2 수평 방향에서 서로 대면하는 2 개의 셀 구조물을 포함하고,
    상기 2 개의 셀 구조물은 상기 제2 수평 방향을 따르는 일 직선으로부터 상기 제1 수평 방향을 따라 서로 반대 방향으로 편심된 위치에 배치되고,
    상기 2 개의 셀 구조물은 상기 일 직선 상의 하나의 점을 중심으로 점 대칭 구조를 가지는 3 차원 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 수평 방향에서 상기 소스 라인 콘택부의 폭은 상기 소스 라인 중 상기 비트 라인과 대면하는 부분의 폭보다 더 작고,
    상기 비트 라인의 최저면의 수직 레벨은 상기 플레이트 공통 소스 라인의 상면의 수직 레벨보다 높고,
    상기 소스 라인 콘택부의 최저면의 수직 레벨은 상기 플레이트 공통 소스 라인의 상면의 수직 레벨보다 낮은 3 차원 반도체 소자.
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