KR20160118232A - 3d 메모리 어레이에 대한 멀티레벨 콘택트 및 그 제조 방법 - Google Patents

3d 메모리 어레이에 대한 멀티레벨 콘택트 및 그 제조 방법 Download PDF

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샌디스크 테크놀로지스 엘엘씨
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Abstract

멀티-레벨 디바이스는 적어도 하나의 디바이스 영역 및 적어도 하나의 콘택트 영역을 포함한다. 콘택트 영역은 기판 위에 위치되는 교대하는 복수의 전기적 도전층들 및 복수의 전기적 절연층들의 스택을 갖는다. 복수의 전기적 도전층들은 콘택트 영역에서 계단형 패턴을 형성하고, 여기서 각각의 개별 전기적 절연층은 측벽을 포함하고, 스택에서의 개별 하부 전기적 도전층은 측벽을 넘어 측방향으로 확장된다.

Description

3D 메모리 어레이에 대한 멀티레벨 콘택트 및 그 제조 방법{MULTILEVEL CONTACT TO A 3D MEMORY ARRAY AND METHOD OF MAKING THEREOF}
본 출원은 2013년 12월 20일자 출원된 미국 출원 제14/136,103호로부터의 우선권의 이익을 청구하며, 그 전체 내용이 본 출원에 참조로 원용된다.
본 발명은 일반적으로 반도체 디바이스들의 분야에 관한 것이며, 구체적으로는 3차원 수직 NAND 스트링들 및 다른 3차원 디바이스들과 그 제조 방법들에 관한 것이다.
3차원("3D") 수직 NAND 스트링들은, IEDM Proc. (2001) 33-36에서, "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell"라는 제목으로, T. Endoh 등이 저술한 논문에 개시된다. 그러나, 이 NAND 스트링은 셀 당 하나의 비트만을 제공한다. 더욱이, NAND 스트링의 활성 영역들은 상대적으로 어렵고 시간 소비적인 프로세스에 의해 형성되고, 이는 대략 원추형인 활성 영역 형상을 초래한다.
일 실시예는 멀티레벨 디바이스에 관련된다. 이러한 디바이스는 적어도 하나의 디바이스 영역 및 적어도 하나의 콘택트 영역을 포함한다. 콘택트 영역은 기판 위에 위치되는 복수의 전기적 도전층들 및 복수의 전기적 절연층들이 교대하는 스택을 갖는다. 복수의 전기적 도전층들은 콘택트 영역에서 계단형 패턴을 형성하고, 각각의 개별 전기적 절연층은 측벽을 포함하고, 스택에서 개별 하부 전기적 도전층은 측벽을 넘어 측방향으로 확장된다. 복수의 전기적 도전성 측벽 스페이서들의 개별 전기적 도전성 측벽 스페이서는 각각의 전기적 절연층의 측벽에 인접하여 위치되고, 측벽 스페이서는 개별 전기적 절연층 하부의 전기적 도전층과 전기적 접촉을 이루고, 스택에서의 복수의 전기적 도전층들에서 다른 전기적 도전층들로부터 실질적으로 전기적으로 격리된다.
다른 실시예는 이하의 단계들을 포함하는 멀티-레벨 콘택트들을 만드는 방법에 관련된다. 단계 (a)는 기판 위에 위치되는 적어도 하나의 디바이스 영역 및 적어도 하나의 콘택트 영역을 포함하는 인-프로세스(in-process) 멀티레벨 디바이스를 제공하는 것- 콘택트 영역은, 복수의 교대하는 전기적 절연층들 및 전기적 도전층들의 스택을 포함하고, 각각의 개별 전기적 절연층은 개별 전기적 도전층을 스택에서 임의의 덮어 씌우는 전기적 도전층들로부터 격리하도록 개별 전기적 도전층 상에 위치됨 -을 포함한다. 단계 (b)는 콘택트 영역에서의 스택의 일부 위에 마스크를 형성하는 것을 포함한다. 단계 (c)는 마스크 층에 의해 덮히지 않는 스택에서의 최상부 제1 전기적 절연층의 일부를 제거하는 것- 하부 제1 전기적 도전층의 일부를 노출시켜, 하부 제1 전기적 도전층의 노출된 부분이 최상부 제1 전기적 절연층에 형성되는 제1 측벽을 지나 측방향으로 확장되게 함 -을 포함한다. 단계 (d)는 제1 측벽 상에 및 스택에서의 하부 제1 전기적 도전층의 노출된 부분 상에 전기적 도전성 재료의 제1 등각의 층을 형성하는 것을 포함한다. 단계 (e)는 제1 측벽에 인접하는 제1 전기적 도전성 측벽 스페이서를 형성하도록 그리고 제1 전기적 도전층 아래에 제2 전기적 절연층의 일부를 노출시키도록 디바이스를 에칭하는 것- 노출된 부분은 제1 전기적 도전성 측벽 스페이서를 지나 측방향으로 확장됨 -을 포함한다.
다양한 실시예들에서, 디바이스 영역은, 예를 들어, 수직 NAND 메모리 디바이스 또는 수직 ReRAM(restive random access memory) 디바이스와 같은 불휘발성 메모리 디바이스를 포함하는 임의의 적합한 다층 디바이스를 포함할 수 있다.
도 1a-1b는 각각 일 실시예의 NAND 스트링의 측면 단면도 및 상단 단면도이다. 도 1a는 도 1b에서의 라인 Y-Y'를 따른 디바이스의 측면 단면도이고, 한편 도 1b는 도 1a에서의 라인 X-X'를 따른 디바이스의 측면 단면도이다.
도 2a-2b는 각각 다른 실시예의 NAND 스트링의 측면 단면도 및 상단 단면도이다. 도 2a는 도 2b에서의 라인 Y-Y'를 따른 디바이스의 측면 단면도이고, 한편 도 2b는 도 2a에서의 라인 X-X'를 따른 디바이스의 측면 단면도이다.
도 3은 다른 실시예의 NAND 스트링 메모리 디바이스의 개략도이다.
도 4는 다른 실시예의 수직 비트 라인 ReRAM 메모리 디바이스의 개략도이다.
도 5a는 콘택트를 제어 게이트 전극들(예를 들어, 워드 라인들)에 대하여 도시하는 종래의 NAND 스트링 메모리 디바이스의 단면의 SEM(scanning electron microscope) 이미지이다.
도 5b는 멀티-레벨 콘택트를 만드는 종래의 방법의 개략도이다.
도 6은 실시예에 따른 멀티-레벨 콘택트의 개략도이다.
도 7a-7k는 멀티-레벨 콘택트를 만드는 방법에서의 단계들의 측면 단면도들이다. 간결성과 명료성을 위해, 층 스택(301)의 층들은 도 7a에만 명시적으로 기재된다.
도 8은 실시예에 따른 멀티-레벨 콘택트를 만드는 방법의 개략도이다.
본 발명의 실시예들이 첨부 도면들을 참조하여 이하 설명될 것이다. 이하의 설명은 본 발명을 제한하려는 것이 아니라 본 발명의 예시적 실시예들을 설명하려는 의도임이 이해되어야 한다.
모놀리식 3차원 메모리 어레이는 다수의 메모리 레벨들이 개입 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 형성되는 것이다. "모놀리식(monolithic)"이라는 용어는 어레이의 각각의 레벨의 층들이 어레이의 각각의 하부 레벨의 층들 상에 직접 퇴적되는 것을 의미한다. 대조적으로, 2차원 어레이들은 개별적으로 형성되고 나서 비-모놀리식 메모리 디바이스를 형성하도록 함께 패키지화될 수 있다. 예를 들어, 비-모놀리식 스택형 메모리들은, "Three Dimensional Structure Memory"라는 제목의 Leedy의 미국 특허 제5,915,167호에서와 같이, 메모리 레벨들을 개별 기판들에 형성하고 메모리 레벨들을 서로 위에 고착하는 것에 의해 구성되어 왔다. 기판들은 접착 이전에 박형화되거나 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들이 초기에 개별 기판들 위에 형성되므로, 이러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
본 발명의 실시예들은 모놀리식 3D 어레이와 같은 멀티레벨 메모리 어레이에 대한 콘택트들을 만드는 방법들에 관련된다. 일 실시예에서, 멀티-레벨 메모리 디바이스는 메모리 셀들(예를 들어, 수직 NAND 스트링들(180) 또는 ReRAM 메모리 셀들)이 위치되는 적어도 하나의 디바이스 영역 및 멀티-레벨 콘택트들이 위치되는 적어도 하나의 콘택트 영역을 포함한다. 도 5a 및 5b에 도시되고 이하 보다 상세히 논의되는 바와 같이, ReRAM 메모리 어레이의 전극들의 말단부들(예를 들어, 도 4의 ReRAM 디바이스의 워드 라인들 WL) 또는 멀티-레벨 수직 NAND 메모리 어레이의 제어 게이트들이 단계적 구성(계단형 패턴)으로 배열된다. 이러한 방식으로, 메모리 어레이의 상단 표면으로부터 스텝들(120)까지 아래로 주위 유전체 층(들)에 개구들(130A-130E)의 어레이를 에칭하고 스텝들(120)에 접촉하도록 개구들(130A-130E)에 콘택트 금속(132)을 퇴적하는 것에 의해 개별 제어 게이트들 또는 전극들에 대한 전기적 콘택트가 달성될 수 있다. 콘택트들을 제조하는 종래의 방법들에서는, 가장 깊은 스텝들이 노출되기 이전에 더 얕은 스텝들이 과도하게 오버-에칭될 수 있다.
본 발명의 다른 실시예들은 수직 NAND 스트링들 또는 ReRAM 디바이스들의 어레이와 같은 메모리 디바이스들의 모놀리식 3차원 어레이를 제공한다. 적어도 하나의 메모리셀이 다른 메모리셀 위에 위치되도록, 이러한 디바이스들의 메모리 셀들은 수직으로 배향될 수 있다. 이러한 어레이는 디바이스들의 수직 스케일링이 실리콘 또는 다른 반도체 재료의 단위 면적 당 메모리 셀들의 더 높은 밀도를 제공하게 한다.
도 4를 참조하면, 수직으로 배향된 3D ReRAM 메모리 엘리먼트 어레이를 구현하기 위한 하나의 예시적인 반도체 구조체가 도시되며, 이는 2012년 6월 14일자 공개된 미국 특허 공보 제2012/0147648호에 설명되는 타입의 것이다. ReRAM 디바이스는 처음 퇴적될 때 비-도전성인 NVM(non-volatile memory) 엘리먼트 재료의 용도로 구성된다. 재료가 처음에는 비-도전성이기 때문에, 워드 및 비트 라인들의 교차-지점들에 있는 메모리 엘리먼트들을 서로로부터 격리시킬 필요성이 없다. 여러 메모리 엘리먼트들은 도 4의 경우에 y-방향으로 수직 비트 라인들의 맞은 편을 따라 수직으로 배향되고 모든 평면들을 통해 위쪽으로 확장하는 NVM 재료의 스트립들인 재료의 단일 연속적 층에 의해 구현될 수 있다. 도 4의 구조체의 주요 이점은 일 그룹의 평면들에서 모든 워드 라인들 및 그들 아래에 있는 절연의 스트립들이 단일 마스크를 사용하여 동시에 정의될 수 있고, 따라서 제조 프로세스를 매우 단순화한다는 점이다.
도 4를 참조하면, 3차원적 어레이의 4개 평면들(1101, 1103, 1105 및 1107)의 작은 부분이 도시된다. 평면들 모두는 도전체, 유전체 및 NVM 재료의 동일한 수평 패턴을 갖는다. 각각의 평면에서, 전기적으로 도전성인(예를 들어, 금속) 워드 라인들(WLzy)은 x-방향으로 연장되고, y-방향으로 떨어져 이격된다. 각각의 평면은 그 아래의 평면의 또는, 평면(1101)의 경우에는, 그 아래의 기판 회로 컴포넌트의 워드 라인들으로부터 자신의 워드 라인들을 격리하는 절연 재료(예를 들어, 유전체)의 층을 포함한다. 일부 실시예들에서, y의 고정값에 대한 워드 라인들(WLzy)은 메모리 디바이스를 넘어서 콘택트 영역 내로 확장될 수 있는 교대 층들의 스택을 형성한다. 예를 들어, 일부 실시예들에서, 그러한 확장된 워드 라인들 및 교대 유전체 층들의 일부는 도 6, 7a-7k, 및 8에 도시된 바와 같이 콘택트 영역(300)(이하 보다 상세히 논의됨)에서 층 스택(301)을 형성할 수 있다.
수직 z-방향으로 연장되고 x-y-방향으로 규칙적인 어레이를 형성하는 전기적으로 도전성인(예를 들어, 금속) 로컬 비트 라인(LBL) "필러들(pillars)"의 집합이 각각의 평면을 통하여 확장된다.
각각의 비트 라인 필러는 x-방향으로 연장되는 행 선택 라인들(SG)에 의해 그 게이트들이 구동되는 기판에 형성되고, 기판에도 형성되는 선택 디바이스들(Qxy)을 통해 이격되는 필러와 동일한 피치로 y-방향으로 이어지는 하부 글로벌 비트 라인들(GBL)(예를 들어, 실리콘 기판에 위치됨)의 세트 중 하나에 접속된다. 선택 디바이스들(Qxy)은 종래의 CMOS 트랜지스터들(또는 수직 MOSFET 박막 트랜지스터들, 또는 접합(Junction) FET, 또는 npn 트랜지스터들)일 수 있고, 다른 종래의 회로를 형성하는데 사용되는 것과 동일한 프로세스를 사용하여 제조될 수 있다. MOS 트랜지스터들 대신에 npn 트랜지스터들을 사용하는 경우에, 행 선택 라인들(SG) 라인들은 x-방향으로 연장되는 베이스 콘택트 전극 라인들로 대체된다. 감지 증폭기들, I/O(input-output) 회로, 제어 회로, 및 임의의 다른 필요한 주변 회로 또한 기판에서 제조되지만 도 4에 도시되지 않는다. x-방향으로 로컬 비트 라인 필러들의 각각의 행에 대해 하나의 행 선택 라인(SG)이 있고, 각각의 개별 로컬 비트 라인(LBL)에 대해 하나의 선택 디바이스(Q)가 있다.
NVM 재료의 각각의 수직 스트립은 수직 로컬 비트 라인들(LBL)과 모든 평면들에서 수직으로 스택되는 복수의 워드 라인들(WL) 사이에 샌드위치된다. 바람직하게 NVM 재료는 x-방향으로 로컬 비트 라인들(LBL) 사이에 존재한다. 메모리 스토리지 엘리먼트(M)는 워드 라인(WL)과 로컬 비트 라인(LBL)의 각각의 교차 지점에 위치된다. 메모리 스토리지 엘리먼트 재료에 대해 위에 설명된 금속 산화물의 경우에, 교차하는 로컬 비트 라인(LBL)과 워드 라인(WL) 사이의 NVM 재료의 작은 영역은 교차하는 라인들에 인가되는 적절한 전압들에 의해 도전성(세트) 및 비-도전성(리세트) 상태 사이에서 제어가능하게 교대된다.
도 1a-2b를 다시 참조하면, 일부 실시예들에서, 모놀리식 3차원 NAND 스트링(180)은, 도 1a, 2a 및 3에 도시된 바와 같이, 기판(100)의 주 표면(100a)에 실질적으로 수직으로 확장되는 적어도 하나의 단부를 갖는 반도체 채널(1)을 포함한다. 예를 들어, 반도체 채널(1)은 필러 형상을 가질 수 있고, 전체 필러-형상의 반도체 채널은, 도 1a 및 2a에 도시된 바와 같이, 기판(100)의 주 표면(100a)에 실질적으로 수직으로 확장된다. 이러한 실시예들에서, 디바이스의 소스/드레인 전극들은, 도 1a 및 2a에 도시된 바와 같이, 반도체 채널(1) 아래에 제공되는 하부 전극(102) 및 반도체 채널(1) 위에 형성되는 상부 전극(202)을 포함할 수 있다. 대안적으로, 반도체 채널(1)은, 도 3에 도시된 바와 같이, U-형상의 파이프 형상을 가질 수 있다. U-형상의 파이프 형상 반도체 채널의 2개의 날개 부분들(1a 및 1b)은 기판(100)의 주 표면(100a)에 실질적으로 수직으로 확장될 수 있고, U-형상의 파이프 형상 반도체 채널(1)의 접속 부분(1c)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장되어 2개의 날개 부분들(1a, 1b)을 접속한다. 이러한 실시예들에서, 소스 또는 드레인 영역들 중 하나(2021)는 위로부터 반도체 채널의 제1 날개 부분을 접촉하고, 소스 또는 드레인 영역들 중 다른 하나(2022)는 위로부터 반도체 채널(1)의 제2 날개 부분을 접촉한다. 아래로부터 반도체 채널(1)의 접속 부분에 바디 콘택트를 제공하기 위해 선택적 바디 콘택트 전극(도시되지 않음)이 기판(100)에 배치될 수 있다. NAND 스트링의 선택 게이트(SG) 또는 액세스 트랜지스터들이 도 3예 도시된다. 도 3에 도시된 바와 같은 실시예에서, 인접 NAND 스트링들의 소스 영역들(2022)은 소스 라인(SL)을 통해 접속될 수 있고, 한편 인접 NAND 스트링들의 드레인 영역들(2021)은 비트 라인(BL)을 통해 접속될 수 있다. U-형상의 실시예에서, 슬릿(210)은 U-형상의 파이프 형상의 2개의 날개 부분들(1a 및 1b)을 분리시킨다. 슬릿(210)은 유전체 재료로 채워질 수 있다.
일부 실시예들에서, 반도체 채널(1)은, 도 2a-2b에 도시된 바와 같이, 채워진 피처(filled feature)일 수 있다. 일부 다른 실시예들에서, 반도체 채널(1)은 비워질 수 있는데, 예를 들어, 도 1a-1b에 도시된 바와 같이, 절연 채움 재료(2)로 채워진 중공 실린더일 수 있다. 이러한 실시예들에서, 그리고 절연 채움 재료(2)는 반도체 채널(1)에 의해 둘러싸여 있는 중공 부분을 채우기기 위해 형성될 수 있다.
기판(100)은 단결정 실리콘, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물들, III-V 화합물들, II-VI 화합물들과 같은, 본 기술분야에 알려진 임의의 반도전성 기판, 이러한 기판 위의 에피택셜 층들, 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 임의의 반도전성 또는 비-반도전성 재료일 수 있다. 기판(100)은, 메모리 디바이스에 대한 구동 회로들와 같은, 그 위에 제조되는 집적 회로들을 포함할 수 있다.
예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 III-V, II-VI 또는 도전성 또는 반도전성 산화물들 등의 재료들과 같은, 다른 화합물 반도체 재료들인 임의의 적합한 반도체 재료가 반도체 채널(1)에 사용될 수 있다. 반도체 재료는 비정질, 다결정질 또는 단결정일 수 있다. 반도체 채널 재료는 임의의 적합한 퇴적 방법들에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 반도체 채널 재료는 LPCVD(low pressure chemical vapor deposition)에 의해 퇴적된다. 일부 다른 실시예들에서, 반도체 채널 재료는 처음에 퇴적된 비정질 반도체 재료를 재결정화하는 것에 의해 형성되는 재결정화된 다결정질 반도체 재료일 수 있다.
절연 채움 재료(2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 고-유전율(high-k) 재료들과 같은, 임의의 전기적 절연 재료를 포함할 수 있다.
모놀리식 3차원 NAND 스트링은, 도 1a-1b, 2a-2b 및 3에 도시된 바와 같이, 복수의 제어 게이트 전극들(3)을 더 포함한다. 제어 게이트 전극들(3)은 기판(100)의 주 표면(100a)에 실질적으로 평행하게 확장되는 스트립 형상을 갖는 부분을 포함할 수 있다. 복수의 제어 게이트 전극들(3)은, 기판(100)의 주 표면(100a) 위에 그리고 디바이스 레벨 A 아래에 위치되는, 제1 디바이스 레벨(예를 들어, 디바이스 레벨 A)에 위치되는 제1 제어 게이트 전극(3a) 및 제2 디바이스 레벨(예를 들어, 디바이스 레벨 B)에 위치되는 제2 제어 게이트 전극(3b)를 적어도 포함한다. 제어 게이트 재료는 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물 또는 이들의 합금과 같은, 본 기술분야에 알려진 임의의 하나 이상의 적합한 도전성 또는 반도체 제어 게이트 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 폴리실리콘은 용이한 처리를 허용하기 위해 선호된다.
블로킹 유전체(7)는 제어 게이트(들)(3)에 인접하여 위치되고, 이에 의해 둘러싸일 수 있다. 블로킹 유전체(7)는 복수의 제어 게이트 전극들(3)의 각각의 하나와 접촉하여 위치되는 복수의 블로킹 유전체 세그먼트들을 포함할 수 있고, 예를 들어, 디바이스 레벨 A에 위치되는 제1 유전체 세그먼트(7a) 및 디바이스 레벨 B에 위치되는 제2 유전체 세그먼트(7b)는, 도 1a-1b 및 2a-2b에 도시된 바와 같이, 각각, 제어 전극들(3a 및 3b)와 접촉하고 있다. 대안적으로, 블로킹 유전체(7)는 도 3에 도시된 바와 같이 연속적일 수 있다.
모놀리식 3차원 NAND 스트링은 또한 복수의 이산적 전하 저장 세그먼트(9)를 포함할 수 있고, 그 각각은 블로킹 유전체 세그먼트들(7)과 채널(1) 사이에 위치된 다. 유사하게, 복수의 이산적 전하 저장 세그먼트들(9)은 디바이스 레벨 A에 위치되는 제1 이산적 전하 저장 세그먼트(9a) 및 디바이스 레벨 B에 위치되는 제2 이산적 전하 저장 세그먼트(9b)를 적어도 포함한다. 대안적으로, 전하 저장 세그먼트(9)는 도 3에 도시된 바와 같이 연속적일 수 있다. 즉, 전하 저장 세그먼트는 연속적 전하 저장 층에서 국한된 영역을 포함할 수 있다.
모놀리식 3차원 NAND 스트링의 터널 유전체(11)는 복수의 이산적 전하 저장 세그먼트들(9)의 각각의 하나와 반도체 채널(1) 사이에 위치된다. 터널 유전체(11)는 복수의 블로킹 유전체 세그먼트들(11) 또는 유전체 재료의 연속적 층을 포함할 수 있다.
블로킹 유전체(7) 및 터널 유전체(11)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 고-유전률(high-k) 절연 재료들과 같은, 임의의 하나 이상의 동일한 또는 상이한 전기적 절연 재료들로부터 독립적으로 선택될 수 있다.
전하 저장 세그먼트(9)는 이산적 또는 연속적 도전성(예를 들어, 티타늄, 백금, 루테늄, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 지르코늄 질화물과 같은 금속 또는 금속 합금, 또는 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드와 같은 금속 실리사이드, 또는 이들의 조합) 또는 반도체(예를 들어, 폴리실리콘) 플로팅 게이트, 도전성 나노입자들, 또는 이산적 또는 연속적 전하 저장 유전체(예를 들어, 실리콘 질화물 또는 다른 유전체) 피처를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 이산적 전하 저장 세그먼트들(9)은 이산적 전하 저장 유전체 피처들이며, 그 각각은 각각의 조개-형상의 블로킹 유전체 세그먼트(7)에 위치되는 질화물 피처를 포함하고, 여기서 실리콘 산화물 블로킹 유전체 세그먼트(7), 질화물 피처(9) 및 실리콘 산화물 터널 유전체(11)는 NAND 스트링의 산화물-질화물-산화물 이산적 전하 저장 구조체들을 형성한다. 대안적으로, 폴리실리콘 플로팅 게이트가 사용될 수 있다.
도 5a는 수직 NAND 메모리 디바이스의 단면을 도시하는 SEM(scanning electron microscope) 이미지이다. 도 5a에 도시된 바와 같이, 콘택트들(132)은 콘택트 영역(134)의 상단 표면으로부터 제어 게이트들(3)의 게이트 전극 스텝들(120)(예를 들어, 계단형 워드 라인 패턴)까지 확장된다. 이하 보다 상세히 논의되는 바와 같이, 콘택트들(132)은 전기적 절연 (유전체) 재료(124)에 형성된 비아들을 텅스텐, 주석, 구리 또는 알루미늄 또는 그들의 합금들 또는 실리사이드들과 같은, 전기적 도전성인 재료로 채움으로써 만들어진다. 도 5a에 도시되는 계단형 패턴을 형성하기 위해, 제어 게이트 전극들(3)은, 제1 도전층(예를 들어, 층들의 스택에서 더 낮은 층)이 제2 도전층(예를 들어, 스택에서 더 높은 층)을 지나서 수평으로 확장되는 부분을 포함하도록 구성된다. 콘택트 개구들은 제1 도전층(예를 들어, 120a)의 제1 부분까지 확장되는 제1 콘택트 개구(예를 들어, 도 5b에서, 130A)를 포함하고, 제2 콘택트 개구(예를 들어, 도 5b에서 130B)는 제2 도전층(예를 들어, 120b)의 상부 표면까지 확장된다. 예를 들어, 제1 도전층(예를 들어, 120a)은 디바이스 영역으로부터 콘택트 영역(134)까지 확장되는 제1 제어 게이트 전극들(3)의 부분일 수 있고, 제2 도전층(예를 들어, 120b)은 디바이스 영역으로부터 콘택트 영역(134)까지 확장되는 제2 제어 게이트 전극들(3)의 부분일 수 있다.
도 5b는 위에 논의된 도 5a의 멀티-레벨 콘택트를 만드는 종래의 방법에 의한 얕은 쪽 오버 에칭(shallow side over etching)의 문제점을 도시한다. 종래의 방법에서, 제어 게이트 스텝들(120)은 유전체 (전기적 절연) 재료들의 층들의 스택으로 덮힌다. 제1 유전체 층은 등각의 에치 스톱 층(122)이다. 등각의 에치 스톱 층(122)은 실리콘 질화물과 같은, 임의의 적합한 재료로 이루어질 수 있다. 등각의 에치 스톱 층(122)은 층(122)과 상이한 재료로 이루어지는 제2 유전체 층(124)으로 덮힌다. 제2 유전체 재료는, 실리콘 산화물(예를 들어, SiO2)과 같은, 산화물들을 포함하는 임의의 적합한 재료로 이루어질 수 있다. 제2 유전체 층(124)는 등각의 것이 아니다. 즉, 유전체 층(124)의 두께(h1, h2, h3, h4... hi)는 각각의 스텝(120) 위에서 변하여 제2 유전체 층(124)의 상부 표면(124a)은 스텝들(120) 모두 위에서 기판(100)으로부터 동일한 거리이다. 제3 유전체 층, 희생성 배리어 층(126)이 제2 유전체 층(124) 위에 퇴적된다. 희생성 배리어 층(126)은, 실리콘 질화물(예를 들어, 바람직하게는 등각의 에치 스톱 층(122)과 동일하지만 제2 유전체 층(124)의 재료와는 상이한 재료)과 같은, 임의의 적합한 재료로 이루어질 수 있다. 다음으로 제4 유전체 층(128)이 희생성 배리어 층(126) 위에 퇴적된다. 제4 유전체 층(128)은, 실리콘 산화물(예를 들어, SiO2)과 같은, 산화물들을 포함하는 임의의 적합한 재료로 이루어질 수 있다.
제어 게이트 스텝들(120)에 대한 콘택트를 만들기 위해, 개구들(130A-130E)은 제4 유전체 층(128)의 상단 표면(128a)으로부터 제4 유전체 층(128), 희생성 배리어 층(126) 및 제2 유전체 층(124)을 통하여 에칭된다. 통상적으로, 제4 유전체 층(128) 및 희생성 배리어 층(126)이 제1 에칭 단계에서 비-선택적으로 에칭된다(즉, 본질적으로 동일한 비율로 모든 재료들를 에칭하는 에칭제로 에칭됨). 다음으로 개구들이 에치 스톱 층(122)에서 멈추도록 제2 유전체 층(124)이 선택적으로 에칭된다(즉, 하부 재료(예를 들어, 에치 스톱 층(122))보다 실질적으로 빠르게(예를 들어, 2-10배 이상 빠르게) 하나의 재료(예를 들어, 제2 유전체 재료(124))를 에칭하는 에칭제로 에칭됨).
그러나, 개구들(130A-130E)을 에칭할 때, 더 긴 개구들(예를 들어, 130A)이 에치 스톱 층(122)에 도달하기 이전에 더 얕은 개구들(예를 들어, 130E, 130D, 130C)이 에치 스톱 층(122)을 관통할 것이라는 점은 드물지 않다. 이는 특히 레벨들(스텝들)의 수가 증가할 수록 문제점이 있다. 멀티-레벨 NAND 디바이스와 같은, 멀티 레벨 메모리 디바이스에서 레벨들의 수는 제한되지 않으며, 예를 들어, 4-128 레벨들과 같은, 8-64 레벨들과 같은, 16-32 레벨들과 같은, 2-256 레벨들을 포함할 수 있다. Cu, Al, 이들의 합금들 또는 실리사이드(예를 들어, Ti, Ni 또는 Co 실리사이드)와 같은 전기적으로 도전성인 재료를 개구들(130A-130E) 내에 퇴적하는 것에 의해 콘택트들이 완성된다.
도 6은 디바이스에서의 멀티-레벨 콘택트의 제1 실시예의 개략도이다. 일부 실시예들에서, 멀티-레벨 콘택트는 종래의 콘택트 기술들에 대하여 위에 설명된 어려움들 중 일부 또는 전부를 유리하게 회피한다.
디바이스는 적어도 하나의 디바이스 영역(도시되지 않음) 및 적어도 하나의 콘택트 영역(300)을 포함한다. 콘택트 영역(300)은 기판(100) 위에 위치되는, 복수의 전기적 도전층들(302a, 302b, 302c 및 302d) 및 복수의 전기적 절연층들(303a, 303b, 303c 및 303d)이 교대하는 스택(301)을 갖는다. 4개의 도전층들을 갖는 스택(301)이 도시되지만, 다른 실시예들에서는, 예를 들어 2, 3, 4, 5, 6, 7, 8개 이상의 층들인 임의의 적합한 수의 도전층들이 사용될 수 있다. 일부 실시예들은 4-128개 층들과 같은, 8-64개 층들과 같은, 16-32개 층들과 같은, 2-256개 층들을 포함할 수 있다.
일부 실시예들에서, 도전층들(302a, 302b, 302c 및 302d)은 디바이스 영역에서의 멀티-레벨 디바이스에서 각각의 레벨들에 대한 전기적 접속들을 제공하기 위해 도면의 좌측을 지나서 확장된다(예를 들어, 콘택트 영역(300) 바깥의 하부 절연층(312)). 예를 들어, 일부 실시예들에서, 도전층들(302a-302d)은 NAND 디바이스의 워드 라인들(예를 들어, 제어 게이트들) 또는 ReRAM 디바이스의 전극들(예를 들어, 워드 라인들)을 포함할 수 있거나 또는 이와 전기적 접촉을 이룰 수 있다.
복수의 전기적 도전층들(302a-302d)은 콘택트 영역에 계단형 패턴을 형성한다. 층들(303a-303d)의 각각의 개별 전기적 절연층은 측벽을 포함한다. 각각의 절연층들(303a-303d)에 대해, 스택(301)에서의 개별 하부 전기적 도전층(302a-302d)은 측벽을 넘어서 측방향으로 확장된다. 개별 전기적 도전성 측벽 스페이서(305)가 각각의 전기적 절연층(303a-303d)의 측벽에 인접하여 위치된다. 각각의 측벽 스페이서(305a-305d)는 개별 전기적 절연층 아래에 있는 전기적 도전층과 전기적 접촉을 이루고, 스택에서의 복수의 전기적 도전층들에서의 다른 전기적 도전층들로부터 실질적으로 전기적으로 격리된다. 예를 들어, 도시된 바와 같이, 가장 왼쪽 측벽 스페이서(305a)는 전기적 도전층(302a)와만 전기전 접촉을 이루고, 2번째 가장 왼쪽 측벽 스페이서(305b)는 전기적 도전층(302b)와만 전기족 접촉을 이루는 등이다.
일부 실시예들에서, 측벽 스페이서들(305a-305d) 각각은 개별 전기적 절연층을 덮어 씌우는 스택(301)에서의 전기적 도전층들(302a-302d)의 세트를 지나서 수직으로 확장된다. 일부 실시예들에서, 예를 들어, 도시된 바와 같이, 복수의 측벽 스페이서들(305a-305d) 각각은 콘택트 계단형 패턴에 대응하는 전기적 도전층들(302a-302d)의 각각의 접촉부(307)에 접촉한다. 접촉부(307)는 스택(301)에서의 임의의 덮어 씌우는 전기적 도전층들을 지나서 측방향으로 확장된다. 이는 이하 보다 상세히 설명되는 바와 같이 각각의 측벽 스페이서(305)의 상단이 확실히 스택(301)의 상단이고 비아 접속들(306)과의 접촉에 사용될 수 있다는 점을 보장한다.
일부 실시예들에서, 전기적 절연 채움 재료(308)는 측방향으로 인접하는 측벽 스페이서들의 각각의 쌍(예를 들어, 스페이서들(305a 및 305b), 스페이서들(305b 및 305c) 등) 사이의 측방향 스페이스를 실질적으로 채운다. 도시된 바와 같이, 콘택트 영역의에서의 전기적 절연 채움 재료(308)는 측벽 스페이서들(305)의 상단들을 노출시키는 평평한 상단을 가질 수 있다.
일부 실시예들에서는, 덮어 씌우는 절연층(309)이 콘택트 영역(300) 위에 형성된다. 전기적 도전성 비아 접속들(306)은 복수의 측벽 스페이서들(305a-305b)과 전기적 접촉을 이루기 위해 덮어 씌우는 절연층(309)를 통해 수직으로 확장된다. 일부 실시예들에서, 복수의 측벽 스페이서들(305a-305b) 각각은 비아 접속이 측벽 스페이서(305a-305b)를 접촉하는 위치에서 비아 접속(306)을 지나서 측방향으로 확장된다. 일부 실시예들에서, 복수의 측벽 스페이서들(305) 각각은 비아 접속(306)이 측벽 스페이서(305)를 접촉하는 위치(311)에서 비아 접속(306)의 측방향 단면적보다 더 큰 측방향 단면적을 갖는다. 일부 실시예들에서, 측벽 스페이서들(305a-305d) 각각은 비아 접속(306)이 측벽 스페이서(305)를 접촉하는 위치(311)에서 비아 접속(306)의 측방향 단면적의 적어도 1.5배인, 적어도 2배와 같은, 적어도 3배와 같은, 적어도 5배와 같은 측방향 단면적을 갖는다. 일부 실시예들에서, 측벽 스페이서들(305) 각각은 비아 접속(306)이 측벽 스페이서(305)를 접촉하는 위치(311)에서 비아 접속(306)의 측방향 단면적의 1 내지 100배보다 더 큰 범위에 있는, 또는 이들의 임의의 하위 범위에 있는 측방향 단면적을 갖는다.
(예를 들어, 제조 중 에러들로 인해) 비아 접속(306)이 측벽 스페이서(305)와 오정렬되는 경우들에서도 접촉의 손실을 예방할 수 있기 때문에, 이러한 구성은 유리할 수 있다. 즉, 일부 실시예들에서, 측벽 스페이서의 상대적으로 넓은 상단은 비아 접속을 위해 상대적으로 큰 측방향 타겟을 제시한다. 유사하게, 측벽 스페이서들(305a-305d)은 도전층들(302a-302d)보다 수직으로 더 두꺼울 수 있기 때문에, 하부 도전층까지의 측벽 스페이서를 통한 비아 과도 관통의 위험성이 감소된다. 예를 들어, 일부 실시예들에서, 각각의 측벽 스페이서(305)는 자신이 접촉하는 도전층의 두께의 적어도 1.5배인, 적어도 2배와 같은, 적어도 5배와 같은, 적어도 10배와 같은 수직 두께를 갖는다. 일부 실시예들에서, 각각의 측벽 스페이서(305)는 자신이 접촉하는 개별 도전층(302)의 두께의 1 내지 100배보다 더 큰 범위에 있는, 또는 이들의 임의의 하위 범위에 있는 수직 두께를 갖는다.
도시된 실시예들에서, 측벽 스페이서들(305) 각각은 실질적으로 수평인 하부 베이스 아암의 사이드로부터 실질적으로 수직으로 확장되는 상부 아암을 포함하는 실질적으로 L-형상의 수직 단면을 갖는다. 일부 실시예들에서, 채움제 재료(310)는 상부 아암과 하부 베이스 아암 사이이고 이에 인접하는 L-형상의 수직 단면에 의해 정의되는 공간을 채운다. 이러한 채움제 재료는 채움 재료(308)와 동일한 종류 또는 상이한 종류일 수 있다. 그러나, 일부 실시예들에서, 이러한 특정 L-형상은 측벽 스페이서들 중 일부 또는 전부에 대해 생략될 수 있다(예를 들어, 이하 도 8에 도시된 바와 같음).
이미 언급된 바와 같이, 도전층들(302a, 302b, 302c 및 302d)은 디바이스 영역에서의 멀티-레벨 디바이스에서 각각의 레벨들에 대한 전기적 접속들을 제공하기 위해 도면의 좌측을 지나서 확장된다. 일부 실시예들에서 멀티-레벨 디바이스는, 수직 NAND 디바이스 또는 ReRAM 디바이스와 같은, 메모리 디바이스이다.
예를 들어, 멀티-레벨 디바이스는 도 1a-3b에 도시되는 모놀리식 3차원 NAND 스트링(180)과 같은 NAND 디바이스일 수 있다. 스택(301)에서의 전기적 도전층들(302a-302d)은, 예를 들어, NAND 디바이스의 워드 라인을 각각 포함할 수 있거나 이에 전기적으로 접속된다.
예를 들어, 일부 실시예들에서, NAND 디바이스는 복수의 반도체 채널들(예를 들어, NAND 스트링(180)의 반도체 채널(1))을 포함할 수 있고, 여기서 복수의 반도체 채널들 각각의 적어도 하나의 단부는 기판(100)의 주 표면에 실질적으로 수직으로 확장된다. NAND 디바이스는 복수의 전하 저장 영역들을 포함할 수 있고, 각각의 전하 저장 영역은 복수의 반도체 채널들 각각에 인접하여 위치된다(예를 들어, NAND 스트링(180)의 이산적 전하 저장 세그먼트(9)). NAND 디바이스는 또한 기판의 주 표면에 실질적으로 평행하게 확장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들(예를 들어, 전극들(3/302))을 포함할 수 있고, 여기서 복수의 제어 게이트 전극들은 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극(예를 들어, 도 1b 및 2b에 도시된 NAND 스트링(180)의 제어 게이트 전극들(3a 및 3b))을 적어도 포함한다. 일부 실시예들에서, 스택(301)에서의 복수의 전기적 도전층들(302a-302d) 중 첫번째 것(예를 들어, 도전층(302a))은 제1 제어 게이트 전극(3a)과 전기적 접촉을 이루고 디바이스 영역으로부터 콘택트 영역(300)까지 확장되며, 스택(301)에서의 복수의 전기적 도전층들(302a-302d) 중 두번째 것(예를 들어, 도전층(302b))은 제2 제어 게이트 전극(3b)과 전기적 접촉을 이루고 디바이스 영역으로부터 콘택트 영역(300)까지 확장된다.
도 4를 참조하여 위에 논의된 바와 같이, 일부 실시예들에서, ReRAM 디바이스는 워드 라인 전극들(WLzy)의 하나 이상의 수직 스택들을 포함할 수 있다. 일부 실시예들에서, 스택(301)에서의 복수의 전기적 도전층들(302a-302d) 중 첫번째 것(예를 들어, 도전층(302a))은 워드 라인 전극(예를 들어, WL11)과 전기적 접촉을 이루고 디바이스 영역으로부터 콘택트 영역(300)까지 확장되며, 스택(301)에서의 복수의 전기적 도전층들(302a-302d) 중 두번째 것(예를 들어, 도전층(302b))은 제2 워드라인 전극(예를 들어, WL21)과 전기적 접촉을 이루고 디바이스 영역으로부터 콘택트 영역(300)까지 확장된다.
도 7a-7k는 도 6에 도시된 디바이스에서의 멀티-레벨 콘택트를 만드는 방법을 도시한다.
도 7a에 도시된 바와 같이, 기판(100) 위에 위치되는 적어도 하나의 디바이스 영역(도시되지 않음)과 적어도 하나의 콘택트 영역(300)을 포함하는 인-프로세스(in-process) 멀티레벨 디바이스가 제공된다. 콘택트 영역은 복수의 교대하는 전기적 절연층들(303a-303d) 및 전기적 도전층들(302a-302d)의 스택(301)을 포함한다. 각각의 개별 전기적 절연층(예를 들어, 303d)은 개별 전기적 도전층을 스택에서의 임의의 덮어 씌우는 전기적 도전층들(예를 들어, 층들(302a-302d))로부터 격리시키기 위해 개별 전기적 도전층(예를 들어, 302d) 상에 위치된다.
도전층들(302a-302d)은 금속, 금속 합금, 금속 실리사이드, 또는 고도로 도핑된 반도체를 포함하는 임의의 적합한 도전성 재료(예를 들어, W, WSix, WN, Ti, TiN, 도핑된 폴리실리콘 등)로 이루어질 수 있다. 절연층들(303a-303d)은, 예를 들어, 산화물(예를 들어, 실리콘 산화물, Al2O3, HfO2 등)를 포함하는 임의의 적합한 절연 재료로 이루어질 수 있다. 4개의 교대 층들이 스택(301)에 도시되지만, 위에 언급된 바와 같이, 임의의 다른 적합한 수가 사용될 수 있다.
도 7b를 참조하면, 층(312)(예를 들어, 절연층)이 스택(301) 위에 선택적으로 형성될 수 있다. 마스크(400)가 층(312)의 일부 위에 그리고 콘택트 영역(300)에서의 스택(301) 위에 형성된다. 하부 제1 전기적 도전층의 노출된 부분이 최상부 제1 전기적 절연층(303a)에 형성되는 제1 측벽(304)을 지나 측방향으로 확장되도록 하부 제1 전기적 도전층(302a)의 일부를 노출시키기 위해 마스크 층(400)에 의해 덮히지 않는 층(312)의 일부 및 스택에서의 최상부 제1 전기적 절연층(303a)의 일부가 (예를 들어, 임의의 적합한 에칭 프로세스를 사용하여) 제거된다.
다양한 실시예들서, 예를 들어, 포토 리소그래피 기술들을 포함하는 임의의 적합한 기술이 마스크(400)를 형성하는데 사용될 수 있다. 마스크(400)는 포토레지스트 재료 또는 하드 마스크(예를 들어, C, SiN, SiO2, 금속 등)를 포함할 수 있다.
도 7c를 참조하면, 제1 측벽(304a) 상에 그리고 스택(301)에서의 하부 제1 전기적 도전층(302a)의 노출된 부분 상에 전기적 도전성 재료(501a)의 제1 등각의 층이 있다. 층(501a)이 또한 선택적 층(312)의 측벽 상에 형성될 수 있다. 선택적으로, 제1 전기적 절연 등각의 라이너 층(502a)이 전기적 도전성 재료(501a)의 제1 등각의 층 위에 형성될 수 있다. 라이너 층(502a)은, 예를 들어, 산화물(예를 들어, 실리콘 산화물,, Al2O3, HfO2 등) 또는 질화물(예를 들어, 실리콘 질화물)을 포함하는, 예를 들어, 임의의 적합한 절연 재료로 이루어질 수 있다. 이하 설명되는 바와 같이, 라이너 층(502a)의 사용은 L-형상을 갖는 측벽 스페이서들(305)을 특징으로 하는 도 6에 도시된 종류의 마무리된 구조체를 초래할 것이다. 대조적으로, 라이너 층(502a)을 생략하는 것은 L-형상이 없는 측벽 스페이서들(305)을 특징으로 하는 도 8에 도시된 종류의 마무리된 구조체를 초래할 것이다.
다양한 실시예들에서 층들(501a 및 또는 502a)은 도금, 화학적 증착, 물리적 증착, 또는 원자 층 증착을 포함하는 임의의 적합한 등각의 퇴적 프로세스를 사용하여 형성될 수 있다.
도 7d를 참조하면, 디바이스는 제1 측벽(304a)에 인접하는 제1 전기적 도전성 측벽 스페이서(305a)를 형성하도록 그리고 제1 전기적 도전층(302a) 아래의 제2 전기적 절연층(303b)의 일부를 노출시키도록 에칭된다. 노출된 부분은 제1 전기적 도전성 측벽 스페이서(305)를 지나 측방향으로 확장된다. 따라서, 스텝 패턴이 콘택트 영역(300)에서 형성되기 시작한다. 일부 실시예들에서, 제1 라이너 층(502a)은 제1 전기적 도전성 측벽 스페이서(305a)와 접촉하는 제1 수직 스페이서 부분(310a)을 제외하고 층 모두를 실질적으로 제거하도록 에칭될 수 있다.
도 7e를 참조하면, 전기적 절연 재료의 제1 등각의 절연층(503a)은 제1 전기적 도전성 측벽 스페이서(305a) 및 제2 전기적 절연층(303b)의 노출된 부분(예를 들어, 304b) 위에 있다. 다양한 실시예들에서, 층(503a)은 화학적 증착, 물리적 증착 또는 원자 층 증착을 포함하는 임의의 적합한 등각의 퇴적 프로세스를 사용하여 형성될 수 있다.
도 7f를 참조하면, 디바이스는 제1 전기적 도전성 측벽 스페이서(305a)에 인접하는 제1 전기적 도전성 측벽 스페이서(505a)를 형성하도록 그리고 제2 전기적 절연층(303b) 아래의 제2 전기적 도전층(302b)의 일부를 노출시키도록 에칭된다. 제1 라이너 층(502a)이 사용되는 실시예들에서, 도전성 측벽 스페이서(305a) 및 제1 수직 스페이서 부분(310a)를 제외한 제1 라이너 층 모두를 제거하는 것은 동일한 단계에서 형성되고, 절연 측벽 스페이서(510a)는 별도의 단계에서 형성된다.
도 7g를 참조하면, 전기적 도전성 재료(501b)의 제2 등각의 층은 전기적 도전성 측벽 스페이서(305a), 전기적 절연 측벽 스페이서(505a), 및 제2 전기적 도전층(302b)의 노출된 부분 위에 형성된다. 선택적으로, 제2 전기적 절연 등각의 라이너(502b)가 전기적 도전성 재료(501b)의 제2 등각의 층 위에 형성될 수 있다.
도 7h를 참조하면, 디바이스는 전기적 절연 측벽 스페이서(505a)에 인접하는 다른 전기적 도전성 측벽 스페이서(305b)(및 선택적인 수직 필터(310b))를 형성하도록 에칭된다. 그 결과인 구조체에서, 각각의 전기적 도전성 측벽 스페이서(305)는 스택(301)에서의 전기적 도전층들(302a-302d)의 각각의 것들과만 전기적 접촉을 이룬다. 도시된 바와 같이, 가장 좌측의 전기적 도전성 측벽 스페이서(305a)는 전기적 도전층들(302a)과만 전기적 접촉을 이루고, 한편 가장 우측의 전기적 도전성 측벽 스페이서(305b)는 전기적 도전층들(302b)과만 전기적 접촉을 이룬다.
도 7i를 참조하면, 도 7c-g에 도시된 프로세스는 스택(301)에서의 전기적 도전층들(302a-302d)의 각각의 것들과만 각각 전기적 접촉을 이루는 추가적 전기적 도전성 측벽 스페이서들(305c 및 305d)를 생산하도록 되풀이하여 반복될 수 있다. 도시된 바와 같이, 스택(301)에서의 4개의 도전층들(302a-302d)에 대응하여, 4개의 전기적 도전성 측벽 스페이서들(305)이 형성된다. 그러나, 다른 실시예들에서는, 임의의 적합한 수가 사용될 수 있다. 도시된 바와 같이 4개의 절연 스페이서들(505) 및 4개의 선택적 수직 채움제 부분들(310)이 제공된다. 그러나, 다른 실시예들에서는, 임의의 적합한 수가 사용될 수 있다. 유리하게는, 일부 실시예들에서, 이러한 반복적 프로세스 동안 추가적 마스킹 단계들(예를 들어, 포토리소그래픽 마스킹)이 요구되지 않는다.
도 7j를 참조하면, 전기적 절연 채움 층(508)이 디바이스 위에 형성되고, 채움 층(508)은 전기적 도전성 측벽 스페이서들(305) 각각의 상부 표면을 노출시키도록 (예를 들어, 화학적 기계적 폴리싱을 사용하여) 폴리싱된다. 이러한 단계는 평탄화된 채움 층(508) 및 절연 측벽 스페이서들(505)로부터 층(308)(및 선택적인 수직 채움 부분들(310))을 형성할 수 있다. 다양한 실시들예에서 채움 층(508)은 스페이서들(505 및 310)과 동일한 재료 또는 상이한 재료를 포함할 수 있다.
도 7k를 참조하면, 덮어 씌우는 절연층(309)이 채움 층(308) 위에 형성되고, 전기적 도전성 측벽 스페이서들(305) 중 적어도 하나와 전기적 접촉을 이루기 위해 비아 접속들(306)이 덮어 씌우는 절연층(309)을 통해 수직으로 확장되어 형성된다. 다음으로 전기적 도전성 재료로 채워지는 층(309)에 정공을 생성하기 위해, 임의의 적합한 기술을 사용하여, 예를 들어, 리소그래픽 패터닝 및 에칭을 사용하여, 비아 접속들(306)이 형성될 수 있다. 그 결과인 구조체는 도 6에 도시된 것과 동등하다.
도 8은 멀티-레벨 콘택트의 대안적인 실시예를 도시한다. 이러한 멀티-레벨 콘택트는 도 6에 도시된 구조체와 거의 동일하다. 그러나, 도전성 측벽 스페이서들(305)은 L-형상을 갖지 않는다. 위에 설명된 바와 같이, 이것은 각각의 스페이서(305)의 제조 동안 라이너 층(502) 및 그 결과로 생기는 수직 채움 부분들(310)의 사용을 생략한 결과일 수 있다. 본 개시내용의 관점에서 본 기술분야의 통상의 기술자에게 명백한 바와 같이, 다양한 실시예들은 L-형상의 및 비-L-형상의 도전성 측벽 스페이서들(305)의 임의의 조합을 사용할 수 있다.
상기 내용은 특정 바람직한 실시예들을 참조하지만, 본 발명이 이에 제한되지는 않는다는 점이 이해될 것이다. 개시된 실시예들에 대해 다양한 수정들이 이루어질 수 있고 이러한 수정들은 본 발명의 범위 내에 있는 것으로 의도된다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 본 명세서에 인용되는 공보들, 특허 출원들 및 특허들 모두는 그 부가 본 명세서에 참조로 원용된다.

Claims (28)

  1. 멀티레벨 디바이스로서,
    적어도 하나의 디바이스 영역 및 기판 위에 위치되는 복수의 전기적 도전층들 및 복수의 전기적 절연층들이 교대하는 스택을 갖는 적어도 하나의 콘택트 영역- 상기 복수의 전기적 도전층들은 상기 콘택트 영역에서 계단형 패턴을 형성하고, 각각의 개별 전기적 절연층은 측벽을 포함하고, 상기 스택에서 개별 하부 전기적 도전층은 상기 측벽을 넘어 측방향으로 확장됨 -; 및
    각각의 전기적 절연층의 상기 측벽에 인접하여 위치되는 복수의 전기적 도전성 측벽 스페이서들의 개별 전기적 도전성 측벽 스페이서- 상기 측벽 스페이서는 상기 개별 전기적 절연층 하부의 상기 전기적 도전층과 전기적 접촉을 이루고, 상기 스택에서의 상기 복수의 전기적 도전층들에서 다른 전기적 도전층들로부터 실질적으로 전기적으로 격리됨 -
    를 포함하는 디바이스.
  2. 제1항에 있어서,
    상기 복수의 측벽 스페이서들 각각은 상기 개별 전기적 절연층을 덮어 씌우는 상기 스택에서의 전기적 도전층들의 세트를 지나 수직으로 확장되는 디바이스.
  3. 제2항에 있어서,
    상기 복수의 측벽 스페이서들 각각은 상기 계단형 패턴에 대응하는 개별 전기적 도전층의 접촉부에 접촉하고, 상기 접촉부는 상기 스택에서의 임의의 덮어 씌우는 전기적 도전층들을 지나 측방향으로 확장되는 디바이스.
  4. 제3항에 있어서,
    측방향으로 인접하는 측벽 스페이서들의 각각의 쌍 사이의 측방향 공간을 실질적으로 채우는 전기적 절연 채움 재료를 더 포함하는 디바이스.
  5. 제4항에 있어서,
    상기 콘택트 영역에서의 상기 전기적 절연 채움 재료는 상기 복수의 측벽 스페이서들의 상단들을 노출시키는 평평한 상단을 갖는 층을 포함하는 디바이스.
  6. 제1항에 있어서,
    상기 콘택트 영역 위에 형성되는 덮어 씌우는 절연층; 및
    상기 복수의 측벽 스페이서들 중 적어도 하나와 전기적 접촉을 이루도록 상기 덮어 씌우는 절연층을 통해 수직으로 확장되는 전기적 도전성 비아 접속
    을 더 포함하고,
    상기 복수의 측벽 스페이서들 각각은 상기 비아 접속이 상기 측벽 스페이서에 접촉하는 위치에서 상기 비아 접속을 지나 측방향으로 확장되는 디바이스.
  7. 제6항에 있어서,
    상기 복수의 측벽 스페이서들 각각은 상기 비아 접속이 상기 측벽 스페이서에 접촉하는 상기 위치에서 상기 비아 접속의 측방향 단면적보다 더 큰 측방향 단면적을 갖는 디바이스.
  8. 제1항에 있어서,
    상기 복수의 측벽 스페이서들 중 적어도 하나는 실질적으로 수평인 하부 베이스 아암의 사이드로부터 실질적으로 수직으로 확장되는 상부 아암을 포함하는 실질적으로 L-형상의 수직 단면을 갖는 디바이스.
  9. 제8항에 있어서,
    상기 상부 아암과 상기 하부 베이스 아암 사이이고 이들에 인접하는 L-형상의 수직 단면에 의해 정의되는 공간을 채우는 채움제 재료를 더 포함하는 디바이스.
  10. 제1항에 있어서,
    상기 스택은 적어도 2개의 전기적 도전층들 및 2개의 유전체 재료 중간층들을 포함하는 디바이스.
  11. 제10항에 있어서,
    상기 스택은 적어도 4개의 전기적 도전층들 및 적어도 4개의 유전체 재료 중간층들을 포함하는 디바이스.
  12. 제1항에 있어서,
    상기 디바이스는 수직 NAND 디바이스를 포함하고; 그리고
    상기 스택에서의 상기 전기적 도전층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나 또는 이에 전기적으로 접속되는 디바이스.
  13. 제12항에 있어서,
    상기 디바이스 영역은,
    복수의 반도체 채널들- 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부는 상기 기판의 주 표면에 실질적으로 수직으로 확장됨 -;
    복수의 전하 저장 영역들- 각각의 전하 저장 영역은 상기 복수의 반도체 채널들의 각각의 것에 인접하여 위치됨 -; 및
    상기 기판의 주 표면에 실질적으로 평행하게 확장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들- 상기 복수의 제어 게이트 전극들은 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 적어도 포함하고; 상기 스택에서의 상기 복수의 전기적 도전층들 중 제1의 것은 상기 제1 제어 게이트 전극과 전기적 접촉을 이루고, 상기 디바이스 영역으로부터 상기 콘택트 영역까지 확장되며; 상기 스택에서의 상기 복수의 전기적 도전층들 중 제2의 것은 상기 제2 제어 게이트 전극과 전기적 접촉을 이루고, 상기 디바이스 영역으로부터 상기 콘택트 영역까지 확장됨 -
    을 포함하는 디바이스.
  14. 제1항에 있어서,
    상기 디바이스는 3차원 ReRAM 디바이스를 포함하고; 그리고
    상기 스택에서의 전기적 도전층들 중 적어도 하나는 상기 ReRAM 디바이스의 전극을 포함하거나 또는 이에 전기적으로 접속되는 디바이스.
  15. 멀티-레벨 콘택트들을 만드는 방법으로서,
    a) 기판 위에 위치되는 적어도 하나의 디바이스 영역 및 적어도 하나의 콘택트 영역을 포함하는 인-프로세스(in-process) 멀티레벨 디바이스를 제공하는 단계- 상기 콘택트 영역은, 복수의 교대하는 전기적 절연층들 및 전기적 도전층들의 스택을 포함하고, 각각의 개별 전기적 절연층은 개별 전기적 도전층을 상기 스택에서 임의의 덮어 씌우는 전기적 도전층들로부터 격리하도록 개별 전기적 도전층 상에 위치됨 -;
    b) 상기 콘택트 영역에서의 상기 스택의 일부 위에 마스크를 형성하는 단계;
    c) 마스크 층에 의해 덮히지 않는 상기 스택에서의 최상부 제1 전기적 절연층의 일부를 제거하는 단계- 하부 제1 전기적 도전층의 일부를 노출시켜, 상기 하부 제1 전기적 도전층의 노출된 부분이 상기 최상부 제1 전기적 절연층에 형성되는 제1 측벽을 지나 측방향으로 확장되게 함 -;
    d) 상기 제1 측벽 상에 및 상기 스택에서의 상기 하부 제1 전기적 도전층의 노출된 부분 상에 전기적 도전성 재료의 제1 등각의 층을 형성하는 단계; 및
    e) 상기 제1 측벽에 인접하는 제1 전기적 도전성 측벽 스페이서를 형성하도록 그리고 상기 제1 전기적 도전층 아래에 제2 전기적 절연층의 일부를 노출시키도록 상기 디바이스를 에칭하는 단계- 상기 노출된 부분은 상기 제1 전기적 도전성 측벽 스페이서를 지나 측방향으로 확장됨 -
    를 포함하는 방법.
  16. 제15항에 있어서,
    f) 상기 제1 전기적 도전성 측벽 스페이서 및 상기 제2 전기적 절연층의 노출된 부분 위에 전기적 절연 재료의 제1 등각의 절연층을 형성하는 단계; 및
    g) 상기 제1 전기적 도전성 측벽 스페이서에 인접하는 제1 전기적 절연 측벽 스페이서를 형성하도록, 그리고 상기 제2 전기적 절연층 아래의 제2 전기적 도전층의 일부를 노출시키도록 상기 디바이스를 에칭하는 단계
    를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 단계 (d)는 상기 전기적 도전성 재료의 제1 등각의 층 상에 전기적 절연 등각의 제1 라이너 층을 형성하는 단계를 더 포함하고; 그리고
    상기 단계 (e)는 상기 제1 전기적 도전성 측벽 스페이서와 접촉을 이루는 제1 수직 스페이서 부분을 제외하고 상기 제1 라이너 층 모두를 실질적으로 제거하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서,
    h) 상기 제1 전기적 도전성 측벽 스페이서, 상기 제1 전기적 절연 측벽 스페이서, 및 상기 제2 전기적 도전층의 노출된 부분 위에 전기적 도전성 재료의 제2 등각의 층을 형성하는 단계; 및
    i) 상기 제1 전기적 절연 측벽 스페이서에 인접하는 제2 전기적 도전성 측벽 스페이서를 형성하도록 상기 디바이스를 에칭하는 단계
    를 더 포함하고,
    상기 제1 전기적 도전성 측벽 스페이서는 상기 제1 전기적 도전층과 전기적 접촉을 이루고, 상기 스택에서의 다른 전기적 도전층들의 각각으로부터 전기적으로 격리되고; 그리고
    상기 제2 전기적 도전성 측벽 스페이서는 상기 제2 전기적 도전층과 전기적 접촉을 이루고, 상기 스택에서의 전기적 도전층들의 각각으로부터 전기적으로 격리되는 방법.
  19. 제18항에 있어서,
    상기 단계 (h)는 전기적 도전성 재료의 상기 제2 등각의 층 위에 전기적 절연 제2 등각의 라이너 층을 형성하는 단계를 더 포함하고; 그리고
    상기 단계 (i)는 상기 제2 전기적 도전성 측벽 스페이서와 접촉을 이루는 수직 스페이서 부분을 제외하고 상기 제2 라이너 층 모두를 실질적으로 제거하는 단계를 더 포함하는 방법.
  20. 제18항에 있어서,
    추가적 전기적 도전성 측벽 스페이서들을 형성하도록 상기 단계들 (f)-(i)를 되풀이하여 반복하는 단계- 각각의 전기적 도전성 측벽 스페이서는 상기 스택에서의 상기 복수의 전기적 도전성 층들의 각각의 것과 전기적 접촉을 이루고, 상기 스택에서의 다른 전기적 도전층들의 각각으로부터 전기적으로 격리됨 -
    를 더 포함하는 방법.
  21. 제18항에 있어서,
    상기 디바이스 위에 전기적 절연 채움 층을 형성하는 단계; 및
    상기 전기적 도전성 측벽 스페이서들 각각의 상부 표면을 노출시키도록 상기 채움 층을 폴리싱하는 단계
    를 더 포함하는 방법.
  22. 제21항에 있어서,
    상기 채움 층 위에 덮어 씌우는 절연층을 형성하는 단계; 및
    상기 전기적 도전성 측벽 스페이서들 중 적어도 하나와 전기적 접촉을 이루도록 상기 덮어 씌우는 절연층을 통해 수직으로 확장되는 적어도 하나의 비아 접속을 형성하는 단계
    를 더 포함하는 방법.
  23. 제22항에 있어서,
    적어도 하나의 전기적 도전성 측벽 스페이서는 상기 적어도 하나의 비아 접속의 각각의 것이 상기 측벽 스페이서에 접촉하는 위치에서 상기 적어도 하나의 비아 접속의 각각의 것을 지나 측방향으로 확장되는 방법.
  24. 제17항에 있어서,
    상기 제1 전기적 도전성 측벽 스페이서는 실질적으로 수평인 하부 베이스 아암의 사이드로부터 실질적으로 수직으로 확장되는 상부 아암을 포함하는 실질적으로 L-형상의 수직 단면을 갖고, 상기 수직 스페이서 부분은 상기 상부 아암과 상기 하부 베이스 아암 사이의 그리고 이에 인접하는 상기 L-형상의 수직 단면에 의해 정의되는 공간을 채우는 방법.
  25. 제15항에 있어서,
    상기 디바이스는 상기 콘택트 영역에서 상기 스택의 일부를 덮어 씌우는 적어도 하나의 층을 포함하고, 상기 단계 (d)는 상기 콘택트 영역에서 상기 스택의 일부를 덮어 씌우는 상기 적어도 하나의 층 상에 전기적 도전성 재료의 상기 제1 등각의 층의 일부를 형성하는 단계를 포함하는 방법.
  26. 제15항에 있어서,
    상기 디바이스는 수직 NAND 디바이스를 포함하고; 그리고
    상기 스택에서의 상기 복수의 전기적 도전층들 중 적어도 하나는 상기 NAND 디바이스의 워드 라인을 포함하거나 또는 이에 전기적으로 접속되는 방법.
  27. 제15항에 있어서,
    상기 디바이스는 수직 NAND 디바이스를 포함하고;
    상기 디바이스 영역은,
    복수의 반도체 채널들- 상기 복수의 반도체 채널들 각각의 적어도 하나의 단부는 상기 기판의 주 표면에 실질적으로 수직으로 확장됨 -;
    복수의 전하 저장 영역들- 각각의 전하 저장 영역은 상기 복수의 반도체 채널들의 각각의 것에 인접하여 위치됨 -; 및
    상기 기판의 주 표면에 실질적으로 평행하게 확장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들- 상기 복수의 제어 게이트 전극들은 제1 디바이스 레벨에 위치되는 제1 제어 게이트 전극 및 제2 디바이스 레벨에 위치되는 제2 제어 게이트 전극을 적어도 포함하고; 상기 스택에서의 상기 복수의 전기적 도전층들 중 제1의 것은 상기 제1 제어 게이트 전극과 전기적 접촉을 이루고, 상기 디바이스 영역으로부터 상기 콘택트 영역까지 확장되며; 상기 스택에서의 상기 복수의 전기적 도전층들 중 제2의 것은 상기 제2 제어 게이트 전극과 전기적 접촉을 이루고, 상기 디바이스 영역으로부터 상기 콘택트 영역까지 확장됨 -
    을 포함하는 방법.
  28. 제15항에 있어서,
    상기 디바이스는 3차원 ReRAM 디바이스를 포함하고; 그리고
    상기 스택에서의 전기적 도전층들 중 적어도 하나는 상기 ReRAM 디바이스의 전극을 포함하거나 또는 이에 전기적으로 접속되는 방법.
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