CN105981171A - 至三维存储器阵列的多级接触及其制造方法 - Google Patents

至三维存储器阵列的多级接触及其制造方法 Download PDF

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Abstract

多级器件包括至少一个器件区域和至少一个接触区域。接触区域具有位于基板上的交替的多个导电层和多个电绝缘层的堆叠体。多个导电层在接触区域中形成阶梯式图案，其中每个相应的电绝缘层包括侧壁，且堆叠体中的相应的底层导电层横向地延伸超出侧壁。

Description

至三维存储器阵列的多级接触及其制造方法
本申请要求于2013年12月20日提交的美国申请No.14/136,103的优先权权益，其全部内容通过引用结合于此。
技术领域
本发明总体上涉及半导体器件领域，且具体地涉及三维垂直NAND串(string)和其他三维器件及其制造方法。
背景技术
三维(“3D”)垂直NAND串公开于T.EndoH等人的题为“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，国际电子器件会议(IEDM Proc)，2001年，第33-36页的文章中。然而，该NAND串每单元仅提供一个位(bit)。此外，NAND串的有源区由相对困难和耗时的工艺来形成，这导致大致圆锥形的有源区形状。
发明内容
一个实施例涉及多级器件。该器件包括至少一个器件区域和至少一个接触区域。接触区域具有位于基板上的交替的多个导电层和多个电绝缘层的堆叠体。多个导电层在接触区域中形成阶梯式图案，其中每个相应的电绝缘层包括侧壁，并且堆叠体中的相应的底层导电层横向地延伸超过该侧壁。多个导电侧壁间隔体的相应的导电侧壁间隔体定位为邻近电绝缘层的侧壁，其中该侧壁间隔件与相应的电绝缘层下面的导电层电接触，并且该侧壁间隔体实质上与堆叠体中的多个导电层中的其他导电层电隔离。
另一个实施例涉及制造多级接触的方法，该方法包括以下步骤。步骤(a)包括提供进程中(in-process)的多级器件，该进程中的多级器件包括位于基板上的至少一个器件区域和至少一个接触区域，该接触区域包括多个交替的电绝缘层和导电层的堆叠体，每个相应的电绝缘层位于相应的导电层上，以使相应的导电层与堆叠体中的任何叠盖的导电层隔离。步骤(b)包括在接触区域中的堆叠的部分上形成掩模。步骤(c)包括移除没有被掩模层覆盖的堆叠体中的最上层的第一电绝缘层的部分，以暴露底层第一导电层的部分，使得底层第一导电层的暴露的部分横向地延伸超过形成在最上层的第一电绝缘层中的第一侧壁。步骤(d)包括在堆叠体中的第一侧壁上和底层第一导电层的暴露的部分上形成导电材料的第一共形层。步骤(e)包括蚀刻器件以形成邻近第一侧壁的第一导电侧壁间隔体，以暴露在第一导电层下面的第二电绝缘层的部分，其中该暴露的部分横向地延伸超过第一导电侧壁间隔体。
在各种实施例中，器件区域可以包括任何合适的多层器件，例如包括非易失性存储器器件，诸如垂直NAND存储器器件或垂直电阻式随机存取存储器(ReRAM)器件。
附图说明
图1A-图1B分别是一个实施例的NAND串的侧面剖视图和顶部剖视图。图1A是沿图1B中的线Y-Y'的器件的侧面剖视图，而图1B是沿图1A中的线X-X'的器件的侧面剖视图。
图2A-图2B分别是另一个实施例的NAND串的侧面剖视图和顶部剖视图。图2A是沿图2B中的线Y-Y'的器件的侧面剖视图，而图2B是沿图2A中的线X-X'的器件的侧面剖视图。
图3是另一个实施例的NAND串存储器器件的示意图。
图4是另一个实施例的垂直位线ReRAM存储器器件的示意图。
图5A是示出了至控制栅极的接触(例如，字线)的常规NAND串存储器器件的截面的扫描电子显微镜(SEM)图像。
图5B是制造多级接触的常规方法的示意图。
图6是根据实施例的多级接触的示意图。
图7A-7K是在制造多级接触的方法中的步骤的侧面剖视图。为了简明和清楚，层堆叠体301的层仅被明确标注在图7A中。
图8是根据实施例的制造多级接触的方法的示意图。
具体实施方式
下面将参照附图对本发明的实施例进行描述。应当理解的是，下面的描述意在描述本发明的示例性实施例，而不是限制本发明。
在单片(monolithic)三维存储器阵列中，多个存储器级形成在单个基板(诸如半导体晶片)上而没有中间基板。术语“单片”的意思是阵列的每个级的层被直接沉积在该阵列的每个底层级的层上。与此相反，二维阵列可以单独地形成，然后封装在一起以形成非单片存储器器件。例如，已经通过在单独的基板上形成存储器级然后上下叠盖地粘附存储器级来构造非单片堆叠的存储器，如Leedy的题为“Three Dimensional Structure Memory”的美国专利No.5,915,167中所描述的。基板在接合前可以变薄或者从存储器级移除，但是由于存储器级最初形成在单独的基板上，这样的存储器不是真正的单片三维存储器阵列。
本发明的实施例涉及制造至多级存储器阵列(诸如单片3D阵列)的接触的方法。在实施例中，多级存储器器件包括至少一个器件区域和至少一个接触区域，存储器单元(例如，垂直NAND串180或ReRAM存储器单元)位于该至少一个器件区域中，多级接触位于该至少一个接触区域中。如图5A和图5B所示以及在下面更详细讨论的，ReRAM存储器阵列的电极的末端(例如，图4的ReRAM器件的字线WL)或多级垂直NAND存储器阵列的控制栅极的末端布置成步进式(step-by-step)配置(阶梯式图案)。以这种方式，至个别控制栅极或电极的电接触可以通过蚀刻周围的(多个)介电层中的开口130A-130E的阵列，从存储器阵列的顶表面向下至阶梯120，并在开口130A-130E中沉积接触金属132以接触阶梯120来实现。在制造接触的常规方法中，在暴露最深的阶梯之前，更浅的阶梯可能被严重地过度蚀刻。
本发明的其他实施例提供存储器器件的单片、三维阵列，诸如垂直NAND串或ReRAM器件的阵列。这样的器件的存储器单元可以被垂直定向，使得至少一个存储器单元位于另一个存储器单元上。该阵列允许器件的垂直扩展，以提供每单位面积的硅或其他半导体材料的存储器单元的更高的密度。
参照图4，示出了用于实现垂直定向的3D ReRAM存储器元件阵列的一个示例半导体结构，该半导体结构为2012年6月14日公开的美国专利公开No.2012/0147648中所描述的类型。ReRAM器件配置为使用非易失性存储器元件(NVM)材料，该非易失性存储器元件材料在第一次沉积时为非导电的。由于材料最初为非导电的，因此没有必要使位于字线和位线的交叉点处的存储器元件彼此隔离。可以由材料的单个连续层来实现若干存储器元件，在图4的情况中为NVM材料的带(stripe)，其沿y方向上的垂直位线的相反侧垂直地定向，并且通过所有平面向上延伸。图4的结构的显著的优点是，一组平面中的所有字线和字线下面的绝缘的带可以通过使用单个掩模来同时限定，从而大大简化了制造工艺。
参照图4，示出了三维阵列的四个平面1101、1103、1105和1107的小部分。所有平面具有导体、电介质和NVM材料的相同的水平图案。在每个平面中，导电(例如，金属)的字线(WLzy)在x方向上延长并且在y方向上分隔开。每个平面包括绝缘材料层(例如，电介质)，该绝缘材料层使其字线与其下方的平面的(或者在平面1101的情况下，在其下方的基板电路部件的)字线隔离。在一些实施例中，对于y的固定值的字线WLzy形成交替层的堆叠体，该堆叠体可以延伸越过存储器器件进入接触区域。例如，在一些实施例中，延伸的字线和交替的介电层的这种堆叠体的部分可以形成如图6、图7A-图7K和图8中所示的(在下面更详细讨论的)接触区域300中的层堆叠体301。
通过每个平面延伸的是在垂直z方向上延长并且在x-y方向上形成规则阵列的导电(例如，金属)局部位线(LBL)“柱”的集合。
每个位线柱被连接到在相同的节距处在y方向上分布的一组底层全局位线(GBL)(例如，位于硅基板中)的一个，同时柱跨越通过形成在基板中的选择器件(Qxy)，该选择器件的栅极由在x方向上延长的行选择线(SG)来驱动，行选择线也形成在基板中。选择器件Qxy可以是常规的CMOS晶体管(或垂直MOSFET薄膜晶体管、或结型场效应管、或npn型晶体管)，并且使用用于形成其他常规电路的相同的工艺来制造。在使用npn型晶体管代替MOS晶体管的情况下，行选择线(SG)的线被替换为在x方向上延长的基极接触电极线。感测放大器、输入-输出(I/O)电路、控制电路和任何其他必要的外围电路也在基板中制造，但未在图4中示出。存在用于在x方向上的局部位线(LBL)柱的每行的一个行选择线(SG)，以及用于每个个别的局部位线(LBL)的一个选择器件(Q)。
NVM材料的每个垂直带被夹在垂直局部位线(LBL)和在所有平面中垂直堆叠的多个字线(WL)之间。优选地，NVM材料存在于x方向上的局部位线(LBL)之间。存储器存储元件(M)位于字线(WL)和局部位线(LBL)的每个交叉点处。在上述的金属氧化物用于存储器存储元件材料的情况下，在交叉的局部位线(LBL)和字线(WL)之间的NVM材料的小区域由施加到交叉线的适当的电压可控制地在导电(置位(set))和非导电(复位)状态之间交替变化。
返回参照图1A-2B，在一些实施例中，单片三维NAND串180包括半导体通道1，半导体通道1具有实质上垂直于基板100的主表面100a延伸的至少一个端部部分，如图1A、图2A和图3中所示。例如，半导体通道1可以具有柱形状，并且整个柱形状的半导体通道实质上垂直于基板100的主表面100a延伸，如图1A和图2A所示。在这些实施例中，器件的源极/漏极电极可以包括设置在半导体通道1下方的下部电极102和形成在半导体通道1上方的上部电极202，如图1A和图2A所示。可替代地，半导体通道1可以具有U形管形状，如图3所示。U形管形状的半导体通道的两个翼部1a和1b可以实质上垂直于基板100的主表面100a延伸，并且U形管形状的半导体通道1的连接部1c连接两个翼部1a、1b，且实质上平行于基板100的主表面100a延伸。在这些实施例中，源极或漏极区域2021的一个从上方接触半导体通道的第一翼部，并且源极或漏极区域2022中的另一个从上方接触半导体通道1的第二翼部。可选的体接触电极(未示出)可以设置在基板100中以从下方提供到半导体通道1的连接部分的体接触。NAND串的选择栅极(SG)或存取晶体管在图3中示出。在图3中所示的实施例中，相邻的NAND串的源极区域2022可以经由源极线SL连接，而相邻的NAND串的漏极区域2021可以经由位线BL连接。在U形的实施例中，狭缝210将U形管形状的两个翼部1a和1b分隔开。可以用介电材料填充狭缝210。
在一些实施例中，半导体通道1可以是已填充的特征，如图2A-图2B所示。在一些其他实施例中，半导体通道1可以是空心的，例如填充有绝缘填充材料2的空心圆柱体，如图1A-1B所示。在这些实施例中，可以形成绝缘填充材料2以填充由半导体通道1围绕的空心部分。
基板100可以是本领域中已知的任何半导体基板，诸如单晶硅、IV-IV族化合物(诸如硅-锗或硅-锗-碳)、III-V族化合物、II-VI族化合物、在这样的基板上的外延层、或任何其他半导体或非半导体材料，诸如氧化硅、玻璃、塑料、金属或陶瓷基板。基板100可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。
任何合适的半导体材料可以用于半导体通道1，例如硅、锗、硅锗或其他化合物半导体材料，诸如III-V族、II-VI族、或导电或半导电氧化物等材料。半导体材料可以是非晶的、多晶的或单晶的。半导体通道材料可以通过任何合适的沉积方法来形成。例如，在一个实施例中，半导体通道材料是通过低压化学气相沉积(LPCVD)来沉积的。在一些其他实施例中，半导体通道材料可以是通过使最初沉积的非晶半导体材料再结晶而形成的再结晶多晶半导体材料。
绝缘填充材料2可以包括任何电绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或其他高k绝缘材料。
单片三维NAND串还包括多个控制栅极电极3，如图1A-图1B、图2A-图2B和图3所示。控制栅极电极3可以包括具有实质上平行于基板100的主表面100a延伸的带形状的部分。多个控制栅极电极3至少包括位于第一器件级(例如，器件级A)中的第一控制栅极电极3a和位于第二器件级(例如，器件级B)中的第二控制栅极电极3b，该第二器件级位于基板100的主表面100a上且位于器件级A的下方。控制栅极材料可以包括本领域中已知的任何一种或多种合适的导电或半导体控制栅极材料，诸如掺杂的多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或它们的合金。例如，在一些实施例中，优选多晶硅以允许容易的处理。
阻塞(blocking)电介质7定位为邻近于(多个)控制栅极3并且可以由(多个)控制栅极3围绕。阻塞电介质7可以包括多个阻塞电介质分段，该多个阻塞电介质分段定位为与多个控制栅极电极3中的相应的一个接触，例如，位于器件级A中的第一电介质分段7a和位于器件级B中的第二电介质分段7b分别与控制电极3a和3b接触，如图1A-图1B和图2A-图2B所示。可替代地，阻塞电介质7可以是连续的，如图3所示。
单片三维NAND串还可以包括多个分立电荷存储分段9，每个分立电荷存储分段9位于阻塞电介质分段7和通道1之间。类似的，多个分立电荷存储分段9至少包括位于器件级A中的第一分立电荷存储分段9a和位于器件级B中的第二分立电荷存储分段9b。可替代地，(多个)电荷存储分段9可以是连续的，如图3所示。即，电荷存储分段可以包括在连续电荷存储层中的局部区域。
单片三维NAND串的隧道电介质11位于多个分立电荷存储分段9中的每一个和半导体通道1之间。隧道电介质11可以包括多个阻塞电介质分段11或电介质材料的连续层。
可以从任何一种或多种相同或不同的电绝缘材料(诸如氧化硅、氮化硅、氮氧化硅或其他高k绝缘材料)独立地选择阻塞电介质7和隧道电介质11。
(多个)电荷存储分段9可以包括分立的或连续的导电(例如，金属或金属合金(诸如钛、铂、钌、氮化钛、氮化铪、氮化钽、氮化锆)，或金属硅化物(诸如硅化钛、硅化镍、硅化钴)，或者它们的组合)或半导体(例如多晶硅)浮置栅极、导电纳米颗粒、或分立的或连续的电荷存储电介质(例如，氮化硅或另外的电介质)特征。例如，在一些实施例中，分立电荷存储分段9是分立电荷存储电介质特征，其中每个分立电荷存储分段9包括位于相应的蛤形状(clam-shaped)的阻塞电介质分段7中的氮化物特征，其中氧化硅阻塞电介质分段7、氮化物特征9和氧化硅隧道电介质11形成NAND串的氧化物-氮化物-氧化物分立电荷存储结构。可替代地，可以使用多晶硅浮置栅极。
图5A是示出了垂直NAND存储器器件的截面的扫描电子显微镜(SEM)图像。如图5A所示，接触132从接触区域134的顶表面延伸到控制栅极3的栅极电极阶梯120(例如，阶梯式字线图案)。如下面更详细讨论的，接触132通过使用导电材料(诸如钨、氮化钛、铜或铝，或者它们的合金或硅化物)来填充形成在电绝缘(电介质)材料124中的通孔来制成。为了形成图5A中所示的阶梯式图案，控制栅极电极3被配置为使得第一导电层(例如，层的堆叠体中的较低层)包括横向地延伸超过第二导电层(例如，堆叠体中的较高层)的部分。接触开口包括延伸到第一导电层(例如，120a)的第一部分的第一接触开口(例如，图5B中的130A)和延伸到第二导电层(例如，120b)的上表面的第二接触开口(例如，图5B中的130B)。例如，第一导电层(例如，120a)可以是从器件区域延伸到接触区域134的第一控制栅极电极3的部分，并且第二导电层(例如，120b)可以是从器件区域延伸到接触区域134的第二控制栅极电极3的部分。
图5B示出了使用制造如上文所讨论的图5A的多级接触的常规方法的蚀刻方面的浅层侧面(shallow side)的问题。在常规的方法中，控制栅极阶梯120覆盖有电介质(电绝缘的)材料的层的堆叠体。第一介电层为共形蚀刻停止层122。共形蚀刻停止层122可以由任何合适的材料(诸如氮化硅)制成。共形蚀刻停止层122覆盖有第二介电层124，该第二介电层124由与层122不同的材料制成。第二电介质材料可以由包括氧化物(诸如氧化硅(例如，SiO2))的任何合适的材料来制成。第二介电层124不共形。即，介电层124的厚度(h1、h2、h3、h4…hi)随每个阶梯120而变化，使得在所有阶梯120上，第二介电层124的上表面124a与基板100具有相同的距离。第三介电层、牺牲阻挡层126被沉积在第二介电层124上。牺牲阻挡层126可以由诸如氮化硅的任何合适的材料(例如，优选为与共形蚀刻停止层122相同而与第二介电层124不同的材料)来制成。然后，第四介电层128被沉积在牺牲阻挡层126上。第四介电层128可以由包括氧化物(诸如氧化硅(例如，SiO2))的任何合适的材料来制成。
为了制造到控制栅极阶梯120的接触，开口130A-130E被蚀刻，从第四介电层128的顶表面128a通过第四介电层128、牺牲阻挡层126和第二介电层124。通常，第四介电层128和牺牲阻挡层126在第一蚀刻步骤中被非选择性地蚀刻(即，使用以基本上相同的速率蚀刻所有材料的蚀刻剂来蚀刻)。然后，第二介电层124被选择性地蚀刻(即，使用以实质上比蚀刻底层材料(例如，蚀刻停止层122)更快地(例如2-10倍或更快)蚀刻一种材料(例如第二电介质材料124)的蚀刻剂来蚀刻)，使得开口在蚀刻停止层122上停止。
然而，当蚀刻开口130A-130E时，这种情况并不少见：即在更长的开口(例如，130A)到达蚀刻停止层122之前，较浅的开口(例如，130E、130D、130C)将穿透蚀刻停止层122。随着级(阶梯)的数量的增加，这尤其成问题。在多级存储器器件(诸如多级NAND器件)中的级的数量是无限制的，并且可以包括，例如，2-256级，诸如4-128级，诸如8-64级，诸如16-32级。通过将导电材料(诸如铜、铝、它们的合金或硅化物(例如，钛、镍或钴的硅化物)沉积到开口130A-130E中来完成接触。
图6是在器件中的多级接触的第一实施例的示意图。在一些实施例中，该多级接触有利地避免了关于常规接触技术的上述的一些或所有困难。
该器件包括至少一个器件区域(未示出)和至少一个接触区域300。接触区域300具有位于基板100上的交替的多个导电层302a、302b、302c和302d及多个电绝缘层303a、303b、303c和303d的堆叠体301。虽然示出了具有四个导电层的堆叠体301，但是在其他实施例中，可以使用任何合适数量的导电层，例如，2、3、4、5、6、7、8或更多层。一些实施例可以包括2-256个层，诸如4-128个层，诸如8-64个层，诸如16-32个层。
在一些实施例中，导电层302a、302b、302c和302d延伸超过图示的左侧，以提供电连接到器件区域中的多级器件中的相应的级(例如，接触区域300外面的底层绝缘层312)。例如，在一些实施例中，导电层302a-302d可以包括或者与NAND器件的字线(例如，控制栅极)或者ReRAM器件的电极(例如，字线)电接触。
多个导电层302a-302d在接触区域中形成阶梯式图案。层303a-303d的每个相应的电绝缘层包括侧壁。对于每个绝缘层303a-303d，堆叠体301中的相应的底层导电层302a-302d横向地延伸越过侧壁。相应的导电侧壁间隔体305定位为邻近每个电绝缘层303a-303d的侧壁。每个侧壁间隔体305a-305d与相应的电绝缘层下面的导电层电接触，并且实质上与堆叠体中的多个导电层中的其他导电层电隔离。例如，如图所示，最左边的侧壁间隔体305a仅与导电层302a电接触，第二最左边的侧壁间隔体305b仅与导电层302b电接触，等等。
在一些实施例中，每个侧壁间隔体305a-305d垂直地延伸超过堆叠体301中的一组导电层302a-302d，该组导电层302a-302d叠盖相应的电绝缘层。在一些实施例中，例如，如图所示，多个侧壁间隔体305a-305d中的每个接触对应于阶梯式图案的导电层302a-302d的相应的一个的接触部分307。接触部分307横向地延伸超过堆叠体301中的任何叠盖的导电层。这确保了每个侧壁间隔体305的顶部没有堆叠体301，并且可用于与通孔连接306接触，如下面详细描述的。
在一些实施例中，电绝缘填充材料308实质上填充每对横向相邻的侧壁间隔体(例如，间隔体305a和305b、间隔体305b和305c等)之间的横向空间。如图所示，接触区域中的电绝缘填充材料308可以具有平坦顶部，该平坦顶部暴露侧壁间隔体305的顶部。
在一些实施例中，叠盖的绝缘层309形成在接触区域300上。导电通孔连接306通过叠盖的绝缘层309垂直地延伸以与多个侧壁间隔体305a-305b电接触。在一些实施例中，多个侧壁间隔体305a-305b中的每个横向地延伸超过通孔连接与侧壁间隔体305a-305b接触的位置处的通孔连接306。在一些实施例中，多个侧壁间隔体305a-305b的每个在位置311处(通孔连接306与侧壁间隔体305在位置311处接触)具有比通孔连接306的横截面面积更大的横截面面积。在一些实施例中，每个侧壁间隔体305a-305b在位置311处(通孔连接306与侧壁间隔体305在位置311处接触)的横截面面积为通孔连接306的横截面面积的至少1.5倍，诸如至少2倍，诸如至少3倍，诸如至少5倍。在一些实施例中，每个侧壁间隔体305a-305b的在位置311处(通孔连接306与侧壁间隔体305在位置311处接触)的横截面面积在大于通孔连接306的横截面面积的1至100倍的范围内，或其任何子范围。
该配置可以是有利的，因为它可以阻止甚至在通孔连接306与侧壁间隔体305不对准(例如，由于在制造过程中的错误)的情况中的接触的损失。即，在一些实施例中，侧壁间隔体的相对宽的顶部呈现了用于通孔连接的相对大的横向目标。类似地，因为侧壁间隔体305a-305d可以垂直地厚于导电层302a-302d，因此减少了通孔穿过侧壁间隔体到底层导电层的穿透的风险。例如，在一些实施例中，每个侧壁间隔体305具有与其接触的导电层的厚度的至少1.5倍，诸如至少2.0倍，诸如至少5.0倍，诸如至少10倍的垂直厚度。在一些实施例中，每个侧壁间隔体305具有与其接触的相应的导电层302的厚度的大于1至100倍的范围内、或其任何子范围的垂直厚度。
在所示的实施例中，每个侧壁间隔体305具有实质上L形的垂直截面，其包括从实质上水平的下基臂的侧面实质上垂直地延伸的上臂。在一些实施例中，填料材料310填充由L形的垂直截面限定的空间，该空间在上臂和下基臂之间并且与上臂和下基臂相邻。该填料材料可以与填充材料308相同类型，或者与填充材料308不同类型。然而，在一些实施例中，对于一些或所有的侧壁间隔体，该特定的L形可以省略(例如，如下面的图8所示的)。
如先前提到的，导电层302a、302b、302c和302d延伸超过图示的左侧，以提供电连接到器件区域中的多级器件中的相应的级。在一些实施例中，多级器件是存储器器件，诸如垂直NAND器件或ReRAM器件。
例如，多级器件可以是NAND器件，诸如图1A-3B中所示的单片三维NAND串180。堆叠体301中的每个导电层302a-302d可以包括或被电连接到，例如，NAND器件的字线。
例如，在一些实施例中，NAND器件可以包括多个半导体通道(例如，NAND串180的半导体通道1)，其中多个半导体通道中的每个的至少一个端部部分实质上垂直于基板100的主表面延伸。NAND器件可以包括多个电荷存储区域，每个电荷存储区域定位为邻近多个半导体通道的相应的一个(例如，NAND串180的分立电荷存储分段9)。NAND器件还可以包括多个控制栅极电极(例如，电极3/302)，该控制栅极电极具有实质上平行于基板的主表面延伸的带形，其中多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极(例如，在图1B和图2B中所示的NAND串180的控制栅极电极3a和3b)。在一些实施例中，堆叠体301中的多个导电层302a-302d的第一个(例如，导电层302a)与第一控制栅极电极3a电接触，且从器件区域延伸到接触区域300，并且堆叠体301中的多个导电层302a-302d的中的第二个(例如，导电层302b)与第二控制栅极电极3b电接触，且从器件区域延伸到接触区域300。
如上所述，参照图4，在一些实施例中，ReRAM器件可以包括字线电极WLzy的一个或多个垂直堆叠体。在一些实施例中，堆叠体301中的多个导电层302a-302d的第一个(例如，导电层302a)与字线电极(例如，WL11)电接触，并且从器件区域延伸到接触区域300，以及堆叠体301中的多个导电层302a-302d的中的第二个(例如，导电层302b)与第二字线电极(例如，WL21)电接触，并且从器件区域延伸到接触区域300。
图7A-图7K示出了制造图6所示的器件中的多级接触的方法。
如图7A所示，提供了进程中(in-process)的多级器件，其包括位于基板100上的至少一个器件区域(未示出)和至少一个接触区域300。接触区域包括多个交替的电绝缘层303a-303d和导电层302a-302d的堆叠体301。每个相应的电绝缘层(例如，303d)位于相应的导电层(例如，302d)上，以将相应的导电层与堆叠体中的任何叠盖的导电层(例如，层302a-302d)隔离。
导电层302a-302d可以由包括金属、金属合金、金属硅化物、或高掺杂的半导体(例如，W、WSix、WN、Ti、TiN、掺杂的多晶硅等)的任何合适的导电材料制成。绝缘层303a-303d可以由包括例如氧化物(例如，氧化硅、Al2O3、HfO2等)的任何合适的绝缘材料制成。虽然在堆叠体301中示出了四个交替层，但如上所述，可以使用任何其他合适的数量。
参照图7B，层312(例如，绝缘层)可以可选地形成在堆叠体301上。掩模400形成在层312的部分上和接触区域300中的堆叠体301上。没有被掩模层400覆盖的堆叠体中最上层的第一电绝缘层303a的部分层312被移除(例如，使用任何合适的蚀刻工艺)以暴露底层第一导电层302a的部分，使得该底层第一导电层302a的暴露的部分横向地延伸超过形成在最上层的第一电绝缘层303a中的第一侧壁304。
在各种实施例中，任何合适的技术可以用于形成掩模400，其包括例如光刻技术。掩模400可以包括光刻胶材料或硬掩模(例如，C、SiN、SiO2、金属等)。
参照图7C，导电材料501a的第一共形层在堆叠体301中的第一侧壁304a上和底层第一导电层302a的暴露的部分上。层501a还可以形成在可选的层312的侧壁上。可选地，第一电绝缘共形衬垫层502a可以形成在导电材料501a的第一共形层上。衬垫层502a可以由例如包括氧化物(例如，氧化硅、Al2O3、HfO2等)或氮化物(例如，氮化硅)的任何合适的绝缘材料制成。如下所述，衬垫层502a的使用将导致图6中所示的完成的结构的类型，其特征为侧壁间隔体305具有L形。与此相反，省略衬垫层502a将导致图8中所示的完成的结构的类型，其特征为侧壁间隔体305没有L形。
在各种实施例中，层501a和/或502a可以使用包括电镀、化学气相沉积、物理气相沉积或原子层沉积的任何合适的共形沉积工艺来形成。
参照图7D，器件被蚀刻以形成邻近第一侧壁304a的第一导电侧壁间隔体305a，并暴露第一导电层302a下面的第二电绝缘层303b的部分。暴露的部分横向地延伸超过第一导电侧壁间隔体305。相应地，图案化步骤开始形成在接触区域300中。在一些实施例中，第一衬垫层502a可以被蚀刻以实质上移除所有的层，除了与第一导电侧壁间隔体305a接触的第一垂直间隔体部分310a。
参照图7E，电绝缘材料的第一共形绝缘层503a在第一导电侧壁间隔体305a和第二电绝缘层303b的暴露的部分(例如，侧壁304b)上。在各种实施例中，层503a可以使用包括化学气相沉积、物理气相沉积或原子层沉积的任何合适的共形沉积工艺来形成。
参照图7F，器件被蚀刻以形成邻近第一导电侧壁间隔体305a的第一电绝缘侧壁间隔体305a，并暴露第二绝缘层303b下面的第二导电层302b的部分。在使用第一衬垫层502a的实施例中，导电侧壁间隔体305a以及实质上移除所有的第一衬垫层(除了第一垂直间隔体部分310a)在相同的步骤中形成，且绝缘侧壁间隔体510a在单独的步骤中形成。
参照图7G，导电材料501b的第二共形层形成在导电侧壁间隔体305a、电绝缘侧壁间隔体505a和第二导电层302b的暴露的部分上。可选地，第二电绝缘共形衬垫层502b可以形成在导电材料501b的第二保形层上。
参照图7H，器件被蚀刻以形成邻近电绝缘侧壁间隔体505a的另一个导电侧壁间隔体305b(以及可选的垂直填料310b)。在所得到的结构中，每个导电侧壁间隔体305仅与堆叠体301中的导电层302a-302d的相应的一个电接触。如图所示，最左边的导电侧壁间隔体305a仅与导电层302a电接触，而最右边的导电侧壁间隔体305b仅与导电层302b电接触。
参照图7I，图7C-图7G中所示的过程可以被迭代重复以产生附加的导电侧壁间隔体305c和305d，每个导电侧壁间隔体305c和305d仅与堆叠体301中的导电层302a-302d的相应的一个电接触。如图所示，形成四个导电侧壁间隔体305，其对应于堆叠体301中的四个导电层302a-302d。然而，在其他实施例中，可以使用任何合适的数量。如图所示，提供了四个绝缘间隔体505和四个可选的垂直填料部分310。然而，在其他实施例中，可以使用任何合适的数量。有利的是，在一些实施例中，在该迭代过程期间，不需要附加的掩模步骤(例如，光刻掩模)。
参照图7J，电绝缘填充层508形成在器件上，并且填充层508被抛光(例如，使用化学机械抛光)以暴露每个导电侧壁间隔体305的上表面。该步骤可以从平坦化的填充层508和绝缘侧壁间隔体505(以及可选的垂直填充部分310)形成层308。在各种实施例中，填充层508可以包括与间隔体505和310相同或不同的材料。
参照图7K，叠盖的绝缘层309形成在填充层308，且通孔连接306形成为通过叠盖的绝缘层309垂直地延伸，以与导电侧壁间隔体305中的至少一个电接触。通孔连接306可以使用任何合适的技术来形成，例如，使用光刻图案化和蚀刻以在层309中创建孔，该孔之后填充有导电材料。所得到的结构等效于图6中所示的结构。
图8示出了多级接触的可替代的实施例。多级接触几乎与图6中所示的结构相同。然而，导电侧壁间隔体305不具有L形。如上所述，这可能是由于在制造每个间隔体305期间省略了衬垫层502的使用和所得到的垂直填充部分310。各种实施例可以使用L形的和非L形的导电侧壁间隔体305的任意组合，鉴于本公开，这对本领域的技术人员将是显而易见的。
尽管上文参考了特定的优选实施例，但应当理解的是，本发明不限于此。对于本领域的技术人员，可以对公开的实施例做出各种修改，并且这样的修改旨在被包含于本发明的范围内。本文所引用的所有的出版物、专利申请和专利都通过整体引用结合于此。

Claims (28)

1.一种多级器件，所述器件包括：
至少一个器件区域和至少一个接触区域，所述至少一个接触区域具有位于基板上的交替的多个导电层和多个电绝缘层的堆叠体，其中所述多个导电层在所述接触区域中形成阶梯式图案，其中每个相应的电绝缘层包括侧壁，并且在所述堆叠体中的相应的底层导电层横向地延伸越过所述侧壁；以及
多个导电侧壁间隔体的相应的导电侧壁间隔体定位为邻近每个电绝缘层的侧壁，其中所述侧壁间隔体与所述相应的电绝缘层下面的导电层电接触，并且所述侧壁间隔体实质上与所述堆叠体中的多个导电层中的其他导电层电隔离。
2.如权利要求1所述的器件，其中所述多个侧壁间隔体中的每个垂直地延伸超过所述堆叠体中的一组导电层，所述导电层叠盖相应的所述电绝缘层。
3.如权利要求2所述的器件，其中所述多个侧壁间隔体中的每个接触相应的导电层的对应于所述阶梯式图案的接触部分，其中所述接触部分横向地延伸穿过所述堆叠体中的任何叠盖的导电层。
4.如权利要求3所述的器件，还包括电绝缘填充材料，所述电绝缘填充材料实质上填充每对横向相邻的侧壁间隔体之间的横向空间。
5.如权利要求4所述的器件，其中所述接触区域中的电绝缘填充材料包括具有平坦顶部的层，所述平坦顶部暴露所述多个侧壁间隔体的顶部。
6.如权利要求1所述的器件，还包括：
形成在所述接触区域上的叠盖的绝缘层；
导电通孔连接，所述导电通孔连接垂直地延伸通过所述叠盖的绝缘层以与所述多个侧壁间隔体中的至少一个电接触；
其中所述多个侧壁间隔体中的每个横向地延伸超过位于所述通孔连接与所述侧壁间隔体接触的位置处的所述通孔连接。
7.如权利要求6所述的器件，其中，在所述通孔连接与所述侧壁间隔体接触的所述位置处，所述多个侧壁间隔体中的每个具有比所述通孔连接的横截面面积更大的横截面面积。
8.如权利要求1所述的器件，其中所述多个侧壁间隔体中的至少一个具有实质上L形的垂直截面，所述L形的垂直截面包括从实质上水平的下基臂的侧面实质上垂直地延伸的上臂。
9.如权利要求8所述的器件，还包括填料材料，所述填料材料填充由所述L形的垂直截面限定的空间，所述空间在所述上臂和所述下基臂之间并且邻近所述上臂和所述下基臂。
10.如权利要求1所述的器件，其中所述堆叠体包括至少两个导电层和两个电介质材料中间层。
11.如权利要求10所述的器件，其中所述堆叠体包括至少四个导电层和至少四个电介质材料中间层。
12.如权利要求1所述的器件，其中：
所述器件包括垂直NAND器件；以及
所述堆叠体中至少一个导电层中包括或者被电连接到所述NAND器件的字线。
13.如权利要求12所述的器件，其中：
所述器件区域包括：
多个半导体通道，其中所述多个半导体通道中的每个的至少一个端部部分实质上垂直于所述基板的主表面延伸；以及
多个电荷存储区域，每个电荷存储区域定位为邻近所述多个半导体通道中的相应的一个；以及
多个控制栅极电极，所述多个控制栅极电极具有实质上平行于所述基板的所述主表面延伸的带形，其中所述多个控制栅极电极至少包括第一控制栅极电极和第二控制栅极电极，所述第一控制栅极电极位于所述第一器件级中，所述第二控制栅极电极位于所述第二器件级中；
所述堆叠体中的所述多个导电层中的第一个与所述第一控制栅极电极电接触，并且从所述器件区域延伸到所述接触区域；以及
所述堆叠体中的所述多个导电层中的第二个与所述第二控制栅极电极电接触，并且从所述器件区域延伸到所述接触区域。
14.如权利要求1所述的器件，其中：
所述器件包括三维ReRAM器件；以及
所述堆叠体中的至少一个导电层包括或者被电连接到所述ReRAM器件的电极。
15.一种制造多级接触的方法，所述方法包括：
a)提供进程中的多级器件，所述进程中的多级器件包括位于基板上的至少一个器件区域和至少一个接触区域，所述接触区域包括：
多个交替的电绝缘层和导电层的堆叠体，每个相应的电绝缘层位于相应的导电层上，以使所述相应的导电层与所述堆叠体中的任何叠盖的导电层隔离；
b)在所述接触区域中的所述堆叠体的部分上形成掩模；
c)移除没有被所述掩模层覆盖的所述堆叠体中的最上层的第一电绝缘层的部分，以暴露底层第一导电层的部分，使得所述底层第一导电层的暴露的部分横向地延伸超过形成在所述最上层的第一电绝缘层中的第一侧壁；
d)在所述堆叠体中的所述第一侧壁上和所述底层第一导电层的暴露的部分上形成导电材料的第一共形层；以及
e)蚀刻所述器件以形成邻近所述第一侧壁的第一导电侧壁间隔体，以暴露所述第一导电层下面的第二电绝缘层的部分，其中所述暴露的部分横向地延伸超过所述第一导电侧壁间隔体。
16.如权利要求15所述的方法，还包括：
f)在所述第一导电侧壁间隔体和所述第二电绝缘层的暴露的部分上形成电绝缘材料的第一共形绝缘层；以及
g)蚀刻所述器件以形成邻近所述第一导电侧壁间隔体的第一电绝缘侧壁间隔体，并暴露所述第二绝缘层下面的第二导电层的部分。
17.如权利要求16所述的方法，其中：
步骤(d)还包括在所述导电材料的第一共形层上形成电绝缘共形第一衬垫层；以及
步骤(e)还包括实质上移除所有的第一基板层，除了与所述第一导电侧壁间隔体接触的第一垂直间隔体部分之外。
18.如权利要求16所述的方法，还包括：
h)在所述第一导电侧壁间隔体、所述第一电绝缘侧壁间隔体和所述第二导电层的暴露的部分上形成导电材料的第二共形层；以及
i)蚀刻所述器件以形成邻近所述第一电绝缘侧壁间隔体的第二导电侧壁间隔体，其中：
所述第一导电侧壁间隔体与所述第一导电层电接触，并且所述第一导电侧壁间隔体与所述堆叠体中的每个其他导电层电隔离；以及
所述第二导电侧壁间隔体与所述第二导电层电接触，并且所述第二导电侧壁间隔体与所述堆叠体中的每个所述导电层电隔离。
19.如权利要求18所述的方法，其中：
步骤(h)还包括在所述导电材料的第二共形层上形成电绝缘第二共形衬垫层；以及
步骤(i)还包括实质上移除所有的第二衬垫层，除了与所述第二导电侧壁间隔体接触的垂直间隔体部分。
20.如权利要求18所述的方法，还包括：
迭代重复步骤(f)-(i)以形成附加的导电侧壁间隔体，其中每个导电侧壁间隔体与所述堆叠体中的多个导电层中的相应的一个电接触，并且每个导电侧壁间隔体与所述堆叠体中的每个其他导电层的电隔离。
21.如权利要求18所述的方法，还包括：
在所述器件上形成电绝缘填充层；以及
抛光所述填充层以暴露每个所述导电侧壁间隔体的上表面。
22.如权利要求21所述的方法，还包括：
在所述填充层上形成叠盖的绝缘层；以及
形成至少一个导电通孔连接，所述导电通孔连接通过所述叠盖的绝缘层垂直地延伸，以与所述导电侧壁间隔体中的至少一个电接触。
23.如权利要求22所述的方法，其中至少一个导电侧壁间隔体在一位置横向地延伸超过所述至少一个通孔连接的相应的一个，在该位置所述至少一个通孔连接的所述相应的一个与所述侧壁间隔体接触。
24.如权利要求17所述的方法，其中所述第一导电侧壁间隔体具有实质上L形的垂直截面，所述L形的垂直截面包括从实质上水平的下基臂的侧面实质上垂直地延伸的上臂，并且所述垂直间隔体部分填充由所述L形的垂直截面限定的空间，所述空间在所述上臂和所述下基臂之间并且邻近所述上臂和所述下基臂。
25.如权利要求15所述的方法，其中所述器件包括叠盖所述接触区域中的堆叠体的部分的至少一个层，其中步骤(d)包括在叠盖所述接触区域中的堆叠体的部分的至少一个层上形成所述导电材料的第一共形层的部分。
26.如权利要求15所述的方法，其中：
所述器件包括垂直NAND器件；以及
所述堆叠体中的多个导电层中的至少一个包括或者被电连接到所述NAND器件的字线。
27.如权利要求15所述的方法，其中：
所述器件包括垂直NAND器件；
所述器件区域包括：
多个半导体通道，其中所述多个半导体通道中的每个的至少一个端部部分实质上垂直于所述基板的主表面延伸；以及
多个电荷存储区域，每个电荷存储区域定位为邻近所述多个半导体通道中的相应的一个；以及
多个控制栅极电极，所述多个控制栅极电极具有实质上平行于所述基板的所述主表面延伸的条形，其中所述多个控制栅极电极至少包括第一控制栅极电极和第二控制栅极电极，所述第一控制栅极电极位于所述第一器件级中，所述第二控制栅极电极位于所述第二器件级中；
所述堆叠体中的多个导电层中的第一个与所述第一控制栅极电极电接触，并且从所述器件区域延伸到所述接触区域；以及
所述堆叠体中的多个导电层中的第二个与所述第二控制栅极电极电接触，并且从所述器件区域延伸到所述接触区域。
28.如权利要求15所述的方法，其中：
所述器件包括三维ReRAM器件；以及
所述堆叠体中的导电层中的至少一个包括或者被电连接到所述ReRAM器件的电极。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579073A (zh) * 2017-08-22 2018-01-12 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107863350A (zh) * 2017-11-21 2018-03-30 中国科学院微电子研究所 一种三维存储器及其制备方法
CN109075172A (zh) * 2018-06-28 2018-12-21 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
CN109671713A (zh) * 2017-10-16 2019-04-23 三星电子株式会社 半导体器件
US10483280B1 (en) 2018-06-28 2019-11-19 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9626289B2 (en) * 2014-08-28 2017-04-18 Sandisk Technologies Llc Metalblock relinking to physical blocks of semiconductor memory in adaptive wear leveling based on health
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9704922B2 (en) 2015-05-29 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same while avoiding process damage to a variable resistance film
US9721961B2 (en) * 2015-05-29 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US11437094B2 (en) 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
KR102291456B1 (ko) * 2015-08-13 2021-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
KR102347182B1 (ko) * 2015-09-04 2022-01-04 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US10096654B2 (en) 2015-09-11 2018-10-09 Sandisk Technologies Llc Three-dimensional resistive random access memory containing self-aligned memory elements
US9704920B2 (en) 2015-10-27 2017-07-11 Sandisk Technologies Llc Resistive random access memory containing a steering element and a tunneling dielectric element
US10114065B2 (en) 2015-12-18 2018-10-30 Sandisk Technologies Llc Pulsed electron beam current probe and methods of operating the same
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9735151B1 (en) 2016-03-24 2017-08-15 Western Digital Technologies, Inc. 3D cross-point memory device
US9748266B1 (en) 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
KR102675911B1 (ko) 2016-08-16 2024-06-18 삼성전자주식회사 반도체 소자
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US9905573B1 (en) 2016-08-30 2018-02-27 Sandisk Technologies Llc Three-dimensional memory device with angled word lines and method of making thereof
US10290803B2 (en) 2016-12-02 2019-05-14 Sandisk Technologies Llc Three-dimensional devices with wedge-shaped contact region and method of making thereof
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
US10192877B2 (en) 2017-03-07 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with level-shifted staircase structures and method of making thereof
US11171050B2 (en) * 2017-03-09 2021-11-09 Tokyo Electron Limited Method for manufacturing a contact pad, method for manufacturing a semiconductor device using same, and semiconductor device
US10192929B2 (en) 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
US10283566B2 (en) 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
US10224373B2 (en) 2017-06-28 2019-03-05 Sandisk Technologies Llc Three-dimensional ReRAM memory device employing replacement word lines and methods of making the same
CN107425006B (zh) * 2017-08-31 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器的金属栅极制造方法
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10629606B2 (en) 2017-11-07 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having level-shifted staircases and method of making thereof
US10211215B1 (en) 2017-11-30 2019-02-19 Sandisk Technologies Llc Three-dimensional memory device containing word lines having vertical protrusion regions and methods of making the same
US10217746B1 (en) 2017-11-30 2019-02-26 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and a support structure and methods of making the same
US10181442B1 (en) 2017-11-30 2019-01-15 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and methods of making the same
KR102380824B1 (ko) 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
US10147638B1 (en) * 2017-12-29 2018-12-04 Micron Technology, Inc. Methods of forming staircase structures
US10546870B2 (en) 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10192784B1 (en) 2018-02-22 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned contact via structures and methods of manufacturing the same
JP2019165135A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10804284B2 (en) 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
KR102516088B1 (ko) 2018-07-23 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US11227894B2 (en) * 2019-10-30 2022-01-18 Globalfoundries U.S. Inc. Memory cells with vertically overlapping wordlines
US11545500B2 (en) * 2020-08-12 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US12069864B2 (en) 2021-02-12 2024-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array and methods of forming same
WO2023082037A1 (zh) * 2021-11-09 2023-05-19 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090188A1 (en) * 2008-10-15 2010-04-15 Takuya Futatsuyama Semiconductor device
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20120195128A1 (en) * 2011-01-31 2012-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for driving the same
US20130270714A1 (en) * 2012-04-13 2013-10-17 Ho-Ki Lee Contact structure and manufacturing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR101065140B1 (ko) 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
KR101579587B1 (ko) 2009-04-01 2015-12-22 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8284601B2 (en) 2009-04-01 2012-10-09 Samsung Electronics Co., Ltd. Semiconductor memory device comprising three-dimensional memory cell array
KR101548674B1 (ko) 2009-08-26 2015-09-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8520425B2 (en) 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8803214B2 (en) * 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
US8187932B2 (en) 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
CN103794620B (zh) 2010-12-14 2016-08-24 桑迪士克科技有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
US8445347B2 (en) 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100090188A1 (en) * 2008-10-15 2010-04-15 Takuya Futatsuyama Semiconductor device
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20120195128A1 (en) * 2011-01-31 2012-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for driving the same
US20130270714A1 (en) * 2012-04-13 2013-10-17 Ho-Ki Lee Contact structure and manufacturing method thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579073A (zh) * 2017-08-22 2018-01-12 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN109671713A (zh) * 2017-10-16 2019-04-23 三星电子株式会社 半导体器件
CN109671713B (zh) * 2017-10-16 2023-09-22 三星电子株式会社 半导体器件
CN107863350A (zh) * 2017-11-21 2018-03-30 中国科学院微电子研究所 一种三维存储器及其制备方法
CN109075172A (zh) * 2018-06-28 2018-12-21 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
CN109075172B (zh) * 2018-06-28 2019-09-03 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
US10483280B1 (en) 2018-06-28 2019-11-19 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
US11195846B2 (en) 2018-06-28 2021-12-07 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing

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Publication number Publication date
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US9449924B2 (en) 2016-09-20

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