CN102610259A - 存储装置以及操作该存储装置的方法 - Google Patents

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Abstract

本发明公开了一种三维存储装置。该三维存储装置包括多个导电材料的脊形叠层被绝缘材料隔离，设置为比特(bit)线可耦合译码电路至感应放大器。二极管在串的一公共源极选择端被连接至比特线。导电材料的条纹具有侧表面在脊形叠层的侧面上。多个字线正交延伸于多个脊形叠层之上，字线可耦合至列译码器。存储元件位在接口区域的多层阵列，多层阵列在介于叠层上的半导体条纹的侧表面以及字线之间的交错处。

Description

存储装置以及操作该存储装置的方法
技术领域
本发明是有关于一种高密度的存储装置，且特别是有关于一种设置多个存储单元的平面以提供三维阵列存储装置。
背景技术
当集成电路中装置的关键尺寸缩小至普通存储单元技术的极限时，设计者需要寻找叠层多平面的存储单元的技术以达到较大的存储容量，且达到每比特(bit)较低的成本。
因此，发展出低制造成本的三维结构集成电路存储器，包括可靠度高、且极小的存储元件且改善与邻近具有栅极结构的存储单元叠层的处理窗。
发明内容
本发明是有关于一种存储装置，三维存储装置的栅极结构设置以使间距加倍。
根据本发明的第一方面，提出一种存储装置。存储装置包括一集成电路衬底、多个叠层、多个字线、多个存储元件与多个串选择栅结构。多个叠层是多个半导体材料条纹(strip)的叠层。这些叠层延伸出集成电路衬底。这些叠层为脊形且包括被绝缘材料分离为多个平面位置中不同的平面位置的至少二半导体材料条纹。多个字线正交设置于这些叠层之上且具有与这些叠层共形的多个表面，以在这些叠层与这些字线的表面之间的多个交错点建立多个界面区的一三维阵列(3D array)。多个存储元件，在这些界面区中，这些存储元件建立多个存储单元的一三维阵列可经由这些半导体材料条纹与这些字线存取。这些存储单元在多个位线结构与多个源极线结构之间设置成串。多个串选择栅结构，不同的这些串选择栅结构耦合不同的这些半导体材料条纹的这些叠层至不同的多个串选择线，这些串选择栅结构耦合至这些半导体材料条纹的这些叠层的交替端，以使这些串选择栅结构的串选择栅结构耦合至这些半导体材料条纹的这些叠层的每隔一的一第一端，以及耦合至这些半导体材料条纹的这些叠层的每隔一的一第二端。
根据本发明的第二方面，提出一种存储装置。存储装置包括一集成电路衬底、多个叠层、多个字线、多个存储元件。多个叠层为多个半导体材料条纹(strip)的这些叠层。这些叠层延伸出集成电路衬底。这些叠层为脊形且包括被绝缘材料分离为多个平面位置中不同的平面位置的至少二半导体材料条纹。多个字线正交设置于这些叠层之上且具有与这些叠层共形的多个表面，以在这些叠层与这些字线的表面之间的多个交错点建立多个界面区的一三维阵列(3D array)。多个存储元件在这些界面区中，这些存储元件建立多个存储单元的一三维阵列可经由这些半导体材料条纹与这些字线存取，这些存储单元在多个位线结构与多个源极线结构之间设置成串。其中这些串的一第一串与一第二串为邻近且具有相反位向，以使得第一串具有一位线端到源极线端位向且第二串具有一源极线端到位线端位向，以使得第一串的位线端接近第二串的源极线端，且第二串的位线端接近第一串的源极线端。
根据本发明的第三方面，提供一种存储装置。存储装置包括一集成电路衬底、多个存储单元的一三维阵列、多个串选择栅结构。多个存储单元的一三维阵列位于集成电路衬底上，三维阵列包括这些存储单元的多个与非门(NAND)串的多个叠层。不同的这些串选择栅结构耦合不同的这些与非门串的这些叠层至不同的多个串选择线。这些串选择栅结构耦合至这些与非门串的这些叠层的交替端，以使这些串选择栅结构的串选择栅结构耦合至这些叠层的每隔一的一第一端，以及耦合至这些叠层的每隔一的一第二端。
根据本发明的第四方面，提供一种存储装置。存储装置包括一集成电路衬底以及多个存储单元的一三维阵列。多个存储单元的一三维阵列位于集成电路衬底上，三维阵列包括这些存储单元的多个与非门(NAND)串的多个叠层。其中这些叠层的一第一叠层与一第二叠层为邻近且具有相反位向，以使得第一叠层的这些与非门串具有一位线端到源极线端位向且第二叠层的这些与非门串具有一源极线端到位线端位向，以使得第一叠层的这些与非门串的这些位线端接近第二叠层的这些与非门串的这些源极线端，且第二叠层的这些与非门串的这些位线端接近第一叠层的这些与非门串的这些源极线端。
根据本发明的第五方面，提供一种操作一三维存储阵列的方法。操作一三维存储阵列的方法包括加偏压于在三维存储的多个半导体材料条纹的多个叠层的多个交替端上的多个串选择装置，不同的这些叠层的这些串选择装置耦合于不同的多个串选择线。其中多个位线的一特定位线、这些串选择线的一特定串选择线与这些字线的一特定字线的一结合选择，定义这些存储单元的三维阵列的一特定存储单元。
根据本发明的第六方面，提供一种操作一三维存储阵列的方法。操作一三维存储阵列的方法包括加偏压于具有相反偏压位向的与非门(NAND)串的相邻的多个叠层，以使得一第一相邻叠层的这些与非门串具有一位线端到源极线端偏压位向，且一第二相邻叠层的这些与非门串具有一源极线端到位线端偏压位向，以使得第一叠层的这些与非门串的这些位线端接近第二叠层的这些与非门串的这些源极线端。且第二叠层的这些与非门串的这些位线端接近第一叠层的这些与非门串的这些源极线端。
为了对本发明的上述及其它方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示依照本发明实施例的三维存储结构的示意图。本文说明的三维存储结构包括多个半导体条纹的平面平行于Y轴设置于多个脊形叠层中，存储层位于半导体条纹的侧表面上，且多个字线共形于底表面设置于多个脊形叠层之上。
图2绘示图1中结构的存储单元于X-Z平面的剖面图。
图3绘示图1中结构的存储单元于X-Y平面的剖面图。
图4绘示具有图1中结构的反熔丝基底存储器的示意图。
图5绘示三维与非门闪存结构的示意图。本文说明的三维与非门闪存结构包括多个半导体条纹的平面平行于Y轴设置于多个脊形叠层中，电荷捕捉存储层位于半导体条纹的侧表面上，且多个字线共形于底表面设置于多个脊形叠层之上。
图6绘示图5中结构的存储单元于X-Z平面的剖面图。
图7绘示图5中结构的存储单元于X-Y平面的剖面图。
图8绘示具有图5及图23中结构的与非门闪存的示意图。
图9绘示相似于图5的另一三维与非门闪存结构的示意图。
图10绘示图9中结构的存储单元于X-Z平面的剖面图。
图11绘示图9中结构的存储单元于X-Y平面的剖面图。
图12绘示用于制造相似于图1、图5与图9中的存储装置的程序中的第一阶段。
图13绘示用于制造相似于图1、图5与图9中的存储装置的程序中的第二阶段。
图14A绘示用于制造相似于图1中的存储装置的程序中的第三阶段。
图14B绘示用于制造相似于图5中的存储装置的程序中的第三阶段。
图15绘示用于制造相似于图1、图5与图9中的存储装置的程序中的第三阶段。
图16绘示用于制造相似于图1、图5与图9中的存储装置的程序中的第四阶段。
图17绘示三维与非门闪存阵列的透射式电子显微镜图像。
图18绘示包括具有列、行与平面译码电路的三维可编程电阻存储阵列的集成电路。
图19绘示包括具有列、行与平面译码电路的与非门闪存的集成电路。
图20到图22绘示第一三维与非门闪存阵列结构，具有连续较高的串选择线的金属层，具有纵长位向平行于半导体材料条纹，串选择线具有横向位向平行于字线，且位线具有纵向位向平行于半导体材料条纹。
图23到图26绘示第二三维与非门闪存阵列结构，具有连续较高的串选择线的金属层，具有横向位向平行于字线，具有纵向位向平行于半导体材料条纹且位线具有纵向位向平行于半导体材料条纹。
图27到图31为图20-图22的第一三维与非门闪存阵列结构的设计示意图，具有不同的偏压设置。
图32到图36为图23-图26的第二三维与非门闪存阵列结构的设计示意图，具有不同的偏压设置。
图37为三维存储阵列的平面图。
图38到图39绘示干扰的不同型态的示意图，对应编程操作的编程电压与标号。
【主要元件符号说明】
10、110、210、212、214：绝缘层
11、12、13、14、51、52、53、54、55、56、111、112、113、114、402、403、404、405、412、413、414、415：半导体条纹
15、115、215：存储材料层
16、17、60、61、116、117、118、119、160、161、425-1…425-N、862、962：字线
18、19、118、119、226：硅化物层
20、120、220：沟道
21、22、23、24、121、122、123、124：绝缘材料
25、26：主动区域
30、31、32、33、34、35、40、41、42、43、44、45、70、71、73、74、76、77、80、82、84：存储单元
60-1、60-2、60-3：垂直延伸
72、75、78、90、91、92、93、94、95：接地选择晶体管
96、98：串选择晶体管
97：隧穿介电层
98：电荷存储层
99：阻挡介电层
106、108、864、964：串选择线
107：源极线
110A：表面
113A、114A：侧表面
125、126：主动电荷捕捉区域
128、129、130：源极/漏极区域
128a、129a、130a：区域
159、162：接地选择信号
211、213：半导体层
225、315：层
250：脊型叠层
260、859、959：位线
397：隧穿层
398：电荷捕捉层
399：阻挡层
402B、403B、404B、405B、412A、413A、414A、415A：阶梯结构
419：串选择线栅极结构
425-1、…、425-n：字线
426、427：栅极选择线
428：源极线
858、958平面译码器
860、960存储阵列
861、961：列译码器
863、963：行译码器
866、868、966、968：集区
867、967：总线
869、969：偏压设置状态机器
871、971：数据输入线
872、972：数据输出线
874、974：电路系统
875、975：集成电路线
ML1、ML2、ML3：金属层
具体实施方式
参照图示中提供的一些实施例的详细说明。
图1绘示三维可编程电阻存储阵列的2X2部分的示意图。其中，附图中的填充材料被移除，以提供构成三维阵列的半导体条纹与正交的字线的视图。在本附图中，仅显示两平面。然而，平面的数量可延伸至很多。如图1所示，存储阵列形成于集成电路衬底上，集成电路衬底具有绝缘层10在半导体或其它装置(未绘示)的下层。存储阵列包括多个被绝缘材料21、22、23与24分离的多个半导体条纹11、12、13与14的叠层。叠层为脊形且如附图中在Y轴上延伸，以使半导体条纹11-14可构为存储单元串。半导体串11与13可作为在第一存储平面中的存储单元串。半导体串12与14可作为在第二存储平面中的存储单元串。存储材料的层15，例如是反熔丝(anti-fuse)材料，在本实施例中涂布于多个半导体条纹的叠层，且在其它实施例中至少在半导体条纹的侧墙上。多个字线16、17正交设置于多个半导体条纹的叠层之上。字线16、17具有与这些半导体条纹的叠层共形的表面，填充被这些叠层定义的沟道(例如为20)，并在叠层与字线16、17上的半导体条纹11-14的侧表面之间的交错点定义接口区的多层阵列。硅化物层18、19(例如为硅化钨、硅化钴或硅化钛)可形成于字线16、17的上表面之上。
存储材料的层15可由反熔丝材料，例如是二氧化硅、氮氧化硅或其它氧化硅所组成。例如具有大约1到5纳米的厚度。也可以使用其它反熔丝材料例如为氮化硅。半导体条纹11-14可为具有第一导电材料(例如为P型)的半导体材料。字线16、17可为具有第二导电材料(例如为n型)的半导体材料。举例来说，半导体材料11-14可使用P型多晶硅制成，而字线16、17可使用相对n+型重掺杂制成。半导体条纹的宽度应提供足够的空间给空乏区(depletion region)以支持二极管操作。结果，存储单元包括整流器形成通过在阳极与阴极之间具有可编程反熔丝层的p-n接口形成，阳极与阴极形成于界在多晶硅条纹与线之间的交错点的三维阵列中。在其它实施例中，可使用不同的可编程电阻存储材料，包括过渡金属氧化物，例如氧化钨于钨之上或掺杂金属氧化半导体条纹。如此的材料可被编程与擦除，且可实施于每单元的存储多层比特(bits)操作。
图2绘示存储单元的X-Z平面的剖面图，存储单元形成于字线16与半导体条纹14的交错处。主动区域25、26形成于条纹14的两侧壁上，条纹位于字线16与条纹14之间交错处。在原始状态，反熔丝层材料的层15具有高电阻。在编程后，反熔丝材料击穿，造成在反熔丝材料中的主动区域25、26两者或其中之一假设为低电阻状态。在本实施例中，每个存储单元具有二主动区域25、26，各位于半导体条纹14的各侧。图3绘示存储单元的X-Y平面的剖面图，存储单元形成于字线16、17与半导体条纹14的交错处。从字线的电流路径被通过字线16经过反熔丝材料的层15且下至半导体条纹14所定义。
电子电流如图3中通过实箭头绘制。电流从n+字线16至p型半导体条纹，且沿半导体条纹(--箭号)至感应放大器，感应放大器所在可测量以指出选择存储单元的状态。再依典型实施例中，使用大约1纳米氧化硅层作为反熔丝材料，编程脉冲可包括5至7伏特脉冲具有大约1百万分之一秒的脉冲宽度，应用于片上(on-chip)控制电路的控制，如图18所示。读取脉冲可包括具有由设置来确定脉宽的1至2伏特脉冲，应用于如下所述的片上控制电路的控制，请参照图18。读取脉冲可大幅小于编程脉冲。
图4绘示各具有6单元的存储单元的2平面。存储单元通过二极管符号表示，且虚线表示介于阳极与阴极之间的反熔丝材料的层。存储单元的2平面定义在字线60、61的交错处，字线60、61作为第一字线WLn与第二字线WLn+1具有半导体条纹51、52的第一叠层、半导体条纹53、54的第二叠层、半导体条纹55、56的第三叠层作为在阵列的第一与第二层中的存储单元串n、n+1与n+2。存储单元的第一平面包括在半导体条纹52上的存储单元30、31，在半导体条纹54上的存储单元32、33，在半导体条纹56上的存储单元34、35。存储单元的第二平面包括在半导体条纹51上的存储单元40、41，在半导体条纹53上的存储单元42、43，在半导体条纹55上的存储单元44、45。如附图中所示，字线60作为字线WLn，包括重直延伸60-1、60-2、60-3对应于如图1中在叠层之间的沟道20中的材料，以沿着在每一平面中绘示的3半导体条纹耦合字线60至存储单元。一阵列具有许多层可被如本文说明实施，可使各个芯片有非常高的存储密度，且每个芯片接近或达到兆比特(terabits)。
图5绘示三维电荷捕捉存储阵列的2X2部分的示意图。三维电荷捕捉存储阵列有填满的材料从附图中移除，以提供半导体条纹的叠层以及正交字线以构成三维阵列。在此附图中，仅显示2层。然而，层的数目可变为非常大的数目。如图5所示，存储阵列形成于集成电路衬底上，集成电路衬底具有绝缘层110位于下层的半导体或其它结构(未绘示)之上。存储阵列包括多个被绝缘材料121、122、123、124隔离的半导体条纹111、112、113、114的叠层(附图中绘示2个)。如附图中，叠层为脊形且延伸于Y轴上，以使半导体材料111-114可组为存储单元串。半导体条纹111与113在第一存储平面可作为存储单元串。半导体条纹112与114在第二存储平面可作为存储单元串。
在第一叠层中介于半导体条纹111与112之间的绝缘材料121，与在第二叠层中介于半导体条纹113与114之间的绝缘材料123具有大约或大于40纳米的有效氧化厚度(effective oxide thickness，EOT)，有效氧化厚度为绝缘材料的厚度，此厚度根据二氧化硅的介电常数与选择的绝缘材料的介电常数的比例标准化。词汇“大约40纳米”在此处说明大约可有10％的变化，典型上用于制造此类型的结构。绝缘材料的厚度可扮演一关键角色于减少结构中邻近层的单元的干扰。在一些实施例中，当层之间达到充分的分离，绝缘材料的有效氧化厚度可大约为30纳米。
在本实施例中，存储材料的层115，例如是介电电荷捕捉结构，涂布于半导体条纹的多个叠层上。多个字线116、117正交设置于半导体条纹的多个叠层之上，填充被这些叠层定义的沟道(例如为120)，并在叠层与字线116、117上的半导体条纹111-114的侧表面之间的交错点定义接口区的多层阵列。硅化物层118、119(例如为硅化钨、硅化钴或硅化钛)可形成于字线116、117上表面之上。
纳米导线金属氧化物半导体场效应管型单元也可以此方式配置，通过提供纳米导线或纳米管结构在字线111-114上的通道区域，如Paul等人在IEEE Transactions on Electron Devices，Vol.54，No.9，September 2007在“Impact of a Process Variation on Nanowire and Nanotube DevicePerformance”所描述，此文章将纳入作为参考。
结果，设置在与非门(NAND)快闪阵列中的硅氧化氮氧化硅型(SONOS-type)存储单元的三维阵列能够形成。源极、漏极与通道形成在硅半导体条纹111-114中，存储材料的层115包括隧穿介电层97、电荷存储层98与阻挡介电层99。隧穿介电层97其可由氧化硅形成。电荷存储层98其可由氮化硅形成。阻挡介电层(blocking dielectric layer)99可由氧化硅形成，且栅极包括字线116、117的多晶硅。
半导体条纹111-114可为p型半导体材料。字线116、117可为具有相同或不同的导电类型(例如为p+型)的半导体材料。举例来说，半导体条纹111-114可使用p型多晶硅或p型外延单结晶硅，而字线116、117可使用相对重掺杂p+型多晶硅制成。
可选择地，半导体条纹111-114可为n型半导体材料。字线116、117可为相同或不同导电类型(例如为P+型)的半导体材料。n型条纹的设置造成内埋通道，空乏型电荷捕捉存储单元。举例来说，半导体条纹111-114可使用n型多晶硅或n型外延单结晶硅制成，而字线116、117可使用相对重掺杂p+多晶硅。典型于n型半导体条纹的掺杂浓度可大约为1018/cm3，有用的实施例可能在1017到1019/cm3的范围内。n型半导体条纹的使用特别在无界面(junction-free)实施例有利，以沿着与非门(NAND)串改善导电率，借此允许较高的读取电流。
因此，存储单元包括场效晶体管，场效晶体管具有电荷存储结构，电荷存储结构形成在交错点的三维阵列中。半导体条纹与字线的宽度大约为25纳米，脊形叠层之间的间隙大约为25纳米，装置具有几十层(例如为32层)可在单一芯片达到兆比特容量。
存储材料的层115可包括其它电荷存储结构。举例来说，带隙工程硅氧化氮氧化硅(BE-SONOS)电荷存储结构可使用在包括一隧穿介电层97，隧穿介电层97包括的材料组成形成倒转的“U”型价带于零偏压下。在一实施例中，隧穿介电层组成包括第一层、第二层与第三层。第一层被称为隧穿层，第二层被称为带偏移层(band offset layer)，第三层被称为分离层。在本实施例中的层115的孔洞隧穿层包括二氧化硅于半导体条纹的侧表面上，其形成举例来说使用原位蒸汽产生(in-situ steam generation，ISSG)具有选择性的氮化(nitridation)，在沉积期间通过一后沉积一氧化氮退火或通过一氧化氮的加成至环境。二氧化硅的第一层的厚度小于优选为
Figure BSA00000526391100102
或更小。代表的实施例的厚度可为
Figure BSA00000526391100103
或
Figure BSA00000526391100104
在本实施例中，带偏移层包括氮化硅在孔洞隧穿层上，其形成举例来说是在680℃使用例如是二氯硅烷与氨前趋物利用低压化学气相沉积形成，在另一可选择的程序，带偏移层包括氮氧化硅，以使用具有一氧化二氮(N2O)前趋物的相似程序制成。氮化硅的带偏移层厚度小于
Figure BSA00000526391100111
优选为或更少。
在本实施例中，隔离层包括二氧化硅，位在氮化硅的带偏移层上，其形成举例来说使用低压化学气相沉积高温氧化沉积。二氧化硅的隔离层的厚度小于
Figure BSA00000526391100113
优选为
Figure BSA00000526391100114
或更少。三层隧穿层造成倒转“U”型价带能量水平。
在第一位置的价带能量水平(valence band energy level)使得电场足以诱导孔洞隧穿经过薄区域，薄区域介于半导体与第一位置的接口。在第一位置的价带能量水平也足以在第一位置，有效消去在第一位置之后的组成隧穿介电中的孔洞隧穿屏障后提升价带能量水平。此结构在三层隧穿介电层中建立倒转U型价带能量水平，且在没有电场或为其它操作目的诱发较小的电场下，例如从单元读取数据或编程相邻单元，当有效避免电荷经过混合隧穿介电质泄漏时，结构使电场辅助孔洞(electric field assistedhole)在高速下隧穿。
在本装置中，存储材料的层115包括带隙工程混合隧穿介电层(bandgap engineered composite tunneling dielectric layer)，带隙工程混合隧穿介电层包括二氧化硅层的厚度小于2纳米，氮化硅层的厚度小于3纳米，且二氧化硅层小于4纳米。在一实施例中，混合隧穿介电层由超薄氧化硅层O1(例如小于等于
Figure BSA00000526391100115
)、超薄氮化硅层N1(例如小于等于
Figure BSA00000526391100116
)以及超薄氧化硅层O2(例如为小于等于
Figure BSA00000526391100117
)所组成，造成在
Figure BSA00000526391100118
的位移或小于与半导体的接口下于价带能量水平中增加大约2.6电子伏特。通过较低价带能量水平与较高导电带能量水平，在第二位移(例如大约为从接口
Figure BSA00000526391100119
到
Figure BSA000005263911001110
)，O2层从电荷捕捉层分离N1层。电场足以诱导孔洞隧穿提升价带能量水平，在第二位置有效地消除孔洞隧穿屏障，因为第二位置与接口有较大的距离。因此，当于低电场期间改善工程隧穿介电质的能力以阻挡泄漏，O2层不会严重干扰电场辅助孔洞隧穿。
在本实施例中，存储材料的层115中的电荷捕捉层包括具有大于
Figure BSA000005263911001111
的氮化硅，包括例如大约
Figure BSA000005263911001112
于本实施例中，例如使用低压化学气相沉积形成。其它电荷捕捉材料与结构也可以实施，包括例如氮氧化硅(SixOyNz)、富硅氮化硅(silicon-rich nitride)、富硅氧化硅(silicon-rich oxide)，捕捉层包括内置纳米粒子的类。
在本实施例中，存储材料的层115中的阻挡介电层包括具有大于
Figure BSA00000526391100121
的二氧化硅，包括例如大约
Figure BSA00000526391100122
于本实施例中，例如利用湿炉氧化程序(wet furnace oxidation process)从氮化物通过湿转换形成。其它实施例可使用高温氧化(high temperature oxide，HTO)或低压化学气相沉积二氧化硅实施。其它阻挡介电质可包括高κ材料例如是氧化铝。
在一实施例中，孔洞隧穿层可为
Figure BSA00000526391100123
的二氧化硅、带位移层可为的氮化硅、隔离层可为的二氧化硅、电荷捕捉层可为
Figure BSA00000526391100126
的氮化硅、与阻挡介电层可为
Figure BSA00000526391100127
的氧化硅。栅极材料为p+多晶硅(功函数大约为5.1电子伏特)使用于字线116、117中。
图6绘示形成于字线116与半导体条纹114的交界处的电荷捕捉存储单元于X-Z平面的剖面图。主动电荷捕捉区域125、126形成在介于字线116与条纹114之间的条纹114的二侧面上。本文说明的实施例中，如图6所示，各存储单元具有主动电荷存取区域125、126的双栅极场效晶体管，各位于半导体条纹114的各侧边。电流如附图所绘的实箭头沿着p型半导体条纹流动，以感应放大器，放大器可被测量以显示选择的存储单元的状态。
图7绘示形成于字线116、117与半导体条纹114的交界处的电荷捕捉存储单元于X-Y平面的剖面图。绘示电流于半导体条纹114向下。位于字线116、117之间的源极/漏极区域128、129、130可为“无界面(junction-free)”，源极与漏极掺杂没有具有相反于字线之下的通道区域的导电类型的导电类型。在无介面实施例中，电荷捕捉场效晶体管可具有p型通道结构。同样地，在字线定义之后于自我对准注入中，源极与漏极掺杂可实施于一些实施例中。
在另一实施例中，半导体条纹111-114可使用无介面设置的轻掺杂n型半导体实施，造成内埋通道场效晶体管可操作于空乏模式(depletionmode)，自然偏移低于用于电荷捕捉单元的临界分布。
图8绘示设置于与非门组态中具有9电荷捕捉单元的存储单元的2平面。与非门组态以立方体(cube)表示，立方体可包括许多平面与许多字线。存储单元的2平面定义在字线160、161的交错点作为半导体条纹的第一叠层、半导体条纹的第二叠层、半导体条纹的第三叠层的字线WLn-1、WLn。
存储单元的第一平面包括存储单元70、71在半导体条纹上的与非门串中，存储单元73、74在半导体条纹上的与非门串中，存储单元76、77在半导体条纹上的与非门串中。各与非门串连接于一接地选择晶体管的其一侧(例如为接地选择装置90、72于与非门串70、71的其一侧上)。
在一实施例中，存储单元的第二平面对应于一立方体的底面，且包括存储单元(例如为80、82、84)设置于与非门串中相似于第一平面中的方法。
如图所示，字线161作为字线WLn包括垂直延伸对应于图5中在沟道120中介于叠层间的材料，为了耦合字线161至所有平面中的半导体条纹之间的沟道的接口区中的存储单元(第一平面中的单元71、74、77)。
存储单元串在相邻叠层的交替端，位于位线端到源极线端位向与源极线端到位线端位向之间。
位线BLn与BLn-1终止存储单元串，邻接于串选择装置。举例来说，在最高存储平面中，位线BLn终止存储单元串，存储单元串具有串选择晶体管96与98。相较之下，位线未连接于接触线(trace)97，因为相邻叠层交替端的串，位于位线端到源极线端位向与源极线端到位线端位向之间。因此取代此串，对应的位线连接于串的另一端。在存储平面的底，位线BLn-1终止具有对应串选择晶体管的存储单元串。
串选择晶体管96、98连接于分别的与非门串与串选择线SSLn-1与SSLn之间的设置。类似地，相似的串选择晶体管在立方体中的底面上且连接于此设置的各与非门串与串选择线SSLn-1与SSLn之间。串选择线106、108连接于不同的脊与各存储单元串中串选择晶体管的栅极，且在本实施例中提供选择信号SSLn-1、SSLn与SSLn+1。
相反地，因为位于位线端到源极线端位向与源极线端到位线端位向之间的相邻叠层交替端的串，串选择晶体管并非连接接触线97。因此取代此串，对应串选择晶体管连接于串的另一端。具有存储单元73、74的与非门串也具有串选择装置于串的另一端上，但未显示。接触线97通过源极线107终止。
接地选择晶体管90-95设置于与非门串的第一端。接地选择晶体管72、75、78与对应第二平面接地选择晶体管设置在与非门串的第二端。因此，接地选择晶体管位于存储串的两端上。依据存储串的特别端，接地选择晶体管耦合存储串至源极线或至串选择装置及位线。
在本实施例中，接地选择信号159耦合至接地选择晶体管90-95的栅极，且可以如字线160、161的相同方式实施。在一些实施例中，串选择晶体管与接地选择晶体管可使用相同介电叠层，作为栅极氧化物作为存储单元。在其它实施例中，使用典型的栅极氧化物代替。同样地，通道长度与宽度调整至设计者的需求以提供晶体管开关函数(switching function)。
图9为相似于图5的另一结构。在图中相似结构的符号再次使用于附图中，且不再说明。图9不同于图5在绝缘层110的表面110A以及半导体条纹113、114的侧表面113A与114A暴露于作为字线的字线116之间，由刻蚀工艺形成字线。因此，存储材料层115在无伤害操作下完全地或部分地于字线间刻蚀。然而，在一些结构中没有必要如上所述的刻蚀穿越存储层115形成介电电荷捕捉结构。
图10为类似于图6于X-Z平面中的存储单元的剖面图。图10与图6一样，绘示类似图9的结构形成存储单元，存储单元与图5实施的剖面图的结构相同。图11绘示相似于图7于X-Y平面中的存储单元的剖面图。图11相异于图7在沿半导体条纹114的侧表面(例如为114A)的区域128a、129a与130a中可移除存储材料。
图12-图16绘示用于实施如上所述的三维存储阵列的基本程序流程的阶段，仅利用二用于形成阵列的关键对准步骤的图案化掩膜步骤。在图12中，绘示的结构为由绝缘层210、212、214与半导体层211、213交替沉积，半导体层211、213使用掺杂半导体例如在芯片的阵列面积的毡毯状沉积(blanket deposition)中。依据注入，半导体层211、213可使用具有n型或p型掺杂的多晶硅或外延单层结晶硅实施。内层绝缘层210、212、214举例来说使用二氧化硅、其它氧化硅或氮化硅以实施。这些层可以不同的方式形成，包括低压化学沉积程序可用在此工艺。
图13绘示第一光刻蚀图案化步骤的结果，用于定义多个半导体条纹的脊型叠层250，半导体条纹使用半导体层211、213的材料实施，且被绝缘层212、214隔开。深且高的高宽比(aspect ratio)沟道可被形成于叠层中，支撑许多层，应用碳硬掩膜(hard mask)以及反应离子刻蚀以使用光刻蚀基底程序。
虽然未绘示，在步骤中存储串的交替位向定义位线端到源极线端位向以及源极线端到位线端位向。
图14A与图14B分别绘示一实施例中的下一个步骤，包括编程电阻存储结构，例如反熔丝单元结构，与一实施例包括编程电荷捕捉存储装置，例如硅氧化氮氧化硅型存储单元结构。
在实施例中，图14A绘示存储材料层215的毡毯状沉积的结果，其中存储材料由单层例如相似于图1所绘示反熔丝结构的例子所组成。在另一实施例中，相比于毡毯状沉积，可实施一氧化程序以形成氧化物于半导体条纹暴露的侧边，氧化物作为存储材料。
图14B显示层315的毡毯状沉积结果，包括多层电荷捕捉结构，包括隧穿层397、电荷捕捉层398以及阻挡层399，如图4所述。如图14A与图14B绘示，存储层215、315以共形的方式沉积于半导体条纹的脊形叠层之上(图13的250)。
图15绘示高的高宽比填充步骤的结果，其中导电材料例如是具有n型或p型掺杂多晶硅，用于字线作为字线沉积以形成层225。同样地，硅化物226的层可在实施例中形成于层225之上，其中利用多晶硅。如附图所绘示，高的高宽比沉积技术例如是在实施例中多晶硅的低压化学沉积用来完整地填充脊形叠层之间的沟道220。甚至是非常窄的沟道例如10纳米宽的高的高宽比。
图16绘示第二光刻蚀图案化步骤的结果，第二光刻蚀图案化步骤用于定义多个位线260作为3维存储阵列的位线。使用多晶硅对氧化硅或氮化硅高刻蚀比的刻蚀工艺刻蚀多晶硅。因此，使用交替刻蚀程序，依靠相同掩膜刻蚀半导体与绝缘体层，程序停止于下层绝缘层210上。
在此步骤，接地选线也可以被定义，在此步骤中，虽然栅极结构共形于个别半导体条纹叠层，栅极结构可被串选择线控制也可以被定义。
选择性制造步骤包括形成硬掩膜于多个字线之上，且硬掩膜于栅极结构之上。硬掩膜可使用可阻挡离子注入程序的相对厚的氮化硅或其它材料层形成。在硬掩膜形成后，可施加注入以增加半导体条纹中的掺杂浓度，且在阶梯结构中，因而减少沿半导体条纹电流路径的电阻。通过利用控制注入能量，注入可穿透到半导体条纹的底，与在叠层中各迭加的半导体条纹。
随后，移除硬掩膜，沿着字线的上表面与栅极结构之上，暴露硅化物。在一层间介电体形成于阵列的顶部的上后，打通接触拴塞(plug)的孔洞(vias)，例如以钨填满，形成以抵达至栅极结构的上表面。上覆金属线被图案化以连接串选择线至行译码器电路。建立三平面译码网络使用一字线、一位线与一串选择线存取选择单元。可参照美国专利号码6,906,940，Plane Decoding Method and Device for Three Dimensional Memories。
图17为由透射电子显微镜显示制作与测试8层垂直栅极、薄膜晶体管、带隙工程硅氧化氮氧化硅电荷捕捉与非门装置的一部份的剖面图。装置具有75纳米的半间距。通道为n型多晶硅大约18纳米厚。无使用额外交界注入，形成无介面结构。介于条纹之间的绝缘材料用于隔绝在z轴方向中的通道为大约40纳米厚的二氧化硅。栅极通过p+多晶硅线提供。串选择线与接地选择线装置具有的通道长度长于存储单元。测试装置实施32字线，无介面与非门串。第30图中下条纹的宽度大于上条纹的宽度，因为用沟道刻蚀形成结构造成锥形侧墙，渐渐地当沟道变深条纹就变宽，且介于条纹之间的绝缘材料比多晶硅被刻蚀的多。
图18为依据本发明的一实施例的简单的集成电路的方块图。集成电路线875包括三维编程电阻存储阵列(RRAM)860如本文说明实施，在一半导体衬底上，具有位线端到源极线端位向与源极线端到位线端位向的交替存储串位向，且每隔一叠层上叠层的其一端具有串选择线栅极结构。列译码器861耦合至多个字线862，且在存储阵列860中沿着列设置。行译码器863耦合多个串选择线864沿着行设置，这些行对应于存储阵列860中的叠层，用于从阵列860中的存储单元读取及编程数据。平面译码器858耦合多个在位线859上的存储阵列860中的平面。存取应用于总线865至行译码器863、列译码器861与平面译码器858。在本实施例中，感应放大器与数据输入结构于集区866中经由数据总线867耦合行译码器863。数据经由数据输入线871从集成电路875上的输入/输出端口或从其它内部于或外部于集成电路875数据的数据源至集区866中的数据输入结构提供。在一实施例中，其它电路系统874包括于集成电路上，例如为通用处理器(general purpose processor)或特用应用电路系统，或通过编程电阻单元阵列支持提供系统单芯片(system-on-a-chip)功能的模块的组合。数据经由数据输出线872从集区(block)866中的感应放大器至在集成电路875上的输入/输出端口，或至其它内部或外部于集成电路875的数据终点。
在一实施例中，控制器的实施使用偏压设置状态机器(biasarrangement state machine)869控制偏压设置提供电压的应用，此应用经由在集区868中的电压提供或提供器以产生或提供，例如为读取或编程电压。控制器可使用该领域的普通技术人员所知的特用逻辑电路系统实施。在另一实施例中，控制器包括一通用处理器，其可实施于相同的集成电路上，此集成电路执行计算机编程以控制或操作装置。再一实施例中，可利用特用逻辑电路系统与通用处理器的组合于控制器的实施。
图19为依据本发明的一实施例的简单的集成电路的方块图。集成电路线975包括三维与非门闪存960如本文说明实施，在一半导体衬底上，具有位线端到源极线端位向与源极线端到位线端位向的交替存储串位向，且每隔一叠层上叠层的其一端具有串选择线栅极结构。列译码器961耦合至多个字线962，且在存储阵列960中沿着列设置。行译码器963耦合多个串选择线964沿着行设置，这些行对应于存储阵列960中的叠层，用于从阵列960中的存储单元读取及编程数据。平面译码器958耦合多个经由位线959上的存储阵列860中的平面。存取应用于总线965至行译码器963、列译码器961与平面译码器958。在本实施例中，感应放大器与数据输入结构于集区966中经由数据总线967耦合行译码器963。数据经由数据输入线971从集成电路975上的输入/输出端口或从其它内部于或外部于集成电路975数据的数据源至集区966中的数据输入结构提供。在一实施例中，其它电路系统974包括于集成电路上，例如为通用处理器(generalpurpose processor)或特用应用电路系统，或通过与非门快闪存储单元阵列支持提供系统单芯片(system-on-a-chip)功能的模块的组合。数据经由数据输出线972从集区966中的感应放大器至在集成电路975上的输入/输出端口，或至其它内部或外部于集成电路975的数据终点。
在一实施例中，控制器的实施使用偏压设置状态机器(biasarrangement state machine)969控制偏压设置提供电压的应用，此应用经由在集区968中的电压提供或提供器以产生或提供，例如为读取、擦除、编程、擦除确认或编程确认电压。控制器可使用该领域的普通技术人员所知的特用逻辑电路系统实施。在另一实施例中，控制器包括一通用处理器，其可实施于相同的集成电路上，此集成电路执行计算机编程以控制或操作装置。再一实施例中，可利用特用逻辑电路系统与通用处理器的组合于控制器的实施。
图20-图22绘示第一三维与非门闪存阵列结构，具有连续较高的串选择线的金属层，具有纵长位向平行于半导体材料条纹，串选择线具有横向位向平行于字线，且位线具有纵向位向平行于半导体材料条纹。
图20为第一三维与非门闪存阵列结构的示意图。绝缘材料从附图中移除以暴露出额外的结构。举例来说，移除介于半导体条纹之间、脊形叠层中以及介于半导体条纹的脊形叠层之间的绝缘层。
多层阵列形成于绝缘层之上，且包括多个字线425-1、...、425-n-1、425-n共形于多个脊形叠层，且作为字线WLn、WLn-1、...、WL1。多个脊形叠层包括半导体条纹412、413、414与415。在相同平面中的半导体条纹通过阶梯结构电性耦合。
显示的字线符号从1增加至N为从整体结构的后面到前面，施予双数存储页数。对于单数存储页数，字线符号从N减少到1为从整体结构的后面到前面。
阶梯结构412A、413A、414A、415A终止半导体条纹，例如为半导体条纹412、413、414、415。如图所示，阶梯结构412A、413A、414A、415A电性连接于不同的位线用于连接至译码电路系统以在阵列中选择平面。阶梯结构412A、413A、414A、415A可在同时间被图案化以定义多个脊形叠层。
阶梯结构402B、403B、404B、405B终止半导体条纹，例如为半导体条纹402、403、404、405。如图所示，阶梯结构402B、403B、404B、405B电性连接于不同的位线用于连接至译码电路系统以在阵列中选择平面。阶梯结构402B、403B、404B、405B可在同时间被图案化以定义多个脊形叠层。
任何半导体条纹的叠层为耦合阶梯结构412A、413A、414A、415A或阶梯结构402B、403B、404B、405B，并非耦合两者。半导体条纹的叠层具有二相反位向其中之一，二相反位向为位线端至源极线端位向或源极线端到位线端位向。举例来说，半导体条纹412、413、414、415的叠层具有位线端至源极线端位向，且半导体条纹402、403、404、405的叠层具有源极线端至位线端位向。
半导体条纹412、413、414、415的叠层为通过阶梯结构412A、413A、414A、415A终止于一端，并通过串选择线栅极结构419、栅极选择线426、字线425-1WL至425-NWL、栅极选择线427以及通过源极线428终止于另一端。半导体条纹412、413、414、415的叠层未抵达阶梯结构402B、403B、404B、405B。
半导体条纹402、403、404、405的叠层为通过阶梯结构402B、403B、404B、405B终止于一端，并通过串选择线栅极结构409、栅极选择线427、字线425-N至425-1、栅极选择线426以及通过源极线428终止于另一端(被附图中其它部分遮盖)。半导体条纹402、403、404、405的叠层未抵达阶梯结构412A、413A、414A、415A。
存储材料层分离字线425-1至425-n，从半导体条纹412-415以及402-405，如上述的附图所详细说明。接地选择线426与427共形于多个脊形叠层，相似于字线。
各半导体的叠层通过阶梯结构终止于一端，且通过源极线终止于另一端。举例来说，半导体条纹412、413、414、415的叠层通过阶梯结构412A、413A、414A、415A终止，且通过源极线428终止另一端。在附图的近端，每隔一半导体条纹的叠层为通过阶梯结构402B、403B、404B、405B终止，且每隔一半导体结构通过分离源极线终止。在附图的远端，每隔一半导体条纹的叠层为通过阶梯结构412A、413A、414A、415A终止，且每隔一半导体结构通过分离源极线终止。
位线与串选择线形成于金属层ML1、ML2与ML3，且以下以优选视角的附图显示。
晶体管形成于阶梯结构412A、413A、414A与字线425-1之间。在晶体管中，半导体条纹(例如为413)作为装置的通道区域。串选择线栅极结构(例如为419、409)为在定义字线425-1至425-n的相同步骤中图案化。硅化物426的层可沿字线与接地选择线的上表面、且于栅极结构429之上形成。存储材料415的层可作为晶体管的栅极介电层。晶体管作为串选择栅耦合于译码电路系统用于在阵列中选择特别脊形叠层。
图21与图22中为图20中第一三维与非门闪存阵列结构的侧面示意图。图21绘示所有的三金属层ML1、ML2与ML3。图22绘示较低的二金属层ML1与ML2，移除ML3以使视角更清楚。
第一金属层ML1包括串选择线具有纵向位向平行于半导体材料条纹。这些ML1串选择线通过短孔洞连接至不同的串选择线栅极结构(例如为409、419)。
第二金属层ML2包括串选择线具有纵向位向平行于字线。这些ML2串选择线通过短孔洞连接至不同的ML1串选择线。
在组合上，这些ML1串选择线与ML2串选择线允许串选择线信号去选择一特定的半导体条纹的叠层。
第一金属层ML1还包括二源极线，具有纵向位向平行于字线
最后，第三金属层ML3包括位线具有纵向位向平行于半导体材料条纹。不一样的位线电性连接于不一样的阶梯结构412A、413A、414A、415A与402B、403B、404B、405B的步阶。这些ML3位线允许位线信号去选择一特定半导体条纹的水平平面。
因为特定字线允许字线去选择一特定存储单元的列平面，此字线信号的三倍组合，位线信号、以及串选择线信号足以从存储单元的三维阵列选择一特定存储单元。
图23-图26绘示第二三维与非门闪存阵列结构，具有连续较高的串选择线的金属层，具有横向位向平行于字线，具有纵向位向平行于半导体材料条纹且位线具有纵向位向平行于半导体材料条纹。
第二三维与非门闪存阵列绘示于图23-图26大幅相似于第一三维与非门闪存阵列绘示于图20-图22。图26更移除所有三金属层ML1、ML2、ML3以得到更佳视角。
然而，当第一三维与非门闪存阵列绘示于图20-图22显示八字线，第二三维与非门闪存阵列绘示于第23-26图显示三十二字线。其它实施例具有不同的字线、位线与串选择线的标号，且对应不同半导体条纹叠层的不同标号等等。
同样地，尽管第一三维与非门闪存阵列绘示于图20-图22显示金属接触拴塞连接ML3位线至阶梯结构的不同步阶，第二三维与非门闪存阵列绘示于图23-图26显示连接金属接触拴塞至阶梯结构的不同步阶，伴随多晶硅拴塞。
更进一步，尽管第一三维与非门闪存阵列绘示于图20-图22显示具有在ML2引导至译码器的串选择线，以及于ML1上引导至串选择线栅极结构的串选择线。第二三维与非门闪存阵列绘示于图23-图26显示具有在ML1引导至译码器的串选择线，以及于ML2上引导至串选择线栅极结构的串选择线。
图27-图31为图20-图22的第一三维与非门闪存阵列结构的设计示意图，具有不同的偏压设置。
在图27的设计示意图中，半导体条纹的叠层显示为具有点破折号边界的垂直条纹。半导体条纹的相邻叠层交替于相反位向之间，相反位向有位线端到源极线端位向与源极线端到位线端位向。每隔一半导体条纹的叠层从在顶处的位线结构到在底处的源极线结构。每隔一半导体条纹的叠层从在顶处的源极线结构到在底处的位线结构。
覆盖于半导体条纹的叠层为水平字线与水平接地选择线(双)与接地选择线(单)。也覆盖于半导体条纹的叠层为串选择线栅极结构。串选择线栅极结构在半导体条纹的底端覆盖每隔一半导体条纹的叠层。在另一案例中，串选择线栅极结构控制电性连接任何半导体条纹叠层与叠层的对应位线接触结构。
显示的字线标号，从1增加至N为从附图的顶处到底处，施予双数存储页数。对于单数存储页数，字线符号从N减少到1为从附图的底处到顶处。
覆盖字线、接地选择线与串选择线栅极结构为垂直地ML1SSL串选择线。覆盖ML1SSL串选择线为水平地ML2SSL串选择线。虽然ML2SSL串选择线显示终止于对应的ML1SSL串选择线用于更易看清结构，ML2SSL串选择线可在水平上更长。ML2SSL串选择线从译码器传输信号，且ML1SSL串选择线耦合这些译码器信号至特定串选择线栅极结构以选择特定的半导体条纹的叠层。
还覆盖ML1SSL串选择线为源极线，双数与单数。
更进一步，覆盖ML2SSL串选择线为ML3位线(未绘示)，其连接于在顶处与底处的步阶接触结构。经过步阶接触结构，位线选择特定半导体条纹的平面。
在一实施例中，图28绘示的设计示意图中编程偏压设置。特定位线为偏压于Vcc(阻止)(inhibit)或0伏特(程序)(program)，特定位线依次电性连接于不同的半导体条纹的不同平面。半导体条纹的选择叠层的串选择线为Vcc，且其它串选择线为0伏特。为了编程在单数叠层中的半导体条纹，栅极选择线(双)打开在Vcc以使位线偏压通过，且接地选择线(单)关闭于0伏特以断线于源极线(单)。源极线为在Vcc是为了自我提升(self-boosting)以避免相邻双页数的干扰。除了选择的字线遭受增量步阶脉冲编程(Incremental Step Pulse Programming，ISPP)至20伏特以外，字线为Vpass电压。
显示的存储单元为重复于上也重复于下，分享相同的位线。重复的单元也在相同的时间点编程，一般而言显示的存储单元的平面为相同平面。
如果改为存储器条纹在双叠层中被编程，则单与双信号互相交换。
在一实施例中，图29绘示的设计示意图中读取偏压设置。特定位线为在读取偏压，例如为先充至1伏特，特定位线依次电性连接于不同的半导体条纹的不同平面。半导体条纹的选择叠层的串选择线为Vcc，且其它串选择线为0伏特。为了读取在单数叠层中的半导体条纹，栅极选择线(双)打开在Vcc以使位线偏压通过，且接地选择线(单)打开于Vcc以连接于源极线(单)。源极线(双)与源极线(单)两者为关闭在0伏特。字线在Vpass电压，除了选择的字线在Vref之外。
显示的存储单元为重复于上也重复于下，分享相同的位线。重复的单元也在相同的时间点读取。
图30绘示的设计示意图绘示第一实施例中擦除偏压设置。源极线，单与双，为13伏特。位线为浮动且提高到13伏特，特定位线依次电性连接于不同的半导体条纹的不同平面。字线全都0伏特。所有串选择线与双与单接地选择线两者为中间电压，例如为6伏特以避免干扰。
显示的存储单元为重复于上也重复于下，分享相同的位线。其它非选择的存储单元具有浮动字线以提供自我提升擦除抑制。
图31绘示的设计示意图绘示第二实施例中擦除偏压设置。字线全都在-13伏特，且源极线为浮动的。
图32-图36为图23-图26的第二三维与非门闪存阵列结构的设计示意图，具有不同的偏压设置。在图32-图36中绘示的第二三维与非门闪存阵列结构大幅与图27-图31中绘示的第一三维与非门闪存阵列结构相似。然而，尽管图27-图31中绘示的第一三维与非门闪存阵列具有在ML2引导至译码器的串选择线，以及于ML1上引导至串选择线栅极结构的串选择线。二三维与非门闪存阵列绘示于图32-图36显示具有在ML1引导至译码器的串选择线，以及于ML2上引导至串选择线栅极结构的串选择线。
在一实施例中，图33绘示的设计示意图中编程偏压设置。特定位线为偏压于Vcc(阻止)(inhibit)或0伏特(程序)(program)，特定位线依次电性连接于不同的半导体条纹的不同平面。半导体条纹的选择叠层的串选择线为Vcc，且其它串选择线为0伏特。为了编程在单数叠层中的半导体条纹，栅极选择线(双)打开在Vcc以使位线偏压通过，且接地选择线(单)关闭于0伏特以断线于源极线(单)。源极线为在Vcc是为了自我提升(self-boosting)以避免相邻双页数的干扰。字线在Vpass电压，除了选择的字线遭受增量步阶脉冲编程(Incremental Step PulseProgramming，ISPP)至22伏特。
显示的存储单元为重复于上也重复于下，分享相同的位线。重复的单元也在相同的时间点编程，一般而言显示的存储单元的平面为相同平面。
如果改为存储器条纹在双叠层中被编程，则单与双信号互相交换。
在一实施例中，图34绘示的设计示意图中读取偏压设置。特定位线为在读取偏压，例如为先充至1伏特，特定位线依次电性连接于不同的半导体条纹的不同平面。半导体条纹的选择叠层的串选择线为Vcc，且其它串选择线为0伏特。为了读取在单数叠层中的半导体条纹，栅极选择线(双)打开在Vcc以使位线偏压通过，且接地选择线(单)打开于Vcc以连接于源极线(单)。源极线(双)与源极线(单)两者为关闭在0伏特。字线在Vpass电压，除了选择的字线在Vref之外。
显示的存储单元为重复于上也重复于下，分享相同的位线。重复的单元也在相同的时间点读取。
图35绘示的设计示意图绘示第一实施例中擦除偏压设置。源极线，单与双，为+13伏特。位线为浮动且提高到13伏特，特定位线依次电性连接于不同的半导体条纹的不同平面。字线全都0伏特。所有串选择线与双与单接地选择线两者为中间电压，例如为6伏特以避免干扰。
显示的存储单元为重复于上也重复于下，分享相同的位线。其它非选择的存储单元具有浮动字线以提供自我提升擦除抑制。
图36绘示的设计示意图绘示第二实施例中擦除偏压设置。字线全都在-13伏特，且源极线为浮动的。
虽然为显示，也简单讨论反熔丝偏压设置。为了编程选择反熔丝型单元，在本实施例中选择字线可偏压为-7伏特，未选择字线可设置为0伏特，选择的位线可设置为0伏特，未选择的位线可设置为0伏特，选择串选择线可设置-3.3伏特，未选择串选择线可设置0伏特，选择串选择线可设置-3.3伏特且未选择串选择线可设置0伏特。读取选择单元，在实施例中选择字线的偏压为-1.5伏特，未选择字线可设置为0伏特，选择的位线可设置为0伏特，未选择的位线可设置为0伏特，选择串选择线可设置-3.3伏特，未选择串选择线可设置0伏特。
图37为三维存储阵列的平面图。在绘示的阵列中，Y半间距＝32纳米且X半间距＝43纳米。有4存储层于3维垂直栅极与非门(VG NAND)中。阵列中的核心效率为大约67％(66WLn，在串选择线栅极、接地选择线、串选择线与比特线接触之上)。在单层单元(Single Level Cell，SLC)(lb/c)操作的密度为32Gb。芯片的尺寸大约76平方公厘。
图38-39绘示干扰的不同型态的示意图，对应编程操作的编程电压与标号。
图38为干扰的不同型态的示意图，因在增量步阶脉冲编程其间增加编程电压。请参照图8理解。图8绘示编程干扰影响存储单元B，其接收相同的字线电压作为选择存储单元A，但位于邻近的半导体条纹中。图8绘示干扰通过会影响存储单元E，其接收不同的字线电压作为相邻选择存储单元A，但位于相同的存储器条纹。
图39为干扰的不同型态的示意图，因重复编程操作(编程次数，NOP)。在编程次数为64的压力下，干扰强度大约为0.5伏特到大约1伏特，大于Vt平移，相比于编程次数为1。幸运地，编程次数的强度诱导Vt平移为编程次数的对数函数。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用于限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (28)

1.一种存储装置，其特征在于，包括：
一集成电路衬底；
半导体材料条纹的多个叠层，这些叠层延伸出该集成电路衬底，这些叠层为脊形且包括被绝缘材料分离为多个平面位置中不同的平面位置的至少二半导体材料条纹；
多个字线，正交设置于这些叠层之上且具有与这些叠层共形的多个表面，以在这些叠层与这些字线的表面之间的多个交错点建立多个界面区的一三维阵列；
多个存储元件，在这些界面区中，这些存储元件建立多个存储单元的一三维阵列可经由这些半导体材料条纹与这些字线存取，这些存储单元在多个位线结构与多个源极线结构之间设置成串；以及
多个串选择栅结构，不同的这些串选择栅结构耦合不同的这些半导体材料条纹的这些叠层至不同的多个串选择线，这些串选择栅结构耦合至这些半导体材料条纹的这些叠层的交替端，以使这些串选择栅结构的串选择栅结构耦合至这些半导体材料条纹的这些叠层的每隔一的一第一端，以及耦合至这些半导体材料条纹的这些叠层的每隔一的一第二端。
2.根据权利要求1所述的存储装置，其特征在于，多个位线的一特定位线、这些串选择线的一特定串选择线与这些字线的一特定字线的一结合选择，定义这些存储单元的该三维阵列的一特定存储单元。
3.根据权利要求1所述的存储装置，其特征在于，这些串选择栅结构包括多个导电共形结构，这些导电共形结构在这些叠层与这些导电共形结构的表面之间的多个交错点建立多个串选择装置。
4.根据权利要求1所述的存储装置，其特征在于，还包括：
一第一接地选择线，正交设置于这些叠层之上且具有多个表面与这些叠层共形；
一第二接地选择线，正交设置于这些叠层之上且具有多个表面与这些叠层共形；
其中该第一接地选择线与该第二接地选择线在这些叠层的相对端上；以及
其中多个接地选择装置在这些叠层与该第一接地选择线的表面之间，以及这些叠层与该第二接地选择线的表面之间的多个交错点上建立。
5.根据权利要求1所述的存储装置，其特征在于，还包括：
一第一位线结构，在这些叠层的一第一端且耦合至具有该位线端到源极线端位向的这些串的这些位线端；以及
一第二位线结构，在这些叠层的一第二端且耦合至具有该源极线端到位线端位向的这些串的这些位线端。
6.根据权利要求1所述的存储装置，其特征在于，还包括：
一第一位线结构，在这些叠层的一第一端且耦合至具有该位线端到源极线端位向的这些串的该位线端；以及
一第二位线结构，在这些叠层的一第二端且耦合至具有该源极线端到位线端位向的这些串的该位线端；
其中具有该位线端到源极线端位向的这些串的这些源极线端在抵达该第二位线结构之前终止；
其中具有该源极线端到位线端位向的这些串的这些源极线端在抵达该第一位线结构之前终止。
7.根据权利要求1所述的存储装置，其特征在于，还包括：
一第一位线结构，在这些叠层的一第一端且耦合至具有该位线端到源极线端位向的这些串的这些位线端；
一第二位线结构，在这些叠层的一第二端且耦合至具有该源极线端到位线端位向的这些串的这些位线端；以及
多个间隙，这些间隙邻近至这些串选择栅结构，这些间隙位于具有该位线端到源极线端位向的这些串的这些源极线端与该第二位线结构之间，且位于具有该源极线端到位线端位向的这些串的这些源极线端与该第一位线结构之间。
8.根据权利要求1所述的存储装置，其特征在于，还包括：
多个第一串选择线，设置于这些叠层之上且平行于这些半导体材料条纹，所述多个第一串选择线中的串选择线电性耦合于所述多个串选择栅结构中不同的串选择栅结构；以及
多个第二串选择线，设置于这些字线之上且平行于这些字线，这些第二串选择线耦合于这些第一串选择线与一串选择线译码器；
其中这些第一串选择线所在的一层高于这些第二串选择线。
9.根据权利要求1所述的存储装置，其特征在于，还包括：
多个第一串选择线，设置于这些叠层之上且平行于这些半导体材料条纹，这些第一串选择线的串选择线电性耦合于不同的这些串选择栅结构的串选择栅结构；以及
多个第二串选择线，设置于这些字线之上且平行于这些字线，这些第二串选择线耦合于这些第一串选择线与一串选择线译码器；
其中这些第一串选择线所在的一层低于这些第二串选择线。
10.根据权利要求1所述的存储装置，其特征在于，这些存储元件包括多个电荷捕捉结构，这些电荷捕捉结构包括一隧穿层、一电荷捕捉层与一阻挡层。
11.一种存储装置，其特征在于，包括：
一集成电路衬底；
多个叠层，为多个半导体材料条纹的这些叠层，这些叠层延伸出该集成电路衬底，这些叠层为脊形且包括被绝缘材料分离为多个平面位置中不同的平面位置的至少二半导体材料条纹；
多个字线，正交设置于这些叠层之上且具有与这些叠层共形的多个表面，以在这些叠层与这些字线的表面之间的多个交错点建立多个界面区的一三维阵列；
多个存储元件，在这些界面区中，这些存储元件建立多个存储单元的一三维阵列可经由这些半导体材料条纹与这些字线存取，这些存储单元在多个位线结构与多个源极线结构之间设置成串；
其中这些串的一第一串与一第二串为邻近且具有相反位向，以使得该第一串具有一位线端到源极线端位向且该第二串具有一源极线端到位线端位向，以使得该第一串的该位线端接近该第二串的该源极线端，且该第二串的该位线端接近该第一串的该源极线端。
12.根据权利要求11所述的存储装置，其特征在于，多个位线的一特定位线、多个串选择线的一特定串选择线耦合于这些串的相反位向，及这些字线的一特定字线的一结合选择，定义这些存储单元的该三维阵列的一特定存储单元。
13.根据权利要求11所述的存储装置，其特征在于，还包括：
一第一接地选择线，正交设置于这些叠层之上且具有与这些叠层共形的多个表面；
一第二接地选择线，正交设置于这些叠层之上且具有与这些叠层共形的多个表面；
其中该第一接地选择线与该第二接地选择线在这些叠层的相对端上；以及
其中多个接地选择装置为在这些叠层与该第一接地选择线的表面之间，以及这些叠层与该第二接地选择线的表面之间的多个交错点建立。
14.根据权利要求11所述的存储装置，其特征在于，还包括：
一第一位线结构，在这些叠层的一第一端且耦合至具有该位线端到源极线端位向的这些串的这些位线端；以及
一第二位线结构，在这些叠层的一第二端且耦合至具有该源极线端到位线端位向的这些串的这些位线端。
15.根据权利要求11所述的存储装置，其特征在于，还包括：
一第一位线结构，在这些叠层的一第一端且耦合至具有该位线端到源极线端位向的这些串的该位线端；以及
一第二位线结构，在这些叠层的一第二端且耦合至具有该源极线端到位线端位向的这些串的该位线端；
其中具有该位线端到源极线端位向的这些串的这些源极线端在抵达该第二位线结构之前终止；且
其中具有该源极线端到位线端位向的这些串的这些源极线端在抵达该第一位线结构之前终止。
16.根据权利要求11所述的存储装置，其特征在于，还包括：
多个第一串选择线，设置于这些叠层之上且平行于这些半导体材料条纹，这些第一串选择线的这些串选择线电性耦合于这些叠层的不同叠层；以及
多个第二串选择线，设置于这些字线之上且平行于这些字线，这些第二串选择线耦合于这些第一串选择线与一串选择线译码器；
其中这些第一串选择线所在的一层高于这些第二串选择线。
17.根据权利要求11所述的存储装置，其特征在于，还包括：
多个第一串选择线，设置于这些叠层之上且平行于这些半导体材料条纹，这些第一串选择线的这些串选择线电性耦合于这些叠层的不同叠层；以及
多个第二串选择线，设置于这些字线之上且平行于这些字线，这些第二串选择线耦合于这些第一串选择线与一串选择线译码器；
其中这些第一串选择线所在的一层低于这些第二串选择线。
18.根据权利要求11所述的存储装置，其特征在于，这些存储元件包括多个电荷捕捉结构，这些电荷捕捉结构包括一隧穿层、一电荷捕捉层与一阻挡层。
19.一种存储装置，其特征在于，包括：
一集成电路衬底；
多个存储单元的一三维阵列，位于该集成电路衬底上，该三维阵列包括这些存储单元的多个与非门串的多个叠层；
多个串选择栅结构，不同的这些串选择栅结构耦合不同的这些与非门串的这些叠层至不同的多个串选择线，这些串选择栅结构耦合至这些与非门串的这些叠层的交替端，以使这些串选择栅结构的串选择栅结构耦合至这些叠层的每隔一的一第一端，以及耦合至这些叠层的每隔一的一第二端。
20.根据权利要求19所述的存储装置，其特征在于，多个位线的一特定位线、这些串选择线的一特定串选择线与这些字线的一特定字线的一结合选择，定义这些存储单元的该三维阵列的一特定存储单元。
21.根据权利要求19所述的存储装置，其特征在于，还包括：
多个接地选择装置，在这些与非门串的该源极线端与该位线端两者。
22.根据权利要求19所述的存储装置，其中这些存储单元包括多个存储元件，这些存储元件包括多个电荷捕捉结构，这些电荷捕捉结构包括一隧穿层、一电荷捕捉层与一阻挡层。
23.一种存储装置，其特征在于，包括：
一集成电路衬底；以及
多个存储单元的一三维阵列，位于该集成电路衬底上，该三维阵列包括这些存储单元的多个与非门串的多个叠层；
其中这些叠层的一第一叠层与一第二叠层为邻近且具有相反位向，以使得该第一叠层的这些与非门串具有一位线端到源极线端位向且该第二叠层的这些与非门串具有一源极线端到位线端位向，以使得该第一叠层的这些与非门串的这些位线端接近该第二叠层的这些与非门串的这些源极线端，且该第二叠层的这些与非门串的这些位线端接近该第一叠层的这些与非门串的这些源极线端。
24.根据权利要求23所述的存储装置，其特征在于，多个位线的一特定位线、这些串的多个串选择线相反位向的一特定串选择线与这些字线的一特定字线的一结合选择，定义这些存储单元的该三维阵列的一特定存储单元。
25.根据权利要求23所述的存储装置，其特征在于，还包括：
多个接地选择装置，在这些与非门串的该源极线端和该位线端两端上。
26.根据权利要求23所述的存储装置，其特征在于，这些存储单元包括多个存储元件，这些存储元件包括多个电荷捕捉结构，这些电荷捕捉结构包括一隧穿层、一电荷捕捉层与一阻挡层。
27.操作一三维存储阵列的方法，其特征在于，包括：
加偏压于在该三维存储的多个半导体材料条纹的多个叠层的多个交替端上的多个串选择装置，不同的这些叠层的这些串选择装置耦合于不同的多个串选择线；
其中多个位线的一特定位线、这些串选择线的一特定串选择线与这些字线的一特定字线的一结合选择，定义这些存储单元的该三维阵列的一特定存储单元。
28.操作一三维存储阵列的方法，其特征在于，包括：
加偏压于具有相反偏压位向的与非门串的相邻的多个叠层，以使得一第一相邻叠层的这些与非门串具有一位线端到源极线端偏压位向，且一第二相邻叠层的这些与非门串具有一源极线端到位线端偏压位向，以使得该第一叠层的这些与非门串的这些位线端接近该第二叠层的这些与非门串的这些源极线端，且该第二叠层的这些与非门串的这些位线端接近该第一叠层的这些与非门串的这些源极线端。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824814A (zh) * 2012-11-16 2014-05-28 旺宏电子股份有限公司 半导体结构及其制造方法
CN103915441A (zh) * 2013-01-09 2014-07-09 旺宏电子股份有限公司 一种存储装置及其制造方法
CN103985697A (zh) * 2013-02-07 2014-08-13 旺宏电子股份有限公司 互连接触结构及其制造方法
CN104051466A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 3d nand存储器装置及其操作方法
CN104319276A (zh) * 2014-09-16 2015-01-28 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
CN104517964A (zh) * 2013-10-08 2015-04-15 旺宏电子股份有限公司 三维半导体装置及其三维逻辑阵列结构
WO2015051467A1 (en) * 2013-10-11 2015-04-16 Conversant Intellectual Property Management Inc. Nonvolatile semiconductor memory device
CN104701321A (zh) * 2013-12-09 2015-06-10 旺宏电子股份有限公司 具有存储器阵列的集成电路及其操作方法
CN105097816A (zh) * 2014-05-08 2015-11-25 旺宏电子股份有限公司 集成电路、多层装置的结构及其制造方法
CN105185776A (zh) * 2014-06-11 2015-12-23 旺宏电子股份有限公司 天线效应放电回路及其制造方法
CN105206610A (zh) * 2014-06-10 2015-12-30 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
CN105280224A (zh) * 2014-07-08 2016-01-27 旺宏电子股份有限公司 用以降低编程干扰的存储器装置及其编程方法
CN105304634A (zh) * 2014-07-18 2016-02-03 旺宏电子股份有限公司 三维存储装置
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN106206450A (zh) * 2015-03-24 2016-12-07 旺宏电子股份有限公司 三维垂直栅极半导体结构与半导体元件及其制造方法
CN106449642A (zh) * 2015-08-05 2017-02-22 旺宏电子股份有限公司 三维与非门存储器元件及其操作方法
CN104051467B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 具有增强的接触区的三维集成电路装置
TWI724925B (zh) * 2019-06-20 2021-04-11 華邦電子股份有限公司 快閃記憶體及其操作方法

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120107336A (ko) * 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
JP2013004778A (ja) 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
US8891328B2 (en) 2011-06-27 2014-11-18 International Business Machines Corporation Low voltage metal gate antifuse with depletion mode MOSFET
US8507920B2 (en) 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US8587998B2 (en) 2012-01-06 2013-11-19 Macronix International Co., Ltd. 3D memory array with read bit line shielding
US8951862B2 (en) * 2012-01-10 2015-02-10 Macronix International Co., Ltd. Damascene word line
US8643078B2 (en) 2012-04-10 2014-02-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US8704205B2 (en) 2012-08-24 2014-04-22 Macronix International Co., Ltd. Semiconductor structure with improved capacitance of bit line
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9136277B2 (en) 2012-10-16 2015-09-15 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
US8958244B2 (en) 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9030879B2 (en) 2012-11-15 2015-05-12 Conversant Intellectual Property Management Incorporated Method and system for programming non-volatile memory with junctionless cells
US9196315B2 (en) 2012-11-19 2015-11-24 Macronix International Co., Ltd. Three dimensional gate structures with horizontal extensions
US10403766B2 (en) 2012-12-04 2019-09-03 Conversant Intellectual Property Management Inc. NAND flash memory with vertical cell stack structure and method for manufacturing same
TWI487071B (zh) * 2012-12-11 2015-06-01 Macronix Int Co Ltd 具有二極體搭接之熱輔助快閃記憶體
US9219073B2 (en) 2014-01-17 2015-12-22 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3D NAND memory
US9502349B2 (en) 2014-01-17 2016-11-22 Macronix International Co., Ltd. Separated lower select line in 3D NAND architecture
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
US8916924B2 (en) 2012-12-28 2014-12-23 Macronix International Co., Ltd. Method for manufacturing semiconductor device using thin hard mask and structure manufactured by the same
US8659949B1 (en) 2012-12-28 2014-02-25 Macronix International Co., Ltd. Three-dimensional memory structure and method of operating the same hydride
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US9007834B2 (en) 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
US20140198576A1 (en) 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
US8976600B2 (en) 2013-03-11 2015-03-10 Macronix International Co., Ltd. Word line driver circuit for selecting and deselecting word lines
US8928149B2 (en) 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9123778B2 (en) 2013-03-13 2015-09-01 Macronix International Co., Ltd. Damascene conductor for 3D array
US8981567B2 (en) 2013-03-13 2015-03-17 Macronix International Co., Ltd. 3-D IC device with enhanced contact area
US9536611B2 (en) * 2013-03-13 2017-01-03 Macronix International Co., Ltd. 3D NAND memory using two separate SSL structures in an interlaced configuration for one bit line
US9202931B2 (en) 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9025382B2 (en) 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof
KR101995910B1 (ko) * 2013-03-26 2019-07-03 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
US9214235B2 (en) 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
JP2015015287A (ja) 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9076535B2 (en) 2013-07-08 2015-07-07 Macronix International Co., Ltd. Array arrangement including carrier source
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
CN104347635B (zh) * 2013-08-07 2017-07-14 旺宏电子股份有限公司 包括载子供应的半导体阵列排列
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
US9047953B2 (en) 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US9041077B2 (en) 2013-09-03 2015-05-26 Macronix International Co., Ltd. Semiconductor device and manufacturing method of the same
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9041068B2 (en) 2013-10-01 2015-05-26 Macronix International Co., Ltd. 3D semiconductor device and 3D logic array structure thereof
US9202578B2 (en) 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
TW201528439A (zh) 2013-10-07 2015-07-16 Conversant Intellectual Property Man Inc 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列
US9019768B1 (en) 2013-10-24 2015-04-28 Macronix International Co., Ltd. Split page 3D memory array
US9202750B2 (en) 2013-10-31 2015-12-01 Macronix International Co., Ltd. Stacked 3D memory with isolation layer between memory blocks and access conductors coupled to decoding elements in memory blocks
KR102063530B1 (ko) * 2013-11-22 2020-01-08 매크로닉스 인터내셔널 컴퍼니 리미티드 적층형 3차원 메모리
US9455265B2 (en) * 2013-11-27 2016-09-27 Macronix International Co., Ltd. Semiconductor 3D stacked structure and manufacturing method of the same
US9368507B2 (en) 2013-11-29 2016-06-14 Macronix International Co., Ltd. Semiconductor structure
US20150214239A1 (en) * 2013-12-05 2015-07-30 Conversant Intellectual Property Management Inc. Three dimensional non-volatile memory with charge storage node isolation
US9293348B2 (en) * 2013-12-30 2016-03-22 Macronix International Co., Ltd. Semiconductor structure including stacked structure and method for forming the same
US9679849B1 (en) 2014-01-17 2017-06-13 Macronix International Co., Ltd. 3D NAND array with sides having undulating shapes
US9373632B2 (en) 2014-01-17 2016-06-21 Macronix International Co., Ltd. Twisted array design for high speed vertical channel 3D NAND memory
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9331204B2 (en) * 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9721964B2 (en) * 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9356037B2 (en) 2014-07-07 2016-05-31 Macronix International Co., Ltd. Memory architecture of 3D array with interleaved control structures
US9324728B2 (en) 2014-07-07 2016-04-26 Macronix International Co., Ltd. Three-dimensional vertical gate NAND flash memory including dual-polarity source pads
US9087736B1 (en) 2014-08-01 2015-07-21 Macronix International Co., Ltd. Three-dimensional memory device
US9589642B2 (en) 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9349745B2 (en) 2014-08-25 2016-05-24 Macronix International Co., Ltd. 3D NAND nonvolatile memory with staggered vertical gates
JP6199835B2 (ja) * 2014-08-28 2017-09-20 東芝メモリ株式会社 半導体記憶装置及びデータ消去方法
US9484356B2 (en) 2014-09-02 2016-11-01 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI584442B (zh) * 2014-09-09 2017-05-21 旺宏電子股份有限公司 半導體元件
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6266479B2 (ja) 2014-09-12 2018-01-24 東芝メモリ株式会社 メモリシステム
US9224473B1 (en) 2014-09-15 2015-12-29 Macronix International Co., Ltd. Word line repair for 3D vertical channel memory
US9202581B1 (en) 2014-09-25 2015-12-01 Macronix International Co., Ltd. Sensing method for a flash memory and memory device therewith
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
US9455007B2 (en) 2014-12-01 2016-09-27 Macronix International Co., Ltd. Word line driver circuitry and compact memory using same
US9741569B2 (en) * 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
US9356105B1 (en) 2014-12-29 2016-05-31 Macronix International Co., Ltd. Ring gate transistor design for flash memory
KR102333743B1 (ko) 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9418743B1 (en) 2015-02-17 2016-08-16 Macronix International Co., Ltd. 3D NAND memory with decoder and local word line drivers
US9530503B2 (en) 2015-02-19 2016-12-27 Macronix International Co., Ltd. And-type SGVC architecture for 3D NAND flash
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9490017B2 (en) 2015-03-10 2016-11-08 Macronix International Co., Ltd. Forced-bias method in sub-block erase
US9607702B2 (en) 2015-03-25 2017-03-28 Macronix International Co., Ltd. Sub-block page erase in 3D p-channel flash memory
TWI570729B (zh) * 2015-04-10 2017-02-11 旺宏電子股份有限公司 記憶體裝置與其讀取方法
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US9478259B1 (en) 2015-05-05 2016-10-25 Macronix International Co., Ltd. 3D voltage switching transistors for 3D vertical gate memory array
US9508446B1 (en) 2015-06-24 2016-11-29 Macronix International Co., Ltd. Temperature compensated reverse current for memory
US9373403B1 (en) * 2015-07-02 2016-06-21 Macronix International Co., Ltd. 3D NAND memory device and operation thereof
TWI578318B (zh) * 2015-08-05 2017-04-11 旺宏電子股份有限公司 三維反及閘記憶體元件及其操作方法
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
US9412752B1 (en) 2015-09-22 2016-08-09 Macronix International Co., Ltd. Reference line and bit line structure for 3D memory
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
TWI574387B (zh) * 2015-10-06 2017-03-11 旺宏電子股份有限公司 記憶體元件
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
TWI582964B (zh) 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102432483B1 (ko) * 2015-12-31 2022-08-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 이의 구동 방법
US9978752B2 (en) 2016-01-15 2018-05-22 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices
US10318378B2 (en) 2016-02-25 2019-06-11 Micron Technology, Inc Redundant array of independent NAND for a three-dimensional memory array
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
KR102366798B1 (ko) * 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
US10861902B2 (en) 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
US10700004B2 (en) 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
US10840254B2 (en) 2018-05-22 2020-11-17 Macronix International Co., Ltd. Pitch scalable 3D NAND
CN109285838B (zh) * 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
KR102554712B1 (ko) * 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11069704B2 (en) * 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures
US11037947B2 (en) 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
KR20220002467A (ko) * 2019-08-30 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 접착 층에 의해 접속된 소스 접점들을 갖는 3차원 메모리 디바이스 및 그 형성 방법들
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
US20240008249A1 (en) * 2022-07-04 2024-01-04 Macronix International Co., Ltd. Memory structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691339A (zh) * 1998-11-16 2005-11-02 矩阵半导体公司 垂直叠式现场可编程非易失存储器和制造方法
US20070134855A1 (en) * 2005-12-09 2007-06-14 Macronix International Co., Ltd. A stacked non-volatile memory device and methods for fabricating the same
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
CN101853858A (zh) * 2009-01-14 2010-10-06 三星电子株式会社 非易失性存储器件及包括该器件的存储卡和电子系统
US20100322000A1 (en) * 2009-06-19 2010-12-23 Samsung Electronics Co., Ltd. Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6687147B2 (en) * 2002-04-02 2004-02-03 Hewlett-Packard Development Company, L.P. Cubic memory array with diagonal select lines
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7459715B2 (en) * 2003-04-03 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
DE10349750A1 (de) 2003-10-23 2005-05-25 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US7995371B2 (en) * 2007-07-26 2011-08-09 Unity Semiconductor Corporation Threshold device for a memory array
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7910973B2 (en) * 2008-03-17 2011-03-22 Kabushiki Kaisha Toshiba Semiconductor storage device
JP5288877B2 (ja) * 2008-05-09 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
US8488381B2 (en) * 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691339A (zh) * 1998-11-16 2005-11-02 矩阵半导体公司 垂直叠式现场可编程非易失存储器和制造方法
US20070134855A1 (en) * 2005-12-09 2007-06-14 Macronix International Co., Ltd. A stacked non-volatile memory device and methods for fabricating the same
CN101853858A (zh) * 2009-01-14 2010-10-06 三星电子株式会社 非易失性存储器件及包括该器件的存储卡和电子系统
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
US20100322000A1 (en) * 2009-06-19 2010-12-23 Samsung Electronics Co., Ltd. Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824814A (zh) * 2012-11-16 2014-05-28 旺宏电子股份有限公司 半导体结构及其制造方法
CN103824814B (zh) * 2012-11-16 2016-06-15 旺宏电子股份有限公司 半导体结构及其制造方法
CN103915441B (zh) * 2013-01-09 2016-06-15 旺宏电子股份有限公司 一种存储装置及其制造方法
CN103915441A (zh) * 2013-01-09 2014-07-09 旺宏电子股份有限公司 一种存储装置及其制造方法
CN103985697A (zh) * 2013-02-07 2014-08-13 旺宏电子股份有限公司 互连接触结构及其制造方法
CN103985697B (zh) * 2013-02-07 2016-08-24 旺宏电子股份有限公司 互连接触结构及其制造方法
CN104051466A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 3d nand存储器装置及其操作方法
CN104051467B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 具有增强的接触区的三维集成电路装置
CN104051466B (zh) * 2013-03-13 2017-01-11 旺宏电子股份有限公司 3d nand存储器装置及其操作方法
CN104517964A (zh) * 2013-10-08 2015-04-15 旺宏电子股份有限公司 三维半导体装置及其三维逻辑阵列结构
WO2015051467A1 (en) * 2013-10-11 2015-04-16 Conversant Intellectual Property Management Inc. Nonvolatile semiconductor memory device
US9236127B2 (en) 2013-10-11 2016-01-12 Conversant Intellectual Property Management Inc. Nonvolatile semiconductor memory device
CN104701321B (zh) * 2013-12-09 2017-12-08 旺宏电子股份有限公司 具有存储器阵列的集成电路及其操作方法
CN104701321A (zh) * 2013-12-09 2015-06-10 旺宏电子股份有限公司 具有存储器阵列的集成电路及其操作方法
CN105097816A (zh) * 2014-05-08 2015-11-25 旺宏电子股份有限公司 集成电路、多层装置的结构及其制造方法
CN105097816B (zh) * 2014-05-08 2018-05-25 旺宏电子股份有限公司 集成电路、多层装置的结构及其制造方法
CN105206610B (zh) * 2014-06-10 2017-11-24 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
CN105206610A (zh) * 2014-06-10 2015-12-30 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
CN105185776A (zh) * 2014-06-11 2015-12-23 旺宏电子股份有限公司 天线效应放电回路及其制造方法
CN105185776B (zh) * 2014-06-11 2018-08-31 旺宏电子股份有限公司 天线效应放电回路及其制造方法
CN105280224A (zh) * 2014-07-08 2016-01-27 旺宏电子股份有限公司 用以降低编程干扰的存储器装置及其编程方法
CN105280224B (zh) * 2014-07-08 2019-06-28 旺宏电子股份有限公司 用以降低编程干扰的存储器装置及其编程方法
CN105304634B (zh) * 2014-07-18 2018-05-11 旺宏电子股份有限公司 三维存储装置
CN105304634A (zh) * 2014-07-18 2016-02-03 旺宏电子股份有限公司 三维存储装置
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
CN104319276A (zh) * 2014-09-16 2015-01-28 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN106206450A (zh) * 2015-03-24 2016-12-07 旺宏电子股份有限公司 三维垂直栅极半导体结构与半导体元件及其制造方法
CN106206450B (zh) * 2015-03-24 2019-02-01 旺宏电子股份有限公司 三维垂直栅极半导体结构与半导体元件及其制造方法
CN106449642A (zh) * 2015-08-05 2017-02-22 旺宏电子股份有限公司 三维与非门存储器元件及其操作方法
CN106449642B (zh) * 2015-08-05 2019-06-14 旺宏电子股份有限公司 三维与非门存储器元件及其操作方法
TWI724925B (zh) * 2019-06-20 2021-04-11 華邦電子股份有限公司 快閃記憶體及其操作方法

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