CN103824814A

CN103824814A - 半导体结构及其制造方法

Info

Publication number: CN103824814A
Application number: CN201210465069.2A
Authority: CN
Inventors: 胡志玮; 叶腾豪; 施彦豪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-11-16
Filing date: 2012-11-16
Publication date: 2014-05-28
Anticipated expiration: 2032-11-16
Also published as: CN103824814B

Abstract

本发明公开了一种半导体结构及其制造方法，制造方法包括以下步骤：于衬底上形成排列的半导体单元；于半导体单元上形成材料层；于半导体单元上形成第一图案化掩模层；第一图案化掩模层具有掩模开口对应半导体单元的一部分并露出材料层；移除掩模开口露出的部分材料层，留下材料层位于掩模开口露出的各个半导体单元的侧壁上的部分以形成间隙壁结构。

Description

半导体结构及其制造方法

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于3D叠层存储器结构及其制造方法。

背景技术

存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一位的成本。然而，此种存储装置复杂的结构也使得制造方法变得复杂。此外，操作性也受到设计的限制。

发明内容

有鉴于此，本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：于衬底上形成排列的半导体单元；于半导体单元上形成材料层；于半导体单元上形成第一图案化掩模层；第一图案化掩模层具有掩模开口对应半导体单元的一部分并露出材料层；移除掩模开口露出的部分材料层，留下材料层位于掩模开口露出的各个半导体单元的侧壁上的部分以形成间隙壁结构。

本发明还提供了一种半导体结构的制造方法，该方法包括以下步骤：于衬底上形成延伸在邻近的第一区与第二区中的半导体单元；于半导体单元上形成材料层；于半导体单元上形成图案化掩模层；图案化掩模层具有掩模开口对应第一区中的半导体单元并露出材料层；移除掩模开口露出的部分材料层，留下材料层位于掩模开口露出的所有半导体单元的侧壁上的部分以形成间隙壁结构；位于不同个半导体单元的侧壁上的间隙壁结构是完全分开的。

本发明还提供了一种半导体结构，该半导体结构包括衬底、半导体单元与间隙壁结构；半导体单元是排列在衬底上；间隙壁结构形成在一区域中所有的半导体单元的侧壁上；位于不同个半导体单元的侧壁上的间隙壁结构是完全分开的。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A至图9B绘示根据一实施例的半导体结构的制造方法。

图10至图15绘示根据另一实施例的半导体结构的制造方法。

图16至图18绘示根据另一实施例的半导体结构的制造方法。

图19至图21绘示根据另一实施例的半导体结构的制造方法。

图22绘示根据一比较例的半导体结构的上视图。

【主要元件符号说明】

102～半导体单元；104～衬底；106～第一区；108～第二区；110～导电条纹；112～介电条纹；114～盖层；116～介电结构；118、120、122～介电层；124～位线接触垫；126～源极线；128～导电层；130～掩模层；132、140～图案化掩模层；134～掩模开口；136、138、146～材料层；142～间隙壁结构；144～接触结构。

具体实施方式

图1A至图9B绘示根据一实施例的半导体结构的制造方法。请参照图1A，半导体单元102是排列在衬底104上。半导体单元102可以长条状延伸在邻近的(或不重叠的)第一区106与第二区108中。半导体单元102位于第一区106沿着AB线绘制的剖面图与位于第二区108沿着CD线绘制的剖面图可如图1B所示。

请参照图1B，半导体单元102可包括交错形成在衬底104上的导电条纹110与介电条纹112。可在介电条纹112最顶的一个上形成盖层114。盖层114的材质可包括介电材料。于一实施例中，举例来说，盖层114的材质可包括氮化物或氧化物，例如氮化硅、氧化硅、或其他合适的材料。介电结构116可形成在导电条纹110、介电条纹112与盖层114上。举例来说，介电结构116可包括介电层118、120、122。在介电结构116为ONO结构的例子中，介电层118、122可为氧化物例如氧化硅，且介电层120可为氮化物例如氮化硅。于其他实施例中，介电结构116可为单一个介电层(未显示)，包括氧化物例如氧化硅。介电结构116也可使用其他合适的薄膜配置。半导体单元102的导电条纹110可电性连接至位线接触垫124与源极线126(图1A)。

请参照图2A，在位于第二区108的衬底104与半导体单元102上形成排列的导电层128。半导体单元102与导电层128可相互交错设置。在此步骤，半导体结构在第二区108沿着CD线的剖面图可如图2B所示。导电层128的材质可包括金属、多晶硅、金属硅化物例如硅化钨，或其他合适的材料。

请参照图3A，在位于第一区106与第二区108中的衬底104、半导体单元102与导电层128上形成掩模层130。在此步骤，半导体结构在第一区106沿着AB线的剖面图可如图3B所示。

请参照图4A，移除部分的掩模层130以形成图案化掩模层132。图案化掩模层132具有掩模开口134对应第一区106，露出第一区106中的半导体单元102、衬底104。图案化掩模层132覆盖位于第二区108中的衬底104、半导体单元102与导电层128。在此步骤，半导体结构在第一区106沿着AB线的剖面图可如图4B所示。

请参照图5A，在图案化掩模层132的掩模开口134露出的衬底104与半导体单元102上形成材料层136。换句话说，掩模开口134是露出材料层136。于实施例中，材料层136包括导电材质包括金属、多晶硅、金属硅化物等适合的材料。在此步骤，半导体结构在第一区106沿着AB线的剖面图可如图5B所示。

请参照图6A，移除掩模开口134露出的部分材料层136，留下位于掩模开口134露出的半导体单元102的侧壁上、以及对应掩模开口134的侧壁的材料层138。请参照图6B，其是沿图6A中的AB线绘制，换句话说，于此步骤中，材料层136移除掉的部分包括位于两个相邻近半导体单元102之间的衬底104上的部分以及位于半导体单元102的上表面上的部分。于实施例中，留下的材料层138具有环形状，如图6A所示。此移除步骤可包括利用图案化掩模层132作为刻蚀掩模的刻蚀步骤。于实施例中，可利用非等向性刻蚀方法来移除材料层136以得到如图6A、图6B所示的材料层138。

请参照图7A，于图案化掩模层132的掩模开口134露出的材料层138与半导体单元102上形成图案化掩模层140。在此步骤，半导体结构在第一区106沿着AB线的剖面图可如图7B所示。

请参照图8A，移除材料层138未被图案化掩模层140覆盖的部分，留下的材料层是形成间隙壁结构142。然后，移除图案化掩模层132与图案化掩模层140。在此步骤，半导体结构在第一区106沿着AB线的剖面图可如图8B所示。间隙壁结构142位于第一区106中半导体单元102的相对两侧壁上。换句话说，间隙壁结构142位于第一区106中导电条纹110与介电条纹112的相对两侧壁上的介电结构116上。在同一个半导体单元102的相对两侧壁上的间隙壁结构142是互相分开的。再者，位于不同个半导体单元102的侧壁上的间隙壁结构142是互相分开的。

请参照图9A与图9B，在间隙壁结构142与半导体单元102上形成接触结构144。接触结构144可由导电材料形成，举例来说，包括金属例如金、银、铜等，或其他合适的材料。

实施例虽然以三维(3D)垂直栅极NAND闪存示现，然本揭露并不限于此，实施例的概念可应用在其他种类的装置上。

于实施例中，举例来说，被介电条纹112隔开的导电条纹110是用作位线。位于第二区108中的导电层128最靠近源极线126的一个是用作接地选择线GSL，其他则是用作字线(WL)。位于第一区106中的间隙壁结构142可用作栅极，例如串行选择线(SSL)。位于第一区106的半导体单元102与其侧壁上的间隙壁结构142可视为条纹选择晶体管(string selecttransistor)，其中可通过提供至间隙壁结构142的偏压来控制关闭条纹选择晶体管以关闭未被选择的NAND条纹页，或控制开启条纹选择晶体管以开启被选择的NAND条纹页。

于实施例中，位于半导体单元102的侧壁上的间隙壁结构142是以自对准的方法形成，因此其精确性不会受到光刻极限的限制，制造方法简单、成本低。根据实施例的制造方法，即使半导体单元102之间的间隙非常的狭小，及/或间隙的深宽比非常的大，仍可以精确地在不同的半导体单元102上形成相互分开的间隙壁结构142(即彼此间不会相互接触、桥接)。因此间隙壁结构142可以形成在所有半导体单元102的同一侧，例如靠近位线接触垫124的第一区106中(如图9A所示)，而不必受到光刻极限的限制以错开的方式形成在半导体单元102相对的两侧，如图22所示条纹选择晶体管的间距为半导体单元102的间距的两倍。因此，实施例的闪存阵列可形成具有高的单元阵列密度、操作效能、及产品良率。

图10至图15绘示根据另一实施例的半导体结构的制造方法。

请参照图10，在如图1A所示的结构上形成图案化掩模层132。图案化掩模层132具有掩模开口134对应第一区106，露出第一区106中的半导体单元102、衬底104。图案化掩模层132覆盖位于第二区108中的衬底104与半导体单元102。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图4B。

请参照图11，在图案化掩模层132的掩模开口134露出的衬底104与半导体单元102上形成材料层136。换句话说，掩模开口134是露出材料层136。于实施例中，材料层136包括导电材质包括金属、多晶硅、金属硅化物等适合的材料。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图5B。

请参照图12，移除掩模开口134露出的部分材料层136，留下位于掩模开口134露出的半导体单元102的侧壁上、以及对应掩模开口134的侧壁的材料层138。于实施例中，留下的材料层138具有环形状。此移除步骤可包括利用图案化掩模层132作为刻蚀掩模的刻蚀步骤。于实施例中，可利用非等向性刻蚀方法来移除材料层136。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图6B。

请参照图13，于图案化掩模层132的掩模开口134露出的材料层138与半导体单元102上形成图案化掩模层140。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图7B。

请参照图14，移除材料层138未被图案化掩模层132、140覆盖的部分，留下的材料层是形成间隙壁结构142。然后，移除图案化掩模层132与图案化掩模层140。间隙壁结构142位于第一区106中半导体单元102的相对两侧壁上。在同一个半导体单元102的相对两侧壁上的间隙壁结构142是互相分开的。再者，位于不同个半导体单元102的侧壁上的间隙壁结构142是互相分开的。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图8B。

请参照图15，然后，在位于第二区108的衬底104与半导体单元102上形成排列的导电层128。半导体单元102与导电层128可相互交错设置。导电层128的材质可包括金属、多晶硅、金属硅化物例如硅化钨，或其他合适的材料。

于实施例中，位于半导体单元102的侧壁上的间隙壁结构142是以自对准的方法形成，因此其精确性不会受到光刻极限的限制，制造方法简单、成本低。根据实施例的制造方法，即使半导体单元102之间的间隙非常的狭小，及/或间隙的深宽比非常的大，仍可以精确地在不同的半导体单元102上形成相互分开的间隙壁结构142。因此，实施例的闪存阵列可形成具有高的单元阵列密度、操作效能、及产品良率。

图16至图18绘示根据另一实施例的半导体结构的制造方法。

请参照图16，在如图1A所示的结构上覆盖材料层146。在此步骤，半导体结构在第一区106沿着AB线的剖面图与在第二区108沿着CD线的剖面图可类似图5B。

请参照图17，在如图16所示的结构上形成图案化掩模层132。图案化掩模层132具有掩模开口134对应第一区106，露出第一区106中的材料层146。图案化掩模层132覆盖位于第二区108中的材料层146。在此步骤，半导体结构在第一区106沿着AB线的剖面图与在第二区108沿着CD线的剖面图可类似图5B。

请参照图18，移除部分材料层146以形成间隙壁结构142。此步骤类似图6A、图7A、与图8A的概念，或类似图12、图13、与图14的概念，于此不再赘述。在此步骤，半导体结构在第一区106沿着AB线的剖面图可类似图8B。在形成间隙壁结构142之后，可移除图案化掩模层132、140以露出下方的材料层146。然后，可移除部分的材料层146以在第二区108中形成排列的导电层128，如图8A所示的结构。然后，可在间隙壁结构142与半导体单元102上形成接触结构144，以形成如图9A、图9B所示的结构。

于实施例中，位于半导体单元102的侧壁上的间隙壁结构142是以自对准的方法形成，因此其精确性不会受到光刻极限的限制，制造方法简单、成本低。根据实施例的制造方法，即使导电单元之间的间隙非常的狭小，及/或间隙的深宽比非常的大，仍可以精确地在不同的半导体单元102上形成相互分开的间隙壁结构142。因此，实施例的闪存阵列可形成具有高的单元阵列密度、操作效能、及产品良率。

在其他实施例中，位于第一区106与第二区108的半导体单元102可具有不同的结构。

举例来说，如图4A、图10所示的掩模层130移除步骤可以介电结构116中的氮化物介电层120用作刻蚀停止层，并在掩模层130移除之后移除氮化物介电层120(即用作牺牲层)，因此在第一区106中形成如图19(沿第一区106的AB线绘制)所示的结构，其中是露出氧化物介电层118。再经过后续的工艺到如图6A、图12所示的材料层136移除步骤，在此步骤中可以氮化物或氧化物的盖层114是用作刻蚀停止层，因此会形成如图20(沿第一区106的AB线绘制)所示的结构。这些实施例中，最后可以形成如图21(沿第一区106)的AB线绘制)所示的半导体结构。在一些实施例中，半导体结构在第二区108沿CD线具有图2B所示的结构。这样的概念亦可延伸至如图16至图18所示的实施例中。

实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构的制造方法，包括：

于一衬底上形成排列的多个半导体单元；

于该多个半导体单元上形成一材料层；

于该多个半导体单元上形成一第一图案化掩模层，该第一图案化掩模层具有一掩模开口对应该多个半导体单元的一部分并露出该材料层；以及

移除该掩模开口露出的部分该材料层，留下该材料层位于该掩模开口露出的各该多个半导体单元的侧壁上的部分以形成多个间隙壁结构。

2.根据权利要求1所述的半导体结构的制造方法，其中该半导体结构包括邻近的一第一区与一第二区，各该多个半导体单元延伸在该第一区与该第二区，该第一图案化掩模层的该掩模开口对应该第一区，该第一图案化掩模层覆盖该第二区。

3.根据权利要求1所述的半导体结构的制造方法，更包括于该衬底与该多个半导体单元上形成排列的多个导电层，其中该多个半导体单元与该多个导电层是相互交错设置。

4.根据权利要求3所述的半导体结构的制造方法，其中该多个间隙壁结构是在该多个导电层之前或之后形成。

5.根据权利要求1所述的半导体结构的制造方法，其中该多个半导体单元的形成步骤、该第一图案化掩模层的形成步骤、该材料层的形成步骤、该材料层的移除步骤是依序进行的。

6.根据权利要求1所述的半导体结构的制造方法，其中该多个半导体单元的形成步骤、该材料层的形成步骤、该第一图案化掩模层的形成步骤、该材料层的移除步骤是依序进行的。

7.根据权利要求1所述的半导体结构的制造方法，更包括：

形成一第二图案化掩模层于该多个间隙壁结构上；以及

将该材料层未被该第二图案化掩模层覆盖的部分移除。

8.根据权利要求1所述的半导体结构的制造方法，其中移除该材料层的步骤包括利用该第一图案化掩模层作为刻蚀掩模来进行刻蚀步骤，以移除部分该材料层，留下该材料层对应该掩模开口的侧壁的部分与位于该多个半导体单元的该多个侧壁上的部分。

9.根据权利要求8所述的半导体结构的制造方法，其中该材料层对应该掩模开口的该侧壁的该部分与位于该多个半导体单元的该多个侧壁上的该些部分具有环形状。

10.一种半导体结构，包括：

一衬底；

多个半导体单元，排列在该衬底上；以及

多个间隙壁结构，形成在一区域中所有该多个半导体单元的侧壁上，其中位于不同个该多个半导体单元的该多个侧壁上的该多个间隙壁结构是完全分开的。