TWI521682B

TWI521682B - 積體電路及其製造方法與操作方法

Info

Publication number: TWI521682B
Application number: TW102137596A
Authority: TW
Inventors: 胡志瑋; 葉騰豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2013-10-18
Filing date: 2013-10-18
Publication date: 2016-02-11
Also published as: TW201517247A

Description

積體電路及其製造方法與操作方法

本發明是有關於一種積體電路及其製造方法與操作方法，且特別是有關於一種記憶體及其製造方法與操作方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

由於裝置臨界尺寸已經降低到技術之極限，因此設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，此種記憶裝置複雜的結構也使得製造方法變得複雜。此外，操作性係受到設計的限制。

本發明係有關於一種積體電路及其製造方法與操作方法。積體電路製造方法簡單且操作效率高。

根據一實施例，提出一種積體電路，其包括一叉狀構造與一第一導電結構。叉狀構造包括一柄部分與從柄部分延伸的分支部分。叉狀構造包括一堆疊結構與一介電層。介電層介於第一導電結構與柄部分的堆疊結構之間。

根據另一實施例，提出一種積體電路的製造方法，包括以下步驟。於一基底上形成一叉狀構造。叉狀構造包括一柄部分與從柄部分延伸的分支部分。叉狀構造包括一堆疊結構與一介電層形成於堆疊結構上。於介電層上形成一第一導電結構。介電層介於第一導電結構與柄部分的堆疊結構之間。

根據又另一實施例，提出一種積體電路的操作方法。積體電路包括一位元線與一第一導電結構。位元線具有一叉形狀，包括一柄部分與從柄部分延伸的分支部分。第一導電結構配置在位元線的柄部分上，並用作一串列選擇線。積體電路的操作方法包括以下步驟。提供一第一電壓至第一導電結構，以控制位元線的柄部分與分支部分為選擇狀態或未選擇狀態。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧叉狀構造

104、104A、104D‧‧‧第一導電結構

106‧‧‧堆疊結構

108‧‧‧介電層

110‧‧‧基底

112‧‧‧導電條紋

114‧‧‧介電條紋

116‧‧‧柄部分

118‧‧‧分支部分

120‧‧‧第一導電部分

122‧‧‧第二導電部分

124‧‧‧上表面

126‧‧‧上表面

128、128A、128B、128C‧‧‧第二導電結構

130‧‧‧上表面

132‧‧‧字元線

134‧‧‧接地選擇線

136‧‧‧源極墊

138‧‧‧階梯部分

140‧‧‧第一電壓

142A、142B‧‧‧第二電壓

144、144C‧‧‧第一導電部分

146、146C‧‧‧第二導電部分

148、148C‧‧‧上表面

150、150C‧‧‧上表面

152‧‧‧部分

154‧‧‧部分

156A、156B‧‧‧第一層金屬導線

158A、158B、158C、158D、158E、158F、158G、158H、158I、158J、158K、158L‧‧‧第二層金屬導線

160‧‧‧第一導電插塞

162‧‧‧第二導電插塞

第1圖為根據一實施例之積體電路的示意圖。

第2圖為根據一實施例之積體電路的上視圖。

第3A圖至第3C圖繪示根據一實施例之積體電路的製造方法。

第4圖為根據一實施例之積體電路的上視圖。

第5圖為根據一實施例之積體電路的上視圖。

第6圖為根據一實施例之積體電路的上視圖。

第7圖為根據一實施例之積體電路的上視圖。

第8圖為根據一實施例之積體電路的上視圖。

請參照第1圖，其為根據一實施例之積體電路的示意圖。積體電路包括一叉狀構造102與一第一導電結構104。

叉狀構造102包括一堆疊結構106與一介電層108。不同頁(例如往Z方向延伸)的堆疊結構106係互相分開地配置在基底110上。堆疊結構106各由數個交錯堆疊且為直條狀的導電條紋112與介電條紋114構成。導電條紋112並不限於如圖所示的4層，也可為其他合適的層數，例如8層。介電層108配置在堆疊結構106上。叉狀構造102包括一柄部分116與從柄部分116延伸的數個分支部分118。從單一個柄部分116延伸出的分支部分118並不限於如圖所示的兩個，而可為其他更多的數目。

第一導電結構104配置在介電層108的柄部分116上，並藉由介電層108分開自堆疊結構106的導電條紋112。此實施例中，第一導電結構104包括鄰近的一第一導電部分120與一第二導電部分122，分別遠離與靠近叉狀構造102的分支部分118。第一導電部分120的一上表面124係高於叉狀構造102。第二導電部分122的一上表面126係齊平叉狀構造102(例如介電層108或介電條紋114)的一上表面。

積體電路可更包括數個第二導電結構128，分別配置在介電層108其互相分開的分支部分118的外側壁上，並藉由介電層108分開自叉狀構造102的導電條紋112。此實施例中，第二導電結構128的一上表面130係齊平叉狀構造102(例如介電層108或介電條紋114)的上表面。

一實施例中，積體電路係為一三維記憶體堆疊，例如三維垂直閘NAND快閃記憶體(3D vertical gate NAND flash)，可更包括數個導電層，其包括字元線(WL)132與接地選擇線(GSL)134，相互分開且平行地配置在叉狀構造102的分支部分118上，其延伸方向(例如X方向)可垂直於分支部分118的延伸方向(例如Z方向)；也可包括從導電條紋112的分支部分118延伸出的源極墊(source pad)136。不同層的源極墊可分別藉由導電插塞電性連接至一共同源極線(common source line；CSL)。堆疊結構106的導電條紋112係用作位元線。第一導電結構104與第二導電結構128係用作串列選擇線(SSL)。導電條紋112包括從柄部分116延伸出的階梯部分138，其可與另一叉狀構造(未繪示)的導電條紋共用。

堆疊結構106的介電條紋114類似於導電條紋112，為直條狀連續延伸的結構，而為了清楚表示實施例之積體電路的結構，第1圖並未繪示出介電條紋114介於第一導電結構104、第二導電結構128、字元線132、接地選擇線134與源極墊136之間的部分。

積體電路的操作方法包括提供一第一電壓140至第一導電結構104，以控制導電條紋(位元線)112的柄部分116與分支部分118為選擇(開啟)狀態或未選擇(關閉)狀態。此外，分別提供第二電壓142A、142B至第二導電結構128，以控制鄰近的導電條紋112的分支部分118為選擇狀態或未選擇狀態。頁面選擇方式簡單，且陣列的操作效率高。

一實施例中，第一導電結構104為常關閉狀態(normallyOFF)，而第二導電結構128的一般狀態係設計為常開啟狀態(normally ON)(例如第一電壓140為關閉電壓，第二電壓142A、142B為開啟電壓或浮接(floating))，藉此使整個叉狀的導電條紋(位元線)112呈開啟狀態。一操作步驟中，在提供第一電壓140以開啟的過程中，可藉由第二電壓142A、142B來進一步控制鄰接第二導電結構128的導電條紋112的分支部分118為未選擇(關閉)的狀態。另一操作步驟中，可透過第一導電結構104來控制對應的叉狀導電條紋112整個為未選擇的狀態。頁面選擇方式簡單，且陣列的操作效率高。

請參照第2圖，其為根據一實施例之積體電路的上視圖，其具有8個叉狀構造102。包括第一導電部分120與第二導電部分122的第一導電結構104係分別配置在不同的叉狀構造102的柄部分116上。單一個第二導電結構128係鄰接在兩個不同叉狀構造102的分支部分118之間。一實施例中，舉例來說，第一導電結構104為常關閉狀態(normally OFF)，而第二導電結構128的一般狀態係設計為常開啟狀態(normallyON)。並且，在一操作步驟中，在提供開啟的第一電壓140的過程中，係任意控制鄰接第二導電結構128的導電條紋112的分支部分118為選擇或未選擇的狀態。舉例來說，可透過左邊第三個第二導電結構128，來控制左邊第四個與第五個導電條紋112的分支部分118為未選擇的狀態，而其於遠離左邊第三個第二導電結構128的導電條紋112的分支部分118則維持開啟狀態。另一實施例中，可透過任一個第一導電結構104來控制對應的叉狀導電條紋112整個為未選擇的狀態。頁面選擇方式簡單，且陣列的操作效率高。

第3A圖至第3C圖繪示根據一實施例之積體電路的製造方法。

請參照第3A圖，於基底110上形成堆疊結構106。叉狀的堆疊結構106包括柄部分116與從柄部分116延伸的數個分支部分118。堆疊結構106的形成方法包括於基底110上交錯堆疊導電薄膜與介電薄膜(未顯示)，然後利用黃光微影製程圖案化導電薄膜與介電薄膜，以形成叉狀的導電條紋112與介電條紋114。然後，形成介電層108於堆疊結構106上。堆疊結構106與介電層108構成叉狀構造102。導電條紋112可包括金屬、(例如摻雜的)多晶矽、金屬矽化物、或其他合適的導電材料。介電條紋114與介電層108可包括氧化矽、氮化矽、氮氧化矽、或其他合適的材料。介電層108並不限於ONO三層結構，也可為單一層或其他合適的結構。實施例中，源極墊136與階梯部分138是與堆疊結構106同時形成。

請參照第3B圖，於介電層108上形成第一導電結構104A、第二導電結構128A與導電層。導電層相互平行地配置在叉狀構造102的分支部分118上。導電層包括字元線132、接地選擇線134。第一導電結構104、第二導電結構128與導電層的形成方法可包括於叉狀構造102上形成導電材料(未顯示)，於導電材料上形成圖案化光阻(未顯示)，移除導電材料未被圖案化光阻遮蔽的部分，然後移除圖案化光阻。

請參照第3C圖，移除部分的第一導電結構104A(第3B圖)，以形成第一導電部分120與第二導電部分122。此外，移除部分的第二導電結構128A(第3B圖)，以形成第二導電結構128。第一導電結構104與第二導電結構128的形成方法可包括於第3B圖所示的結構上形成圖案化光阻(未顯示)，移除第一導電結構104A與第二導電結構128A未被圖案化光阻遮蔽的部分，然後移除圖案化光阻。

第4圖繪示根據一實施例之積體電路的上視圖，其與第2圖的差異說明如下。第二導電結構128B包括鄰接的一第一導電部分144與一第二導電部分146，分別遠離與鄰近叉狀構造102的柄部分116。第一導電部分144延伸至叉狀構造102的上表面上，且其上表面148係高於叉狀構造102的上表面。第二導電部分146的上表面150齊平於叉狀構造102的上表面。一實施例中，此結構是來自第2圖之預期結構的製程偏移所造成，但仍保有裝置預期的操作效能。因此，換句話說，實施例的結構與方法能承受製程偏移，並維持產品良率。第一導電結構104的第二導電部分122與第二導電結構128B的第二導電部分146可以相同的黃光微影製程同時形成。

第5圖繪示根據一實施例之積體電路的上視圖，其與第2圖的差異說明如下。第二導電結構128C係延伸在單一個分支部分118的內側壁與外側壁上，其中外側壁上的部分152係寬於內側壁上的部分154。該結構可透過外側壁上的部分152增加閘極控制區域。第二導電結構128C包括鄰接的第一導電部分144C與第二導電部分146C，分別遠離與鄰近叉狀構造102的柄部分116。第一導電部分144C延伸至叉狀構造102的上表面上，且其上表面150C係高於叉狀構造的上表面。第二導電部分146C的上表面150C齊平於叉狀構造102的上表面。第一導電結構104的第二導電部分122與第二導電結構128C的第二導電部分146C可以相同的黃光微影製程同時形成。

第6圖繪示根據一實施例之積體電路的上視圖，其與第2圖的差異說明如下。第一導電結構104D只有高過叉狀構造102的第一導電部分120，而省略了第二導電部分122(第2圖)。

第7圖為根據一實施例之積體電路的上視圖，其中為求簡潔，並未繪示出第2圖所示的字元線132與接地選擇線 134。兩組陣列各具有4個叉狀構造102，並共用位在上方的第二層金屬導線(M2)158A至158F。第一導電結構104與第二導電結構128C係藉由第一導電插塞160分別電性連接至上方的第一層金屬導線156A與156B，再透過上分的第二導電插塞162電性連接至更上方的第二層金屬導線158A至158F。此例中，第一導電結構104係交替地電性連接至第二層金屬導線158A與158B。各組陣列的第二導電結構128C係逐一電性連接至第二層金屬導線158C至158F。

第8圖為根據一實施例之積體電路的上視圖，其與第7圖的差異說明如下。第二導電結構128C係交替地電性連接至第二層金屬導線158G與158H。各組陣列的第一導電結構104係逐一電性連接至第二層金屬導線1581至158L。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。