CN103730435B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括一叠层结构、多个第一导电块、多个第一导电层、多个第二导电层以及多个导电镶嵌结构(conductive damascene structure)。叠层结构形成于一衬底上，叠层结构包括多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)。第一导电块形成于叠层结构上，第一导电层和第二导电层，分别形成于叠层结构的两侧壁上。导电镶嵌结构形成于叠层结构的两侧，各第一导电块经由各第一导电层和各第二导电层与各导电镶嵌结构电性连接。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种用于存储装置的半导体结构及其制造方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。然而，随着存储装置的尺寸减小，存储单元的特征尺寸(featuresize)亦减小，容易导致存储装置的可靠性降低。因此，设计者们无不致力于开发研究提高存储装置可靠性。

发明内容

本发明是有关于一种半导体结构及其制造方法，可应用于存储装置。半导体结构的各个导电镶嵌结构(conductivedamascenestructure)以镶嵌(damascene)的方式独立地形成于叠层结构的两侧，使得导电镶嵌结构彼此完全间隔开，导电镶嵌结构之间不会有残留的导电材料，各个导电镶嵌结构之间具有良好的绝缘性，进而提高存储装置的可靠性。

根据本发明的一方面是提出一种半导体结构。半导体结构包括多个叠层结构、一第一导电块、一第一导电层、一第二导电层以及多个导电镶嵌结构(conductivedamascenestructure)。叠层结构形成于一衬底上，每个叠层结构包括多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)。第一导电块形成于叠层结构上，第一导电层和第二导电层，分别形成于叠层结构的两侧壁上。导电镶嵌结构形成于叠层结构的两侧，各第一导电块经由各第一导电层和各第二导电层与各导电镶嵌结构电性连接。

根据本发明的另一方面，是提出一种半导体结构的制造方法。半导体结构的制造方法包括：形成多个叠层结构于一衬底上，其中形成每个叠层结构包括形成多个导电条与多个绝缘条，导电条与绝缘条交错设置(interlaced)；形成一第一导电块于叠层结构上；分别形成一第一导电层和一第二导电层于叠层结构的两侧壁上；以及形成多个导电镶嵌结构(conductivedamascenestructure)于叠层结构的两侧，其中各第一导电块经由各第一导电层和各第二导电层与各导电镶嵌结构电性连接。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明的一实施例的半导体结构的俯视示意图。

图1B绘示沿图1A的剖面线1B-1B’的剖面示意图。

图1C至图1D绘示沿图1A的剖面线1C-1C’的剖面示意图。

图2A至图21绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

【主要元件符号说明】

100：半导体结构

110：衬底

115：氧化层

120：叠层结构

120a：侧壁

121：导电条

123：绝缘条

130、140：导电材料层

131：第一导电层

133：第二导电层

135：第三导电层

137：第四导电层

140a：上表面

141：第一导电块

143：第二导电块

150：导电镶嵌结构

160：绝缘结构

170：介电层

173：刻蚀阻挡层

175：接触孔

180：存储材料层

180a：存储材料涂布层

190：绝缘镶嵌结构

210、220：牺牲层

220a：条状牺牲层

230：掩模层

1B-1B’～1C-1C’、2B-2B’、3B-3B’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、10B-10B’～10E-10E’、11B-11B’～11E-11E’、12B-12B’～12E-12E’、13B-13B’～13E-13E’、14B-14B’～14E-14E’、15B-15B’～15E-15E’、16B-16B’～16E-16E’、17B-17B’～17E-17E’、18B-18B’～18E-18E’、19B-19B’～19F-19F’、20B-20B’～20F-20F’：剖面线

D1～D6：延伸方向

PR1：条状光刻胶

T、T’：凹槽

具体实施方式

在此揭露内容的实施例中，是提出一种半导体结构及其制造方法。半导体结构的各个导电镶嵌结构以镶嵌的方式独立地形成于叠层结构的两侧，使得导电镶嵌结构彼此完全间隔开，导电镶嵌结构之间不会有残留的导电材料，各个导电镶嵌结构之间具有良好的绝缘性，进而提高存储装置的可靠性。然而，实施例所提出的细部结构和工艺步骤仅为举例说明之用，并非对本发明欲保护的范围做限缩。该多个步骤仅为举例说明的用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。

图1A绘示依照本发明的一实施例的半导体结构的俯视示意图，图1B绘示沿图1A的剖面线1B-1B’的剖面示意图，图1C至图1D绘示沿图1A的剖面线1C-1C’的剖面示意图。

请参照图1A至图1B。半导体结构100包括衬底110、叠层结构120、多个第一导电块141、多个第一导电层131和多个第二导电层133、以及多个导电镶嵌结构150(conductivedamascenestructure)。叠层结构120形成于衬底110上，叠层结构120包括多个导电条121与多个绝缘条123，导电条121与绝缘条123交错设置(interlaced)。第一导电块141形成于叠层结构120上，第一导电层131和第二导电层133分别形成于叠层结构120的两侧壁120a上。导电镶嵌结构150形成于叠层结构120的两侧，第一导电块141经由第一导电层131和第二导电层133与导电镶嵌结构150电性连接。

一实施例中，如图1A所示，半导体结构100可更包括绝缘结构160，绝缘结构160形成于导电镶嵌结构150之间。实施例中，如图1B所示，半导体结构100可包括多个叠层结构120，绝缘结构160亦形成于叠层结构120之间。实施例中，导电镶嵌结构150的延伸方向D1例如是垂直于叠层结构120的延伸方向D2。实施例中，绝缘结构160的材质例如包括氧化物。

一实施例中，以半导体结构100为一三维存储装置(3Dmemorydevice)为例，如图1A至图1B所示，叠层结构120例如是位线(bitline)，导电镶嵌结构150例如是字线(wordline)的主要结构，经由第一导电层131和第二导电层133施加工作电压。传统的作法是先形成整片金属层后，再刻蚀金属层而形成分开的字线，然而，字线之间可能会因为未刻蚀完全而残留的金属材料发生短路，使得存储装置无法运作。相对地，本发明的实施例中，各个导电镶嵌结构(conductivedamascenestructure)150以镶嵌(damascene)的方式独立地形成于叠层结构120的两侧，使得导电镶嵌结构150彼此完全间隔开，如此一来，镶嵌而成的字线之间不会有残留的导电材料，而能够具有良好的绝缘性，可以确保存储装置运作良好，提高存储装置的可靠性。

一实施例中，如图1B所示，半导体结构100可更包括介电层170，介电层170形成于叠层结构120及导电镶嵌结构150上。实施例中，半导体结构100可更包括刻蚀阻挡层173，刻蚀阻挡层173例如是设置于介电层170和叠层结构120之间。实施例中，介电层170的材质例如包括金属氧化物，刻蚀阻挡层173的材质例如包括金属氮化物，然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

一实施例中，如图1B所示，半导体结构100可更包括存储材料层180，存储材料层180形成于叠层结构120的两侧壁120a上。实施例中，存储材料层180例如是形成于第一导电层131和叠层结构120之间以及第二导电层133和叠层结构120之间。实施例中，如图1B所示，存储材料层180形成于衬底110上。另一实施例中，存储材料层180亦可以仅形成于叠层结构120的两侧壁120a上而不形成于衬底110上(未绘示)。实施例中，存储材料层180可具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS复合层，或是包括例如由氧化硅与氮化硅交错叠层形成的ONO结构。

一实施例中，如图1B所示，半导体结构100可更包括氧化层115，氧化层115形成于叠层结构120和衬底110之间。

请参照图1C。半导体结构100可更包括第二导电块143、第三导电层135及第四导电层137。第二导电块143形成于叠层结构120上，第三导电层135和第四导电层137分别形成于叠层结构120的两侧壁120a上，第二导电块143与第三导电层135和第四导电层137电性连接。实施例中，如图1A所示，第二导电块143、第三导电层135及第四导电层137例如是位于半导体结构100的末端。实施例中，第一导电块141和第二导电块143例如具有相同的材质，第一导电层131、第二导电层133、第三导电层135及第四导电层137例如具有相同的材质。实施例中，衬底110、导电块141和143以及导电层131、133、135和137的材质包括含硅材料，例如是多晶硅，然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

一实施例中，以半导体结构100为一三维存储装置为例，如图1D所示，第二导电块143例如是串行选择线(stringselectline，SSL)。

一实施例中，如图1C所示，半导体结构100可更包括绝缘镶嵌结构190(insulatingdamascenestructure)，绝缘镶嵌结构190形成于第二导电块143的两侧，绝缘镶嵌结构190例如是连接于第二导电块143。实施例中，如图1C所示，绝缘镶嵌结构190例如是覆盖第三导电层135和第四导电层137。实施例中，绝缘镶嵌结构190的延伸方向D3例如是平行于导电镶嵌结构150的延伸方向D1。

一实施例中，请参照图1D。半导体结构100可更包括接触孔(contacthole)175，接触孔175形成于介电层170内且电性连接于第二导电块143。实施例中，如图1D所示，接触孔175穿过刻蚀阻挡层173而电性连接于第二导电块143。

以下是提出实施例的一种半导体结构的制造方法，然该多个步骤仅为举例说明的用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。请参照图2A至图21。图2A至图21绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

请参照图2A至图2B(图2B绘示沿图2A的剖面线2B-2B’的剖面示意图)，形成叠层结构120于衬底110上。形成叠层结构120的制造方法例如包括：形成多个导电条121与多个绝缘条123，导电条121与绝缘条123交错设置(interlaced)。一实施例中，如图2A至图2B所示，亦可形成多个叠层结构120于衬底110上。

接着，如图2A至图11E所示，形成多个第一导电块141于叠层结构120上，以及分别形成多个第一导电层131和多个第二导电层133于叠层结构120的两侧壁120a上。形成第一导电块141、第一导电层131及第二导电层133的制造方法例如包括以下步骤。

如图2A至图2B所示，形成导电材料层140于叠层结构120上。实施例中，亦可形成氧化层115于叠层结构120和衬底110之间。

如图3A至图3B所示(图3B绘示沿图3A的剖面线3B-3B’的剖面示意图)，形成存储材料涂布层180a于叠层结构120上。实施例中，存储材料涂布层180a完全覆盖叠层结构120、导电材料层140及衬底110。存储材料涂布层180a包括电荷捕捉材料(chargetrappingmaterial)，例如是ONO复合层或ONONO复合层或BE-SONOS复合层，或是包括例如由氧化硅与氮化硅交错叠层形成的ONO结构。

如图4A至图4B所示(图4B绘示沿图4A的剖面线4B-4B’的剖面示意图)，形成牺牲层210于衬底110上。实施例中，牺牲层210环绕叠层结构120及存储材料涂布层180a的周围，并且曝露出至少部分的导电材料层140及存储材料涂布层180a。实施例中，牺牲层210例如包括碳(purecarbon)、含碳氧化物(carbon-containingoxide)、底部抗反射涂层(bottomantireflectivecoating，BARC)或富硅层(siliconrichbulk，SHB)。牺牲层210亦可以例如是可抛弃式膜(disposablefilm)，其材质包括含碳有机材料(carbonlikeorganicmaterial)，易于涂布也易于移除。牺牲层210可以是涂布后再进行回刻蚀工艺(etchbackprocess)而制成，回刻蚀工艺对于存储材料涂布层180a具有高选择性。

如图5A至图5B所示(图5B绘示沿图5A的剖面线5B-5B’的剖面示意图)，刻蚀存储材料涂布层180a以曝露出导电材料层140，而形成存储材料层180于叠层结构120的两侧壁120a上。实施例中，例如是刻蚀曝露于牺牲层210之外的存储材料涂布层180a，刻蚀后形成的存储材料层180的顶部实质上与牺牲层210的上表面齐平。实施例中，存储材料层180例如是形成于牺牲层210和叠层结构120之间。

如图6A至图6B所示(图6B绘示沿图6A的剖面线6B-6B’的剖面示意图)，移除牺牲层210，曝露出存储材料层180。实施例中，亦可以移除衬底110上的部分存储材料层180，使得存储材料层180仅位于叠层结构120的两侧壁120a上(未绘示)。

如图7A至图7B所示(图7B绘示沿图7A的剖面线7B-7B’的剖面示意图)，形成导电材料层130于叠层结构120及导电材料层140上。实施例中，导电材料层130完全覆盖导电材料层140及存储材料层180。导电材料层130例如是高掺杂多晶硅(highlydopedpolysilicon)或共形的导电膜(conformalconductivefilm)。

如图8A至图8B所示(图8B绘示沿图8A的剖面线8B-8B’的剖面示意图)，刻蚀导电材料层130以曝露出部分导电材料层140。实施例中，导电材料层130覆盖存储材料层180，且环绕叠层结构120。

如图9A至图9B所示(图9B绘示沿图9A的剖面线9B-9B’的剖面示意图)，形成牺牲层220于衬底110上。实施例中，牺牲层220环绕叠层结构120且覆盖侧壁120a上的导电材料层130，曝露出导电材料层140的上表面140a。形成牺牲层220的制造方法例如包括：形成牺牲涂层以完全覆盖导电材料层130、导电材料层140及衬底110，以及平坦化牺牲涂层以曝露出导电材料层140的上表面140a。实施例中，例如是以化学机械抛光(CMP)的方式平坦化牺牲涂层。实施例中，牺牲层220的材质例如包括氮化硅(siliconnitride，SiN)。

如图10A至图10E所示(图10B至图10E分别绘示沿图10A的剖面线10B-10B’～剖面线10E-10E’的剖面示意图)，图案化牺牲层220，以形成多个条状牺牲层220a，牺牲条220a的延伸方向D4例如是垂直于叠层结构120的延伸方向D2。实施例中，形成多个条状牺牲层220a的制造方法例如包括：设置多个条状光刻胶PR1于牺牲层220上，以及根据条状光刻胶PR1的图案刻蚀牺牲层220以形成条状牺牲层220a。实施例中，例如是以自我对准式双重曝光光刻(self-aligneddoublepatterning，SADP)方式设置多个条状光刻胶PR1。实施例中，条状牺牲层220a的位置即是后续工艺中导电镶嵌结构的预定形成位置。

如图11A至图11E所示(图11B至图11E分别绘示沿图11A的剖面线11B-11B’～剖面线11E-11E’的剖面示意图)，移除未被条状光刻胶PR1覆盖的区域内的导电材料层140，以形成多个第一导电块141及一第二导电块143于叠层结构120上。实施例中，亦移除未被条状光刻胶PR1覆盖的区域内的导电材料层130，以形成多个第一导电层131和多个第二导电层133于叠层结构120的两侧壁120a上。实施例中，各个第一导电块141彼此之间被间隔开，各个第一导电层131彼此之间被间隔开，各个第二导电层133彼此之间被间隔开。实施例中，各个第一导电块141邻接于对应的第一导电层131和第二导电层133，各个第一导电层131和各个第二导电层133邻接于对应的条状牺牲层220a。实施例中，第一导电块141与第一导电层131和第二导电层133电性连接。

如图11A至图11E所示，移除未被条状光刻胶PR1覆盖的区域内的导电材料层140和导电材料层130，亦形成一第二导电块143于叠层结构120上以及一第三导电层135和一第四导电层137(未绘示)于叠层结构120的两侧壁120a上。实施例中，第一导电块141和第二导电块143被间隔开，第一导电层131和第三导电层135被间隔开，第二导电层133和第四导电层137被间隔开。实施例中，第三导电层135和第四导电层137邻接于对应的条状牺牲层220a。实施例中，第二导电块143与第三导电层135和第四导电层137电性连接。

接着，如图12A至图12E所示(图12B至图12E分别绘示沿图12A的剖面线12B-12B’～剖面线12E-12E’的剖面示意图)，移除条状光刻胶PR1。

接着，如图13A至图13E所示(图13B至图13E分别绘示沿图13A的剖面线13B-13B’～剖面线13E-13E’的剖面示意图)，亦可形成绝缘结构160于条状牺牲层220a之间(也就是于后续工艺中所形成的导电镶嵌结构之间)。实施例中，绝缘结构160亦形成于多个叠层结构120之间。实施例中，形成绝缘结构160的制造方法例如包括：形成绝缘材料层于叠层结构120、第一导电块141、第二导电块143及条状牺牲层220a上，以及平坦化绝缘材料层以曝露出第一导电块141、第二导电块143及条状牺牲层220a。实施例中，例如是以化学机械抛光(CMP)的方式平坦化绝缘材料层。

接着，如图14A至图14E所示(图14B至图14E分别绘示沿图14A的剖面线14B-14B’～剖面线14E-14E’的剖面示意图)，亦可形成掩模层(caplayer)230于第二导电块143、第三导电层135、第四导电层137及邻接此三者设置的条状牺牲层220a上。实施例中，形成掩模层230的制造方法例如包括：形成一掩模材料层覆盖第一导电块141、第二导电块143、第一导电层131、第二导电层133、第三导电层135、第四导电层137及条状牺牲层220a，以及移除未覆盖第二导电块143、第三导电层135、第四导电层137及邻接此三者设置的条状牺牲层220a的部分掩模材料层。实施例中，掩模层230的材质例如包括氧化物。

接着，如图15A至图16E所示，形成多个导电镶嵌结构(conductivedamascenestructure)150于叠层结构120的两侧。各第一导电块141经由各第一导电条131和各第二导电条133与各导电镶嵌结构150电性连接。形成导电镶嵌结构150于叠层结构120的两侧的制造方法例如包括以下步骤。

如图15A至图15E所示(图15B至图15E分别绘示沿图15A的剖面线15B-15B’～剖面线15E-15E’的剖面示意图)，形成多个凹槽T于叠层结构120的两侧。实施例中，凹槽T的延伸方向D5例如是垂直于叠层结构120的延伸方向D2。实施例中，形成凹槽T的制造方法例如包括：移除未被掩模层230覆盖的条状牺牲层220a。实施例中，例如是以刻蚀方式移除条状牺牲层220a，被掩模层230覆盖的条状牺牲层220a则未被移除。

如图16A至图16E所示(图16B至图16E分别绘示沿图16A的剖面线16B-16B’～剖面线16E-16E’的剖面示意图)，填入导电材料于凹槽T中，以形成导电镶嵌结构150。实施例中，导电镶嵌结构150形成于间隔开的凹槽T中，因此导电镶嵌结构150之间具有良好的绝缘性。也就是说，各个导电镶嵌结构150独立地镶嵌于间隔开的凹槽T中并彼此间隔开，如此一来，各个导电镶嵌结构150之间不会有残留的导电材料，而能够具有良好的绝缘性，进而提高后续完成的装置的可靠性。

接着，如图17A至图17E所示(图17B至图17E分别绘示沿图17A的剖面线17B-17B’～剖面线17E-17E’的剖面示意图)，移除掩模层230。

接着，如图18A至图19F所示，亦可形成绝缘镶嵌结构(insulatingdamascenestructure)190于第二导电块143的两侧。绝缘镶嵌结构190邻接于第二导电块143。形成绝缘镶嵌结构190于第二导电块143的两侧的制造方法例如包括以下步骤。

如图18A至图18E所示(图18B至图18E分别绘示沿图18A的剖面线18B-18B’～剖面线18E-18E’的剖面示意图)，形成凹槽T’于第二导电块143的两侧。实施例中，凹槽T’的延伸方向D6例如是垂直于叠层结构120的延伸方向D2。实施例中，形成凹槽T’的制造方法例如包括：移除原本被掩模层230覆盖的条状牺牲层220a，也就是移除邻接于第二导电块143、第三导电层135及第四导电层137设置的条状牺牲层220a。实施例中，例如是以刻蚀方式移除条状牺牲层220a。

如图19A至图19F所示(图19B至图19F分别绘示沿图19A的剖面线19B-19B’～剖面线19F-19F’的剖面示意图)，填入绝缘材料于凹槽T’中，以形成绝缘镶嵌结构190。

接着，如图20A至图20F所示(图20B至图20F分别绘示沿图20A的剖面线20B-20B’～剖面线20F-20F’的剖面示意图)，亦可形成介电层170于叠层结构120上。实施例中，介电层170亦形成于导电镶嵌结构150及绝缘镶嵌结构190上。实施例中，亦可形成刻蚀阻挡层173于介电层170和叠层结构120之间。

接着，如图21所示，亦可形成接触孔(contacthole)175于介电层170内。实施例中，接触孔175电性连接于第二导电块143。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

多个叠层结构，形成于一衬底上，其中每个叠层结构包括多个导电条与多个绝缘条，该多个导电条与该多个绝缘条交错设置(interlaced)；

一第一导电块，形成于该叠层结构上；

一第一导电层和一第二导电层，分别形成于该叠层结构的两侧壁上；以及

多个导电镶嵌结构(conductivedamascenestructure)，形成于该叠层结构的两侧，其中各该第一导电块经由各该第一导电层和各该第二导电层与各该导电镶嵌结构电性连接。

2.根据权利要求1所述的半导体结构，更包括二存储材料层，分别形成于该叠层结构的两侧壁上，其中之一存储材料层是形成于该第一导电层和该叠层结构之间，其中之另一存储材料层是形成于该第二导电层和该叠层结构之间。

3.根据权利要求1所述的半导体结构，更包括：

一第二导电块，形成于该叠层结构上；以及

一第三导电层和一第四导电层，分别形成于该叠层结构的两侧壁上，其中该第二导电块与该第三导电层和该第四导电层电性连接。

4.根据权利要求3所述的半导体结构，更包括一绝缘镶嵌结构(insulatingdamascenestructure)，形成于该第二导电块的两侧，该绝缘镶嵌结构连接于该第二导电块。

5.一种半导体结构的制造方法，包括：

形成多个叠层结构于一衬底上，其中形成每个叠层结构包括形成多个导电条与多个绝缘条，该多个导电条与该多个绝缘条交错设置(interlaced)；

形成一第一导电块于该叠层结构上；

分别形成一第一导电层和一第二导电层于该叠层结构的两侧壁上；以及

形成多个导电镶嵌结构(conductivedamascenestructure)于该叠层结构的两侧，其中各该第一导电块经由各该第一导电层和各该第二导电层与各该导电镶嵌结构电性连接。

6.根据权利要求5所述的半导体结构的制造方法，更包括：

分别形成二存储材料层于该叠层结构的两侧壁上，其中之一存储材料层是形成于该第一导电层和该叠层结构之间，其中之另一存储材料层是形成于该第二导电层和该叠层结构之间。

7.根据权利要求5所述的半导体结构的制造方法，更包括：

形成一第二导电块于该叠层结构上；以及

分别形成一第三导电层和一第四导电层于该叠层结构的两侧壁上，其中该第二导电块与该第三导电层和该第四导电层电性连接。

8.根据权利要求7所述的半导体结构的制造方法，更包括：

形成一绝缘镶嵌结构(insulatingdamascenestructure)于该第二导电块的两侧，该绝缘镶嵌结构邻接于该第二导电块。

9.根据权利要求5所述的半导体结构的制造方法，其中分别形成一第一导电层和一第二导电层于该叠层结构的两侧壁上的步骤包括：

形成一导电材料层于该叠层结构及该第一导电块上；以及

刻蚀该导电材料层以曝露出该第一导电块并形成该第一导电层和该第二导电层于该叠层结构的两侧壁上。

10.根据权利要求5所述的半导体结构的制造方法，其中形成多个导电镶嵌结构于该叠层结构的两侧的步骤包括：

形成多个凹槽于该叠层结构的两侧，其中该多个凹槽的延伸方向垂直于该叠层结构的延伸方向；以及

填入一导电材料于该多个凹槽中，以形成该多个导电镶嵌结构。