TW201626543A

TW201626543A - 三維半導體元件及其製造方法

Info

Publication number: TW201626543A
Application number: TW104100025A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-05
Filing date: 2015-01-05
Publication date: 2016-07-16
Also published as: TWI538168B

Abstract

一種三維半導體元件，包括：具有包括N個梯級的一階梯區域之一基板，其中N為大於或等於1的整數；具有多層結構疊置於基板之一堆疊，且多層結構包括主動層與絕緣層交錯於基板上，堆疊包括複數個次堆疊形成於基板上，次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域；和分別位於對應的接觸區域之複數個連接器，且連接器係向下延伸連接至多層結構下方之一底層。

Description

三維半導體元件及其製造方法

【0001】

本發明是有關於一種三維(three-dimensional，3D)半導體元件及其製造方法，且特別是有關於一種具底部接觸(bottom contacts)之三維半導體元件及其製造方法。

【0002】

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。相關業者已經提出各種不同結構的三維記憶體元件，例如具單閘極(Single-Gate)之記憶胞、雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等三維記憶體元件。

【0003】

相關設計者無不期望可以建構出一三維記憶體結構，不僅具有許多層堆疊平面(記憶體層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的資料保存可靠性和操作速度)，使記憶體結構可以被穩定和快速的如進行抹除和編程等操作。一般而言，NAND型快閃記憶體的頁(Page)尺寸係與位元線數目成比例。因此當元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進而達到更高的資料傳輸速度。然而，在縮小元件尺寸時，仍有許多其他問題需要考量。

【0004】

以一般的三維垂直通道式記憶體元件(ex: NAND)為例，多層結構連接器(multilayered connectors)在一方向上例如X方向上的間距(X-pitch)可利用寬階梯規則(wide staircase rule)而放鬆，但在另一方向上例如Y方向上的間距(Y-pitch)會為了連結多層結構連接器至字元線解碼器而變得非常密集。雖然擴大Y方向區域(block_Y)可以放寬Y方向間距，但串列選擇線(string selection line，SSL)的數目將會增加，而引起更多如功率損耗(power consumption)和訊號干擾(signal disturbance)的問題。考慮到在三維NAND元件中干擾嚴重的情形，較少SSL數目的設計將是建構三維元件的較佳選擇，然而此種設計可能造成層(如字元線WL)之扇出區域的高圖案密度。

【0005】

本發明係有關於一種三維半導體元件及其製造方法。根據實施例之三維半導體元件，係提出階梯接觸連至多層結構下方之底部，例如以直接延伸階梯接觸至底部，或是形成頂部導體以連接階梯接觸和底部接觸等方式施行。

【0006】

根據實施例，係提出一種三維半導體元件，包括：具有包括N個梯級(N steps)的一階梯區域(staircase region)之一基板，其中N為大於或等於1的整數；具有多層結構(multi-layers)疊置於基板之一堆疊，且多層結構包括主動層與絕緣層交錯於基板上，堆疊包括複數個次堆疊形成於基板上，該些次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域；和分別位於對應的接觸區域之複數個連接器，且該些連接器係向下延伸連接至多層結構下方之一底層。

【0007】

根據實施例，係提出一種三維半導體元件之製造方法，包括：

【0008】

提供一基板，基板具有包括N個梯級的一階梯區域，其中N為大於或等於1的整數；

【0009】

形成具有多層結構之一堆疊於基板上，且多層結構包括主動層與絕緣層交錯，堆疊包括複數個次堆疊形成於基板上，該些次堆疊與階梯區域之N個梯級對應設置以分別形成接觸區域；和

【0010】

形成複數個連接器分別位於對應的接觸區域，且該些連接器係向下延伸連接至多層結構下方之一底層。

【0011】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

【0047】

10‧‧‧基板
101‧‧‧底層
11‧‧‧記憶體層
12、13‧‧‧選擇線
15‧‧‧串列
17‧‧‧串列接觸
18‧‧‧導線
21、22、Ld‧‧‧介電層
211‧‧‧絕緣層
213‧‧‧主動層
231、232、233、234‧‧‧多層結構連接器
241、242、243、244‧‧‧底部連接器
251、252、253、254‧‧‧頂部導體
31、32、33、34‧‧‧連接器
314、324、334、344‧‧‧第一導電部
315、325、335、345‧‧‧第二導電部
314h、324h、334h、344h‧‧‧底部接觸孔
Rs‧‧‧階梯區域
Rc1、Rc2、Rc3、Rc4‧‧‧接觸區域
Tc‧‧‧溝槽區域
TL1、TL2、TL3、TL4‧‧‧三層結構之遮罩
PR-1、PR-2、PR-3、PR-4‧‧‧圖案化光阻
Lc‧‧‧導體
D‧‧‧間距
S‧‧‧厚度

【0012】

第1圖係為一三維半導體元件之立體圖。
第2A圖係為本揭露第一實施例之一三維半導體元件的部分結構之上視圖。
第2B圖為沿著第2A圖之剖面線2B-2B所繪示之三維半導體元件之剖面示意圖。
第2C圖為沿著第2A圖之剖面線2C-2C所繪示之三維半導體元件之剖面示意圖。
第2D圖為沿著第2A圖之剖面線2D-2D所繪示之三維半導體元件之剖面示意圖。
第3A圖至第14D圖繪示第一實施例之具底部接觸的三維半導體元件之一種製造方法。
第15圖係為本揭露第二實施例之一三維半導體元件之剖面示意圖。
第16圖至第25圖繪示第二實施例之具底部接觸的三維半導體元件之一種製造方法。

【0013】

本揭露之實施例係提出一種三維半導體元件，特別是一種具底部接觸(bottom contacts)之三維半導體元件。根據實施例，係於三維半導體元件中建構底部接觸，使元件在應用範圍的適用性上可更為提高。例如，可以將區域選擇器(block selectors)設計於階梯接觸區域(staircase contact region)下方，應用本案實施例之具底部接觸之三維半導體元件，使在階梯區域底部的選擇器和接觸區域的多層結構連接，藉已達成節省面積及避免扇出密度過高的問題。再者，還有其他可以應用實施例之底部接觸的情況，例如週邊區域在陣列區域下方(periphery-under-array)之三維半導體元件的應用，和/或需要內部陣列的階梯接觸的應用。實施例之底部接觸結構，對於追求高電子性能和特性的三維半導體元件，可以提供更多樣的結構可能性。

【0014】

本揭露可應用於許多具不同記憶胞陣列型態的三維半導體元件，例如垂直通道式(vertical-channel，VC)三維半導體元件和垂直閘極式(vertical-gate，VG)三維半導體元件，本揭露對於實施例之應用型態並沒有特別限制。第1圖係為一三維半導體元件之立體圖。第1圖中係繪示一垂直通道式三維半導體元件為例作說明。一三維半導體元件包括一堆疊(stack)具有多層結構(multi-layers)疊置於一基板10上，和包括N個梯級(N steps)的一階梯區域(staircase region)Rs，其中N為大於或等於1的整數。且多層結構包括數層記憶體層(memory layers)11(即主動層，例如是VC元件中包括了控制閘極)與絕緣層交錯於基板10上。三維半導體元件更包括複數條選擇線(selection lines)12相互平行地位於記憶體層11上方，複數條串列(strings)15垂直於記憶體層11和選擇線12，其中該些串列15係電性連接至對應之選擇線12。再者，三維半導體元件更包括複數條導線18(例如位元線BLs) 位於選擇線12上方，且該些導線18係相互平行並垂直於選擇線12。複數個記憶胞(cells)係分別由該些串列15、該些選擇線12和該些導線18定義，且這些記憶胞係排列為複數列(rows)及複數行(columns)以形成記憶體陣列。再者，複數個串列接觸(string contacts)17係垂直於記憶體層11和選擇線12，且每串列接觸17之設置係對應於記憶胞之每串列15，其中串列接觸17係電性連接至對應的選擇線12和對應的導線18。三維半導體元件還包括其它元件，例如選擇線12是指上方選擇線(upper select lines，upper SG)，而記憶體層11下方更有下方選擇線(lower select lines，lower SG) 13的形成。

【0015】

實施例中，堆疊包括複數個次堆疊(sub-stacks)形成於基板10上，且該些次堆疊與階梯區域Rs之N個梯級對應設置以分別形成接觸區域(contact regions)(Rc)。實施例之三維半導體元件更包括複數個連接器(connectors)，分別位於對應的接觸區域(Rc)，且該些連接器係向下延伸連接至多層結構下方之一底層(bottom layer)。以下係以兩種態樣之底部接觸的三維半導體元件為例作說明，但本揭露並不僅限於此。

【0016】

以下實施例係參照所附圖式敘述本揭露之相關結構與製程，然本揭露並不僅限於此。實施例中相同或類似之元件係以相同或類似的標號標示。需注意的是，本揭露並非顯示出所有可能的實施例。未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
＜第一實施例＞

【0017】

請參照第1圖和第2A～2D圖。第2A圖係為本揭露第一實施例之一三維半導體元件的部分結構之上視圖。第2B圖為沿著第2A圖之剖面線2B-2B所繪示之三維半導體元件之剖面示意圖。第2C圖為沿著第2A圖之剖面線2C-2C所繪示之三維半導體元件之剖面示意圖。第2D圖為沿著第2A圖之剖面線2D-2D所繪示之三維半導體元件之剖面示意圖。再者，第2A圖呈現三維半導體元件的一xy平面，第2B圖和第2C圖呈現三維半導體元件的xz平面，和第2D圖呈現三維半導體元件的一yz平面。

【0018】

實施例中，堆疊所包括的複數個次堆疊(sub-stacks)係形成於基板10上，且該些次堆疊與階梯區域Rs之N個梯級對應設置，以分別形成接觸區域(contact regions)，例如第2A圖和第2B圖所示之接觸區域Rc1、Rc2、Rc3和Rc4。在第一實施例中，三維半導體元件更包括複數個連接器(connectors)，例如多層結構連接器(multilayered connectors)231、232、233和234分別位於對應的接觸區域Rc1、Rc2、Rc3和Rc4。根據第一實施例，該些連接器係為底部連接器(bottom connectors)例如241、242、243和244分別形成於對應的接觸區域，且底部連接器向下延伸連接至多層結構(i.e.交錯設置的主動層213與絕緣層211)下方之一底層101，如第2B圖所示。

【0019】

如第2C圖所示，多層結構連接器(multilayered connectors)例如231、232、233和234係分別形成於對應的接觸區域Rc1、Rc2、Rc3和Rc4，並分別連接各次堆疊之主動層213的降落區域。例如，多層結構連接器231連結接觸區域Rc1中第四梯級(階梯區域)之主動層213的降落區域。類似的，多層結構連接器232連結接觸區域Rc2中第三梯級(階梯區域)之主動層213的降落區域，多層結構連接器233連結接觸區域Rc3中第二梯級(階梯區域)之主動層213的降落區域，以及多層結構連接器234連結接觸區域Rc4中第一梯級(階梯區域)之主動層213的降落區域。

【0020】

請參照第2A圖和第2D圖。第一實施例中，各個多層結構連接器如231、232、233和234係分別以頂部導體(top conductor)如251、252、253和254電性連接於對應之底部連接器如241、242、243和244。如第2A圖所示，相鄰設置的多層結構連接器231和底部連接器241係以一頂部導體251電性連接。類似的，相鄰設置的多層結構連接器232和底部連接器242係以一頂部導體252電性連接，相鄰設置的多層結構連接器233和底部連接器243係以一頂部導體253電性連接，相鄰設置的多層結構連接器234和底部連接器244係以一頂部導體254電性連接。頂部導體251、252、253和254係彼此相間隔。

【0021】

第一實施例中，多層結構連接器(例如231、232、233和234)和底部連接器(例如241、242、243和244)係相互平行地延伸，而頂部導體(例如251、252、253和254)之一延伸方向例如沿著y-方向，係實質上垂直於底部連接器(例如241、242、243和244)之一延伸方向例如沿著z-方向，如第2B至2D圖所示。

【0022】

再者，相鄰設置的多層結構連接器和底部連接器係以絕緣物例如介電層21和22間隔開來，如第2D圖所示。介電層21和22可以是包括相同或不同材料，本揭露對此並不多作限制。一實施例中，相鄰設置的多層結構連接器和底部連接器(如第2D圖所示之多層結構連接器231和底部連接器241)係具有小於5µm之一間距D。然於實際應用之三維半導體元件中，間距D亦可為其他數值，並不僅限於此例示之數值。

【0023】

再者，介電層22包圍底部連接器(例如241、242、243和244)和覆蓋多層結構。一實施例中，圍繞底部連接器(如第2D圖所示之底部連接器241)之介電層22的一部分係具有小於或等於1µm之厚度S。然於實際應用之三維半導體元件中，厚度S亦可為其他數值，並不僅限於此例示之數值。

【0024】

再者，如第2D圖所示，頂部導體(例如251、252、253和254)形成於介電層21和22上並連接多層結構連接器(例如231、232、233和234)和底部連接器(例如241、242、243和244)的頂表面。換言之，根據第一實施例，用來連接多層結構連接器和底部連接器的頂部導體(例如251、252、253和254)，係藉由介電層21和22而與多層結構之主動層213分隔和絕緣。

【0025】

根據實施例之三維半導體元件，所建構之底部連接器(例如241、242、243和244)可電性連接至多層結構下方之相應線路。相應線路的例子包括區域選擇器如TFTs，和對於週邊區域在陣列區域下方之三維半導體元件可進行電性連接的元件，以及對於需要內部陣列之階梯接觸的三維半導體元件可進行電性連接的元件等等。因此，實施例之底部接觸，其與多層結構連接器(連結至各次堆疊之主動層的降落區域)耦接，對於追求高電子性能和特性的三維半導體元件係可提供更多可能的變化和發展。

【0026】

以下係提出其中一種可應用之製造第一實施例之具底部接觸的三維半導體元件之方法。第3A圖至第14D圖繪示第一實施例之具底部接觸的三維半導體元件之一種製造方法。請同時參照第1圖關於實施例之三維半導體元件的相關元件。

【0027】

首先，提供一基板10，其上具有包括多層結構(multi-layers)之一堆疊，多層結構包括交錯疊置的主動層213與絕緣層211於基板10上，堆疊包括複數個次堆疊形成於基板10上，且次堆疊與基板10的階梯區域Rs之N個梯級對應以分別形成接觸區域(例如Rc1、Rc2、Rc3、Rc4)，其中N為大於或等於1的整數。如第3A圖和第3B圖所示，一介電層21形成於階梯區域Rs上，並沿著梯級定義出一溝槽區域(trench area)Tc。請參照第3A圖，係為實施例之三維半導體元件的部分結構之上視圖(xy平面)，顯示介電層21和在接觸區域Rc1- Rc4之N個梯級處的主動層213。第3B圖為沿著第3A圖之剖面線3B-3B所繪示之三維半導體元件之剖面示意圖(xz平面)。第3C圖為沿著第3A圖之剖面線3C-3C所繪示之三維半導體元件之剖面示意圖(xz平面)。

【0028】

之後，例如利用三層結構製程(tri-layer process，一種三層結構之遮罩包括ODL/SHB/PR)，移除溝槽區域Tc中的多層結構。實施例中，蝕刻一對膜層(即N個梯級之其中一個梯級的一層主動層213和一層絕緣層211)之後，再以蝕刻進行遮罩的微調製程(trim-etch process)。請參照第4A-4B圖至第11A-11B圖。第4A圖至第11B圖係繪示實施例三維半導體元件之移除溝槽區域Tc的多層結構之蝕刻-微調製程示意圖。其中，標記為B的圖示，例如第4B、5B、6B、7B、…11B圖係繪示沿標記為A的圖示中剖面線B-B(例如分別為4B-4B、5B-5B、…11B-11B)的剖面圖。再者，由於介電層21的高度一般遠大於溝槽區域Tc的寬度，因而在此示例之製程中係假設介電層21沿著y-方向的蝕刻-微調可以被忽略。

【0029】

如第4A圖和第4B圖所示，形成三層結構之遮罩TL1(例如ODL/SHB/PR)，且對應接觸區域Rc1的溝槽區域Tc。如第5A圖和第5B圖所示，以遮罩TL1進行接觸區域Rc1的第一層對(即N個梯級中第一個梯級的一主動層213和一絕緣層211，N=4)之蝕刻，蝕刻後位於接觸區域Rc1的溝槽區域Tc係暴露出第二層對(即N個梯級中第二個梯級的一主動層213和一絕緣層211，N=4)的主動層213。之後，微調三層結構之遮罩TL1，以形成三層結構之遮罩TL2，接觸區域Rc1和Rc2之溝槽區域Tc中第二個梯級的主動層213係暴露出來，如第6A圖和第6B圖所示。

【0030】

接著，如第7A圖和第7B圖所示，以遮罩TL2進行接觸區域Rc1和Rc2的第二層對(即N個梯級中第二個梯級的一主動層213和一絕緣層211，N=4)之蝕刻，蝕刻後位於接觸區域Rc1和Rc2的溝槽區域Tc係暴露出第三層對(即N個梯級中第三個梯級的一主動層213和一絕緣層211，N=4)的主動層213。之後，微調三層結構之遮罩TL2，以形成三層結構之遮罩TL3，接觸區域Rc1、Rc2和Rc3之溝槽區域Tc中第三個梯級的主動層213係暴露出來，如第8A圖和第8B圖所示。

【0031】

接著，如第9A圖和第9B圖所示，以遮罩TL3進行接觸區域Rc1、Rc2和Rc3的第三層對(即N個梯級中第三個梯級的一主動層213和一絕緣層211，N=4)之蝕刻，蝕刻後位於接觸區域Rc1、Rc2和Rc3的溝槽區域Tc係暴露出第四層對(即N個梯級中第四個梯級的一主動層213和一絕緣層211，N=4)的主動層213。之後，微調三層結構之遮罩TL3，以形成三層結構之遮罩TL4，係暴露出接觸區域Rc1、Rc2、Rc3和Rc4之溝槽區域Tc中第四個梯級的主動層213，如第10A圖和第10B圖所示。接著，如第11A圖和第11B圖所示，以遮罩TL4進行接觸區域Rc1、Rc2、Rc3和Rc4的第四層對之蝕刻，使溝槽區域Tc中的包括交替之主動層213和絕緣層211的多層結構完全被移除。

【0032】

在所有的蝕刻-微調製程完成後，係沈積一絕緣物並填滿溝槽區域Tc，之後再以平坦化製程例如化學機械研磨(CMP)以平坦化絕緣物之上表面，而形成如第12A圖至第12D圖所示之介電層22。第12A圖係為實施例之三維半導體元件的部分結構之上視圖(xy平面)，顯示位於接觸區域Rc1- Rc4的介電層22。第12B圖為沿著第12A圖之剖面線12B-12B所繪示之三維半導體元件之剖面示意圖(xz平面)。第12C圖為沿著第12A圖之剖面線12C-12C所繪示之三維半導體元件之剖面示意圖(xz平面)。第12D圖為沿著第12A圖之剖面線12D-12D所繪示之三維半導體元件之剖面示意圖(yz平面)。

【0033】

在形成介電層22之後，係進行接觸孔製程以同時形成多層結構連接器(例如231、232、233和234)和底部連接器(例如241、242、243和244)，如第13A圖至第13D圖所示。根據第13B圖和第13D圖，形成於各接觸區域(例如Rc1、Rc2、Rc3、Rc4)的底部連接器(例如241、242、243和244)係向下延伸連接至多層結構(i.e.交錯設置的主動層213與絕緣層211)下方之一底層101。形成於各接觸區域(例如Rc1、Rc2、Rc3、Rc4)的多層結構連接器(例如231、232、233和234)則連接各次堆疊之主動層213的降落區域，如第13C圖所示。再者，相鄰之多層結構連接器(如231/232/233/234)和底部連接器(如241/242/243/244)係以介電層21和22分隔開來，如第13D圖所示。介電層21和22可以是相同或不同材料所製。

【0034】

在接觸孔製程完成後，係沈積一導電材料(如金屬) 和進行圖案化步驟，以形成頂部導體(例如251、252、253和254)，因而完成相鄰之多層結構連接器(如231/232/233/234)和底部連接器(如241/242/243/244)的頂部連接，如第14A圖至第14D圖所示。第一實施例中，各多層結構連接器例如231、232、233和234係分別藉由頂部導體251、252、253和254而電性連接至底部連接器如241、242、243和244，如第14D圖所示。相關元件之結構細節係如前所述，在此不再重複贅述。
＜第二實施例＞

【0035】

第15圖係為本揭露第二實施例之一三維半導體元件之剖面示意圖。根據實施例，分別形成接觸區域的連接器係向下延伸連接至多層結構下方之一底層101，其中各連接器係與連接各次堆疊之主動層的降落區域之多層結構連接器電性連接。在第二實施例中，係以階梯接觸連結至底部為例作說明，其中形成的連接器(連接至多層結構下方之一底層101)和多層結構連接器係為一整體件(integral piece)。

【0036】

如第15圖所示，連接器，例如31、32、33或34，各包括一第一導電部例如314、324、334或344向下延伸連接至多層結構下方之底層101，和一第二導電部例如315、325、335或345連接第一導電部。第二導電部例如315、325、335和345係電性連接對應的次堆疊之主動層213(分別位於第一、第二、第三和第四梯級)的降落區域。第15圖中，第一導電部如314、324、334和344以及第二導電部如315、325、335和345係分別形成四個整體件(integral pieces)。

【0037】

根據第二實施例，連接器(如31/32/33/34)之第二導電部(如315/325/335/345)係直接接觸對應之次堆疊之主動層213的降落區域。再者，第一導電部(如314/324/334/344)係以一介電層Ld與多層結構的該些主動層213相隔開，如第15圖所示。

【0038】

一實施例中，第一導電部(如314/324/334/344)之一延伸方向(即沿著z-direction)實質上垂直於第二導電部(如315/325/335/345)之一延伸方向(即沿著x-direction)。一實施例中，第一導電部(如314/324/334/344)係穿過多層結構和連接多層結構下方之一導體(如位於底層101之線路)。

【0039】

以下係提出其中一種可應用之製造第二實施例之具底部接觸的三維半導體元件之方法。第16圖至第25圖繪示第二實施例之具底部接觸的三維半導體元件之一種製造方法。請同時參照第1圖關於實施例之三維半導體元件的相關元件。再者，關於提供之基板10其上具有包括多層結構之一堆疊，以及堆疊包括形成於基板10上的複數個次堆疊，其並與基板10的階梯區域Rs之N個梯級對應以分別形成接觸區域(如Rc1至Rc4)等相關元件之內容，係已詳細敘述於第一實施例，其細節在此不再重複。請同時參酌第3A圖和第3B圖。第16圖至第25圖例如是與沿著第3A圖之剖面線3B-3B之剖面角度相關。第16圖至第25圖所繪示之製造步驟係於沿著如第3A、3B圖所示之梯級而定義出的溝槽區域Tc進行。

【0040】

請參照第16圖和第17圖，其繪示根據第二實施例之製造方法的第一圖案化程序。如第16圖所示，係形成一圖案化光阻PR-1(或是圖案化硬質遮罩)，其同時具有兩個孔洞對應於第二梯級和第四梯級之主動層213。之後，蝕刻一對膜層(即N個梯級之其中一個梯級的一層主動層213和一層絕緣層211)，如第17圖所示，之後進行光阻移除(PR-strip)步驟。如第17圖所示，溝槽區域Tc處，位於接觸區域Rc2的第二層對(即N個梯級中第二個梯級的一主動層213和一絕緣層211，N=4)以及位於接觸區域Rc4的第四層對(即N個梯級中第四個梯級的一主動層213和一絕緣層211，N=4)，係根據圖案化光阻PR-1而同時被蝕刻。第17圖中，係形成一第四底部接觸孔344h。

【0041】

請參照第18圖和第19圖，其繪示根據第二實施例之製造方法的第二圖案化程序。如第18圖所示，係形成一圖案化光阻PR-2(或是圖案化硬質遮罩)，其同時具有兩個孔洞對應於第二梯級之主動層213。之後，蝕刻兩對膜層(即N個梯級之兩個梯級的兩層主動層213和兩層絕緣層211)，如第19圖所示，之後進行光阻移除(PR-strip)步驟。如第19圖所示，溝槽區域Tc處，位於接觸區域Rc2的三個層對以及位於接觸區域Rc3的兩個層對被移除。第19圖中，係形成一第二底部接觸孔324h和一第三底部接觸孔334h。

【0042】

請參照第20圖和第21圖，其繪示根據第二實施例之製造方法的第三圖案化程序。如第20圖所示，係形成一圖案化光阻PR-3(或是圖案化硬質遮罩)，其具有一個孔洞對應於第一梯級之主動層213。然後，蝕刻四對膜層，如第21圖所示，之後進行光阻移除步驟。如第21圖所示，溝槽區域Tc處，位於接觸區域Rc1的四個層對被移除。第21圖中，係形成一第一底部接觸孔314h。至此，四個底部接觸孔(即314h、324h、334h和344h)已經形成。

【0043】

在四個底部接觸孔形成和移除光阻後，係沈積一介電物(沈積方式例如是以形成底部接觸孔之襯裡的形態)並進行蝕刻以形成介電層Ld，如第22圖所示。第22圖中，頂部導電層(即頂部主動層231)係裸露出來，有利於後續製程中的電性連接。

【0044】

之後，沈積一導體Lc，如淡化鈦/鎢(TiN/W)或摻雜矽，並填充第一至第四底部接觸孔314h-334h，如第23圖所示。然後，如第24圖所示，形成一圖案化光阻PR-4(或是圖案化硬質遮罩)；之後進行等向性蝕刻(isotropic etch)，以移除未被圖案化光阻PR-4遮住之導體連結部分。移除圖案化光阻PR-4後，則形成第二實施例之結構，如第25圖所示(同第15圖之結構)。在第25圖(/第15圖)中，各連接器(31/32/33/34)包括一第一導電部(314/324/334/344)向下延伸連接至多層結構下方之底層101，和一第二導電部(315/325/335/345)連接第一導電部並接觸對應的次堆疊之主動層213的降落區域。

【0045】

根據上述實施例所揭露之內容，係提出一種具底部接觸之三維半導體元件，可藉由設置鄰近的多層結構連接器和底部連接器且兩者各一係以一頂部導體電性連接(第一實施例)，或者是形成具有階梯接觸部和底部接觸部的連接器(第二實施例)而實現實施例。實施例之底部接觸可廣泛應用於許多具不同型態的三維半導體元件，例如垂直通道式(vertical-channel，VC)和垂直閘極式(vertical-gate，VG)之三維半導體元件，多層結構的膜層可以是金屬(金屬閘極)、半導體(多晶矽閘極或位元線)。本揭露對於實施例之三維半導體元件的應用型態並沒有特別限制。而上述元件之記憶胞陣列和階梯區域之結構僅為敘述之用，本揭露並不僅限制於上述之結構。因此，相關領域之技藝者可知，上述實施例所提出之構造和設計皆可根據應用之實際需求而做適當修飾和調整。根據上述實施例所提出之三維半導體元件，可以應用結構範圍更廣的實施例之底部接觸結構，對於追求高電子性能和特性的三維半導體元件，可以提供更廣範圍的變化和發展，對於追求小尺寸、易製作、或是更穩定的電子特性的三維半導體元件而言，無異提供了更多的結構可能性。再者，實施例之三維半導體元件採用非耗時亦非昂貴之製程，在製作上仍適合量產。

【0046】

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

101‧‧‧底層

21、22‧‧‧介電層

211‧‧‧絕緣層

213‧‧‧主動層

241、242、243、244‧‧‧底部連接器

251、252、253、254‧‧‧頂部導體

Rs‧‧‧階梯區域

Rc1、Rc2、Rc3、Rc4‧‧‧接觸區域

Claims

【第1項】

一種三維半導體元件，包括：
一基板，具有包括N個梯級(N steps)的一階梯區域(staircase region)，其中N為大於或等於1的整數；
一堆疊，具有多層結構(multi-layers)疊置於該基板，且該多層結構包括主動層與絕緣層交錯於該基板上，該堆疊包括複數個次堆疊(sub-stacks)形成於該基板上，該些次堆疊與該階梯區域之該N個梯級對應設置以分別形成接觸區域(contact regions)；和
複數個連接器(connectors)，分別位於對應的該些接觸區域，且該些連接器係向下延伸連接至該多層結構下方之一底層(bottom layer)。
【第2項】

如申請專利範圍第1項所述之三維半導體元件，其中該些連接器各電性連接至多層結構連接器(multilayered connectors)，該些多層結構連接器係分別連接各該次堆疊之該些主動層的降落區域(landing areas)。
【第3項】

如申請專利範圍第1項所述之三維半導體元件，其中該些連接器係為底部連接器(bottom connectors)向下延伸連接至該多層結構下方之該底層(bottom layer)，該元件更包括：
複數個多層結構連接器(multilayered connectors)，分別形成於對應的該些接觸區域，該些多層結構連接器係分別連接各該次堆疊之該些主動層的降落區域。
【第4項】

如申請專利範圍第3項所述之三維半導體元件，其中各該多層結構連接器係電性連接至相應的各該底部連接器。
【第5項】

如申請專利範圍第4項所述之三維半導體元件，其中相鄰設置的該多層結構連接器和該底部連接器係以一頂部導體(top conductor)電性連接。
【第6項】

如申請專利範圍第5項所述之三維半導體元件，其中該些多層結構連接器和該些底部連接器係相互平行地延伸，該些頂部導體之一延伸方向實質上垂直於該些底部連接器之一延伸方向。
【第7項】

如申請專利範圍第5項所述之三維半導體元件，其中相鄰設置的該多層結構連接器和該底部連接器係以一介電層(a dielectric layer)間隔開來。
【第8項】

如申請專利範圍第7項所述之三維半導體元件，其中該介電層包圍該底部連接器和覆蓋於該多層結構上，該頂部導體形成於該介電層上並連接該多層結構連接器和該底部連接器的頂表面。
【第9項】

如申請專利範圍第2項所述之三維半導體元件，其中各該連接器包括：
一第一導電部，向下延伸連接至該多層結構下方之該底層；和
一第二導電部，連接該第一導電部，該第二導電部電性連接對應的該次堆疊之該主動層的該降落區域。
【第10項】

如申請專利範圍第9項所述之三維半導體元件，其中該第一導電部係以一介電層與該多層結構的該些主動層相隔開。
【第11項】

如申請專利範圍第9項所述之三維半導體元件，其中該第一導電部之一延伸方向實質上垂直於該第二導電部之一延伸方向。
【第12項】

如申請專利範圍第9項所述之三維半導體元件，其中該連接器之該第二導電部係直接接觸對應之該次堆疊之該主動層的該降落區域。
【第13項】

如申請專利範圍第1項所述之三維半導體元件，其中至少該些連接器之一係電性連接至該多層結構下方之一線路。
【第14項】

一種三維半導體元件之製造方法，包括：
提供一基板，該基板具有包括N個梯級的一階梯區域，其中N為大於或等於1的整數；
形成具有多層結構(multi-layers)之一堆疊於該基板上，且該多層結構包括主動層與絕緣層交錯，該堆疊包括複數個次堆疊形成於該基板上，該些次堆疊與該階梯區域之該N個梯級對應設置以分別形成接觸區域(contact regions)；和
形成複數個連接器(connectors)分別位於對應的該些接觸區域，且該些連接器係向下延伸連接至該多層結構下方之一底層(bottom layer)。
【第15項】

如申請專利範圍第14項所述之製造方法，其中該些連接器各電性連接至多層結構連接器(multilayered connectors)，該些多層結構連接器係分別連接各該次堆疊之該些主動層的降落區域(landing areas)。
【第16項】

如申請專利範圍第14項所述之製造方法，更包括電性連接至少該些連接器之一至該多層結構下方之一導體。
【第17項】

如申請專利範圍第14項所述之製造方法，其中該些連接器係為底部連接器(bottom connectors)向下延伸連接至該多層結構下方之該底層(bottom layer)，該方法更包括：
形成複數個多層結構連接器(multilayered connectors)分別於對應的該些接觸區域，該些多層結構連接器係分別連接各該次堆疊之該些主動層的降落區域，
其中各該多層結構連接器係電性連接至相應的各該底部連接器。
【第18項】

如申請專利範圍第17項所述之製造方法，其中相鄰設置的該多層結構連接器和該底部連接器係以一介電層(a dielectric layer)間隔開來，以及以一頂部導體(top conductor)電性連接。
【第19項】

如申請專利範圍第14項所述之製造方法，在形成該些連接器之步驟中，各該連接器包括：
一第一導電部，向下延伸連接至該多層結構下方之該底層；和
一第二導電部，連接該第一導電部，該第二導電部電性連接對應的該次堆疊之該主動層的該降落區域；
其中該第一導電部之一延伸方向實質上垂直於該第二導電部之一延伸方向。
【第20項】

如申請專利範圍第19項所述之製造方法，更包括：
形成一介電層，使該第一導電部與該多層結構的該些主動層分隔開，
其中該連接器之該第二導電部係形成於該第一導電部上方，第二導電部並直接接觸對應之該次堆疊之該主動層的該降落區域。