TWI567948B

TWI567948B - 三維堆疊半導體結構及其製造方法

Info

Publication number: TWI567948B
Application number: TW103134838A
Authority: TW
Inventors: 賴二琨
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-10-07
Filing date: 2014-10-07
Publication date: 2017-01-21
Also published as: TW201614807A

Description

三維堆疊半導體結構及其製造方法

本發明是有關於一種三維堆疊半導體結構及其製造方法，且特別是有關於一種以自對準(self-aligned)製程製作之三維堆疊半導體結構及其製法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，目前的三維堆疊記憶體結構仍有一些問題需要被解決。

第1A圖~第1C圖繪示一種三維堆疊半導體結構之傳統製法。其中係以一三維垂直閘極(VG)反及閘記憶體陣列結構作說明。傳統的三維堆疊半導體結構係包括複數個多層柱體(multi-layered pillars)11M彼此相距地形成於一基板10上，且各多層柱體11M係包括複數層絕緣層(如一頂部絕緣層111T、一底部絕緣層111B和在頂部絕緣層111T和底部絕緣層111B之間的多個絕緣層111)和複數層導電層121交替堆疊而成。在傳統製法中，導體(如多晶矽)的上半部係經過兩次蝕刻製程，即多晶矽-接點(PLC)製程和多晶矽-對準(PLA)製程。如第1A圖所示，係以PLC製程形成圖案化導體171和多個孔洞171a，其中孔洞171a暴露出基板10之上表面。之後，進行PLA製程。如第1B圖所示，覆蓋第1A圖之結構並在上方形成光罩182以對圖案化導體171進行圖案化步驟。如第1C圖所示，第1A圖之圖案化導體171被蝕刻後形成多個導電體19，其中各導電體19(沿著y-方向垂直於基板10)包括一下部19a和一上部19b，其中導電體19之下部19a係位於相鄰多層柱體11M的電荷補捉層(垂直通道)16之間，而導電體19之上部19b連接下部19a並沿著x-方向延伸以做為一字元線。

根據傳統製法，導電體19之上部19b(頂部的多晶矽導體)是經過兩次蝕刻而製得。傳統製法中的PLA製程並非自對準(self-aligned)製程。多晶矽導體仍留在結構已達到字元線連接，且PLA製程由於不是自對準製程而具有窄製程窗口。由於傳統製法進行了兩次蝕刻製程(PLC製程+PLA製程)，在製得結構上可能會發生字元線連接不良的問題。傳統製法中，係使用非自對準串列選擇線裁切(Non-self-aligned SSL cut)以形成SSL島，因此SSL島可能會有不良的廓形。再者，傳統製法中，導電體19之上部19b和下部19a係以相同材料製成，無法滿足不同特性的字元線(上部19b)和閘極(下部19a)的需求。

本發明係有關於一種三維堆疊半導體結構及使用自對準製程之製造方法。實施例之三維堆疊半導體結構的相關元件係具有自對準之構形，亦可降低字元線之阻值，以及使結構具有穩定的電子特性。

根據一實施例，係提出一種三維堆疊半導體結構，包括複數個多層柱體(multi-layered pillars)形成於一基板上且該些多層柱體彼此相距，複數個第一導體(first conductor)形成於相鄰之多層柱體之間，複數個電荷捕捉層(charging-trapping layers)形成於基板上和多層柱體之側壁處以隔開第一導體和多層柱體，和一第二導體(second conductor)形成於第一導體和電荷捕捉層上。實施例中，多層柱體其中之一係包括複數層絕緣層(insulating layers)和複數層導電層(conductive layers)交替堆疊而成。第一導體之上表面係高於多層柱體之上表面，以分別於多層柱體上方形成複數個容置槽溝(receiving trenches)。再者，形成於第一導體和電荷捕捉層上之第二導體係填滿多層柱體上方的容置槽溝。

根據實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成複數個多層柱體於一基板上，且該些多層柱體彼此相距，多層柱體其中之一係包括複數層絕緣層和複數層導電層交替堆疊而成；形成複數個電荷捕捉層於基板上和多層柱體之側壁處；形成複數個第一導體於相鄰之多層柱體之間，且電荷捕捉層隔開第一導體和多層柱體，其中第一導體之上表面係高於多層柱體之上表面，以分別於多層柱體上方形成複數個容置槽溝；和形成一第二導體於第一導體和電荷捕捉層上，且第二導體係填滿多層柱體上方的容置槽溝。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20‧‧‧基板

11M、21M‧‧‧多層柱體

111T、211T‧‧‧頂部絕緣層

211T-a‧‧‧頂部絕緣層的上表面

111、211‧‧‧絕緣層

111B、211B‧‧‧底部絕緣層

121、221‧‧‧導電層

16、26‧‧‧電荷補捉層

26a‧‧‧電荷補捉層之上表面

171‧‧‧圖案化導體

171a‧‧‧孔洞

182‧‧‧光罩

19‧‧‧導電體

19a‧‧‧導電體之下部

19b‧‧‧導電體之上部

21H‧‧‧第一絕緣體

21H-a‧‧‧第一絕緣體之上表面

25‧‧‧導電條

25I‧‧‧第一導體

25a‧‧‧第一導體之上表面

27‧‧‧空孔

28‧‧‧絕緣島

30‧‧‧絕緣罩

30’、30”‧‧‧圖案化絕緣罩

33‧‧‧容置槽溝

40’‧‧‧圖案化光阻

401、402‧‧‧開口

312、61‧‧‧第二絕緣體

52‧‧‧第二導體

63‧‧‧介電層

55、65‧‧‧SSL接點

A1‧‧‧第一區域

A2‧‧‧第二區域

As‧‧‧條狀區域

Ar‧‧‧凹陷區域

第1A圖~第1C圖繪示一種三維堆疊半導體結構之傳統製法。

第2A~10A圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。

第2B~7B圖和第10B圖係分別為沿著第2A~7A圖和第10A圖之剖面線AA的剖面圖。

第4C~7C圖和第10C圖係分別為沿著第4A~7A圖和第10A 圖之剖面線BB的剖面圖。

第8B圖、第9B圖和第10D圖係分別為沿著第8A圖、第9A圖和第10A圖之剖面線CC的剖面圖。

第11圖係繪示實施例之一種指狀位元線佈局之三維堆疊半導體結構的上視圖。

第12A圖係繪示實施例之一種獨立雙閘極(IDG)佈局之三維堆疊半導體結構之上視圖。

第12B圖為沿著第12A圖之剖面線DD的剖面圖。

本揭露係提出一三維堆疊半導體結構及其製造方法。實施例之三維堆疊半導體結構可以用字元線镶嵌製程(damascene WL process)進行製作，其使用自對準製程形成字元線。根據實施例之揭露，閘極和字元線可以用不同材料形成，而使閘極材料具適當的功函數(如高功函數)，而字元線的材料係具有低阻值。再者，可由位元線隔離(BL isolation)方式進行自對準雙閘極串列選擇線製程(self-aligned double gate SSL process)。據此，實施例之三維堆疊半導體結構具有優點例如相關元素有自對準之構型、字元線具低阻值、以及穩定的電子特性。再者，實施例之三維堆疊半導體結構可透過簡單、且不耗時也不昂貴的程序進行製作。

以下係提出實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構及其製造方法。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程細節和材料選擇等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。再者，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構和製程加以變化與修飾，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

第2A~10A圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。第2A~10A圖係繪示實施例之三維堆疊半導體結構之上視圖。再者，第2B~7B圖和第10B圖係分別為沿著第2A~7A圖和第10A圖之剖面線AA的剖面圖。第4C~7C圖和第10C圖係分別為沿著第4A~7A圖和第10A圖之剖面線BB的剖面圖。第8B圖、第9B圖和第10D圖係分別為沿著第8A圖、第9A圖和第10A圖之剖面線CC的剖面圖。在例示之實施例中，剖面線AA的位置係對應於一字元線區域(word line region)，剖面線BB的位置係對應兩字元線之間的區域，剖面線CC的位置係對應於一串列選擇線區域(SSL region)。

如第2A圖和第2B圖所示，複數個多層柱體(multi-layered pillars)21M形成於一基板20上，且多層柱體21M彼此相距，這些多層柱體21M其中之一係包括複數層絕緣層 (insulating layers)(如一頂部絕緣層211T、一底部絕緣層211B和在頂部絕緣層211T和底部絕緣層211B之間的多個絕緣層211)和複數層導電層(conductive layers)(如多晶矽層)221交替堆疊而成。係於各多層柱體21M的頂部絕緣層211T上形成一第一絕緣體(例如硬質遮罩層)21H。一實施例中，第一絕緣體21H之材料例如是氮化矽(SiN)。來自多層柱體21M(如氧化層和多晶矽交替之堆疊)的壓縮應力(compressive stress)可以受具有伸張應力(tensile stress)的氮化矽層所補償，且以氮化矽層做為第一絕緣體21H(即位元線之硬質遮罩層)可避免位元線在製程中經常出現的容易彎曲和/或倒塌的問題。

如第3A圖和第3B圖所示，形成電荷捕捉層(charging-trapping layers)26於基板20上和多層柱體21M之側壁處。一實施例中，一電荷捕捉膜層(如ONO或ONONO膜層)係沉積以覆蓋基板20和第一絕緣體21H。在形成電荷捕捉膜層之後，係沉積一導電層(如多晶矽、或P+多晶矽、或其他具有高功函數之材料)於第一絕緣體21H上，且導電層填充該些多層柱體21M之間的空間。之後，例如以化學機械研磨(chemical mechanical polishing，CMP)方式或其他適合之製程對導電層進行平坦化，以暴露出第一絕緣體21H之上表面21H-a和形成複數導電條(conductive strips)25於相鄰之多層柱體21M之間。因此，第一絕緣體21H之上表面21H-a係未被電荷捕捉層26覆蓋，如第3A圖和第3B圖所示。

如第4A圖、第4B圖和第4C圖所示，係形成多個空孔27以穿過導電條25，其中該些空孔27係彼此相距。一實施例中，多層柱體21M係沿著y-方向而垂直於基板20，而空孔27的位置係可在xz-平面上排列成一矩陣形式，如第4A圖所示。第4A圖中，一實施例所示之一半導體結構，其三個字元線區域(WLs)、一串列選擇線區域(SSL region，包括SSL島)和一閘極選擇線區域(GSL region)係沿著x-方向延伸。

如第5A圖、第5B圖和第5C圖所示，係填充絕緣材料(例如氧化物)於空孔27處以形成絕緣島(insulating islands)28。因此，如第3A圖所示之各個導電條25係以多個絕緣島28分隔成多個第一導體25I。第5A圖中，在第一方向(如x-方向)排列的第一導體25I係位於相鄰的多層柱體21M之間，而在第三方向(如z-方向)排列的第一導體25I彼此之間則以絕緣島28和電荷捕捉層26隔開。一實施例中，如第5A圖之自上視角度所繪示，第一導體25I之位置係稍微偏移於絕緣島28之邊界，而在第三方向(如z-方向)排列之多層柱體21M側壁上之電荷捕捉層26係位於相鄰的絕緣島28之間。

如第6A圖、第6B圖和第6C圖所示，形成一絕緣罩(insulation blanket)30以覆蓋第一導體25I、絕緣島28、電荷補捉層26和第一絕緣體21H。一實施例中，絕緣罩30和第一絕緣體21H可以是由相同材料所製得，例如氮化矽。

如第7A圖、第7B圖和第7C圖所示，在基板20(包括第一區域A1和第二區域A2)之第一區域A1(如陣列區域)處移除部分的絕緣罩30，以形成具複數個條狀區域(stripe areas)As之一圖案化絕緣罩(patterned insulation blanket)30’，該些條狀區域As係沿第一方向(如x-方向)延伸。其中，該些條狀區域As係彼此相距。在使用相同材料製得的絕緣罩30和第一絕緣體21H之實施例中，對應條狀區域As的第一絕緣體21H部分係同時被移除(而暴露出下方之多層柱體21M的頂部絕緣層211T)。如第7A圖所示之一實施例，各條狀區域As係暴露出第一導體25I之上表面25a、多層柱體21M之頂部絕緣層211T、和電荷補捉層26之上表面26a，而分別於第一區域A1中的多層柱體21M上方形成容置槽溝(receiving trenches)33。

圖案化絕緣罩30’對應串列選擇線區域(SSL region)處可再圖案化(例如藉由圖案化光阻40’)，以在第二區域A2中定義出複數個凹陷區域(recessed regions)Ar。一實施例中，第二區域A2係為SSL區域。如第8A圖和第8B圖所示，一圖案化光阻40’係形成於圖案化絕緣罩30’上方，且圖案化光阻40’在第二區域A2處係具有多個開口(如401和402)。一實施例中，開口401和402係沿著第一方向(如x-方向)排列，且相鄰之凹陷區域Ar係以圖案化絕緣罩30’(即第二絕緣體312)和置於圖案化絕緣罩30’上方的圖案化光阻40’相隔開來。之後，移除圖案化光阻40’，如第9A圖和第9B圖所示。

在第8B圖和第9B圖中，相鄰之凹陷區域Ar係以第二絕緣體312彼此相隔。一實施例中，各凹陷區域Ar包括位於對應多層柱體21M上的一容置槽溝33上方之區域，以及相應多層柱體21M的兩相鄰第一導體25I上方之區域。因此，各凹陷區域Ar暴露出兩第一導體25I之上表面25a，鄰近相應多層柱體21M的電荷捕捉層26之上表面26a，以及相應多層柱體21M的頂部絕緣層211，如第9B圖所示。雖然第8A、8B、9A和9B圖繪示一第二絕緣體312疊置於第一絕緣體21H上，實施例之結構可在每隔一個多層柱體21M就形成一個第二絕緣體312(即另一組第二絕緣體312疊置於第一絕緣體21H和一凹陷區域Ar可重複地接續第8B圖和第9B圖右側出現)。再者，一實施例中，第二絕緣體312(絕緣罩30/圖案化絕緣罩30’、30”)和第一絕緣體21H可以相同材料製得(例如氮化矽)，但與多層柱體21M之絕緣層211、頂部絕緣層211T和底部絕緣層211B(如氧化物)的材料不同。

之後，沈積另一導電層以填充如第9A圖和第9B圖所示之空間，之後再進行平坦化步驟(如採用CMP或其他適當製程)以形成第二導體52。如第10A~10D圖所示，一第二導體52形成於第一導體25I和電荷捕捉層26上方，以填滿第一區域A1之多層柱體21M上方的容置槽溝33而形成字元線WL，和填滿第二區域A2之凹陷區域Ar而形成串列選擇部(SSL portions)。一實施例中，兩相鄰串列選擇部(即凹陷區域Ar處的第二導體52)係以第二絕緣體312電性隔離，如第10D圖所示。根據一實施例之製造方法，填充第二導體52於第二區域A2之凹陷區域Ar的步驟以及填充第二導體52於第一區域A1之多層柱體21M上容置槽溝33的步驟，可以同時進行。

如第10A~10C圖亦繪示本發明一實施例之三維堆疊半導體結構之一陣列區域(array region)之示意圖。而第10D圖則繪示本發明一實施例之三維堆疊半導體結構之一串列選擇線區域(SSL region)之示意圖。如第10A~10D圖所示，多層柱體21M係在第一方向(如x-方向)上彼此相距，並沿著第二方向(如y-方向)堆疊於基板20上，且多層柱體21M沿著第三方向(如z-方向)延伸。其中第一方向垂直於第二和第三方向，第二方向垂直於第三方向。

根據實施例，在第一區域A1(例如陣列區域)中，三維堆疊半導體結構包括複數個多層柱體21M彼此相距地形成於基板20上，複數個第一導體25I(例如做為VG NAND之閘極)形成於相鄰之多層柱體21M之間，複數個電荷補捉層26(如U型電荷補捉層)形成於基板20上和多層柱體21M之側壁處以隔開第一導體25I和多層柱體21M，以及第二導體52(沿著x-方向延伸作為字元線)形成於第一導體25I和電荷補捉層26上，且第二導體52填滿多層柱體21M上方的容置槽溝33。如第10B圖所示，第一導體25I之上表面25a係高於多層柱體21M之上表面，以分別於多層柱體21M上方形成容置槽溝33。換言之，多層柱體21M之上表面(或多層柱體21M之頂部絕緣層211T的上表面211T-a) 係低於電荷補捉層26之上表面26a。一實施例中，電荷補捉層26之上表面26a係實質上齊平於第一導體25I之上表面25a。

如第10A和10B圖所示，各多層柱體21M係以電荷補捉層26而與相鄰的第一導體25I隔開(各第一導體25I係以一U型電荷補捉層26與鄰近之多層柱體21M隔開)。根據實施例，第一導體25I和第二導體52可由不同導電材料製成。例如，第一導體25I可由具高功函數之一導電材料製成，例如P+多晶矽或適合應用所需之其他材料。而第二導體52可由具低阻值之一導電材料製成，例如金屬。

因此，實施例之三維堆疊半導體結構可由字元線镶嵌製程(damascene WL process)進行製作，其使用自對準製程形成字元線。再者，閘極和字元線可以用兩種不同材料形成，其中閘極的材料具有適當的功函數(如高功函數)，而字元線的材料則具有低阻值，進而提升三維堆疊半導體結構之電子特性。

根據實施例，三維堆疊半導體結構在第二區域A2(如串列選擇線區域)的構形可以根據實際應用之半導體結構態樣而調整與變化。第8A~10A圖和第11圖係繪示實施例之一種指狀位元線佈局(finger BL layout)之三維堆疊半導體結構的上視圖。第11圖中(有SSL接點55)，形成一位元線切孔後，係以氧化物填滿以密封該位元線切孔以形成指狀位元線佈局。

第12A圖係繪示實施例之一種獨立雙閘極(independent double-gated，IDG)佈局之三維堆疊半導體結構之上視圖。第12B圖為沿著第12A圖之剖面線DD的剖面圖。IDG佈局也稱為反及閘串列佈局(NAND string layout)。具IDG佈局之三維堆疊半導體結構不需要串列選擇線裁切製程(SSL cut process)但需要額外蝕刻製程(即SSL接點製程)以形成SSL接點65。其中一種可實施製程係說明如下。如第12B所示，在SSL區域之多層柱體21M上方的兩相鄰的容置槽溝33係分別填充有一第一絕緣體(做為硬質遮罩層HM)21H，以及形成一第二絕緣體(如氮化矽)61於SSL區域裡位於多層柱體21M之間的第一導體25I上方，且第二絕緣體61並位於多層柱體21M上的第一絕緣體21H上方。再者，一介電層(如金屬層間介電層(IMD)或層間介電層(ILD))63形成於第二絕緣體61上，以及複數個SSL接點(SSL contacts)65穿過介電層63、第二絕緣體61和第一絕緣體21H。其中，SSL區域裡的各SSL接點65係連接第一導體25I之一，並接觸對應之多層柱體21M之一頂部絕緣層211T的一部分。藉由佈植無邊界接點製程，SSL接點65(源極接點)會停在位元線的SiN硬質遮罩上(即第一絕緣體21H)或位元線的頂部氧化物(即第12B圖所示之頂部絕緣層211T)。由於SSL接點65(源極接點)沒有停在位元線上，可擴大重合疊對之製程窗口(over-lay window)。

根據實施例，位元線之SiN硬質遮罩(即第一絕緣體21H)具有多項優點，例如可做為，具有伸張應力之一伸張層(tensile film)以補償多層柱體21M之氧化層-多晶矽交替堆疊所形成的壓縮層(compressive film)，以避免位元線在製程中彎曲或倒塌；在進行多晶矽CMP製程時可做為多晶矽之硬質遮罩；在PLA和SSL裁切蝕刻以連接字元線和串列選擇線做為雙閘極時可提供溝槽。再者，由於SiN比起氧化物(例如絕緣層211/211T/211B和絕緣島28之材料)和多晶矽(例如第一導體25I之材料)具有更高選擇比，因此在未對準之情況，如實施例所示之位元線SiN硬質遮罩係提供了更大的重合疊對之製程窗口。

根據上述，實施例之結構係具有許多優點。對島狀的串列選擇線(island SSL)而言，位元線如隔離層般而形成自對準SSL，SSL連接以形成指狀位元線佈局之雙閘極係可利用SSL裁切(SSL cutting)完成。再者，對IDG位元線佈局之應用，可進行無邊界源極接點(borderless SC contact)製程。對指狀位元線佈局之應用，指狀位元線可利用裁切位元線完成。再者，實施例之三維堆疊半導體結構可以用鑲嵌字元線製程進行製作，其利用自對準製程而形成字元線。實施例中，閘極和字元線也可以用兩種不同材料形成，其中閘極的材料具有適當的功函數(如高功函數)，而字元線的材料則具有低阻值。因此，實施例之三維堆疊半導體結構具有許多優點例如：相關元素有自對準之構型、字元線具低阻值、以及穩定的電子特性。再者，實施例之三維堆疊半導體結構可透過簡單且不需使用耗時和昂貴的程序來製作，十分適合量產。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧基板

21M‧‧‧多層柱體

211T‧‧‧頂部絕緣層

211T-a‧‧‧頂部絕緣層的上表面

211‧‧‧絕緣層

211B‧‧‧底部絕緣層

221‧‧‧導電層

26‧‧‧電荷補捉層

26a‧‧‧電荷補捉層之上表面

25I‧‧‧第一導體

25a‧‧‧第一導體之上表面

52‧‧‧第二導體

Claims

一種三維堆疊半導體結構，包括：複數個多層柱體(multi-layered pillars)形成於一基板上，且該些多層柱體彼此相距，該些多層柱體其中之一係包括複數層絕緣層(insulating layers)和複數層導電層(conductive layers)交替堆疊而成；複數個第一導體(first conductor)形成於相鄰之該些多層柱體之間，且該些第一導體之上表面係高於該些多層柱體之上表面，以分別於該些多層柱體上方形成複數個容置槽溝(receiving trenches)；複數個電荷捕捉層(charging-trapping layers)形成於該基板上和該些多層柱體之側壁處，以隔開該些第一導體和該些多層柱體；一第二導體(second conductor)形成於該些第一導體和該些電荷捕捉層上，且該第二導體係填滿該些多層柱體上方的該些容置槽溝，其中該第二導體係沿一第一方向延伸以做為該三維堆疊半導體結構之一第一區域之一字元線；一第二區域，其中在該第二區域之該些多層柱體上方的兩相鄰之該些容置槽溝係填充有一第一絕緣體(first insulator)；一第二絕緣體(second insulator)，形成於該第二區域裡位於該些多層柱體之間的該些第一導體上方，該第二絕緣體並位於該些多層柱體上的該第一絕緣體上方；一介電層(dielectric layer)形成於該第二絕緣體上；和複數個串列選擇接點(SSL contacts)，係穿過該介電層、該第二絕緣體和該第一絕緣體，其中該第二區域裡的各該些串列選擇接點係連接該些第一導體之一，並接觸對應之該多層柱體之一頂部絕緣層(top insulating layer)的部分之上表面。
如申請專利範圍第1項所述之三維堆疊半導體結構，其中該些多層柱體之該些上表面係低於該些電荷捕捉層之上表面。
如申請專利範圍第1項所述之三維堆疊半導體結構，其中該些第一導體和該第二導體係包括不同導電材料。
如申請專利範圍第1項所述之三維堆疊半導體結構，其中在該第二區域之該些多層柱體上方的兩相鄰之該些容置槽溝係填充有該第二導體。
如申請專利範圍第4項所述之三維堆疊半導體結構，其中該第二區域包括複數個串列選擇部(SSL portions)，兩相鄰之該些串列選擇部係以該第二絕緣體(second insulator)電性隔絕，且該第二絕緣體形成於該第一絕緣體上方。
一種三維堆疊半導體結構之製造方法，包括：形成複數個多層柱體(multi-layered pillars)於一基板上，且該些多層柱體彼此相距，該些多層柱體其中之一係包括複數層絕緣層(insulating layers)和複數層導電層(conductive layers)交替堆疊而成；形成複數個電荷捕捉層(charging-trapping layers)於該基板上和該些多層柱體之側壁處；形成複數個第一導體(first conductor)於相鄰之該些多層柱體之間，且該些電荷捕捉層隔開該些第一導體和該些多層柱體，其中該些第一導體之上表面係高於該些多層柱體之上表面，以分別於該些多層柱體上方形成複數個容置槽溝(receiving trenches)；形成一第二導體(second conductor)於該些第一導體和該些電荷捕捉層上，且該第二導體係填滿該些多層柱體上方的該些容置槽溝，其中該第二導體係沿一第一方向延伸以做為該三維堆疊半導體結構之一第一區域之一字元線；形成一第二區域，其中在該第二區域之該些多層柱體上方的兩相鄰之該些容置槽溝係填充有一第一絕緣體(first insulator)；形成一第二絕緣體(second insulator)於該第二區域裡位於該些多層柱體之間的該些第一導體上方，該第二絕緣體並位於該些多層柱體上的該第一絕緣體上方；形成一介電層(dielectric layer)於該第二絕緣體上；和形成複數個串列選擇接點(SSL contacts)穿過該介電層、該第二絕緣體和該第一絕緣體，其中該第二區域裡的各該些串列選擇接點係連接該些第一導體之一，並接觸對應之該多層柱體之一頂部絕緣層(top insulating layer)的部分之上表面。
如申請專利範圍第6項所述之製造方法，其中該些第一導體和該第二導體係以不同導電材料製成。