TWI642123B

TWI642123B - 多層結構與其製造方法及對應其之接觸結構

Info

Publication number: TWI642123B
Application number: TW105142833A
Authority: TW
Inventors: 陳士弘
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-12-22
Filing date: 2016-12-22
Publication date: 2018-11-21
Also published as: TW201824411A

Abstract

在此提供一種多層結構之製造方法。所述方法包括下列步驟。首先，形成一堆疊於一基板上，此一堆疊係由交替的多個導電層和多個絕緣層所構成，且此堆疊包括一多層區及鄰接於多層區的一接觸區。接著，形成多個第一開口於接觸區中。之後，形成一導電連接結構於堆疊上及第一開口之中。此後，圖案化堆疊。在圖案化堆疊的過程中，導電連接結構連續性延伸於接觸區上及第一開口中，使導電層維持電性連接。

Description

多層結構與其製造方法及對應其之接觸結構

本揭露係有關於一種多層結構，其製造方法及對應其之接觸結構。本揭露更特別是有關於一種在此多層結構之一堆疊上及多個第一開口之中形成一導電連接結構的製造方法。

近來，對於製造多層結構之需求已逐漸增加，多層結構例如是由導電層及介電層所形成的結構，可應用於記憶體元件、電容器等等。

然而，在多層結構的製造過程中，蝕刻製程可能導致電荷的累積並產生電位差，一但電位差超過臨界值可能發生放電並造成介電質的損壞，亦即是易於產生電弧現象(arcing)。即使介電質沒有受到嚴重的損壞，所產生的電位差可能影響蝕刻製程的進行，並使得多層結構的形成受到不良的影響。

因此，改善多層結構之製造方法並提供性能優異、高可靠度的多層結構係相當重要的。

在本揭露中，提供一種多層結構與其製造方法，以解決至少一部分上述問題。

根據一實施例，一多層結構之製造方法包括下列步驟。在此提供一種多層結構之製造方法。所述方法包括下列步驟。首先，形成一堆疊於一基板上，此一堆疊係由交替的多個導電層和多個絕緣層所構成，且此堆疊包括一多層區及鄰接於多層區的一接觸區。接著，形成多個第一開口於接觸區中。之後，形成一導電連接結構於堆疊上及第一開口之中。此後，圖案化堆疊。在圖案化堆疊的過程中，導電連接結構連續性延伸於接觸區上及第一開口中，使導電層維持電性連接。

根據一實施例，提供一種多層結構。多層結構包括一基板，位於基板上之一堆疊，以及多個導電連接結構。堆疊係由交替的多個導電層和多個絕緣層所構成，其中基板包括對應於堆疊的一堆疊區以及鄰接於堆疊區的一延伸區。導電連接結構位於延伸區中，其中導電連接結構是由基板之一頂面垂直延伸於基板中，且導電連接結構具有不同的深度。

根據一實施例，提供一種用以與位於一基板上的一導電層電性連接的接觸結構。接觸結構包括一本體部及一頭部。本體部具有一底部，與導電層電性接觸，其中本體部具有一內層及一外層，外層環繞內層。頭部由本體部的一頂面橫向向外延伸，其中頭部具有內層及外層。本體部的內層直接接觸於頭部的內層，頭部之內層的一側表面是直接連接於本體部之外層的一側表面。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、30‧‧‧多層結構

100、200‧‧‧基板

110a、182Ta、200a、210a‧‧‧頂面

110、210‧‧‧堆疊

103、103’、107、107’、113、113’、115、115’、119、119’、123、123’、203、207、213、215、219、223‧‧‧導電層

101、101’、105、105’、109、109’、113、113’、117、117’、121、121’、125、125’、201、205、209、213、217、221、225‧‧‧絕緣層

127、227‧‧‧絕緣材料

130‧‧‧第一蝕刻製程

132‧‧‧第一開口

142、142’、242、242’‧‧‧導電連接結構

144、146‧‧‧光阻層

150‧‧‧第二蝕刻製程

152‧‧‧第二開口

162‧‧‧第三開口

160‧‧‧第三蝕刻製程

172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”‧‧‧接觸結構

182B、182B’、182B”‧‧‧底部

182T‧‧‧本體部

182H‧‧‧頭部

228‧‧‧凹槽

282‧‧‧虛線方框

1821‧‧‧內層

1822‧‧‧外層

1821a、1822a‧‧‧側表面

A、A’、B、B’‧‧‧剖面線端點

Ac、Ac’、Ac”‧‧‧接觸區

Ae‧‧‧延伸區

Am‧‧‧多層區

As‧‧‧堆疊區

c1、c2、c3、c4、c5、c6‧‧‧著陸區

Ss、Ss’‧‧‧第一階梯式結構

Se‧‧‧第二階梯式結構

第1A、2A、3A、4A、5A、6A、及7A圖繪示根據本揭露之一實施例之多層結構之製造方法的上視圖。

第1B、2B、3B、4B、4C、5B、5C、6B、7B、及7C圖繪示根據本揭露之一實施例之多層結構之製造方法的剖面圖。

第8A圖繪示根據本發明之一實施例之多層結構的上視圖。

第8B圖繪示根據本發明之一實施例之多層結構的剖面圖。

第9至13圖繪示根據本發明之另一實施例之多層結構的製造方法的剖面圖。

第14圖繪示根據本發明之一實施例之接觸結構的剖面圖。

第15圖繪示根據本發明之一實施例之接觸結構的剖面圖。

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

第1A至7C圖繪示根據本揭露之一實施例之多層結構10之製造方法。第1A、2A、3A、4A、5A、6A、及7A圖繪示根據本揭露之一實施例之多層結構10之製造方法的上視圖(繪示x軸及y軸所形成的平面)。第1B、2B、3B、4B、4C、5B、5C、6B、7B、及7C圖繪示根據本揭露之一實施例之多層結構之製造方法的剖面圖(繪示y軸及z軸所形成的平面)。x軸、y軸及z軸係彼此垂直。

第1B圖為第1A圖沿著剖面線A-A’的剖面圖。第2B圖為第2A圖沿著剖面線A-A’的剖面圖。第3B圖為第3A圖沿著剖面線A-A’的剖面圖。第4B圖為第4A圖沿著剖面線A-A’的剖面圖。第4C圖為第4A圖沿著剖面線B-B’之連線的剖面圖。第5B圖為第5A圖沿著剖面線A-A’的剖面圖。第5C圖為第5A圖沿著剖面線B-B’的剖面圖。第6B圖為第6A圖沿著剖面線A-A’的剖面圖。第7B圖為第7A圖沿著剖面線A-A’的剖面圖。第7C圖為第7A圖沿著剖面線B-B’的剖面圖。

請參照第1A及1B圖，提供一基板100。可形成一堆疊110於基板100上，此一堆疊110係由交替的多個絕緣層101、105、109、113、117、121、125及多個導電層103、107、111、115、119、123所構成。在一實施例中，堆疊110之頂層及底層為絕緣層101、125。堆疊110包括一多層區Am及鄰接於多層區Am的一接觸區Ac。

基板100可以是一矽基板。絕緣層101、105、109、113、117、121、125可由氧化物(例如是二氧化矽(SiO₂))所形成。在一實施例中，導電層103、107、111、115、119、123可由導電性半導體材料所形成，例如是用硼(boron)進行摻雜之P型摻雜之多晶矽。在一實施例中，導電層103、107、111、115、119、123可由金屬所形成，例如是鎢(W)及氮化鈦(TiN)。

請參照第2A及2B圖，圖案化接觸區Ac中的導電層103、107、111、115、119、123，以形成一第一階梯式結構Ss，並填充絕緣材料127於此階梯式結構Ss上。接著，穿過絕緣材料127，形成多個第一開口132於接觸區Ac中。第一開口132彼此之間具有不同的深度，第一開口132的深度是對應於第一階梯式結構Ss的導電層103、107、111、115、119、123。例如，對應於導電層103之第一開口132的深度是大於對應於導電層107之第一開口132的深度。第一開口132由堆疊110的頂面110a垂直延伸至導電層103、107、111、115、119、123上，穿過絕緣材料127，以暴露導電層103、107、111、115、119、123上的著陸區c1、c2、c3、c4、c5、c6。

絕緣材料127可與絕緣層101、105、109、113、117、121、125之材料相同。第一開口132可藉由一第一蝕刻製程130所形成。

請參照第3A及3B圖，形成一導電連接結構142於堆疊110上及第一開口132之中。亦即，導電連接結構142覆蓋整個堆疊110的頂面110a，並填充於第一開口132之中，以從頂面110a垂直延伸至著陸區c1、c2、c3、c4、c5、c6。

在一實施例中，導電連接結構142可由導電性半導體材料所形成，例如是用硼進行摻雜之P型摻雜之多晶矽。在一實施例中，導電連接結構142可由金屬所形成，金屬例如是鎢(W) 及氮化鈦(TiN)。導電連接結構142的材料可與導電層103、107、111、115、119、123的材料相同。

請參照第4A、4B及4C圖(第4C圖為第4A圖沿著剖面線B-B’的剖面圖)，形成一光阻層144於導電連接結構142上。接著，圖案化堆疊110，特別是對多層區Am進行圖案化。選擇性地，圖案化堆疊110的過程可包括多個蝕刻製程，本實施例中示例性繪示2個對於多層區Am的蝕刻製程(亦即是第4C圖中的第二蝕刻製程150及第5C圖中的第三蝕刻製程160)，然本發明不以此為限。

在第4C圖中，圖案化堆疊110可包括藉由一第二蝕刻製程150於多層區Am形成的多個第二開口152。亦即，第二蝕刻製程150移除部分的導電層115、119、123及絕緣層113、117、121、125，並暴露部分的導電層111之頂面，以形成第二開口152。

在一實施例中，第二蝕刻製程150可包括乾蝕刻，例如是一電漿蝕刻製程。

在一實施例中，光阻層144是作為堆疊110及導電連接結構142的遮罩。亦即，在圖案化堆疊110的過程中，被光阻層144所覆蓋之堆疊110及導電連接結構142可受到保護而不會被移除。在第4A及4B圖中，位於接觸區Ac之光阻層144是一連續性結構。亦即，位於接觸區Ac上的導電連接結構142完全被光阻層144所覆蓋。因此，在圖案化堆疊110的過程中，位於接觸區Ac的導電連接結構142完全受到光阻層144的保護，使得導電連接結構142仍連續性延伸於接觸區Ac上及第一開口 132中。

在第二蝕刻製程150的期間，導電層103、107、111、115、119、123可能累積許多電荷，並產生電位差。若在圖案化堆疊110的過程中，位於接觸區Ac的導電連接結構142仍連續性延伸於接觸區Ac上及第一開口132中，導電連接結構142可電性連接於接觸區Ac中的導電層103、107、111、115、119、123，如此使得導電層103、107、111、115、119、123全部電性連接在一起(亦即是形成短路)(較佳地，係將這些導電層接地，以將這些導電層上的電荷排除)，便能夠有效地避免這些導體之間有電位差產生，以防止電弧效應，以避免導電層或絕緣層因電荷放電而被破壞，而造成元件之缺陷(defect)。也可以避免在乾蝕刻的過程中，因為電荷累積在絕緣層上產生電場而影響到原有的電漿的移動方向，而可有效地避免因電漿移動方向改變所導致的蝕刻圖案之失真(distortion)。如此，更可以增加產品的產量。

請參照第5A、5B及5C圖，圖案化堆疊110(例如是多層區Am)可包括藉由一第三蝕刻製程160於第二開口152中形成多個第三開口162。亦即，第三蝕刻製程160進一步移除部分的導電層103、107、111及絕緣層101、105、109，並暴露部分的絕緣層101之頂面，以形成第三開口162。

如同上述，在第三蝕刻製程160的期間，位於接觸區Ac的導電連接結構142仍連續性延伸於接觸區Ac上及第一開口132中，並使得導電層103、107、111、115、119、123全部電性連接在一起(亦即是形成短路)，如此能夠降低電位差，亦能夠防止電弧效應的產生。換言之，在圖案化堆疊110的過程中，不論是在第二蝕刻製程150或第三蝕刻製程160期間，導電連接結構142皆連續性延伸於接觸區Ac上及第一開口132中，使導電層103、107、111、115、119、123維持電性連接。此後，移除光阻層144。在第5C圖中，位於多層區Am上的導電連接結構142是被圖案化為導電連接結構142’。

請參照第6A及6B圖，在圖案化堆疊110(例如是多層區Am)之後，形成光阻層146於導電連接結構142之上。此後，圖案化接觸區Ac中的導電連接結構142以形成的多個接觸結構172、174、176、178、180、182。在一實施例中，接觸結構172、174、176、178、180、182是彼此分開。

請參照第7A、7B及7C圖，移除光阻層146。在第7B圖中，位於接觸區Ac中的導電連接結構142是被圖案化為多個接觸結構172、174、176、178、180、182。在第7C圖中，在圖案化堆疊110(例如是多層區Am中的堆疊110)之後，位於多層區Am中的導電連接結構142是被圖案化為多個剩餘的導電連接結構142’，剩餘的導電連接結構142’與接觸結構172、174、176、178、180、182具有相同的材料。

在本實施例中，可形成記憶體層184於剩餘的導電連接結構142’上以及第三開口162的側壁上。接著，可在記憶體層184之上形成一半導體，以形成一通道層186。導電層103、107、111、115、119、123可作為此一多層結構10中的字元線、接地選擇線或串列選擇線。第7A、7B及7C圖的多層結構10可作為一三維反及記憶體(3D NAND memory)。導電連接結構142與導電層103、107、111、115、119、123可包括相同的材料，例如是重摻雜的多晶矽(heavily doped polysilicon)。

第8A及8B圖繪示根據本揭露之一實施例之多層結構20。第8B圖繪示第8A圖之沿著剖面線A-A’的剖面圖(繪示y軸及z軸所形成的平面)。第8A及8B圖之多層結構20的製造方法是類似於第1A至6B圖所示的多層結構10的製造方法，其不同之處在於圖案化堆疊110’的過程較為簡化(例如是蝕刻製程的次數較少)，且接觸區Ac’中的接觸結構之間可電性連接。

請參照第8A及8B圖，接觸結構172’、176’、180’是彼此電性連接，接觸結構174’、178’、182’是彼此電性連接。多層區Am’可具有一平面區域。在本實施例中，第8A及8B圖的多層結構20是作為一電容，導電層103’、107’、111’、115’、119’、123’及接觸結構172’、174’、176’、178’、180’、182’的材料可以是鎢(W)或氮化鈦(TiN)。亦即，導電層107’、115’及123’與接觸結構172’、176’、180’是彼此電性連接形成一電極。導電層103’、111’及119’與接觸結構174’、178’、182’是彼此電性連接形成一電極。在一實施例中，此電容可應用於2.5維積體電路(2.5D IC)中，放置於矽載板(Silicon interposer)上。

第9至13圖繪示根據本發明之另一實施例之多層結構30的製造方法的剖面圖(繪示y軸及z軸所形成的平面)。第9至13圖之多層結構30的製造方法是類似於第1A至6B圖所示的多層結構10的製造方法，其不同之處在於進一步在基板中形成導電連接結構。

請參照第9圖，基板200包括對應於堆疊210(繪示於第10圖中)的一堆疊區As以及鄰接於堆疊區As的一延伸區 Ae。在本實施例中，一凹槽228形成於基板200中，使得堆疊區As之高度係小於延伸區Ae之高度。然本發明並不以此為限，在其他實施例中，基板可以不具有凹槽。

請參照第10圖，在凹槽228中形成堆疊210，堆疊210係由交替的多個導電層203、207、211、215、219、223和多個絕緣層201、205、209、213、217、221、225所構成。在一實施例中，堆疊210的頂面210a係對齊於基板200的頂面200a。堆疊210之製造方法係類似於上述第1A至6B圖之堆疊110的製造方法。此處，堆疊210對應於堆疊110之第1A圖之剖面線A-A’的剖面圖。亦即，第10圖之堆疊210對應於第1B圖之堆疊110的y軸與z軸所形成的平面。在本實施例中，堆疊區As包括多層區及鄰接於多層區的接觸區Ac”，在第10至13圖中，僅繪示堆疊區As之中的接觸區Ac”，而未繪示多層區。

請參照第11圖，同時圖案化接觸區Ac”中的導電層203、207、211、215、219、223以及延伸區Ae中的基板200，以分別於接觸區Ac”中及延伸區Ae中形成第一階梯式結構Ss’及一第二階梯式結構Se。亦即，導電層203、207、211、215、219、223在y軸上的長度朝基板200底部遞增，形成6個台階的第一階梯結構Ss’。延伸區Ae中的基板200在y軸上的長度亦朝基板200底部遞增，形成6個台階的第二階梯結構Se。然而，第一階梯結構Ss’與第二階梯結構並不限定於6個台階。

請參照第12圖，形成一導電連接結構242於堆疊區As及延伸區Ae中。亦即，導電連接結構242覆蓋包括多層區(未繪示)及接觸區Ac”的堆疊區As、以及延伸區Ae。並且，在堆疊 210中形成類似於第2B圖所示之第一開口132的多個第一開口(未繪示)時，同時形成複數個外部開口(未繪示)於延伸區Ae中，類似於第一開口132，外部開口亦具有不同的深度。導電連接結構242連續性延伸於接觸區Ac”上、第一開口中、延伸區Ae上及外部開口中。亦即，導電連接結構242是由接觸區Ac連續性延伸至基板200之中。

在圖案化堆疊210的過程中，導電連接結構242仍連續性延伸於接觸區Ac’上、第一開口中、延伸區Ae上及外部開口中，以電性連接導電層203、207、211、215、219、223及基板200，如此不但使得導電連接結構242及導電層203、207、211、215、219、223全部電性連接在一起(亦即是形成短路)，更能電性連接至基板200，將所累積的電荷更能有效地導引至基板200中(亦即是接地)。因此，相較於不具導電連接結構242於基板的實施例而言，能夠更有效地釋放在蝕刻過程中所累積的電荷。

請參照第13圖，圖案化導電連接結構242，在接觸區Ac”中形成多個接觸結構172”、174”、176”、178”、180”、182”，並在延伸區Ae中形成多個導電連接結構242’。其中，接觸結構172”、174”、176”、178”、180”、182”垂直延伸於接觸區Ac”中，一部分的接觸結構172”、174”、176”、178”、180”、182”高於基板200之頂面200a以及堆疊210之頂面210a。導電連接結構242’是由基板200之頂面200a垂直延伸於基板200的延伸區Ae中，且導電連接結構242’具有不同的深度。導電連接結構242’與接觸結構172”、174”、176”、178”、180”、182”具有相同的材料。延伸區中Ae的各個導電連接結構242’的深度可大於1000埃(Angstrom)。接觸結構172”、174”、176”、178”、180”、182”的深度可大於1000埃。導電連接結構242’的深度可與接觸結構172”、174”、176”、178”、180”、182”的深度有所不同。在一實施例中，形成於基板200中的導電連接結構242’可以是一虛設結構(dummy structure)，沒有電性連接於其他裝置或元件。在一實施例中，形成於基板200中的導電連接結構242’可以電性連接於其他裝置或元件。

第14圖繪示根據本發明之一實施例之接觸結構的剖面圖(繪示y軸及z軸所形成的平面)。第15圖繪示根據本發明之一實施例之接觸結構的剖面圖(繪示y軸及z軸所形成的平面)。

第14及15圖繪示第7B、8B圖及第13圖之虛線方框282所示的接觸結構182、182’,182”的局部放大圖。接觸結構172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”可由相同的方法所形成，此處僅舉接觸結構182、182’、182”為例。請參照第6B、7B、8B、14及15圖，接觸結構182、182’、182”是與位於基板100、100’或200上的導電層103、103’、203電性連接。接觸結構182、182’、182”包括一本體部182T及一頭部182H。本體部182T具有一底部182B、182B’、182B”且與導電層103、103’、203電性接觸。頭部182H是由本體部182T的一頂面182Ta橫向向外延伸，亦即是頭部182H的寬度是大於本體部182T的寬度。

請參照第14圖，本體部182T具有一內層1821及一外層1822，外層1822環繞內層1821。頭部182H亦具有內層1821及外層1822。在頭部182H中，外層1822受到內層1811的覆蓋，且外層1822環繞部分的內層1821。本體部182T的內層1821直接接觸於頭部182H的內層1821。亦即，本體部182T的內層1821與頭部182H的內層1821之間並不具有外層1822。

頭部182H之內層1821的一側表面1821a是直接連接於本體部182T之外層1822的一側表面1822a，側表面1821a對齊於側表面1822a。亦即，頭部182H之內層1821的側表面1821a沒有受到外層1822的覆蓋。在後續製程中，若填充絕緣材料(未繪示)於接觸結構之間，頭部182H之內層1821的側表面1821a可直接接觸於絕緣材料。

在一實施例中，內層1821與外層1822具有不同的材料，內層1821包括鎢(W)，外層1822包括氮化鈦(TiN)。

由於本揭露的接觸結構172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”是透過對於導電連接結構142或242直接進行圖案化所形成，相較於傳統的製程方式(例如是形成本體部後進行化學機械拋光(Chemical Mechanical Polishing,CMP)再形成氮化鈦/鋁/氮化鈦(TiN/Al/TiN)之頭部的製程，或者是雙鑲嵌製成(dual damascene process)而言，具有更簡化的製程方法。

請參照第15圖，第15圖與第14圖不同之處在於，內層1821及外層1822包括相同的材料(例如是重摻雜之多晶矽)。在一實施例中，本體部182T及頭部182H是由重摻雜之多晶矽所形成的整體的結構。由於接觸結構172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”是透過一次性填充導電連接結構142或 242所形成，本體部182T及頭部182H之間不具有接合界面。反之，導電層103、107、111、115、119、123、103’、107’、111’、115’、119’、123’、203、207、211、215、219、223與接觸結構172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”並不是同時形成的整體的結構，導電層103、107、111、115、119、123、103’、107’、111’、115’、119’、123’、203、207、211、215、219、223的底部與接觸結構172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”之間可能存在有接合界面(例如是氧化的痕跡)。

根據本發明之實施例，提供一多層結構及其之製造方法。藉由在圖案化堆疊110的過程中，保持接觸區Ac的導電連接結構142連續性延伸於接觸區Ac上及第一開口132中，使得導電連接結構142及導電層103、107、111、115、119、123全部電性連接在一起(亦即是形成短路)(較佳地，係將這些導電層接地，以將這些導電層上的電荷排除)，便能夠有效地避免這些導體之間有電位差產生，以防止電弧效應，以避免導電層或絕緣層因電荷放電而被破壞，而造成元件之缺陷。也可以避免在乾蝕刻的過程中，因為電荷累積在絕緣層上產生電場而影響到原有的電漿的移動方向，而可有效地避免因電漿移動方向改變所導致的蝕刻圖案之失真。如此，更可以增加產品的產量。再者，若進一步在基板200中形成導電連接結構242，在圖案化堆疊210的過程中，保持接觸區Ac”的導電連接結構242連續性延伸於接觸區Ac”上、第一開口中、延伸區Ae上及外部開口中，如此不但使得導電連接結構242及導電層203、207、213、215、219、223全部電性連接在一起(亦即是形成短路)，更能電性連接至基板200，所累積的電荷能夠更有效地導引至基板200中(亦即是接地)。因此，藉由本發明之上述製造方法所形成的多層結構能夠避免蝕刻製程所致的不良影響(例如是電弧效應、蝕刻圖案之失真)，而能形成性能優異且可靠度佳的多層結構。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種多層結構的製造方法，包括：形成一堆疊於一基板上，該堆疊係由交替的複數個導電層和複數個絕緣層所構成，其中該堆疊包括一多層區及鄰接於該多層區的一接觸區；形成複數個第一開口於該接觸區中；形成一導電連接結構於該堆疊上及該些第一開口之中；以及圖案化該堆疊，其中在圖案化該堆疊的過程中，該導電連接結構連續性延伸於該接觸區上及該些第一開口中，使該些導電層維持電性連接。
如申請專利範圍第1項所述之多層結構的製造方法，其中該些第一開口是藉由一第一蝕刻製程所形成，具有不同的深度且垂直延伸至該些導電層上，以暴露複數個著陸區。
如申請專利範圍第2項所述之多層結構的製造方法，其中圖案化該堆疊更包括：藉由一第二蝕刻製程於該多層區形成複數個第二開口；以及藉由一第三蝕刻製程於該些第二開口中形成複數個第三開口，其中在該第二蝕刻製程及該第三蝕刻製程的期間，該導電連接結構係電性連接於該接觸區中的該些導電層。
如申請專利範圍第1項所述之多層結構的製造方法，更包括：在圖案化該堆疊之後，圖案化該接觸區中的該導電連接結構以形成複數個接觸結構。
如申請專利範圍第4項所述之多層結構的製造方法，其中：在圖案化該堆疊之後，形成複數個剩餘的導電連接結構於該多層區上，該些剩餘的導電連接結構與該些接觸結構具有相同的材料。
如申請專利範圍第1項所述之多層結構的製造方法，其中該基板包括對應於該堆疊的一堆疊區以及鄰接於該堆疊區的一延伸區。
如申請專利範圍第6項所述之多層結構的製造方法，其中在圖案化該堆疊的過程中，該導電連接結構連續性延伸於該接觸區上、該些第一開口中、該延伸區上及該基板中，以電性連接該些導電層及該基板。
一種多層結構，包括：一基板；一堆疊，位於該基板上，該堆疊係由交替的複數個導電層和複數個絕緣層所構成，其中該基板包括對應於該堆疊的一堆疊區以及鄰接於該堆疊區的一延伸區；以及複數個導電連接結構，位於該延伸區中，其中該些導電連接結構是由該基板之一頂面垂直延伸於該基板中，且該些導電連接結構具有不同的深度。
如申請專利範圍第8項所述之多層結構，其中位於該延伸區中的各該導電連接結構的深度是大於1000埃(Angstrom)。
一種接觸結構，用以與位於一基板上的一導電層電性連接，包括：一本體部，具有一底部與該導電層電性接觸，其中該本體部具有一內層及一外層，該外層環繞該內層；以及一頭部，由該本體部的一頂面橫向向外延伸，其中該頭部具有該內層及該外層，該本體部的該內層直接接觸於該頭部的該內層，該頭部之該內層的一側表面是直接連接於該頭部之該外層的一側表面，其中該接觸結構的深度是大於1000埃(Angstrom)。