CN108242386B - 多层结构与其制造方法及对应其的接触结构 - Google Patents
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Abstract
一种多层结构的制造方法。所述方法包括下列步骤。首先，形成一叠层于一基板上，此一叠层由交替的多个导电层和多个绝缘层所构成，且此叠层包括一多层区及邻接于多层区的一接触区。接着，形成多个第一开口于接触区中。之后，形成一导电连接结构于叠层上及第一开口之中。此后，图案化叠层。在图案化叠层的过程中，导电连接结构连续性延伸于接触区上及第一开口中，使导电层维持电性连接。
Description
技术领域
本发明涉及一种多层结构，其制造方法及对应其的接触结构。本发明还进一步涉及一种在此多层结构的一叠层上及多个第一开口之中形成一导电连接结构的制造方法。
背景技术
近来，对于制造多层结构的需求已逐渐增加，多层结构例如是由导电层及介电层所形成的结构，可应用于存储器元件、电容器等等。
然而，在多层结构的制造过程中，刻蚀工艺可能导致电荷的累积并产生电位差，一但电位差超过临界值可能发生放电并造成介电质的损坏，也即是易于产生电弧现象(arcing)。即使介电质没有受到严重的损坏，所产生的电位差可能影响刻蚀工艺的进行，并使得多层结构的形成受到不良的影响。
因此，改善多层结构的制造方法并提供性能优异、高可靠度的多层结构相当重要的。
发明内容
在本发明中，提供一种多层结构与其制造方法，以解决至少一部分上述问题。
根据一实施例，一多层结构的制造方法包括下列步骤。在此提供一种多层结构的制造方法。所述方法包括下列步骤。首先，形成一叠层于一基板上，此一叠层由交替的多个导电层和多个绝缘层所构成，且此叠层包括一多层区及邻接于多层区的一接触区。接着，形成多个第一开口于接触区中。之后，形成一导电连接结构于叠层上及第一开口之中。此后，图案化叠层。在图案化叠层的过程中，导电连接结构连续性延伸于接触区上及第一开口中，使导电层维持电性连接。
根据一实施例，提供一种多层结构。多层结构包括一基板，位于基板上的一叠层，以及多个导电连接结构。叠层由交替的多个导电层和多个绝缘层所构成，其中基板包括对应于叠层的一叠层区以及邻接于叠层区的一延伸区。导电连接结构位于延伸区中，其中导电连接结构是由基板的一顶面垂直延伸于基板中，且导电连接结构具有不同的深度。
根据一实施例，提供一种用以与位于一基板上的一导电层电性连接的接触结构。接触结构包括一本体部及一头部。本体部具有一底部，与导电层电性接触，其中本体部具有一内层及一外层，外层环绕内层。头部由本体部的一顶面横向向外延伸，其中头部具有内层及外层。本体部的内层直接接触于头部的内层，头部的内层的一侧表面是直接连接于本体部的外层的一侧表面。
为了对本发明上述及其他方面有更佳了解，下文特列举实施例，并配合所附附图，作详细说明如下。然而，本发明的保护范围当以权利要求书所界定的为准。
附图说明
图1A、2A、3A、4A、5A、6A、及7A绘示根据本发明一实施例的多层结构的制造方法的俯视图。
图1B、2B、3B、4B、4C、5B、5C、6B、7B、及7C绘示根据本发明一实施例的多层结构的制造方法的剖面图。
图8A绘示根据本发明一实施例的多层结构的俯视图。
图8B绘示根据本发明一实施例的多层结构的剖面图。
图9至13绘示根据本发明另一实施例的多层结构的制造方法的剖面图。
图14绘示根据本发明一实施例的接触结构的剖面图。
图15绘示根据本发明一实施例的接触结构的剖面图。
【附图标记说明】
10、20、30：多层结构
100、200：基板
110a、182Ta、200a、210a：顶面
110、210：叠层
103、103’、107、107’、113、113’、115、115’、119、119’、123、123’、203、207、213、215、219、223：导电层
101、101’、105、105’、109、109’、113、113’、117、117’、121、121’、125、125’、201、205、209、213、217、221、225：绝缘层
127、227：绝缘材料
130：第一刻蚀工艺
132：第一开口
142、142’、242、242’：导电连接结构
144、146：光刻胶
150：第二刻蚀工艺
152：第二开口
162：第三开口
160：第三刻蚀工艺
172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”：接触结构
182B：底部
182T：本体部
182H：头部
228：凹槽
282：虚线方框
1821：内层
1822：外层
1821a、1822a：侧表面
A、A’、B、B’：剖面线端点
Ac、Ac’、Ac”：接触区
me：延伸区
Am：多层区
As：叠层区
c1、c2、c3、c4、c5、c6：着陆区
Ss、Ss’：第一阶梯式结构
Se：第二阶梯式结构
具体实施方式
在下文的详细描述中，为了便于解释，提供各种的特定细节以整体理解本发明实施例。然而，应理解的是，一或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化附图，已知的结构及元件以示意图表示。
图1A至7C绘示根据本发明一实施例的多层结构10的制造方法。图1A、2A、3A、4A、5A、6A、及7A绘示根据本发明一实施例的多层结构10的制造方法的俯视图(绘示x轴及y轴所形成的平面)。图1B、2B、3B、4B、4C、5B、5C、6B、7B、及7C绘示根据本发明一实施例的多层结构的制造方法的剖面图(绘示y轴及z轴所形成的平面)。x轴、y轴及z轴彼此垂直。
图1B为图1A沿着剖面线A-A’的剖面图。图2B为图2A沿着剖面线A-A’的剖面图。图3B为图3A沿着剖面线A-A’的剖面图。图4B为图4A沿着剖面线A-A’的剖面图。图4C为图4A沿着剖面线B-B’连线的剖面图。图5B为图5A沿着剖面线A-A’的剖面图。图5C为图5A沿着剖面线B-B’的剖面图。图6B为图6A沿着剖面线A-A’的剖面图。图7B为图7A沿着剖面线A-A’的剖面图。图7C为图7A沿着剖面线B-B’的剖面图。
请参照图1A及1B，提供一基板100。可形成一叠层110于基板100上，此一叠层110由交替的多个绝缘层101、105、109、113、117、121、125及多个导电层103、107、111、115、119、123所构成。在一实施例中，叠层110的顶层及底层为绝缘层101、125。叠层110包括一多层区Am及邻接于多层区Am的一接触区Ac。
基板100可以是一硅基板。绝缘层101、105、109、113、117、121、125可由氧化物(例如是二氧化硅(SiO2))所形成。在一实施例中，导电层103、107、111、115、119、123可由导电性半导体材料所形成，例如是用硼(boron)进行掺杂的P型掺杂的多晶硅。在一实施例中，导电层103、107、111、115、119、123可由金属所形成，例如是钨(W)及氮化钛(TiN)。
请参照图2A及2B，图案化接触区Ac中的导电层103、107、111、115、119、123，以形成一第一阶梯式结构Ss，并填充绝缘材料127于此阶梯式结构Ss上。接着，穿过绝缘材料127，形成多个第一开口132于接触区Ac中。第一开口132彼此之间具有不同的深度，第一开口132的深度是对应于第一阶梯式结构Ss的导电层103、107、111、115、119、123。例如，对应于导电层103的第一开口132的深度是大于对应于导电层107的第一开口132的深度。第一开口132由叠层110的顶面110a垂直延伸至导电层103、107、111、115、119、123上，穿过绝缘材料127，以暴露导电层103、107、111、115、119、123上的着陆区c1、c2、c3、c4、c5、c6。
绝缘材料127可与绝缘层101、105、109、113、117、121、125的材料相同。第一开口132可借由一第一刻蚀工艺130所形成。
请参照图3A及3B，形成一导电连接结构142于叠层110上及第一开口132之中。也即，导电连接结构142覆盖整个叠层110的顶面110a，并填充于第一开口132之中，以从顶面110a垂直延伸至着陆区c1、c2、c3、c4、c5、c6。
在一实施例中，导电连接结构142可由导电性半导体材料所形成，例如是用硼进行掺杂的P型掺杂多晶硅。在一实施例中，导电连接结构142可由金属所形成，金属例如是钨(W)及氮化钛(TiN)。导电连接结构142的材料可与导电层103、107、111、115、119、123的材料相同。
请参照图4A、4B及4C(图4C为图4A沿着剖面线B-B’的剖面图)，形成一光刻胶144于导电连接结构142上。接着，图案化叠层110，特别是对多层区Am进行图案化。选择性地，图案化叠层110的过程可包括多个刻蚀工艺，本实施例中示例性绘示2个对于多层区Am的刻蚀工艺(也即是图4C中的第二刻蚀工艺150及图5C中的第三刻蚀工艺160)，然本发明不以此为限。
在图4C中，图案化叠层110可包括借由一第二刻蚀工艺150于多层区Am形成的多个第二开口152。也即，第二刻蚀工艺150移除部分的导电层115、119、123及绝缘层113、117、121、125，并暴露部分的导电层111的顶面，以形成第二开口152。
在一实施例中，第二刻蚀工艺150可包括干刻蚀，例如是一等离子体刻蚀工艺。
在一实施例中，光刻胶144是作为叠层110及导电连接结构142的屏蔽。也即，在图案化叠层110的过程中，被光刻胶144所覆盖的叠层110及导电连接结构142可受到保护而不会被移除。在第4A及4B图中，位于接触区Ac的光刻胶144是一连续性结构。也即，位于接触区Ac上的导电连接结构142完全被光刻胶144所覆盖。因此，在图案化叠层110的过程中，位于接触区Ac的导电连接结构142完全受到光刻胶144的保护，使得导电连接结构142仍连续性延伸于接触区Ac上及第一开口132中。
在第二刻蚀工艺150的期间，导电层103、107、111、115、119、123可能累积许多电荷，并产生电位差。若在图案化叠层110的过程中，位于接触区Ac的导电连接结构142仍连续性延伸于接触区Ac上及第一开口132中，导电连接结构142可电性连接于接触区Ac中的导电层103、107、111、115、119、123，如此使得导电层103、107、111、115、119、123全部电性连接在一起(也即是形成短路)(较佳地，将这些导电层接地，以将这些导电层上的电荷排除)，便能够有效地避免这些导体之间有电位差产生，以防止电弧效应，以避免导电层或绝缘层因电荷放电而被破坏，而造成元件的缺陷(defect)。也可以避免在干刻蚀的过程中，因为电荷累积在绝缘层上产生电场而影响到原有的电浆的移动方向，而可有效地避免因电浆移动方向改变所导致的刻蚀图案的失真(distortion)。如此，还可以增加产品的产量。
请参照图5A、5B及5C，图案化叠层110(例如是多层区Am)可包括借由一第三刻蚀工艺160于第二开口152中形成多个第三开口162。也即，第三刻蚀工艺160进一步移除部分的导电层103、107、111及绝缘层101、105、109，并暴露部分的绝缘层101的顶面，以形成第三开口162。
如同上述，在第三刻蚀工艺160的期间，位于接触区Ac的导电连接结构142仍连续性延伸于接触区Ac上及第一开口132中，并使得导电层103、107、111、115、119、123全部电性连接在一起(也即是形成短路)，如此能够降低电位差，也能够防止电弧效应的产生。换言之，在图案化叠层110的过程中，不论是在第二刻蚀工艺150或第三刻蚀工艺160期间，导电连接结构142皆连续性延伸于接触区Ac上及第一开口132中，使导电层103、107、111、115、119、123维持电性连接。此后，移除光刻胶144。在图5C中，位于多层区Am上的导电连接结构142是被图案化为导电连接结构142’。
请参照图6A及6B，在图案化叠层110(例如是多层区Am)之后，形成光刻胶146于导电连接结构142之上。此后，图案化接触区Ac中的导电连接结构142以形成的多个接触结构172、174、176、178、180、182。在一实施例中，接触结构172、174、176、178、180、182是彼此分开。
请参照图7A、7B及7C，移除光刻胶146。在图7B中，位于接触区Ac中的导电连接结构142是被图案化为多个接触结构172、174、176、178、180、182。在图7C中，在图案化叠层110(例如是多层区Am中的叠层110)之后，位于多层区Am中的导电连接结构142是被图案化为多个剩余的导电连接结构142’，剩余的导电连接结构142’与接触结构172、174、176、178、180、182具有相同的材料。
在本实施例中，可形成存储器层184于剩余的导电连接结构142’上以及第三开口162的侧壁上。接着，可在存储器层184之上形成一半导体，以形成一通道层186。导电层103、107、111、115、119、123可作为此一多层结构10中的字符线、接地选择线或串行选择线。图7A、7B及7C的多层结构10可作为一三维与非存储器(3D NAND memory)。导电连接结构142与导电层103、107、111、115、119、123可包括相同的材料，例如是重掺杂的多晶硅(heavilydoped polysilicon)。
图8A及8B绘示根据本发明一实施例的多层结构20。图8B绘示图8A沿着剖面线A-A’的剖面图(绘示y轴及z轴所形成的平面)。图8A及8B的多层结构20的制造方法是类似于图1A至6B所示的多层结构10的制造方法，其不同之处在于图案化叠层110’的过程较为简化(例如是刻蚀工艺的次数较少)，且接触区Ac’中的接触结构之间可电性连接。
请参照图8A及8B，接触结构172’、176’、180’是彼此电性连接，接触结构174’、178’、182’是彼此电性连接。多层区Am’可具有一平面区域。在本实施例中，图8A及8B的多层结构20是作为一电容，导电层103’、107’、111’、115’、119’、123’及接触结构172’、174’、176’、178’、180’、182’的材料可以是钨(W)或氮化钛(TiN)。也即，导电层107’、115’及123’与接触结构172’、176’、180’是彼此电性连接形成一电极。导电层103’、111’及119’与接触结构174’、178’、182’是彼此电性连接形成一电极。在一实施例中，此电容可应用于2.5维集成电路(2.5D IC)中，放置于硅载板(Silicon interposer)上。
图9至13绘示根据本发明另一实施例的多层结构30的制造方法的剖面图(绘示y轴及z轴所形成的平面)。图9至13的多层结构30的制造方法是类似于图1A至6B所示的多层结构10的制造方法，其不同之处在于进一步在基板中形成导电连接结构。
请参照图9，基板200包括对应于叠层210(绘示于图10中)的一叠层区As以及邻接于叠层区As的一延伸区Ae。在本实施例中，一凹槽228形成于基板200中，使得叠层区As的高度小于延伸区Ae的高度。然本发明并不以此为限，在其他实施例中，基板可以不具有凹槽。
请参照图10，在凹槽228中形成叠层210，叠层210由交替的多个导电层203、207、211、215、219、223和多个绝缘层201、205、209、213、217、221、225所构成。在一实施例中，叠层210的顶面210a对齐于基板200的顶面200a。叠层210的制造方法类似于上述图1A至6B的叠层110的制造方法。此处，叠层210对应于叠层110的图1A的剖面线A-A’的剖面图。也即，图10的叠层210对应于图1B的叠层110的y轴与z轴所形成的平面。在本实施例中，叠层区As包括多层区及邻接于多层区的接触区Ac”，在图10至13中，仅绘示叠层区As之中的接触区Ac”，而未绘示多层区。
请参照图11，同时图案化接触区Ac”中的导电层203、207、211、215、219、223以及延伸区Ae中的基板200，以分别于接触区Ac”中及延伸区Ae中形成第一阶梯式结构Ss’及一第二阶梯式结构Se。也即，导电层203、207、211、215、219、223在y轴上的长度朝基板200底部递增，形成6个台阶的第一阶梯结构Ss’。延伸区Ae中的基板200在y轴上的长度也朝基板200底部递增，形成6个台阶的第二阶梯结构Se。然而，第一阶梯结构Ss’与第二阶梯结构并不限定于6个台阶。
请参照图12，形成一导电连接结构242于叠层区As及延伸区Ae中。也即，导电连接结构242覆盖包括多层区(未绘示)及接触区Ac”的叠层区As、以及延伸区Ae。并且，在叠层210中形成类似于图2B所示的第一开口132的多个第一开口(未绘示)时，同时形成多个外部开口(未绘示)于延伸区Ae中，类似于第一开口132，外部开口也具有不同的深度。导电连接结构242连续性延伸于接触区Ac”上、第一开口中、延伸区Ae上及外部开口中。也即，导电连接结构242是由接触区Ac连续性延伸至基板200之中。
在图案化叠层210的过程中，导电连接结构242仍连续性延伸于接触区Ac’上、第一开口中、延伸区Ae上及外部开口中，以电性连接导电层203、207、211、215、219、223及基板200，如此不但使得导电连接结构242及导电层203、207、211、215、219、223全部电性连接在一起(也即是形成短路)，还能电性连接至基板200，将所累积的电荷还能有效地导引至基板200中(也即是接地)。因此，相较于不具导电连接结构242于基板的实施例而言，能够更有效地释放在刻蚀过程中所累积的电荷。
请参照图13，图案化导电连接结构242，在接触区Ac”中形成多个接触结构172”、174”、176”、178”、180”、182”，并在延伸区Ae中形成多个导电连接结构242’。其中，接触结构172”、174”、176”、178”、180”、182”垂直延伸于接触区Ac”中，一部分的接触结构172”、174”、176”、178”、180”、182”高于基板200的顶面200a以及叠层210的顶面210a。导电连接结构242’是由基板200的顶面200a垂直延伸于基板200的延伸区Ae中，且导电连接结构242’具有不同的深度。导电连接结构242’与接触结构172”、174”、176”、178”、180”、182”具有相同的材料。延伸区中Ae的各个导电连接结构242’的深度可大于1000埃(Angstrom)。接触结构172”、174”、176”、178”、180”、182”的深度可大于1000埃。导电连接结构242’的深度可与接触结构172”、174”、176”、178”、180”、182”的深度有所不同。在一实施例中，形成于基板200中的导电连接结构242’可以是一虚设结构(dummy structure)，没有电性连接于其他装置或元件。在一实施例中，形成于基板200中的导电连接结构242’可以电性连接于其他装置或元件。
图14绘示根据本发明一实施例的接触结构的剖面图(绘示y轴及z轴所形成的平面)。图15绘示根据本发明一实施例的接触结构的剖面图(绘示y轴及z轴所形成的平面)。
图14及15绘示图7B、8B及图13的虚线方框282所示的接触结构182、182’，182”的局部放大图。接触结构172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”可由相同的方法所形成，此处仅举接触结构182、182’、182”为例。请参照图6B、7B、8B、14及15，接触结构182、182’、182”是与位于基板100、100’或200上的导电层103、103’、203电性连接。接触结构182、182’、182”包括一本体部182T及一头部182H。本体部182T具有一底部182B、182B’、182B”且与导电层103、103’、203电性接触。头部182H是由本体部182T的一顶面182Ta横向向外延伸，也即是头部182H的宽度是大于本体部182T的宽度。
请参照图14，本体部182T具有一内层1821及一外层1822，外层1822环绕内层1821。头部182H也具有内层1821及外层1822。在头部182H中，外层1822受到内层1811的覆盖，且外层1822环绕部分的内层1821。本体部182T的内层1821直接接触于头部182H的内层1821。也即，本体部182T的内层1821与头部182H的内层1821之间并不具有外层1822。
头部182H的内层1821的一侧表面1821a是直接连接于本体部182T的外层1822的一侧表面1822a，侧表面1821a对齐于侧表面1822a。也即，头部182H的内层1821的侧表面1821a没有受到外层1822的覆盖。在后续工艺中，若填充绝缘材料(未绘示)于接触结构之间，头部182H的内层1821的侧表面1821a可直接接触于绝缘材料。
在一实施例中，内层1821与外层1822具有不同的材料，内层1821包括钨(W)，外层1822包括氮化钛(TiN)。
由于本发明的接触结构172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”是透过对于导电连接结构142或242直接进行图案化所形成，相较于传统的工艺方式(例如是形成本体部后进行化学机械抛光(ChemicalMechanical Polishing，CMP)再形成氮化钛/铝/氮化钛(TiN/Al/TiN)的头部的工艺，或者是双镶嵌制成(dual damascene process)而言，具有更简化的工艺方法。
请参照图15，图15与图14不同之处在于，内层1821及外层1822包括相同的材料(例如是重掺杂多晶硅)。在一实施例中，本体部182T及头部182H是由重掺杂多晶硅所形成的整体的结构。由于接触结构172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”是透过一次性填充导电连接结构142或242所形成，本体部182T及头部182H之间不具有接合界面。反之，导电层103、107、111、115、119、123、103’、107’、111’、115’、119’、123’、203、207、211、215、219、223与接触结构172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”并不是同时形成的整体的结构，导电层103、107、111、115、119、123、103’、107’、111’、115’、119’、123’、203、207、211、215、219、223的底部与接触结构172、172’、172”、174、174’、174”、176、176’、176”、178、178’、178”、180、180’、180”、182、182’、182”之间可能存在有接合界面(例如是氧化的痕迹)。
根据本发明实施例，提供一多层结构及其制造方法。借由在图案化叠层110的过程中，保持接触区Ac的导电连接结构142连续性延伸于接触区Ac上及第一开口132中，使得导电连接结构142及导电层103、107、111、115、119、123全部电性连接在一起(也即是形成短路)(较佳地，将这些导电层接地，以将这些导电层上的电荷排除)，便能够有效地避免这些导体之间有电位差产生，以防止电弧效应，以避免导电层或绝缘层因电荷放电而被破坏，而造成元件缺陷。也可以避免在干刻蚀的过程中，因为电荷累积在绝缘层上产生电场而影响到原有的电浆的移动方向，而可有效地避免因电浆移动方向改变所导致的刻蚀图案失真。如此，还可以增加产品的产量。再者，若进一步在基板200中形成导电连接结构242，在图案化叠层210的过程中，保持接触区Ac”的导电连接结构242连续性延伸于接触区Ac”上、第一开口中、延伸区Ae上及外部开口中，如此不但使得导电连接结构242及导电层203、207、213、215、219、223全部电性连接在一起(也即是形成短路)，还能电性连接至基板200，所累积的电荷能够更有效地导引至基板200中(也即是接地)。因此，借由本发明上述制造方法所形成的多层结构能够避免刻蚀工艺所致的不良影响(例如是电弧效应、刻蚀图案失真)，而能形成性能优异且可靠度佳的多层结构。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种多层结构的制造方法，包括：
形成一叠层(110)于一基板(100)上，该叠层由交替的多个导电层(103、107、111、115、119、123)和多个绝缘层(101、105、109、113、117、121、125)所构成，其中该叠层包括一多层区(Am)及邻接于该多层区的一接触区(Ac)；
形成多个第一开口(132)于该接触区中；
形成一导电连接结构(142)于该叠层上及所述第一开口之中；以及
图案化该叠层，其中在图案化该叠层的过程中，该导电连接结构连续性延伸于该接触区上及所述第一开口中，使所述导电层(103、107、111、115、119、123)维持电性连接。
2.如权利要求1所述的多层结构的制造方法，其中所述第一开口是借由一第一刻蚀工艺(130)所形成，具有不同的深度且垂直延伸至所述导电层上，以暴露多个着陆区(c1、c2、c3、c4、c5、c6)。
3.如权利要求2所述的多层结构的制造方法，其中图案化该叠层还包括：
借由一第二刻蚀工艺(150)于该多层区形成多个第二开口(152)；以及
借由一第三刻蚀工艺(160)于所述第二开口中形成多个第三开口(162)，其中在该第二刻蚀工艺及该第三刻蚀工艺的期间，该导电连接结构电性连接于该接触区中的所述导电层。
4.如权利要求1所述的多层结构的制造方法，还包括：
在图案化该叠层之后，图案化该接触区中的该导电连接结构以形成多个接触结构(172、174、176、178、180、182)。
5.如权利要求4所述的多层结构的制造方法，其中：
在图案化该叠层之后，形成多个剩余的导电连接结构于该多层区上，所述剩余的导电连接结构与所述接触结构具有相同的材料。
6.如权利要求1所述的多层结构的制造方法，其中该基板包括对应于该叠层的一叠层区(As)以及邻接于该叠层区的一延伸区(Ae)。
7.如权利要求6所述的多层结构的制造方法，其中在图案化该叠层的过程中，该导电连接结构连续性延伸于该接触区上、所述第一开口中、该延伸区上及该基板中，以电性连接该些导电层及该基板。
8.一种多层结构，包括：
一基板(200)；
一叠层(100)，位于该基板上，该叠层由交替的多个导电层(103、107、113、115、119、123)和多个绝缘层(101、105、109、113、117、121、125)所构成，其中该基板包括对应于该叠层的一叠层区(As)以及邻接于该叠层区的一延伸区(Ae)，该叠层(100)位于该叠层区(As)内；以及
多个导电连接结构(242’)，位于该延伸区中，其中所述导电连接结构是由该基板的一顶面(200a)垂直延伸于该基板中，且所述导电连接结构具有不同的深度。
9.如权利要求8所述的多层结构，其中位于该延伸区中的各该导电连接结构的深度是大于1000埃(Angstrom)。
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