KR20200036980A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

반도체 소자 및 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 소자는 평면적 관점에서, 제1 단부(end portion)를 갖는 제1 배선, 상기 제1 배선과 인접하는 제2 배선 및 상기 제1 배선의 상기 제1 단부와 상기 제2 배선 사이의 에어 갭을 포함한다.

Description

반도체 소자 및 반도체 소자 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 에어 갭들을 포함하는 반도체 소자에 관한 것이다.
반도체 공정이 미세화 및 복잡화됨에 따라, 반도체 소자 내의 좁은 피치화가 진행되고 있다. 이에 따라, 반도체 소자의 기생 캐패시턴스가 증가하여, 반도체 소자의 동작 속도가 느려지는 문제가 발생하고 있다. 이러한 문제점을 해결하기 위하여, 저저항 금속 배선 및 저유전율의 유전체와 같이 반도체 장치의 기생 캐패시턴스를 감소시키려는 다양한 방법들이 제안되고 있다.
발명이 해결하고자 하는 과제는 신뢰도가 향상된 반도체 소자 및 제조 방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는 평면적 관점에서, 제1 단부(end portion)를 갖는 제1 배선, 상기 제1 배선과 인접하는 제2 배선 및 상기 제1 배선의 상기 제1 단부와 상기 제2 배선 사이의 에어 갭을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 제조 방법은, 피처리막을 식각하여 블로킹 개구부들을 형성하는 것, 상기 블로킹 개구부들을 채우는 블로킹 패턴들을 형성하는 것, 상기 피처리막을 식각하여 상기 블로킹 패턴들을 노출하는 트렌치들을 형성하는 것, 상기 트렌치들을 채우는 배선들을 형성하는 것, 상기 배선들 사이의 상기 피처리막을 식각하여 갭 영역들을 형성하는 것 및 상기 피처리막과 상기 갭 영역들 상에 캡핑막을 형성하여 에어 갭들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 신뢰도가 향상된 반도체 소자 및 제조 방법을 제공할 수 있다.
본 발명의 실시예에 따르면, 기생 캐패시턴스가 감소된 반도체 소자 및 제조 방법을 제공할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 보여주는 평면도이다.
도 1b는 도 1a의 I-I'에 따른 단면도이다.
도 2는 도 1a 및 도 1b의 반도체 소자를 제조하는 방법에 대한 플로우 차트이다.
도 3a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 3b 및 도 13b는 각각 도 3a의 내지 도 13a의 I-I'에 따른 단면도들이다.
도 9c 및 도 11c는 각각 도 9a 및 도 11a의 II-II'에 따른 단면도들이다.
도 14는 일 실시예에 따른 반도체 소자의 평면도를 보여준다.
도 15는 일 실시예에 따른 반도체 소자의 평면도를 보여준다.
도 16은 일 실시예에 따른 반도체 소자의 단면도를 보여준다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자(1)를 개략적으로 보여주는 평면도이고, 도 1b는 도 1a의 I-I'에 따른 단면도이다. 본 명세서의 도면들에서, 설명의 편의 및 간결한 도시를 위해 일부 구성요소들은 실제 비율에 비해 확대되거나 축소될 수 있다. 다시 말해서, 도시된 구성요소들의 크기 및 비율은 실제 크기 및 비율과 상이할 수 있다. 반도체 소자(1)는 일 예로, 로직 소자일 수 있다. 그러나, 이에 제한되지 않고, 반도체 소자(1)는 메모리 소자일 수 있다.
도 1a 및 도 1b를 참조하면, 반도체 소자(1)는 기판(100), 절연막(110), 배선 구조체(150), 블로킹 패턴들(130), 에어 갭들(Air gaps, AG), 및 캡핑막(170)을 포함할 수 있다.
기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 이와 달리, 기판(100)은 SOI(Silicon-on-insulator)일 수 있다.
절연막(110)은 기판(100) 상에 배치될 수 있다. 절연막(110)은 기판(100)과 상부 절연막(미도시) 사이의 층간 절연막일 수 있으나, 이에 제한되지 않고, 배선 구조체(150) 및 에어 갭(AG)을 포함하는 다양한 종류의 절연막일 수 있다. 도시하지 않았으나, 기판(100)과 절연막(110) 사이에는 본 발명의 실시예에 따른 반도체 소자(1)의 종류에 따라, 트랜지스터 또는 메모리 소자들 및 이들과의 전기적 연결을 위한 하부 배선 구조체들(미도시)이 배치될 수 있다. 절연막(110)은 저유전 물질, 일 예로, 유전율이 2 내지 5 이하의 물질을 포함할 수 있다. 절연막(110)은 USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(Phospho Silica Glass), BPSG(Boro Phospho Silica Glass), Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), polyimide, porous polymeric material, Organosilicon 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 구조체(150)가 절연막(110) 내에 배치될 수 있다. 배선 구조체(150)는 다수의 배선들(150)을 포함할 수 있다. 본 명세서에서, 배선 구조체(150)는 필요에 따라 배선들(150)과 혼용될 수 있다. 일 예로, 배선들 (150)은 제1 배선(152), 제2 배선(154), 및 제3 배선(156)을 포함할 수 있다. 제1 배선(152), 제2 배선(154), 및 제3 배선(156)은 일 영역(A)에 배치된 일부 배선들일 수 있다. 일 영역(A)은 적어도 하나의 단부를 갖는 배선, 즉, 배선이 단절되는 영역을 포함하는 영역일 수 있다. 제1 배선(152), 제2 배선(154), 및 제3 배선(156)은 서로 동일 및/또는 유사한 배선들일 수 있으나, 본 발명을 서술하기 위해 구별하여 지칭한다.
제1 배선(152)은 제1 단부(152e)를 가질 수 있다. 제1 배선(152)은 일 방향으로 연장될 수 있다. 이하에서, 설명의 편의를 위해, 제 1 배선(152)이, 제 1 방향(D1)을 따라 연장된 형태임을 가정하여, 본 발명을 설명한다.
제2 배선(154)은 제1 배선(152)과 인접하게 배치될 수 있다. 다시 말해서, 제1 배선(152)과 제2 배선(154) 사이에는 추가적인 배선이 제공되지 않을 수 있다. 일 예로, 제1 배선(152) 및 제2 배선(154)은 제1 방향(D1)에 대해 수직한 제2 방향(D2)을 따라 인접하게 배치될 수 있다. 제2 배선(154)은 제1 방향(D1)을 따라 연장될 수 있다.
제3 배선(156)은 제2 단부(156e)를 가질 수 있다. 제3 배선(156)은 제1 방향(D1)을 따라 연장될 수 있다. 제3 배선(156)의 제2 단부(156e)는 제1 배선(152)의 제1 단부(152e)와 대향될 수 있다. 제1 방향(D1)을 따라, 제1 배선(152)의 제1 단부(152e) 및 제3 배선(156)의 제2 단부(156e)가 서로 대향되게 배치될 수 있다. 제3 배선(156)은 제2 배선(154)과 인접하게 배치될 수 있다. 다시 말해서, 제3 배선(156)과 제2 배선(154) 사이에는 추가적인 배선이 제공되지 않을 수 있다. 제3 배선(156) 및 제2 배선(154)은 제2 방향(D2)을 따라 인접하게 배치될 수 있다.
블로킹 패턴들(130)이 절연막(110) 내에 배치될 수 있다. 블로킹 패턴(130)이 제1 배선(152)의 제1 단부(152e)와 제3 배선(156)의 제2 단부(156e) 사이에 배치될 수 있다. 블로킹 패턴(130)은 제2 배선(154)과 인접하게 배치될 수 있다. 제1 배선(152)의 제1 단부(152e), 블로킹 패턴(130), 제3 배선(156)의 제2 단부(156e)는 제1 방향(D1)을 따라 순차적으로 배치될 수 있다. 블로킹 패턴(130)의 폭(Wb)은 제1 배선(152) 및 제2 배선(154)의 폭(Wm)과 동일할 수 있다. 본 명세서에서, 폭들(Wb,Wm)은 제2 방향(D2)으로의 길이를 의미할 수 있다.
블로킹 패턴(130)의 바닥면(130L)의 레벨(Lb)은 배선들(150)의 바닥면(150L)의 레벨(Lm)과 동일할 수 있다. 블로킹 패턴(130)의 바닥면(130L)의 레벨(Lb)은 배선들(150) 중 어느 하나의 바닥면(150L)의 레벨(Lm)과 동일할 수 있다. 본 명세서에서, 배선들(150)의 바닥면의 레벨들이 모두 동일한 것을 예로 들어 도시하나, 이에 제한되지 않는다. 본 명세서에서, 레벨이란 절연막(110)의 상면으로부터 기판(100)을 향하는 방향으로의 거리를 의미할 수 있다.
블로킹 패턴(130)은 절연막(110) 및 배선 구조체(150)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 블로킹 패턴(130)은 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물, 및/또는 금속 질화물 등을 포함할 수 있으나, 이에 제한되지 않는다.
에어 갭들(AG)이 절연막(110) 내에 배치될 수 있다. 에어 갭들(AG) 각각은 제1 방향(D1)을 따라 연장될 수 있다. 에어 갭(AG)은 제1 배선(152)과 제2 배선(154) 사이, 제1 배선(152)의 제1 단부(152e)와 제2 배선(154) 사이에 제공될 수 있다. 에어 갭(AG)은 블로킹 패턴(130)과 제2 배선(154) 사이에 제공될 수 있다. 에어 갭(AG)은 제3 배선(156)과 제2 배선(154) 사이, 제3 배선(156)의 제2 단부(156e)와 제2 배선(154) 사이에 제공될 수 있다. 에어 갭(AG)은 절연막(110)보다 낮은 유전 상수를 갖는 공기를 포함할 수 있다. 본 명세서에서는 도면의 간략화를 위해 에어 갭(AG)이 기판(100)에 대해 수직하게 형성되는 것으로 과장하여 도시하였으나, 실제 에어 갭(AG)은 하부에 비해 상부가 좁은 형상으로 제공될 수 있다.
캡핑막(170)이 에어 갭들(AG)과 절연막(110) 상에 제공될 수 있다. 캡핑막(170)을 형성하는 것은 점착성(conformality)이 낮은 물질을 이용하여 컨포말하게 진행될 수 있다.
이후, 캡핑막(170) 상에 상부 절연막(미도시)이 배치되고, 상부 절연막(110) 상에 상부 배선 구조체(미도시)가 형성될 수 있다. 상부 배선 구조체(미도시)와 배선 구조체(150)를 전기적으로 연결하는 비아(미도시) 등이 추가적으로 제공될 수 있다.
배선 구조체를 포함하는 일반적인 반도체 소자의 경우, 에어 갭이 배선 구조체의 단부로부터 일정 거리 이격되어 형성될 수 있다. 그러나, 본 발명의 개념에 따르면, 제1 배선(152)의 제1 단부(152e)와 제2 배선(154) 사이 및 제3 배선(156)의 제2 단부(156e)와 제2 배선(154) 사이에 에어 갭(AG)이 형성될 수 있다. 제1 배선(152)의 제1 단부(152e)와 제3 배선(156)의 제2 단부(156e) 사이에 블로킹 패턴(130)이 제공됨으로써, 에어 갭(AG)의 형성 영역이 확장될 수 있다. 이로 인해, 반도체 소자(1)의 기생 캐패시턴스를 줄이고, RC delay를 감소시킬 수 있다.
도 2는 도 1a 및 도 1b의 반도체 소자(1)를 제조하는 방법에 대한 플로우 차트이다. 도 3a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 3b 및 도 13b는 각각 도 3a의 내지 도 13a의 I-I'에 따른 단면도들이다. 도 9c 및 도 11c는 각각 도 9a 및 도 11a의 II-II'에 따른 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 피처리막(110)을 형성할 수 있다. 이하, 피처리막(110)은 절연막(110)인 것을 예로 들어 설명한다. 본 명세서에서, 피처리막과 절연막은 혼용될 수 있다. 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 반도체 기판일 수 있다. 이와 달리, 기판(100)은 SOI(Silicon-on-insulator)일 수 있다. 절연막(110)은 기판(100)과 상부 구조체들(미도시) 사이에 배치된 층간 절연막일 수 있다.
절연막(110)은 저유전 물질, 일 예로, 유전율이 2 내지 5 이하의 물질을 포함할 수 있다. 절연막(110)은 USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(Phospho Silica Glass), BPSG(Boro Phospho Silica Glass), Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), polyimide, porous polymeric material, Organosilicon 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 절연막(110)은 일 예로, 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 도시하지 않았으나, 기판(100)과 절연막(110) 사이에는 본 발명의 실시예에 따른 반도체 소자(1)의 종류에 따라, 트랜지스터 또는 메모리 소자들 및 이들과의 전기적 연결을 위한 하부 배선 구조체들(미도시)이 배치될 수 있다.
도 2, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하면, 절연막(110) 내에 블로킹 개구부들(113)을 형성할 수 있다(S110).
보다 구체적으로, 도 4a 및 도 4b를 참조하면, 절연막(110) 상에 제1 오프닝들(OP1)을 갖는 제1 마스크 패턴부(120)를 형성할 수 있다. 제1 마스크 패턴부(120)는 순차적으로 적층된 제1 마스크 패턴(122), 제2 마스크 패턴(124), 및 제3 마스크 패턴(126)을 포함할 수 있다. 제1 마스크 패턴부(120)는 제1 마스크막(미도시), 제2 마스크막(미도시), 및 제3 마스크막(미도시)을 순차적으로 적층한 후, 제1 내지 제3 마스크막들을 패터닝하여 형성할 수 있다. 일 예로, 포토 레지스트 패턴을 이용하여 제1 내지 제3 마스크막들(미도시)을 패터닝할 수 있다. 제1 마스크 패턴(122)은 TiN, 제2 마스크 패턴(124)은 SiON, 및 제3 마스크 패턴(126)은 SOH(Spin on hardmask)를 포함할 수 있으나, 이는 일 예일 뿐 이에 제한되지 않으며, 이들 중 일부만 포함하거나 추가적인 막을 더 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 마스크 패턴부(120)를 식각 마스크로 하여, 절연막(110) 내에 제1 오프닝들(OP1)에 대응되는 블로킹 개구부들(113)이 형성될 수 있다. 블로킹 개구부들(113)은 제1 오프닝들(OP1)에 의해 노출되는 절연막(110)이 식각되어 형성될 수 있다. 이 때, 절연막(110)은 건식 식각 및/또는 습식 식각을 이용하여 식각될 수 있다. 제1 마스크 패턴부(120)의 제1 오프닝들(OP1)의 형상 및 배치는, 반도체 소자(1)의 절연막(110)에 제공되는 배선들의 단부들 사이 영역의 형상 및 배치와 동일할 수 있고, 일 예로, 반도체 소자(1)의 레이 아웃(lay out) 설계로부터 획득될 수 있다.
블로킹 개구부들(113)은 기판(100)에 대해 수직한 측벽들을 갖는 것을 예로 들어 도시하였으나, 이와 달리, 기판(100)에 가까워질수록 좁아지는 테이퍼진(tapered) 형태를 가질 수 있다.
이후, 제1 마스크 패턴부(120)를 제거할 수 있다. 제1 마스크 패턴부(120)는 애싱/스트립 공정으로 제거될 수 있으나, 이에 제한되지 않는다. 제1 마스크 패턴부(120)를 제거하여, 블로킹 개구부들(113)이 형성된 절연막(110)이 노출될 수 있다.
도 2, 도 6a, 및 도 6b, 도 7a, 및 도 7b를 참조하면, 블로킹 개구부들(113)을 채우는 블로킹 패턴들(130)을 형성할 수 있다(S120).
보다 구체적으로, 도 6a 및 도 6b를 참조하면, 절연막(110) 상에 블로킹 막(130a)이 형성될 수 있다. 블로킹 막(130a)은 블로킹 개구부들(113) 내부를 채우고, 절연막(110) 상에 형성될 수 있다. 블로킹 막(130a)은 일 예로, 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 블로킹 막(130a)은 절연막(110) 및 배선 구조체(150)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 블로킹 막(130a)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있으나, 이에 제한되지 않는다.
도 7a 및 도 7b를 참조하면, 블로킹 막(130a)을 평탄화하여 블로킹 패턴들(130)을 형성할 수 있다. 일 예로, 블로킹 막(130a)은 화학 기계적 평탄화 공정을 이용하여 평탄화될 수 있다. 블로킹 패턴(130)의 상면은 절연막(110)의 상면과 공면을 이룰 수 있다.
도 2, 도 8a, 도 8b, 도 9a, 도 9b, 및 도 9c를 참조하면, 절연막(110) 내에 트렌치들(115)을 형성할 수 있다(S130).
보다 구체적으로, 도 8a 및 도 8b를 참조하면, 절연막(110) 상에 제2 오프닝들(OP2)을 갖는 제2 마스크 패턴부(140)를 형성할 수 있다. 제2 마스크 패턴부(140)는 순차적으로 적층된 제4 마스크 패턴(142), 제5 마스크 패턴(144), 및 제6 마스크 패턴(146)을 포함할 수 있다. 제2 마스크 패턴부(140)는 제4 마스크막(미도시), 제5 마스크막(미도시), 및 제6 마스크막(미도시)을 순차적으로 적층한 후, 제4 내지 제6 마스크막들(미도시)을 패터닝하여 형성할 수 있다. 일 예로, 포토 레지스트 패턴을 이용하여 제4 내지 제6 마스크막들(미도시)을 패터닝할 수 있다. 제4 마스크 패턴(142)은 TiN, 제5 마스크 패턴(144)은 SiON, 및 제6 마스크 패턴(146)은 SOH(Spin on hardmask)를 포함할 수 있으나, 이는 일 예일 뿐 이에 제한되지 않으며, 이들 중 일부만 포함하거나 추가적인 막을 더 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 제2 마스크 패턴부(140)를 식각 마스크로 하여, 절연막(110) 내에 제2 오프닝들(OP2)에 대응되는 트렌치들(115)이 형성될 수 있다. 트렌치들(115)은 제2 오프닝들(OP2)에 의해 노출되는 절연막(110)이 식각되어 형성될 수 있다. 이 때, 절연막(110)은 건식 식각 및/또는 습식 식각을 이용하여 식각될 수 있다.
제2 오프닝들(OP2)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 제2 오프닝들(OP2)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 오프닝들(OP2) 중 일부는 절연막(110)의 일부 및 블로킹 패턴들(130)을 노출할 수 있다. 평면적 관점에서, 제2 오프닝들(OP2) 중 일부는 블로킹 패턴들(130)과 중첩될 수 있다. 바꿔 말해서, 블로킹 패턴(130)은 제2 오프닝(OP2)에 중첩될 수 있다. 블로킹 패턴(130)이 절연막(110)과 식각 선택비를 갖는 물질을 포함하므로, 도 9c를 참조하면, 제2 오프닝들(OP2)에 의해 노출된 절연막(110)이 식각될 때 제2 오프닝들(OP2)에 의해 노출된 블로킹 패턴(130)은 잔류할 수 있다. 제2 마스크 패턴부(140)의 제2 오프닝들(OP2)의 형상 및 배치는, 반도체 소자(1)의 절연막(110)에 제공되는 배선들의 형상 및 배치와 동일할 수 있고, 일 예로, 반도체 소자(1)의 레이 아웃(lay out) 설계로부터 획득될 수 있다.
이후, 제2 마스크 패턴부(140)를 제거할 수 있다. 제2 마스크 패턴부(140)는 애싱/스트립 공정으로 제거될 수 있으나, 이에 제한되지 않는다. 제2 마스크 패턴부(140)를 제거하여, 트렌치들(115) 및 블로킹 패턴들(130)이 형성된 절연막(110)이 노출될 수 있다.
트렌치들(115)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 트렌치들(115)은 제2 방향(D2)을 따라 배열될 수 있다. 블로킹 패턴(130)이 절연막(110)과 식각 선택비를 갖는 물질을 포함하므로, 제2 오프닝(OP2)의 일부와 중첩되는 블로킹 패턴(130)은 잔류하고, 블로킹 패턴(130)의 양 측에 트렌치들(115)이 형성될 수 있다. 다시 말해서, 일부 트렌치들(115)은, 블로킹 패턴(130)으로 인해 끊어진 라인 형태로 형성될 수 있다. 블로킹 패턴(130)은 트렌치들(115)로 인해 양 측벽들의 적어도 일부가 노출될 수 있다.
트렌치들(115)은 기판(100)에 대해 수직한 측벽들을 갖는 것을 예로 들어 도시하였으나, 이와 달리, 기판(100)에 가까워질수록 좁아지는 테이퍼진(tapered) 형태를 가질 수 있다.
도 2, 도 10a, 도 10b, 도 11a, 도 11b, 및 도 11c를 참조하면, 트렌치들(115)을 채우는 배선 구조체(150)를 형성할 수 있다(S140).
보다 구체적으로, 도 10a 및 도 10b를 참조하면, 절연막(110) 상에 금속막(150a)이 형성될 수 있다. 금속막(150a)은 트렌치들(115)의 내부를 채우고, 절연막(110) 상에 형성될 수 있다. 금속막(150a)은 일 예로, 원자층 기상 증착법, 물리 기상 증착법 또는 화학 기상 증착법으로 형성될 수 있다. 금속막(150a)은 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti) 등의 금속, 및 질화 탄탈륨(TaN), 질화 티타늄(TiN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 금속막(150a)은 구리를 포함할 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 금속막(150a)을 평탄화하여 배선 구조체(150)를 형성할 수 있다. 일 예로, 금속막(150a)은 화학 기계적 평탄화 공정을 이용하여 평탄화될 수 있다. 배선 구조체(150)는 다수의 배선들(150)을 포함할 수 있다. 본 명세서에서, 배선 구조체(150)는 필요에 따라 배선들(150)과 혼용될 수 있다. 배선들(150)은 앞서 도 1a를 참조하여 설명한 배선들(도 1a 152,154,156)을 포함할 수 있다. 배선들(150)의 상면은 절연막(110)의 상면과 공면을 이룰 수 있다.
배선들(150)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 배선들(150)은 제2 방향(D2)을 따라 배열될 수 있다. 배선들(150) 중 일부는, 블로킹 패턴(130)과 접할 수 있다. 다시 말해서, 배선들(150) 중 일부는 블로킹 패턴(130)을 사이에 두고 단절된 라인(line) 형태일 수 있다. 배선들(150) 중 일부는 블로킹 패턴(130)을 사이에 두고 연장되는 2개 이상의 배선들(도 1a의 152, 156 참조)을 포함할 수 있다.
도 2, 도 12a, 도 12b, 도 13a, 및 도 13b를 참조하면, 배선들(150) 사이에 갭 영역들(117)을 형성할 수 있다(S150).
보다 구체적으로, 도 12a 및 도 12b를 참조하면, 절연막(110) 상에 제3 오프닝들(OP3)을 갖는 제3 마스크 패턴부(160)를 형성할 수 있다. 제3 마스크 패턴부(160)는 순차적으로 적층된 제7 마스크 패턴(162), 제8 마스크 패턴(164), 및 제9 마스크 패턴(166)을 포함할 수 있다. 제3 마스크 패턴부(160)는 제7 마스크막(미도시), 제8 마스크막(미도시), 및 제9 마스크막(미도시)을 순차적으로 적층한 후, 제7 내지 제9 마스크막들(미도시)을 패터닝하여 형성할 수 있다. 일 예로, 포토 레지스트 패턴을 이용하여 제7 내지 제9 마스크막들(미도시)을 패터닝할 수 있다. 제7 마스크 패턴(162)은 TiN, 제8 마스크 패턴(164)은 SiON, 및 제9 마스크 패턴(166)은 SOH(Spin on hardmask)를 포함할 수 있으나, 이는 일 예일 뿐 이에 제한되지 않으며, 이들 중 일부만 포함하거나 추가적인 막을 더 포함할 수 있다.
제3 오프닝들(OP3)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 제3 오프닝들(OP3)은 제2 방향(D2)을 따라 배열될 수 있다. 제3 오프닝들(OP3)은 배선들(150) 사이, 배선들(150)과 블로킹 패턴들(130) 사이에 라인 형상으로 제공될 수 있다. 이와 달리, 제3 오프닝(OP3)은 라인 형상으로 제공되어 인접하는 배선들(150) 사이 영역을 노출하지 않고, 최외각에 형성되는 에어 갭들을 기준으로 그들 사이의 전체 영역을 노출할 수 있다. 또한, 제3 오프닝(OP3)의 제2 방향에 따른 폭이 배선들(150) 사이의 제2 방향에 따른 폭보다 작은 것으로 도시하였으나, 이와 달리, 제3 오프닝(OP3)의 폭이 배선들(150) 사이의 폭보다 클 수 있다.
도 13a 및 도 13b를 참조하면, 제3 마스크 패턴부(160)를 식각 마스크로 하여, 절연막(110) 내에 제3 오프닝들(OP3)에 대응되는 갭 영역들(117)이 형성될 수 있다. 갭 영역들(117)은 제3 오프닝들(OP3)에 의해 노출되는 절연막(110)이 식각되어 형성될 수 있다. 이 때, 절연막(110)은 건식 식각 및/또는 습식 식각을 이용하여 식각될 수 있다.
이후, 제3 마스크 패턴부(160)를 제거할 수 있다. 제3 마스크 패턴부(160)는 애싱/스트립 공정으로 제거될 수 있으나, 이에 제한되지 않는다. 제3 마스크 패턴부(160)를 제거하여, 갭 영역들(117), 배선들(150), 및 블로킹 패턴들(130)이 형성된 절연막(110)이 노출될 수 있다.
갭 영역들(117)은 제1 방향(D1)을 따라 연장될 수 있다. 갭 영역들(117)은 배선들(150) 사이에 제공될 수 있다. 갭 영역들(117)은 블로킹 패턴(130)과 이웃하는 배선들(150) 사이에 제공될 수 있다. 갭 영역들(117)은 기판(100)에 대해 수직한 측벽들을 갖는 것을 예로 들어 도시하였으나, 이와 달리, 기판(100)에 가까워질수록 좁아지는 테이퍼진(tapered) 형태를 가질 수 있다.
이후, 다시 도 1a, 도 1b, 및 도 2를 참조하면, 갭 영역들(117)을 캡핑하는 캡핑막(170)을 형성하여 에어 갭들(AG)을 형성할 수 있다(S160). 캡핑막(170)을 형성하는 것은 점착성(conformality)이 낮은 물질을 이용하여 컨포말하게 진행될 수 있다. 캡핑막(170)은 일 예로, 원자층 기상 증착법, 물리 기상 증착법, 화학 기상 증착법 또는 무전해 도금 방식으로 형성될 수 있다. 도면에는, 캡핑막(170)이 절연막(110)의 전 영역 상에 형성된 것을 예로 들어 도시하였으나, 이와 달리, 캡핑막(170)을 도포한 후 이를 패터닝하여 에어 갭들(AG)의 상부만을 덮는 캡핑 패턴의 형태로 형성할 수 있다. 본 명세서에서는 도면의 간략화를 위해 에어 갭(AG)이 기판(100)에 대해 수직한 단면을 갖는 것으로 과장하여 도시하였으나, 실제 에어 갭(AG)은 하부에 비해 상부가 좁은 형상으로 제공될 수 있다.
이후, 캡핑막(170) 상에 상부 절연막(미도시)이 배치되고, 상부 절연막(110) 상에 상부 배선 구조체(미도시)가 형성될 수 있다. 상부 배선 구조체(미도시)와 배선 구조체(150)를 전기적으로 연결하는 비아(미도시) 등이 추가적으로 제공될 수 있다.
상술한 바와 같이, 반도체 소자(1)는 레이 아웃 데이터를 이용하여, 배선들(150) 및 배선들(150)의 단부들 사이에 블로킹 패턴들(130)을 형성하고, 배선들(150)의 사이 및 배선들(150)과 블로킹 패턴들(130) 사이에 에어 갭들(AG)을 형성할 수 있다. 따라서, 배선들(150)이 끊어지는 영역에도, 별도의 제한(예를 들어, 마스크 형성시 요구되는 마진 제한 등)없이 에어 갭들(AG)을 형성할 수 있어, 에어 갭들(AG)이 보다 넓은 영역에 형성될 수 있고 기생 캐패시턴스를 완화시킬 수 있다.
도 14는 일 실시예에 따른 반도체 소자(2)의 평면도를 보여준다. 반도체 소자(2)는 기판(100), 절연막(110), 배선 구조체(150), 블로킹 패턴들(132), 및 에어 갭들(AG)을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 반도체 소자(1)의 기판(100), 절연막(110), 배선 구조체(150), 및 에어 갭들(Air gaps, AG)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 중복되는 설명은 생략한다.
도 14의 블로킹 패턴(132)은 일 방향을 따라 연장되는 라인(line) 형태로 제공될 수 있다. 일 예로, 블로킹 패턴(132)은 제1 방향(D1)을 따라 연장될 수 있다. 다시 말해서, 도 1의 블로킹 패턴(130)은 배선들(150)의 단부들 사이에 제공된 형태로 제공될 수 있으나, 이와 달리, 도 14의 블로킹 패턴(132)은 일 방향을 따라 연장될 수 있다. 이러한 경우에도, 블로킹 패턴(132)과 배선들(150) 사이에 에어 갭들(AG)이 형성될 수 있어, 다양한 디자인에 응용 가능하여 설계 자유도를 높일 수 있다.
도 15는 일 실시예에 따른 반도체 소자(3)의 평면도를 보여준다. 반도체 소자(3)는 기판(100), 절연막(110), 배선 구조체(150), 블로킹 패턴들(134), 및 에어 갭들(AG)을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 반도체 소자(1)의 기판(100), 절연막(110), 배선 구조체(150), 및 에어 갭들(Air gaps, AG)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 중복되는 설명은 생략한다.
도 15의 블로킹 패턴(134)의 폭(Wb')은 배선들(150)의 폭(Wm)보다 넓게 제공될 수 있다. 블로킹 패턴(134)의 제2 방향으로의 폭(Wb')은 배선들(150)의 제2 방향으로의 폭(Wm)보다 클 수 있다. 이로 인해, 블로킹 패턴(134)은 서로 대향되는 단부들을 갖는 배선들(150)간의 절연성이 강화될 수 있다. 블로킹 패턴(134)의 양 측벽들의 일 부분은 배선들(150)과 접할 수 있다. 필요에 따라, 블로킹 패턴(134)의 크기를 제어할 수 있어, 다양한 디자인에 응용 가능하여 설계 자유도를 높일 수 있다.
도 16은 일 실시예에 따른 반도체 소자(4)의 단면도를 보여준다. 반도체 소자(4)는 기판(100), 절연막(110), 배선 구조체(150), 블로킹 패턴들(136), 및 에어 갭들(Air gaps, AG)을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 반도체 소자(1)의 기판(100), 절연막(110), 배선 구조체(150), 및 에어 갭들(AG)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 중복되는 설명은 생략한다.
도 16의 블로킹 패턴(136)의 바닥면(130L)의 레벨(Lb')은 배선들(150)의 바닥면(150L)의 레벨(Lm)보다 낮을 수 있다. 블로킹 패턴(136)의 바닥면(130L)의 레벨(Lb')은 배선들(150) 중 어느 하나의 바닥면(150L)의 레벨(Lm)보다 낮을 수 있다. 본 명세서에서, 레벨이란 절연막(110)의 상면으로부터 기판(100)을 향하는 방향으로의 거리를 의미할 수 있다. 본 명세서에서, 배선들(150)의 바닥면의 레벨들이 모두 동일한 것을 예로 들어 도시하나, 이에 제한되지 않는다. 블로킹 패턴(136)과 절연막(110)이 식각 선택비를 가지므로, 블로킹 패턴(136)의 바닥면(130L)의 레벨(Lb')이 배선들(150)의 바닥면(150L)의 레벨(Lm)보다 낮은 경우, 블로킹 패턴(136)과 배선들(150) 사이에 에어 갭들(AG)을 형성하기 위한 갭 영역들(도 12b의 117)이 보다 안정적으로 형성될 수 있다. 필요에 따라, 갭 영역들을 바닥면의 레벨을 배선들(150)의 바닥면(150L)의 레벨(Lm)보다 더 낮게 형성하여, 에어 갭들(AG)의 크기를 증가시킬 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 평면적 관점에서,
    제1 단부(end portion)를 갖는 제1 배선;
    상기 제1 배선과 인접하는 제2 배선; 및
    상기 제1 배선의 상기 제1 단부와 상기 제2 배선 사이의 에어 갭을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 배선과 인접하고, 상기 제1 배선의 상기 제1 단부와 대향되는 제2 단부를 갖는 제3 배선; 및
    상기 제1 단부와 상기 제2 단부 사이의 블로킹 패턴을 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 배선, 상기 제2 배선, 및 상기 제3 배선 각각은 제1 방향을 따라 연장되고,
    상기 제1 배선과 상기 제3 배선은 상기 제2 배선에 대해 상기 제1 방향에 대해 수직한 제2 방향을 따라 배치되는, 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 배선, 상기 블로킹 패턴, 및 상기 제3 배선은 상기 제1 방향을 따라 배치되는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 에어 갭은 상기 제1 방향을 따라 연장되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제3 배선의 상기 제2 단부와 상기 제2 배선 사이에 상기 에어 갭이 위치하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 블로킹 패턴과 상기 제2 배선 사이에 상기 에어 갭이 위치하는 반도체 소자.
  8. 제 2 항에 있어서,
    상기 블로킹 패턴의 바닥면의 레벨은 상기 배선들 중 어느 하나의 바닥면의 레벨과 동일한 반도체 소자.
  9. 제 2 항에 있어서,
    상기 블로킹 패턴의 바닥면의 레벨은 상기 배선들 중 어느 하나의 바닥면의 레벨보다 낮은 반도체 소자.
  10. 제 3 항에 있어서,
    상기 블로킹 패턴의 상기 제2 방향으로의 폭은 상기 제1 배선의 상기 제2 방향으로의 폭과 동일한 반도체 소자.
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