JP2014175525A

JP2014175525A - 半導体装置及びその製造方法

Info

Publication number: JP2014175525A
Application number: JP2013047986A
Authority: JP
Inventors: Tsutomu Ito; 励伊藤
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2013-03-11
Filing date: 2013-03-11
Publication date: 2014-09-22

Abstract

【課題】近接配置された配線間の寄生容量を低減する。
【解決手段】半導体装置は、下面がエッチング停止層１１０と接し、各々の側面が側壁保護層１３０で覆われ、互いに間隔を空けて近接配置された第１および第２の配線１２８と、第１の配線の上部から第２の配線の上部にかけて連続的に覆う絶縁層１４６とを備えるとともに、第１および第２の配線の間であって、互いに対向する側壁保護層とエッチング停止層とで囲まれた領域に、エッチング停止層の少なくとも一部と前記互いに対向する側壁保護層の各々の少なくとも一部とが露出する中空部分１４２を備える。
【選択図】図１２

Description

本発明は、半導体装置及びその製造方法に関し、特に、積層配線を有する半導体装置及びその製造方法に関する。

半導体装置の配線構造として、Ａｌ合金配線の周囲、即ち、上面、下面及びこれらの間を接続する一対の側面、をＴｉＮ膜で覆った積層型配線構造が知られている（例えば、特許文献１参照）。

また、半導体装置の配線間隔の狭小化により増大する配線間の寄生容量を低減する目的で、配線間に空隙（エアギャップ）を形成することが行われている（例えば、特許文献２参照）。

特開平６−２９１１１９号公報特開２０１２−０８０１３３号公報

半導体装置の微細化により配線間隔がさらに縮小されると、配線間の寄生容量の増大による信号遅延やクロストークの増加が問題となる。

本発明の一実施の形態に係る半導体装置は、下面がエッチング停止層と接し、各々の側面が側壁保護層で覆われ、互いに間隔を空けて近接配置された第１および第２の配線と、前記第１の配線の上部から前記第２の配線の上部にかけて連続的に覆う絶縁層とを備えるとともに、前記第１および前記第２の配線の間であって、互いに対向する前記側壁保護層と前記エッチング停止層とで囲まれた領域に、前記エッチング停止層の少なくとも一部と前記互いに対向する側壁保護層の各々の少なくとも一部とが露出する中空部分を備えている。

本発明の他の実施の形態に係る半導体装置は、エッチング停止層と、前記エッチング停止層の上面に接する第１の配線と、前記第１の配線と間隔を置いて近接配置され、前記エッチング停止層の上面に接する第２の配線と、前記第１の配線の側面を覆う第１の側壁保護層と、前記第１の配線と対向する前記第２の配線の側面を覆う第２の側壁保護層と、前記第１の配線の上部から前記第２の配線の上部にかけて連続して覆う絶縁層と、前記エッチング停止層の少なくとも一部と、前記第１の側壁保護層の少なくとも一部と、前記第２の側壁保護層の少なくとも一部と、のそれぞれが露出する中空部分と、を備えている。

本発明のさらに別の実施の形態に係る半導体装置の製造方法は、エッチング停止層を形成し、前記エッチング停止層の上面に互いに間隔を空けて配置された複数の配線と、前記複数の配線層の各々の側面を覆う複数の側壁保護層と、前記複数の配線の相互間に位置し互いに対向する側壁保護層の間を埋め込む層間絶縁層とを形成し、前記複数の配線と、前記複数の側壁保護層と、前記層間絶縁層を覆うマスク層を形成し、前記層間絶縁層上の前記マスク層の一部に開口を形成し、前記開口を通して前記複数の側壁保護層の少なくとも一部と前記エッチング停止層の少なくとも一部が露出するように前記層間絶縁層を除去し、前記マスク層の開口を塞ぐように前記マスク層上を覆う絶縁層を形成する、ことを特徴とする。

本発明によれば、配線間の中空部分の存在により、配線間の寄生容量を低減し、信号遅延やクロストークを低減することができる。

本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図である。図１に示す製造工程に続く製造工程を説明するための断面図である。図２に示す製造工程に続く製造工程を説明するための断面図である。図３に示す製造工程に続く製造工程を説明するための断面図である。図４に示す製造工程に続く製造工程を説明するための断面図である。図５に示す製造工程に続く製造工程を説明するための断面図である。図６に示す製造工程に続く製造工程を説明するための断面図である。図７に示す製造工程に続く製造工程を説明するための断面図である。図８に示す製造工程に続く製造工程を説明するための断面図である。図９に示す製造工程に続く製造工程を説明するための断面図である。図１０に示す製造工程に続く製造工程を説明するための断面図である。図１１に示す製造工程に続く製造工程を説明するための断面図である。本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図である。図１３に示す製造工程に続く製造工程を説明するための断面図である。図１４に示す製造工程に続く製造工程を説明するための断面図である。図１５に示す製造工程に続く製造工程を説明するための断面図である。本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための断面図である。図１７に示す製造工程に続く製造工程を説明するための断面図である。図１８に示す製造工程に続く製造工程を説明するための断面図である。図１９に示す製造工程に続く製造工程を説明するための断面図である。図２０に示す製造工程に続く製造工程を説明するための断面図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１乃至図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。

まず、半導体基板１００を用意する。半導体基板１００は、いわゆるフロントエンド工程を終えたものであり、その一面側には、半導体装置を構成するトランジスタ等の素子が既に形成されている。半導体装置は、特定の種類の半導体装置に限定されず、種々の半導体装置であってよい。例えば、ＤＲＡＭ等のメモリ装置であってもよいし、汎用あるいは専用のＬＳＩ（Large Scale Integration）であってもよい。

次に、図１に示すように、半導体基板１００の一面上に、第１層間絶縁層１０３及び第１のエッチング停止層１１０を順次形成する。第１層間絶縁層１０３としては、例えば、ＳｉＯ_２を主成分とする絶縁膜を用いることができる。また、第１のエッチング停止層１１０としては、例えば、ＳｉＮ，ＳｉＯＮ，ＳｉＣＮ，ＳｉＢＮ等のシリコンと窒素を含む絶縁膜を用いることができる。第１層間絶縁層１０３及び第１のエッチング停止層１１０は、いずれもＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。

次に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第１のエッチング停止層１１０と第１層間絶縁層１０３とを貫通し、半導体基板１００に達するコンタクトホールを形成する。そして、公知の方法を用いてコンタクトホールを導電物で埋設してコンタクトプラグ１０５を形成する。コンタクトプラグ１０５は、例えば、ＴｉとＴｉＮの積層膜（ＴｉＮ／Ｔｉ）をバリアメタルとするＷ（タングステン）プラグである。コンタクトプラグ１０５は、半導体基板の一面側に形成された素子に電気的に接続される。

次に、コンタクトプラグ１０５の上面及び第１のエッチング停止層１１０を覆うように、下部導電層１２０、配線層１１５及び上部導電層１２５を順次形成する。下部導電層１２０は、例えばＴｉとＴｉＮの積層膜（ＴｉＮ／Ｔｉ）、配線層は例えばＣｕを含有するＡｌ合金膜、上部導電層１２５は、例えばＴｉＮ膜である。これらの膜は全て、例えば、ＰＶＤ（Physical Vapor Deposition）法で形成することができる。

次に、公知のフォトリソグラフィー技術及びエッチング技術を用いて、図２に示すように、上部導電層１２５、配線層１１５及び下部導電層１２０をパターニングする。このパターニングにより、上部導電層１２５、配線層１１５及び下部導電層１２０からなる複数の配線１２８が形成される。ここでは、図の表裏方向に延在する複数の配線１２８が、図の左右方向に所定の間隔で配列された例を示す。しかしながら、本願発明は、これに限らず、互いに間隔を空けて近接配置された部分、特に互いに略平行に配置された部分、を含む複数の配線を有する半導体装置に適用可能である。

ここで、複数の配線１２８のうち、互いに隣り合う一対の配線の一方を第１の配線１２８ａ、他方を第２の配線１２８ｂと呼ぶことがある。第１の配線１２８ａは、第１の下部導電層１２１、第１の配線層１１６及び第１の上部導電層１２６を有している。また、第２の配線１２８ｂは、第２の下部導電層１２２、第２の配線層１１７及び第２の上部導電層１２７を有している。

次に、図３に示すように、全面に側壁保護層１３０を形成し、複数の配線１２８の各々の側面を覆う。側壁保護層１３０は、例えば、ＴｉＮなどバリアメタルとして用いられる導電物で構成されてよい。あるいは、ＳｉＯＮ等のシリコンと窒素を含む絶縁物で構成されてもよい。

次に、図４に示すように、異方性エッチングにより上部導電層１２５（１２６，１２７）の上及び第１のエッチング停止層の上に形成されている側壁保護層１３０を除去し、各配線１２８の側面に形成されている側壁保護層１３０をそのまま残存させる。第１の配線１２８ａ及び第２の配線１２８ｂの側面にそれぞれ形成され、互いに対向する側壁保護膜１３０を、それぞれ第１の側壁保護膜１３１及び第２の側壁保護膜１３２と呼ぶことがある。

次に、図５に示すように、全面を覆う第２の層間絶縁層１４５を形成する。第２の層間絶縁層として、例えばＳＯＤ（Spin On Dielectric）を用いることができる。また、ＣＶＤ法により形成したＳｉＯ_２，ＳｉＯＣ，ＳｉＯＦ等の酸化シリコンを主成分とする絶縁材料を用いてもよい。

次に、図６に示すように、上部導電層１２５が露出するまで、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、第２の層間絶縁層１４５をその上面から研削する。

次に、図７に示すように、露出した上部導電層１２５及び残存する第２の層間絶縁層１４５の表面を覆うように、全面に第１のマスク層１４０を形成する。第１のマスク層１４０として、例えば、ＳｉＮ，ＳｉＯＮ，ＳｉＣＮ，ＳｉＢＮ等のシリコンと窒素とを含む絶縁膜を用いることができる。これらの絶縁膜は、例えば、ＣＶＤ法を用いて形成することができる。

次に、図８に示すように、第１のマスク層１４０に複数の開口部１４１を形成する。これらの開口部１４１は、第２の層間絶縁層１４５の上に位置するように、即ち、隣接する配線１２８の間に位置するように形成される。したがって、開口部１４１の底には、第２の層間絶縁層１４５の表面が露出する。

次に、第１のマスク層１４０の開口部１４１を通して、第２の層間絶縁層１４５をウエットエッチングし、図９に示すように、配線１２８間に残存する第２の層間絶縁層１４５を除去する。これにより、第１のエッチング停止層１１０、側壁保護層１３０、及び第１のマスク層１４０の、第２の層間絶縁層１４５で覆われていた部分が露出する。第２の層間絶縁層１４５が除去された部分は、半導体装置完成後にも残存する中空部分１４２となる。

互いに隣接する配線１２８間の寄生容量低減のためには、中空部分１４２のサイズは大きい方がよい。したがって、第２の層間絶縁層１４５のエッチングは、第２の層間絶縁層１４５を完全に除去するように行われることが望ましい。しかしながら、互いに隣接する配線１２８によって規定される空間に対する中空部分１４２の占める割合が、関連する半導体装置の製造方法を用いて形成される絶縁膜中のエアギャップに比べて大きければ、寄生容量低減効果を得ることができる。したがって、第２の層間絶縁層１４５を完全に除去することは、必ずしも必要ではない。例えば、第１の側壁保護層１３１と第２の側壁保護層１３２とこれらに連続する第１のエッチング停止層１１０とで囲まれる領域では、これら３つの層の一部がそれぞれ露出していればよい。関連する半導体装置の製造方法では、これらの層の表面が全て絶縁膜で覆われてしまうため、その一部でも露出するようにすれば、寄生容量を低減することができる。また、本実施の形態では、配線間に各々形成される複数の中空部分１４２のサイズも均一化できる。

次に、図１０に示すように、第１のマスク層１４０を覆うよう全面に第３の層間絶縁層１４６を形成する。第３の層間絶縁層１４６として、例えば、酸化シリコンを主成分とする絶縁膜を用いることができる。また、第３の層間絶縁層１４６の形成には、例えば、プラズマＣＶＤ法を用いることができる。

開口部１４１が第３の層間絶縁層１４６で塞がれることにより、各配線１２８同士の間に中空部分１４２が形成される。第３の層間絶縁層１４６の形成の際、開口部１４１を通して中空部分１４２となる部分の内表面に第３の層間絶縁層１４６が形成されないように成膜条件が設定される。なお、第１のエッチング停止層１１０から第３の層間絶縁層１４６までの構造と同一の構造を単位構造と呼ぶことがある。

次に、図１１に示すように、第３の層間絶縁層１４６の上に第２のエッチング停止層１５０を形成する。それから、第２のエッチング停止層１５０、第３の層間絶縁層１４６及び第１のマスク膜１４０を貫いて、上部導電層１２５に達するスルーホールプラグ１４７を形成する。第２のエッチング停止層１５０の形成は、第１のエッチング停止層１１０の形成と同様の方法で行うことができる。また、スルーホールプラグ１４７の形成は、コンタクトプラグ１０５の形成と同様の方法で行うことができる。

この後、図１乃至図１０を参照して説明したのと同様の方法を用いて、図１２に示すように、２層目の単位構造１５７を形成する。

詳述すると、２層目の単位構造１５７は、第３の下部導電層１６０、第３の配線層１５５及び第３の上部導電層１６５からなる複数の配線１５８を含む。各配線１５８の側面には、第３の側壁保護層１７０が形成され、第３の上部導電層１６５の上には第２のマスク層１８０が形成されている。また、第２のマスク層１８０の上は、第４の層間絶縁層１８５が形成されている。そして、互いに対向する第３の側壁保護層１７０とそれらに連続する第２のエッチング停止層１５０とで囲まれた領域には、第２の中空部分１８２が形成されている。

この後、３層目以上の配線層を形成する場合には、上記と同様の工程を繰り返す。つまり、第１のエッチング停止層１１０から第３の層間絶縁層１４６までの構成を単位構造とし、この単位構造を複数積層することにより多層配線構造を形成することができる。最後に、最上層の層間絶縁層の上に、パッシベーション膜１９０を形成して半導体装置が完成する。

以上のように、本実施の形態によれば、隣接する配線間にエッチングにより中空部分を形成するようにしたことで、配線間の領域における中空部分が占める割合を拡大することができる。これにより、配線間に生じる寄生容量を低減し、信号遅延やクロストークの発生を防止または抑制することができる。

次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。ここで、第１の実施の形態と同一の構成要素には、同一参照番号を付し、その説明を省略する。

第１の実施の形態と同様にして上部導電層１２５を形成した後、図１３に示すように、上部導電層１２５の上にキャップ層１３５を形成する。キャップ層１３５は、ＣＭＰによる研磨速度が上部導電層１２５（ＴｉＮ）よりも遅い材料、例えば、ＳｉＮを用いて形成される。

次に、図２のパターニング工程に、キャップ層１３５をパターニングするエッチング工程を加えたパターニング工程を実施し、図１４に示すように、キャップ層１３５、上部導電層１２５、配線層１１５及び下部導電層１２０をパターニングする。これにより、複数の配線１２８−１が形成される。また、第１の上部導電層１２６の上には、第１のキャップ層１３６が、第２の上部導電層１２７の上には第２のキャップ層１３７が、それぞれ形成される。

次に、図３乃至図５に示す工程と同様の工程を実施し、図１５に示すように、配線１２８−１の側面を覆う側壁保護層１３０（１３１，１３２）と、配線１２８−１及び側壁保護層１３０を覆う第２の層間絶縁層１４５を形成する。

次に、図６に示す工程と同様の工程を実施し、図１６に示すように、キャップ層１３５が露出するまで、第２の層間絶縁層１４５を研削する。

本実施の形態では、キャップ層１３５のＣＭＰ速度が上部導電層１２５のそれよりも遅いので、オーバー研磨に対する余裕があり、製造マージンを確保することができる。

次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。

図１７に示すように、第１の実施の形態と同様の工程より、半導体基板１００の上に第１層間絶縁層１０３と第１のエッチング停止層１１０を形成し、これら貫通して半導体基板に達するコンタクトプラグ１０５を形成する。

次に、第１の実施の形態とは異なり、第１のエッチング停止層１１０及びコンタクトプラグ１０５の上面を覆う第２の層間絶縁層１４５を形成する。そして、フォトリソグラフィ及びエッチング技術を用いて、第２の層間絶縁層１４５をパターニングし、配線パターンに対応するパターンを持つ配線溝１１８を形成する。

次に、全面に側壁保護層１３０を形成し、異方性エッチングにより側壁保護層１３０をエッチバックして、図１８に示すように、パターニングされた第２の層間絶縁層１４５の側面に側壁保護層１３０を残留させる。第２の層間絶縁層１４５の各パターンを挟んで対を成す側壁保護層１３０が、後に、中空部分を挟んで互いに対向することになる。例えば、第１の側壁保護層１３１と第２の側壁保護層１３２は、図１８に示すようになる。但し、第１の実施の形態とはその傾きが異なっている。

次に、配線溝１１８を導電物で埋設し、配線層１２８−２（１１６，１１７）を形成する。配線層１２８−２は、例えば、ＰＶＤ法によりＣｕシード層を形成し、続いてメッキ法によりＣｕ層を形成した後、Ｃｕ層の余剰部分をＣＭＰで除去することにより形成できる。

次に、図７に示す工程と同様の工程を行い、全面に第１のマスク膜１４０を形成する。それから、図８に示す工程と同様の工程を実施し、図２０に示すように、第２の側壁保護層１３２に対応する位置に開口部１４１を形成する。

次に、図２１に示すように、開口部１４１を通してウエットエッチングにより第２の層間絶縁層１４５を除去する。第１の実施の形態と同様に、中空部分１４２となる領域に、側壁保護層１３０の少なくとも一部と第１のエッチング停止層１１０の少なくとも一部が露出するように、第２の層間絶縁層１４５を除去する。

この後、第１の実施の形態と同様の工程を実施することにより、半導体装置が完成する。

本実施の形態による半導体装置においても、第１の実施の形態の半導体装置と同様の効果が得られる。

以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態の形態に限られず、本発明の主旨を逸脱しない範囲で、種々の変形、変更が可能である。特に、上述した実施の形態における材料や、成膜方法等は単なる例示であり、上記例に限られるものではない。

１００半導体基板
１０３第１層間絶縁層
１０５コンタクトプラグ
１１０第１のエッチング停止層
１１５配線層
１１６第１の配線層
１１７第２の配線層
１１８配線溝
１２０下部導電層
１２１第１の下部導電層
１２２第２の下部導電層
１２５上部導電層
１２６第１の上部導電層
１２７第２の上部導電層
１３０側壁保護層
１３１第１の側壁保護層
１３２第２の側壁保護層
１３５キャップ層
１３６第１のキャップ層
１３７第２のキャップ層
１４０第１のマスク層
１４１開口部
１４２第１の中空部分
１４５第２の層間絶縁層
１４６第３の層間絶縁層
１４７スルーホールプラグ
１５０第２のエッチング停止層
１５５第３の配線層
１６０第３の下部導電層
１６５第３の上部導電層
１７０第３の側壁保護層
１８０第２のマスク層
１８２第２の中空部分
１８５第４の層間絶縁層
１９０パッシベーション層

Claims

下面がエッチング停止層と接し、各々の側面が側壁保護層で覆われ、互いに間隔を空けて近接配置された第１および第２の配線と、
前記第１の配線の上部から前記第２の配線の上部にかけて連続的に覆う絶縁層とを備えるとともに、
前記第１および前記第２の配線の間であって、互いに対向する前記側壁保護層と前記エッチング停止層とで囲まれた領域に、前記エッチング停止層の少なくとも一部と前記互いに対向する側壁保護層の各々の少なくとも一部とが露出する中空部分を備える、ことを特徴とする半導体装置。
前記第１および前記第２の配線の各々の上面と接して覆うマスク層を、前記第１および前記第２の配線と前記絶縁層との間に更に備え、
前記互いに対向する側壁保護層に挟まれた領域の上方に形成されている前記マスク層の少なくとも一部に開口を備える、ことを特徴とする請求項１に記載の半導体装置。
前記絶縁層は、前記開口を塞いで覆うように形成されている、ことを特徴とする請求項２に記載の半導体装置。
前記マクス層の少なくとも一部が前記中空部分に露出する、ことを特徴とする請求項３に記載の半導体装置。
前記第１および前記第２の配線は、それぞれ第１および第２の配線層を備えるとともに、前記第１および前記第２の配線層の各々の上面と前記マスク層との間に、更に第１および第２の上部導電層をそれぞれ備える、ことを特徴とする請求項４に記載の半導体装置。
前記第１および前記第２の配線は、前記第１および前記第２の配線層の各々の下面と前記エッチング停止層の間に、更に第１および第２の下部導電層をそれぞれ備える、ことを特徴とする請求項５に記載の半導体装置。
前記第１および前記第２の配線は、前記第１および前記第２の上部導電層と前記マスク層との間に、更に第１および第２のキャップ層をそれぞれ備える、ことを特徴とする請求項５または６に記載の半導体装置。
前記第１および前記第２の配線層の両方がアルミニウムを主成分とする材料から成る、ことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
前記第１および前記第２の上部導電層並びに前記第１および前記第２の下部導電層はすべてチタンを含む材料から成る、ことを特徴とする請求項８に記載の半導体装置。
前記エッチング停止層および前記マスク層の両方が、シリコンと窒素を主成分とする絶縁材料から成る、ことを特徴とする請求項２乃至請求項７のいずれかに記載の半導体装置。
前記第１および前記第２の配線の側面を覆う前記側壁保護層の両方がチタンを含む導電材料から成る、ことを特徴とする請求項９に記載の半導体装置。
前記第１および前記第２の配線の側面を覆う前記側壁保護層の両方がシリコンと窒素を主成分とする絶縁材料から成る、ことを特徴とする請求項９に記載の半導体装置。
前記エッチング層から前記絶縁層までの単位構造を、複数積層してなる、ことを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体装置。
エッチング停止層と、
前記エッチング停止層の上面に接する第１の配線と、
前記第１の配線と間隔を置いて近接配置され、前記エッチング停止層の上面に接する第２の配線と、
前記第１の配線の側面を覆う第１の側壁保護層と、
前記第１の配線と対向する前記第２の配線の側面を覆う第２の側壁保護層と、
前記第１の配線の上部から前記第２の配線の上部にかけて連続して覆う絶縁層と、
前記エッチング停止層の少なくとも一部と、前記第１の側壁保護層の少なくとも一部と、前記第２の側壁保護層の少なくとも一部と、のそれぞれが露出する中空部分と、
を備えることを特徴とする半導体装置。
前記第１および前記第２の配線の各々の上面と接して覆うマスク層を前記第１および前記第２の配線と前記絶縁層との間に更に備え、
前記第１の側壁保護層と前記第２の側壁保護層とに挟まれた領域の上方に形成されている前記マスク層の少なくとも一部に開口を備える、
請求項１４に記載の半導体装置。
前記絶縁層は、前記開口を塞いで覆うように形成されている、請求項１５に記載の半導体装置。
エッチング停止層を形成し、
前記エッチング停止層の上面に互いに間隔を空けて配置された複数の配線と、前記複数の配線層の各々の側面を覆う複数の側壁保護層と、前記複数の配線の相互間に位置し互いに対向する側壁保護層の間を埋め込む層間絶縁層とを形成し、
前記複数の配線と、前記複数の側壁保護層と、前記層間絶縁層を覆うマスク層を形成し、
前記層間絶縁層上の前記マスク層の一部に開口を形成し、
前記開口を通して前記複数の側壁保護層の少なくとも一部と前記エッチング停止層の少なくとも一部が露出するように前記層間絶縁層を除去し、
前記マスク層の開口を塞ぐように前記マスク層上を覆う絶縁層を形成する、
ことを特徴とする半導体装置の製造方法。
前記複数の配線層と、前記複数の側壁保護層と、前記層間絶縁層の形成は、
前記複数の配線層を形成した後、当該複数の配線層の側壁に前記複数の側壁保護層を形成し、その後、前記層間絶縁層を形成することにより行われる、ことを特徴とする請求項１７に記載の半導体装置の製造方法。
前記層間絶縁層の形成は、前記複数の配線の相互間に位置し互いに対向する側壁保護層の間を埋め込むように、前記複数の配線層と前記複数の側壁保護層とを覆う層間絶縁膜を形成した後、
前記複数の配線層の各々の上面が露出し、かつ前記互いに対向する側壁保護層の間にそれぞれ前記層間絶縁膜の一部が残存して前記層間絶縁層となる様に、前記層間絶縁膜の一部を除去することにより行われる、
ことを特徴とする請求項１８に記載の半導体装置の製造方法。
前記複数の配線層と、前記複数の側壁保護層と、前記層間絶縁層の形成は、
前記層間絶縁層を形成した後、当該層間絶縁層の側壁に前記複数の側壁保護層を形成し、その後、前記複数の配線層を形成することにより行われることを特徴とする請求項１７に記載の半導体装置の製造方法。