KR102594413B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치된 층간 절연층, 상기 층간 절연층 내에 배치된 제1 금속 배선 및 제2 금속 배선, 상기 제1 금속 배선과 상기 제2 금속 배선 사이의 상기 층간 절연층 내에 배치되고 상기 제1 금속 배선의 측벽 및 상기 제2 금속 배선의 측벽으로부터 이격된 에어갭, 및 상기 제1 금속 배선, 상기 제2 금속 배선 및 상기 에어갭을 덮는 캡핑층을 포함하고, 상기 에어갭은 상기 제1 금속 배선으로부터 이격된 제1 거리와 상기 제2 금속 배선으로부터 이격된 제2 거리가 동일할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치에 포함되는 배선들도 미세한 폭 및 미세한 이격 거리 또는 간격을 가지는 것이 요구된다. 이에 따라, 배선들 사이의 기생 커패시턴스를 감소시키기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, RC 지연이 개선된 반도체 장치를 제공하는 것이다.
그리고, 본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 금속 배선의 손상 없이 금속 배선들 사이에 에어갭들을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치된 층간 절연층, 상기 층간 절연층 내에 배치된 제1 금속 배선 및 제2 금속 배선, 상기 제1 금속 배선과 상기 제2 금속 배선 사이의 상기 층간 절연층 내에 배치되고 상기 제1 금속 배선의 측벽 및 상기 제2 금속 배선의 측벽으로부터 이격된 에어갭, 및 상기 제1 금속 배선, 상기 제2 금속 배선 및 상기 에어갭을 덮는 캡핑층을 포함하고, 상기 에어갭은 상기 제1 금속 배선으로부터 이격된 제1 거리와 상기 제2 금속 배선으로부터 이격된 제2 거리가 동일할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 배치되는 층간 절연층, 상기 층간 절연층 내에 배치되는 제1 금속 배선 및 제2 금속 배선, 상기 제1 금속 배선의 측벽에 배치된 제1 에어갭, 상기 제2 금속 배선의 측벽에 배치된 제2 에어갭, 상기 제1 에어갭과 상기 제2 에어갭 사이에 배치된 제3 에어갭, 및 상기 제1 에어갭, 상기 제2 에어갭 및 상기 제3 에어갭을 덮는 캡핑층을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상의 층간 절연층, 상기 층간 절연층 내에 배치된 금속 배선들, 상기 금속 배선들의 측벽에 배치되는 측벽 에어갭들, 상기 측벽 에어갭들 사이의 층간 절연층 내에 배치되는 중간 에어갭들, 및 상기 측벽 에어갭들 및 상기 중간 에어갭들을 덮는 캡핑층을 포함하고, 상기 측벽 에어갭들의 폭은 중간 에어갭들의 폭과 다를 수 있다.
본 발명의 일 실시예에 따르면, 금속 배선의 손상 없이 금속 배선들 사이에 에어갭들을 형성할 수 있고, 이로 인해 RC 지연이 개선된 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 2a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I'선을 따라 절단한 단면이다. 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 II-II'선을 따라 절단한 단면이다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 반도체 장치는 기판(101), 제1 층간 절연층(105), 하부 배선(110), 식각 정지층(120), 제2 층간 절연층(130), 제1 금속 배선(151), 제2 금속 배선(155), 도전성 비아(153), 제1 에어갭(AG1), 제2 에어갭(AG2), 제3 에어갭(AG3), 및 캡핑층(160)을 포함할 수 있다. 제2 금속 배선(155)과 비아(153)는 듀얼 다마신 구조체를 구성할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-Ⅴ족 화합물 반도체 또는 II-Ⅵ족 화합 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 반도체 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등으로 제공될 수 있다.
기판(101) 상에 제1 층간 절연층(105)이 배치될 수 있다. 제1 층간 절연층(105) 내에는 하부 배선(110)이 배치될 수 있다. 제1 층간 절연층(105)은 실리콘 산화물 또는 상기 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 절연 물질로 이루어질 수 있다. 기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있다.
제1 층간 절연층(105) 및 하부 배선(110) 상에는 식각 정지층(120)이 배치될 수 있다. 식각 정지층(120)은 예를 들어, SiN, SiON, SiC, SiCN 등의 실리콘 함유 물질을 포함할 수 있다. 식각 정지층(120)은 금속 질화물 또는 금속 산화물 등의 금속 함유 물질을 포함할 수 있다.
식각 정지층(120) 상에는 제2 층간 절연층(130)이 배치될 수 있다. 제2 층간 절연층(130) 내에는 금속 배선들(151, 155)이 배치될 수 있다. 예를 들어, 금속 배선들(151, 155)은 제1 방향(X 방향)에서 일정한 폭을 가지고, 일정한 간격으로 배치될 수 있다. 즉, 금속 배선들(151, 155)은 예를 들어, 제1 방향(X 방향)에서 일정한 피치로 배치될 수 있다. 여기서, 피치는 폭 및 간격의 합이다.
제1 금속 배선(151) 및 제2 금속 배선(155)은 예를 들어, 제2 방향(Y 방향)으로 연장될 수 있다.
제1 금속 배선(151)의 측벽에 제1 에어갭(AG1)이 배치되고, 제2 금속 배선(155)의 측벽에 제2 에어갭(AG2)이 배치될 수 있다. 제1 에어갭(AG1)은 제1 측벽 에어갭으로 지칭되고, 제2 에어갭(AG2)은 제2 측벽 에어갭으로 지칭될 수 있다. 제1 에어갭(AG1)과 제2 에어갭(AG2) 사이의 층간 절연층(130) 내에 제3 에어갭(AG3)이 배치될 수 있다. 제1 금속 배선(151)과 제2 금속 배선(155) 사이의 층간 절연층(130) 내에 제3 에어갭(AG3)이 배치될 수 있다. 제3 에어갭(AG3)은 중간 에어갭으로 지칭될 수 있다. 제3 에어갭(AG3)은 제1 금속 배선(151)의 측벽 및 제2 금속 배선(155)의 측벽으로부터 이격되고, 제1 금속 배선(151)으로부터 이격된 제1 거리와 제2 금속 배선(155)으로부터 이격된 제2 거리가 동일할 수 있다.
제2 에어갭(AG2)의 폭은 제1 에어갭(AG1)의 폭과 동일하고, 제3 에어갭(AG3)의 폭은 제1 에어갭(AG1)의 폭과 다를 수 있다. 제3 에어갭(AG3)의 폭은 제1 에어갭(AG1)의 폭보다 클 수 있다. 일 실시예에서, 제3 에어갭(AG3)의 폭은 제1 에어갭(AG1)의 폭보다 작을 수 있다. 여기서, 에어갭의 폭은 에어갭의 제1 방향(X 방향)의 크기를 의미한다.
제1, 제2 및 제3 에어갭들(AG1, AG2, AG3)은 제1 금속 배선(151) 및 제2 금속 배선(155)이 연장되는 제2 방향(Y 방향)을 따라 연속적으로 연장될 수 있다.
캡핑층(160)은 기판(101)의 전체에 걸쳐 일체로 형성되고, 금속 배선들(151, 155) 및 에어갭들(AG1, AG2, AG3)을 덮을 수 있다. 캡핑층(160)은 제1 내지 제3 에어갭들(AG1, AG2, AG3)의 상부를 밀폐하면서 제2 층간 절연층(130) 상에 배치될 수 있다. 캡핑층(160)은 논-콘포멀 증착(non-conformal deposition) 방법에 의해 형성될 수 있다. 캡핑층(160)은 예를 들어, SiN, SiON, SiC, SiCN 등의 실리콘 함유 물질을 포함할 수 있다. 캡핑층(160)은 금속 질화물 또는 금속 산화물 등의 금속 함유 물질을 포함할 수 있다.
캡핑층(160)의 하면으로부터 제1 에어갭(AG1)의 바닥까지의 거리는 캡핑층(160)의 하면으로부터 제1 금속 배선(151)의 바닥까지의 거리보다 작을 수 있다. 캡핑층(160)의 하면으로부터 제3 에어갭(AG3)의 바닥까지의 거리는 캡핑층(160)의 하면으로부터 제1 금속 배선(151)의 바닥까지의 거리보다 작을 수 있다. 캡핑층(160)의 하면으로부터 제3 에어갭(AG3)의 바닥까지의 거리는 캡핑층(160)의 하면으로부터 제1 에어갭(AG1)의 바닥까지의 거리와 동일할 수 있다. 캡핑층(160)의 하면으로부터 제1 에어갭(AG1)의 바닥까지의 거리는 제1 에어갭(AG1)의 높이이고, 캡핑층(160)의 하면으로부터 제3 에어갭(AG3)의 바닥까지의 거리는 제3 에어갭(AG3)의 높이일 수 있다. 캡핑층(160)의 하면으로부터 제1 금속 배선(151)의 바닥까지의 거리는 제1 금속 배선(151)의 높이일 수 있다. 제1 에어갭(AG1)의 높이 및 제3 에어갭(AG2)의 높이는 제1 금속 배선(151)의 높이보다 작고, 제3 에어갭(AG3)의 높이는 제1 에어갭(AG1)의 높이와 동일할 수 있다. 여기서, 에어갭의 높이는 에어갭의 제3 방향(Z 방향)의 크기를 의미한다.
제1 에어갭(AG1) 아래에 위치한 제1 층간 절연층(130)의 두께는 제1 금속 배선(151) 아래에 위치한 제1 층간 절연층(130)의 두께보다 클 수 있다. 제3 에어갭(AG3) 아래에 위치한 제1 층간 절연층(130)의 두께는 제1 금속 배선(151) 아래에 위치한 제1 층간 절연층(130)의 두께보다 클 수 있다. 제3 에어갭(AG3) 아래에 위치한 제1 층간 절연층(130)의 두께는 제1 에어갭(AG1) 아래에 위치한 제1 층간 절연층(130)의 두께와 동일할 수 있다.
제2 금속 배선(155)로부터 기판(101)을 향해 연장되는 도전성 비아(153)는 제2 층간 절연층(130) 및 식각 정지층(120)을 관통하여 하부 배선(110)에 연결될 수 있다. 본 실시예에서, 제2 금속 배선(155)과 도전성 비아(153)는 일체로 형성된 듀얼 다마신 구조를 가질 수 있다.
제2 금속 배선(155)의 측벽에 배치된 제2 에어갭(AG2)은 캡핑층(160)의 하면으로부터 제2 에어갭(AG2)의 바닥까지의 거리가 다른 부분들을 포함할 수 있다. 즉, 제2 에어갭(AG2)은 높이가 다른 부분들을 포함할 수 있다. 제2 에어갭(AG2)은 제1 에어갭(AG1)의 높이와 동일한 높이를 가지는 제1 부분(AG2a)과 도전성 비아(153)의 측벽에 배치되고 제1 에어갭(AG1)의 높이보다 더 큰 높이를 가지는 제2 부분(AG2b)을 포함할 수 있다. 제2 에어갭(AG2)의 제2 부분(AG2b)의 높이는 제2 층간 절연층(130)의 두께와 동일할 수 있다.
본 발명의 일 실시예에 따르면, 금속 배선들(151, 155) 사이에 자기 정렬된 제1 내지 제3 에어갭들(AG1, AG2, AG3)을 포함할 수 있다. 제1 내지 제3 에어갭들(AG1, AG2, AG3)에 의해, 금속 배선들(151, 155) 사이의 기생 커패시턴스를 감소할 수 있다. 따라서, RC 지연을 감소되고 상기 반도체 장치의 동작 속도가 향상될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 3의 I-I'선을 따라 절단한 단면이다. 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 3의 II-II'선을 따라 절단한 단면이다. 이하에서, 도 1, 도 2a 및 도 2b에 대한 설명과 중복되는 설명은 생략한다.
도 3, 도 4a 및 도 4b를 참조하면, 상기 반도체 장치는 기판(101), 제1 층간 절연층(105), 하부 배선(110), 식각 정지층(120), 제2 층간 절연층(130), 제1 금속 배선(151), 제2 금속 배선(155), 도전성 비아(153), 제1 에어갭(AG1), 제2 에어갭(AG2), 제3 에어갭(AG3'), 및 캡핑층(160)을 포함할 수 있다. 제2 금속 배선(155)과 비아(153)는 듀얼 다마신 구조체를 구성할 수 있다.
제3 에어갭(AG3')은 제2 에어갭(AG2)과 마찬가지로, 높이가 다른 부분들을 포함할 수 있다. 제3 에어갭(AG3')은 제1 에어갭(AG1)의 높이와 동일한 높이를 제1 부분(AG3a)과 도전성 비아(153)의 측벽에 인접하고 제1 에어갭(AG1)의 높이보다 더 큰 높이를 가지는 제2 부분(AG3b)을 포함할 수 있다. 제3 에어갭(AG3')의 제2 부분(AG3b)의 높이는 제2 층간 절연층(130)의 두께와 동일할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 5를 참조하면, 도 1에 도시된 실시예와 달리, 본 실시예에서는 제3 에어갭(AG")이 제1 금속 배선(151) 및 제2 금속 배선(155)이 연장되는 제2 방향(Y 방향)을 따라 연속적으로 연장되지 않을 수 있다. 본 실시예에 따른 반도체 장치는 제1 에어갭(AG1) 및 제2 에어갭(AG2)보다 짧은 길이로 연장되며, 제2 방향(Y 방향)으로 일렬로 배치된 복수의 제3 에어갭들(AG3")을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다. 도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 III-III'선을 따라 절단한 단면이다. 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 IV-IV'선을 따라 절단한 단면이다. 이하에서, 도 1, 도 2a 및 도 2b에 대한 설명과 중복되는 설명은 생략한다.
도 6, 도 7a 및 도 7b를 참조하면, 상기 반도체 장치는 기판(101), 제1 층간 절연층(105), 하부 배선(110), 식각 정지층(120), 제2 층간 절연층(130), 제1 금속 배선들(151), 제2 금속 배선들(155), 도전성 비아들(153), 제1 에어갭들(AG1), 제2 에어갭들(AG2), 제3 에어갭들(AG31, AG32, AG33), 및 캡핑층(160)을 포함할 수 있다. 제2 금속 배선(155)과 도전성 비아(153)는 듀얼 다마신 구조체를 구성할 수 있다.
금속 배선들(151, 155) 중 일부는 제1 피치(P1)로 형성되고, 나머지 일부는 제2 피치(P2)로 형성될 수 있다. 제1 피치(P1)는 제2 피치(P2)보다 넓을 수 있다.
제1 피치(P1)로 배치된 금속 배선들(151, 155) 사이에 위치한 제3 에어갭(AG31)의 폭은 제2 피치(P2)로 배치된 금속 배선들(151, 155) 사이에 위치한 제3 에어갭들(AG32, AG33)의 폭들보다 클 수 있다.
제3 에어갭(AG32)의 폭과 제3 에어갭(AG33)의 폭은 서로 동일할 수 있다.
제3 에어갭들(AG31, AG32, AG33)의 높이들은 제1 에어갭들(AG1)의 높이와 동일할 수 있다.
도 8a 내지 도 8l은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 8a 내지 도 8l을 참조하여, 도 1 내지 도 2b의 반도체 장치의 제조 방법을 설명한다.
도8a를 참조하면, 기판(101) 상에 제1 층간 절연층(105)을 형성한 후, 하부 배선(110)을 형성할 수 있다. 다음으로, 하부 배선(110) 및 제1 층간 절연층(105) 상에 식각 정지층(120), 제2 층간 절연층(130), 및 하드 마스크층(131p)을 순차적으로 형성할 수 있다.
제1 층간 절연층(105)이 형성되기 전에, 기판(101) 상에 트랜지스터들이 형성될 수 있다.
제1 및 제2 층간 절연층(105, 130)은 실리콘 산화막 또는 상기 실리콘 산화막보다 유전율이 낮은 저유전 절연 물질로 형성될 수 있다. 식각 정지층(120)은 예를 들어, SiN, SiON, SiC, SiCN 등의 실리콘 함유 물질을 포함할 수 있다. 식각 정지층(120)은 금속 질화물 또는 금속 산화물 등의 금속 함유 물질을 포함할 수 있다. 하드 마스크층(131p)은 예를 들어, TiN 등 금속 질화물로 이루어질 수 있다.
하드 마스크층(131p) 상에 제2 방향(Y 방향)으로 연장되는 맨드릴 패턴들(132)을 형성하고, 맨드릴 패턴들(132)의 측벽에 스페이서들(133)을 형성할 수 있다. 맨드릴 패턴들(132)은 일정한 폭(W) 및 간격(S)으로 형성될 수 있다. 즉, 맨드릴 패턴들(132)은 일정한 피치(P)로 형성될 수 있다. 맨드릴 패턴들(132)은 후속에서 금속 배선들이 형성되는 위치를 정의할 수 있다.
도 8b를 참조하면, 맨드릴 패턴(132)을 선택적으로 제거하고 스페이서들(133)을 독립적인 패턴으로 형성할 수 있다.
도 8c를 참조하면, 스페이서(133)를 식각 마스크로 이용하여 하드 마스크층(131p)를 패터닝하여 하드 마스크 패턴(131)을 형성할 수 있다. 하드 마스크 패턴(131)은 제2 방향(Y 방향)으로 연장되는 라인 형상의 오픈 영역들을 포함할 수 있다.
도 8a 내지 도 8c는 소위, 셀프얼라인 이중 패터닝 기술(Self-aligned Double Pattering Technology)에 의해 하드 마스크 패턴(131)을 패터닝하는 방법을 나타낸 것이다. 이와 달리, 하드 마스크 패턴(131)은 셀프얼라인 사중 패터닝 기술(Self-aligned Qudraple Pattering Technology), litho-etch-litho-etch(LELE) 등의 멀티 패터팅 기술에 의해 패터닝될 수 있다. 그리고, 하드 마스크 패턴(131)은 EUV를 이용한 포토리소그래피 공정에 의해 패터닝될 수 있다.
도 8d를 참조하면, 하드 마스크 패턴(131) 상에 평탄화층(134) 및 반사 방지층(135)을 형성하고, 포토레지스트 패턴(139)을 형성할 수 있다. 포토레지스트 패턴(139)은 도전성 비아가 형성되는 위치에 대응되는 오픈 영역들을 포함할 수 있다. 평탄화층(134)은 예를 들어, 카본계 SOH(Spin On Hardmask), 실리콘계 SOH(Spin On Hardmask) 또는 이들의 조합으로 이루어질 수 있다. 반사 방지층(135)은예를 들어, 실리콘 산질화물로 이루어질 수 있다.
도 8e를 참조하면, 반사 방지층(135), 평탄화층(134)을 식각하고, 제2 층간 절연층(130)을 부분적으로 식각할 수 있다. 이로써, 제2 층간 절연층(130) 내에 개구부(OP1)가 형성될 수 있다.
도 8f를 참조하면, 제1 트렌치(Ta), 더미 트렌치들(Tb) 및 제2 트렌치들(Va)이 형성될 수 있다. 제2 트렌치들(Va)은 듀얼 다마신 트렌치들이다.
잔존하는 평탄화층(134) 및 반사 방지층(135)이 먼저 제거될 수 있다. 그 다음, 하드 마스크 패턴(131)을 식각 마스크로 이용하여 제2 층간 절연층(130)을 추가적으로 식각할 수 있다. 제1 트렌치(Ta) 및 더미 트렌치들(Tb)은 제2 층간 절연층(130) 내에 형성되고, 제2 트렌치들(Va)의 일부 영역(비아 홀 영역)은 제2 층간 절연층(130)을 관통하여 식각 정지층(120)을 노출시킬 수 있다.
도 8g를 참조하면, 희생 스페이서 물질층(136p)을 기판(101) 상에 콘포멀(conformal)하게 형성할 수 있다. 희생 스페이서 물질층(136p)은 비정질 실리콘, SiO, SiN, SiC 등의 실리콘 계열 물질 또는 Al, Ti 등의 금속 및 이들 금속의 산화물, 질화물 등을 포함할 수 있다. 더미 트렌치(Tb)는 희생 스페이서 물질층(136p)로 채워질 수 있다.
도 8h를 참조하면, 제1 트렌치(Ta), 더미 트렌치(Tb) 및 제2 트렌치(Va)의 측벽에 희생 스페이서들(136)을 형성할 수 있다. 더미 트렌치(Tb)는 희생 스페이서(136)로 채워질 수 있다.
도 8i를 참조하면, 제2 트렌치(Va)의 상기 비아 홀 영역에 의해 노출된 식각 정지층(120)이 제거될 수 있다. 이로 인해, 하부 배선(110)의 일부가 노출될 수 있다. 이 과정에서, 희생 스페이서들(136)이 배치되지 않은 제1 트렌치(Ta)의 바닥이 추가적으로 식각될 수 있다.
도 8j를 참조하면, 하드 마스크 패턴(131)이 제거되고, 배리어층(141) 및 도전층(143)이 형성될 수 있다. 도전층(143)은 예를 들어, 구리(Cu)일 수 있다. 도전층(143)은 도금 공정에 의해 형성될 수 있다.
도 8k를 참조하면, 화학적 기계적 폴리싱(CMP) 공정에 의해 제2 층간 절연층(130) 내에 서로 이격된 금속 배선들(151, 155)이 형성될 수 있다. 이와 함께 도전성 비아(153)가 형성될 수 있다.
도 8l을 참조하면, 희생 스페이서들(136)을 선택적으로 제거하여 제1 내지 제3 에어갭들(AG1, AG2, AG3)이 형성될 수 있다.
도 2b를 참조하면, 제1 내지 제3 에어갭들(AG1, AG2, AG3)을 덮는 캡핑층이 논-콘포멀(non-conformal)하게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 금속 배선들(151, 155) 사이에 자기 정렬된 제1 내지 제3 에어갭들(AG1, AG2, AG3)을 형성할 수 있다.
도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 9a 내지 도 9f를 참조하여, 도 3 내지 도 4b의 반도체 장치의 제조 방법을 설명한다.
먼저, 도 8a 내지 도 8c의 공정이 진행될 수 있다.
그 다음, 도 9a를 참조하면, 하드 마스크 패턴(131) 상에 평탄화층(134) 및 반사 방지층(135)을 형성하고, 포토레지스트 패턴(139')을 형성할 수 있다. 포토레지스트 패턴(139')은 도전성 비아가 형성되는 위치에 대응되는 오픈 영역들을 포함할 수 있다. 상기 오픈 영역들은 도 8d에 비해 더 넓게 형성될 수 있다.
도 9b를 참조하면, 반사 방지층(135), 평탄화층(134)을 식각하고, 제2 층간 절연층(130)을 부분적으로 식각할 수 있다. 제2 층간 절연층(130) 내에 개구부들(OP1, OP2)이 형성될 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제2 방향(Y 방향)으로 연장되는 라인 형태을 가질 수 있다. 제2 개구부(OP2)의 폭은 제1 개구부(OP1)의 폭보다 작을 수 있다.
도 9c를 참조하면, 제1 트렌치(Ta), 더미 트렌치들(Tc) 및 제2 트렌치들(Va)들이 형성될 수 있다. 제2 트렌치들(Va)은 듀얼 다마신 트렌치들일 수 있다. 더미 트렌치들(Tc)은 제2 트렌치들(Va)과 유사한 구조일 수 있다.
잔존하는 평탄화층(134) 및 반사 방지층(135)이 먼저 제거될 수 있다. 그 다음, 하드 마스크 패턴(131)을 식각 마스크로 이용하여 제2 층간 절연층(130)을 추가적으로 식각할 수 있다. 제1 트렌치(Ta)는 제2 층간 절연층(130) 내에 형성되고, 더미 트렌치(Tc)의 일부 영역 및 제2 트렌치(Va)의 일부 영역(비아 홀 영역)은 제2 층간 절연층(130)을 관통하여 식각 정지층(120)을 노출시킬 수 있다.
도 9d를 참조하면, 제1 트렌치(Ta), 더미 트렌치(Tc) 및 제2 트렌치(Va)의 측벽에 희생 스페이서들(136)이 형성될 수 있다. 더미 트렌치(Tc)는 희생 스페이서(136)로 채워질 수 있다. 다음으로, 제2 트렌치(Va)의 상기 비아 홀 영역에 의해 노출된 식각 정지층(120)이 제거될 수 있다. 이 과정에서, 희생 스페이서들(136)이 배치되지 않은 제1 트렌치(Ta)의 바닥이 추가적으로 식각될 수 있다.
도 9e를 참조하면, 제2 층간 절연층(130) 내에 서로 이격된 금속 배선들(151, 155)이 형성될 수 있다. 이와 함께 도전성 비아(153)가 형성될 수 있다.
도 9f를 참조하면, 희생 스페이서들(136)을 선택적으로 제거하여 제1 내지 제3 에어갭들(AG1, AG2, AG3')이 형성될 수 있다.
도 4b를 참조하면, 제1 내지 제3 에어갭들(AG1, AG2, AG3')을 덮는 캡핑층이 논-콘포멀(non-conformal)하게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 금속 배선들(151, 155) 사이에 자기 정렬된 제1 내지 제3 에어갭들(AG1, AG2, AG3')을 형성할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 10을 참조하여, 도 6 내지 도 7b의 반도체 장치의 제조 방법을 설명한다.
도 10을 참조하면, 기판(101) 상에 제1 층간 절연층(105), 하부 배선(110), 식각 정지층(120), 제2 층간 절연층(130), 및 하드 마스크층(131p)을 순차적으로 형성할 수 있다. 제1 층간 절연층(105)이 형성되기 전에, 기판(101) 상에 트랜지스터들이 형성될 수 있다.
하드 마스크층(131p) 상에 제2 방향(Y 방향)으로 연장되는 맨드릴 패턴들(132)을 형성하고, 맨드릴 패턴들(132)의 측벽에 스페이서들(133)을 형성할 수 있다. 맨드릴 패턴들(132) 중 일부는 제1 폭(W1) 및 제1 간격(S1)으로 형성되고, 나머지 일부는 제2 폭(W2) 및 제2 간격(S2)으로 형성될 수 있다. 즉, 맨드릴 패턴들(132)의 일부는 제1 피치(P1)로 형성되고, 나머지 일부는 제2 피치(P2)로 형성될 수 있다. 제1 폭(W1)과 제2 폭(W)은 동일할 수 있고, 제1 간격(S1)은 제2 간격(S2)보다 넓을 수 있다. 제1 피치(P1)는 제2 피치(P2)보다 클 수 있다. 맨드릴 패턴들(132)은 후속에서 금속 배선들이 형성되는 위치를 정의할 수 있다. 그러므로, 금속 배선들 중 일부는 제1 피치(P1)로 형성되고, 나머지 일부는 제2 피치(P2)로 형성될 수 있다.
다음으로, 도 8b 내지 도 8l의 공정들이 수행되고, 마지막으로 도 7a 및 도 7b의 캡핑층(160)이 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105: 제1 층간 절연층
110: 하부 배선
120: 식각 정지층
130: 제2 층간 절연층
151: 제1 금속 배선
155: 제2 금속 배선
153: 도전성 비아
AG1, AG2, AG3: 제1, 제2, 제3 에어갭
160: 캡핑층

Claims (10)

  1. 기판 상에 배치된 층간 절연층;
    상기 층간 절연층 내에 배치된 제1 금속 배선 및 제2 금속 배선;
    상기 제1 금속 배선과 상기 제2 금속 배선 사이의 상기 층간 절연층 내에 배치되고, 상기 제1 금속 배선의 측벽 및 상기 제2 금속 배선의 측벽으로부터 이격된 중간 에어갭;
    상기 제1 금속 배선, 상기 제2 금속 배선 및 상기 중간 에어갭을 덮는 캡핑층;
    상기 제1 금속 배선과 상기 층간 절연층 사이에 배치되고, 상기 제1 금속 배선의 상기 측벽을 노출시키는 제1 측벽 에어갭; 및
    상기 제2 금속 배선과 상기 층간 절연층 사이에 배치되고, 상기 제2 금속 배선의 상기 측벽을 노출시키는 제2 측벽 에어갭;
    을 포함하고,
    상기 중간 에어갭은 상기 제1 측벽 에어갭과 상기 제2 측벽 에어갭 사이에 배치되고,
    상기 중간 에어갭과 상기 제1 금속 배선 사이의 이격거리는 상기 중간 에어갭과 상기 제2 금속 배선 사이의 이격 거리와 동일하고,
    상기 제1 측벽 에어갭, 상기 제2 측벽 에어갭 및 상기 중간 에어갭은 서로 이격된 반도체 장치.
  2. 제1항에 있어서,
    상기 캡핑층의 하면으로부터 상기 중간 에어갭의 바닥까지의 거리는 상기 캡핑층의 하면으로부터 상기 제1 금속 배선의 바닥까지의 거리보다 작은 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 측벽 에어갭의 폭은 상기 제1 측벽 에어갭의 폭과 동일하고,
    상기 중간 에어갭의 폭은 상기 제1 측벽 에어갭의 폭과 다른 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 금속 배선으로부터 상기 기판을 향해 연장되고, 상기 층간 절연층을 관통하는 도전성 비아를 더 포함하고,
    상기 제2 금속 배선과 상기 도전성 비아는 듀얼 다마신 구조를 가지는 반도체 장치.
  5. 제4항에 있어서,
    제2 측벽 에어갭은 상기 제1 측벽 에어갭의 높이와 동일한 높이를 가지는 제1 부분과 상기 도전성 비아의 측벽에 배치되고 상기 제1 측벽 에어갭의 높이보다 더 큰 높이를 가지는 제2 부분을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 중간 에어갭의 높이는 상기 제2 측벽 에어갭의 상기 제2 부분의 높이와 동일한 반도체 장치.
  7. 제1항에 있어서,
    상기 중간 에어갭의 길이는 상기 제1 측벽 에어갭의 길이보다 짧은 반도체 장치.
  8. 기판 상에 배치되는 층간 절연층;
    상기 층간 절연층 내에 배치되는 제1 금속 배선 및 제2 금속 배선;
    상기 제1 금속 배선과 상기 제2 금속 배선 사이에 배치되고, 상기 층간 절연층 내에 배치되는 중간 에어갭;
    상기 층간 절연층과 상기 제1 금속 배선 사이에 배치되고, 상기 제1 금속 배선의 제1 측면을 노출시키는 제1 에어갭;
    상기 층간 절연층과 상기 제2 금속 배선 사이에 배치되고, 상기 제2 금속 배선의 제2 측면을 노출시키는 제2 에어갭; 및
    상기 제1 에어갭, 상기 제2 에어갭, 및 상기 중간 에어갭을 덮는 캡핑층을 포함하되,
    상기 층간 절연층은 상기 제1 에어갭에 의해 상기 제1 금속 배선의 제1 측면과 이격되고,
    상기 층간 절연층은 상기 제2 에어갭에 의해 상기 제2 금속 배선의 제2 측면과 이격되고,
    상기 제1 에어갭, 상기 제2 에어갭 및 상기 중간 에어갭은 서로 이격되고,
    상기 중간 에어갭의 폭은 상기 제1 및 제2 에어갭들 각각의 폭보다 큰 반도체 장치.
  9. 제8항에 있어서,
    상기 캡핑층의 하면으로부터 상기 중간 에어갭의 바닥까지의 거리는 상기 캡핑층의 하면으로부터 상기 제1 금속 배선의 바닥까지의 거리보다 작은 반도체 장치.
  10. 제8항에 있어서,
    상기 중간 에어갭의 높이는 상기 제1 에어갭의 높이와 동일한 반도체 장치.
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